KR19990067911A

KR19990067911A - 프린터 헤드 구동 장치

Info

Publication number: KR19990067911A
Application number: KR1019990000926A
Authority: KR
Inventors: 다카무라준; 니타노보루; 오노순이치
Original assignee: 구보 마쯔오; 도시바 테크 가부시키가이샤
Priority date: 1998-01-16
Filing date: 1999-01-15
Publication date: 1999-08-25
Also published as: JP3788862B2; EP0930164A2; DE69925649D1; CN1239322C; CN1231969A; SG99282A1; EP0930164A3; US6273540B1; CN1426895A; DE69925649T2; CN1105986C; EP0930164B1; KR100314878B1; JPH11263042A

Abstract

최대 4 비트 계조의 직렬 인자 데이터를 수신하여, 이 인자 데이터로 헤드의 통전 파형을 선택하여 인자를 행하는 것에 있어서, 예컨대, 2 비트 계조의 직렬 인자 데이터를 병렬 데이터로 변환하는 최대 4 비트의 병렬 변환이 가능한 직렬/병렬 변환 회로와, 이 변환 회로에서 변환한 병렬 인자 데이터를 2 비트마다 전송하는 4 비트 병렬 시프트 레지스터와, 이 시프트 레지스터가 전송하는 4 비트의 병렬 데이터의 필요 2 비트 이외를 마스크하는 마스크 회로를 구비하고, 이 마스크 회로로부터의 2 비트 인자 데이터에 의해 헤드의 통전 파형을 선택하여 인자를 행하도록 하고 있다.

Description

프린터 헤드 구동 장치{DRIVING DEVICE OF PRINTER HEAD}

본 발명은 최대 n 비트 계조의 직렬 인자 데이터를 수신하여, 이 수신한 인자 데이터에 의해 헤드의 통전 파형을 선택하여 인자를 행하는 프린터 헤드 구동 장치에 관한 것이다.

예컨대, 일본 특허 공개 공보 평8-216457호의 것은 도 23에 도시하는 바와 같이, CPU(1)부터의 인자 헤드(2)의 각 노즐에 대한 인자 데이터를 계조 직렬 데이터 변환부(3)에서 계조 정보를 포함한 직렬 인자 데이터로 변환하고, 계조 병렬 데이터 변환부(4)에 공급된다. 계조 병렬 데이터 변환부(4)는 직렬 인자 데이터를 노즐의 계조수에 대응하는 계조 병렬 데이터로 변환하고, 듀티 제어부(5)를 통해 드라이버(6)에 공급되어, 이 드라이버(6)에 의해 인자 헤드(2)가 구동되도록 되어 있다.

또한, 일본 특허 공개 공보 평9-l1457호의 것은 도 24에 도시하는 바와 같이, 도트의 크기에 대응하는 복수의 구동 전압 파형을 발생하는 공통 파형 발생 수단(7) 및 프린트 데이터, 시프트 클록 등을 발생하는 시스템 제어 수단(8)을 구비하고, 이 시스템 제어 수단(8)으로부터 프린트 데이터인 2 비트 계조 데이터를 시프트 회로(9)에 공급하여 기억하고, 이 시프트 회로(9)에 기억한 계조 데이터를 소정의 타이밍으로 래치 회로(10)에 래치시켜, 이 래치 출력을 디코더(11)에서 변환한 후, 신호 처리 수단(12)을 통해 멀티플렉서(13)를 구동하고 공통 파형 발생 수단(7)으로부터의 구동 전압 파형중 1개를 선택하여 압전체를 구동한다고 하는 것이다.

또한, 일본 특허 공개 공보 평6-15846호의 것은 도 25에 도시하는 바와 같이, 2 비트의 병렬 데이터 SI1, SI2를 시프트 레지스터(14,15)에 각각 공급하고, 이 시프트 레지스터로부터 각 비트마다의 데이터를 래치 회로(16)에 래치하여, 이 래치 출력을 병렬/직렬 변환 회로(17)에 공급한다. 한편, 인자 지령 펄스 처리부(18)의 인터벌 타이머(19)의 출력을 병렬/직렬 변환 회로(17)에 공급함과 함께 AND 게이트(20)를 통해 플립플롭(21)에 공급하고, 이 플립플롭(21)의 출력과 전원 전압을 모니터하는 출력 보호 회로(22)의 출력을 AND 게이트(23)에 공급하고, 이 AND 게이트(23)의 출력과 병렬/직렬 변환 회로(17)의 출력을 AND 게이트(24)에 공급하여, 이 AND 게이트(24)의 출력으로 트랜지스터(Tr)를 구동하여 발열 저항체(R)로의 통전을 행한다고 하는 것이다.

일본 특허 공개 공보 평8-216457호의 것은 예컨대, 2치의 데이터를 취급하는 경우에는, 계조수와 같은 비트가 되도록 더미 데이터를 부가하여 전송해야 하며, 데이터 전송에 시간이 걸린다고 하는 문제가 있다. 또한, 일본 특허 공개 공보 평9-11457호의 것은 예컨대, 2치의 데이터를 취급하는 경우에는, 시프트 회로의 시프트수에 맞도록 역시 더미 데이터를 부가하여 전송해야 하여, 데이터 전송에 시간이 걸린다고 하는 문제가 있다. 또한, 일본 특허 공개 공보 평6-15846호의 것은 병렬로 2단의 시프트 레지스터를 구비하여, 데이터 전송을 2 비트의 병렬 데이터로서 행하기 때문에, 신호선이 증가한다고 하는 문제가 있다.

본 발명의 목적은 데이터 전송을 직렬로 행할 수 있기 때문에, 데이터 전송에 사용하는 신호선을 1개로 할 수 있고, 또한, 2치의 데이터를 취급하는 경우에도 더미 데이터를 부가하여 전송할 필요가 없어 저비트인 인자 데이터만큼 데이터 전송시간을 단축할 수 있어 신속히 인자가 가능한 프린터 헤드 구동 장치를 제공하는 것에 있다.

도 l은 본 발명의 제1 실시 형태를 나타내는 회로 블록도.

도 2는 동 실시 형태에서의 1 화소 4 비트의 인자 데이터를 취급할 때의 동작 타이밍을 나타내는 타이밍 파형도.

도 3는 동 실시 형태에서의 1 화소 2 비트의 인자 데이터를 취급할 때의 동작 타이밍을 나타내는 타이밍 파형도.

도 4는 동 실시 형태에서의 l 화소 1 비트의 인자 데이터를 취급할 때의 동작 타이밍을 나타내는 타이밍 파형도.

도 5는 본 발명의 제2 실시 형태를 나타내는 회로 블록도.

도 6은 동 실시 형태에서의 마스크 회로의 구성을 나타내는 블록도.

도 7은 동 실시 형태에서의 1 화소 4 비트의 인자 데이터를 취급할 때의 동작 타이밍을 나타내는 타이밍 파형도.

도 8은 동 실시 형태에서의 1 화소 3 비트의 인자 데이터를 취급할 때의 동작 타이밍을 나타내는 타이밍 파형도.

도 9는 동 실시 형태에서의 1 화소 2 비트의 인자 데이터를 취급할 때의 동작 타이밍을 나타내는 타이밍 파형도.

도 10은 동 실시 형태에서의 1 화소 1 비트의 인자 데이터를 취급할 때의 동작 타이밍을 나타내는 타이밍 파형도.

도 11은 본 발명의 제3 실시 형태를 나타내는 회로 블록도.

도 12는 동 실시 형태에서의 1 화소 1 비트의 인자 데이터를 취급할 때의 동작 타이밍을 나타내는 타이밍 파형도.

도 13은 본 발명의 제4 실시 형태를 나타내는 회로 블록도.

도 14는 동 실시 형태에서의 셀렉터를 구비한 시프트 레지스터의 구성을 나타내는 블록도.

도 15는 동 실시 형태에서의 1 화소 4 비트의 인자 데이터를 취급할 때의 동작 타이밍을 나타내는 타이밍 파형도.

도 16는 동실시 형태에서의 1 화소 1 비트의 인자 데이터를 취급할 때의 동작 타이밍을 나타내는 타이밍 파형도.

도 17는 본 발명의 제5 실시 형태를 나타내는 회로 블록도.

도 18은 동 실시 형태에서의 마스크 설정 회로의 구성을 도시한 도면.

도 19는 동 실시 형태에서의 1 화소 4 비트의 인자 데이터를 취급할 때의 동작 타이밍을 나타내는 타이밍 파형도.

도 20은 동 실시 형태에서의 1 화소 1 비트의 인자 데이터를 취급할 때의 동작 타이밍을 나타내는 타이밍 파형도.

도 21은 본 발명의 제6 실시 형태를 나타내는 회로 블록도.

도 22는 동 실시 형태에서의 1 화소 1 비트의 인자 데이터를 취급할 때의 동작 타이밍을 나타내는 타이밍 파형도.

도 23는 종래예를 나타내는 회로 블록도.

도 24는 다른 종래예를 나타내는 회로 블록도.

도 25는 다른 종래 기술을 나타내는 회로 블록도.

〈도면의 주요 부분에 대한 부호의 설명〉

25 : 구동 장치

26 : 제어부

31 : 직렬/병렬 변환 회로

32 : 4 비트 병렬 시프트 레지스터

33 : 병렬 시프트 레지스터 장치

34 : 직렬 데이터 출력 회로

38 : 헤드 드라이버

청구항 1 기재의 발명은 1 화소당 최대 n 비트 계조의 1 비트 직렬 인자 데이터를 수신하여, 이 수신한 인자 데이터에 따라서 헤드를 구동하는 구동 파형을 결정하는 프린터 헤드 구동 장치에 있어서, 수신한 1 비트 직렬 인자 데이터를 시프트하는 직렬 입력 시프트 레지스터 수단과, 수신해야 할 계조의 비트수 m(단, l ≤ m ≤ n)에 따라서 시프트 레지스터 수단의 시프트 경로를 변경하는 수단을 구비한 것이다.

이와 같이 청구항 1 기재의 발명에 따르면, 데이터 전송을 직렬로 행할 수 있기 때문에, 데이터 전송에 사용하는 신호선을 1개로 할 수 있고, 또한, 2치의 데이터를 취급하는 경우에도 더미 데이터를 부가하여 전송할 필요가 없어 저비트인 인자 데이터만큼 데이터 전송 시간을 단축할 수 있어 신속한 인자가 가능하다.

본 발명의 제1 실시 형태를 도 1 내지 도 4를 참조하여 설명한다.

도 1에 도시하는 바와 같이, m 비트(단, 1 ≤ m ≤ 4) 계조의 직렬 인자 데이터 SI를 m 비트마다 병렬 데이터로 변환하는 최대 n=4 비트의 병렬 변환을 행할 수 있는 직렬/병렬 변환 회로(31), 이 직렬/병렬 변환 회로(31)로터의 m 비트의 병렬 인자 데이터를 m 비트마다 전송하는 4 비트 병렬 시프트 레지스터(32)를 k단 구비한 병렬 시프트 레지스터 장치(33), 이 병렬 레지스터 장치(33)의 최종단의 4 비트 병렬 시프트 레지스터(32)로부터 전송되는 m 비트의 병렬 인자 데이터를 직렬 데이터로 변환하여 직렬 인자 데이터 SO로서 출력하는 직렬 데이터 출력 회로(34)를 구비하고 있다.

즉, 상기 직렬/병렬 변환 회로(31)의 데이터 출력 단자(O1∼O4)를 초단의 4 비트 병렬 시프트 레지스터(32)의 데이터 입력 단자(D1∼D4)에 접속하고, 초단∼k-l단째의 4 비트 비트 병렬 시프트 레지스터(32)의 데이터 출력 단자(O1∼O4)를 각각 2단∼k단째의 4 비트 병렬 시프트 레지스터(32)의 데이터 입력 단자(D1∼D4)에 접속하여, 최종단인 k단째의 4 비트 병렬 시프트 레지스터(32)의 데이터 출력 단자(O1∼O4)를 상기 직렬 데이터 출력 회로(34)의 데이터 입력 단자(D1∼D4)에 접속하고 있다. 그리고, 상기 직렬/병렬 변환 회로(31), 각 4 비트 병렬 시프트 레지스터(32) 및 직렬 데이터 출력 회로(34)에 각각 리셋 신호 RST, 시프트 클록 SFCK를 공급하고 있다.

상기 각 4 비트 병렬 시프트 레지스터(32)의 데이터 출력 단자(O1∼O4)를 각각 마스크 회로(35)의 입력 단자에 접속하고 있다. 상기 마스크 회로(35)는 각 4 비트 병렬 시프트 레지스터(32)로부터 전송되는 k단의 병렬 데이터를 취입하고, 유효 비트 선택 신호 SLTl, SLT2에 의해 각 단에서 필요로 하는 m 비트 이외를 마스크하는 것으로, 이 마스크 회로(35)로부터의 k단의 병렬 데이터를 래치 회로(36)에 공급하고 있다. 유효 비트 선택 신호 SLTl, SLT2는 또한 상기 직렬 데이터 출력 회로(34)에도 공급하고 있다.

상기 직렬 데이터 출력 회로(34)는 이 프린터 헤드 구동 장치를 다수 캐스케이드 접속하는 경우에 다음단의 프린터 헤드 구동 장치에 대하여 직렬 인자 데이터를 공급하는 것이다. 통상은 1 라인 단위로 인자를 행하는 라인 프린터에서는 복수의 프린터 헤드 구동 장치가 캐스케이드 접속되는 것으로 이루어진다.

상기 래치 회로(36)는 래치 신호 LTN이 입력하는 타이밍으로 상기 마스크 회로(35)부터의 k단의 병렬 데이터를 각각 래치하게 되어 있다. 상기 래치 회로(36)가 래치한 k단의 병렬 데이터를 통전 파형 선택 회로(37)에 공급하고 있다. 상기통전 파형 선택 회로(37)는 래치 회로(36)로부터의 k단의 병렬 데이터에 기초하여 각각 각 단에 대하여 통전 신호 발생 회로(도시 생략)로부터의 통전 신호 TP1∼TPH 및 GND(접지 레벨)로부터 1개를 선택하여 각 단의 헤드 드라이버(38)에 공급하고 있다. 상기 각 헤드 드라이버(38)는 각각 헤드 구동 신호 OUT1∼OUTk를 출력하게 되어 있다.

여기에서, 부호 25는 구동 장치, 26은 제어부이다. 제어부(26)는 통전 신호 TPl∼TP15를 출력하는 통전 신호 발생 회로(27) 및 래치 신호 LTN, 유효 비트 선택 신호 SLT1, SLT2, 시프트 클록 SFCK, 리셋 신호 RST, 직렬 인자 데이터 SI 및 인에이블링 신호 ENB를 각각 출력하는 제어 신호 발생 회로(28)로 구성되어 있다.

이러한 구성에서는, 예컨대, 1 화소가 4 비트인 경우에는 4 비트의 직렬 인자 데이터 SI가 입력되게 되고, 각부의 동작 타이밍은 도 2에 도시되는 것과 같이 된다. 즉, 리셋 신호 RST가 로우 레벨로부터 하이 레벨로 상승하면, 직렬/병렬 변환 회로(31), 각 4 비트 병렬 트랜지스터(32) 및 직렬 데이터 출력 회로(34)가 각각 초기화되어, 이 상태에서 직렬 인자 데이터 SI 및 시프트 클록 SFCK가 직렬/병렬 변환 회로(31)에 입력되고, 직렬/병렬 변환 회로(31)는 4 비트의 직렬 인자 데이터가 입력될 때마다 4 비트의 병렬 인자 데이터로 변환한다. 또한, 각 4 비트 병렬 시프트 레지스터(32) 및 직렬 데이터 출력 회로(34)에 대하여 시프트 클록 SFCK가 각각 입력됨과 동시에 직렬 인자 데이터의 4 비트째에 동기하여 인에이블 신호 ENB가 입력된다.

이리하여, 각 4 비트 병렬 시프트 레지스터(32)는 인에이블 신호 ENB가 입력하는 타이밍으로 4 비트 병렬 인자 데이터를 후단의 4 비트 병렬 시프트 레지스터(32)에 전송하여 데이터의 시프트를 행한다. 그리고, k단의 4 비트 병렬 시프트 레지스터(32)에 대한 4 비트 병렬 인자 데이터의 시프트가 종료하면 최종단의 4 비트 병렬 시프트 레지스터(32)로부터의 병렬 데이터가 직렬 데이터 출력 회로(34)에 의해 직렬 인자 데이터로 변환되어 다음단의 프린터 헤드 구동 장치에 공급된다.

이리하여, 캐스케이드 접속한 모든 프린터 헤드 구동 장치의 각 4 비트 병렬 시프트 레지스터(32)에 대한 데이터의 시프트가 종료하여 1 라인분의 인자 데이터의 시프트가 종료하면, 래치 신호 LTN이 입력되고, 1 라인분의 인자 데이터가 각 화소마다 마스크 회로(35)에 의해 소정의 마스크가 행해져 래치 회로(36)에 래치된다. 또, 지금은 1 화소 4 비트의 최대 계조의 인자 데이터를 취급하고 있으므로 마스크 회로(35)에 의한 마스크는 행해지지 않는다.

래치 회로(36)에 래치된 1 라인분의 인자 데이터는 각 화소 4 비트의 데이터로서 통전 파형 선택 회로(37)에 공급된다. 통전 파형 선택 회로(37)에서는 각 화소마다 4 비트 데이터에 기초하여 통전 신호 TP1∼TP15 및 GND에서 1개를 선택하여, 이 선택한 통전 신호를 해당하는 헤드 드라이버(38)에 공급한다. 이 때의 4 비트 데이터와 통전 신호의 대응 관계는 표 1에 도시하도록 되어 있다. 이리하여, 1 라인의 각 화소마다 선택된 헤드 구동 신호가 출력되게 된다.

인자 데이터SI(Hex)	통전 신호 TPn
F	TP15
E	TP14
D	TP13
C	TP12
B	TP11
A	TP10
9	TP9
8	TP8
7	TP7
6	TP6
5	TP5
4	TP4
3	TP3
2	TP2
1	TP1
0	GND

예컨대, 도 2에 도시하는 바와 같이, n번째의 화소에 대한 래치 출력이 「FH」, n-1번째의 화소에 대한 래치 출력이「EH」이면, 통전 파형 선택 회로(37)는 n번째의 화소에 대해서는 통전 신호 TP15를 선택하고, n-1번째의 화소에 대해서는 통전 신호 TP14를 선택하게 된다. 이렇게 해서 n번째의 헤드 소자를 구동하는 n 핀 출력 파형과 n-1번째의 헤드 소자를 구동하는 n-1 핀 출력 파형이 발생하게 된다.

또한, 1 화소가 2 비트인 경우에는 2 비트의 직렬 인자 데이터 SI가 입력되게 되고, 각 부의 동작 타이밍은 도 3에 도시하는 바와 같이 된다. 즉, 리셋 신호 RST가 로우 레벨로부터 하이 레벨로 상승하면, 직렬/병렬 변환 회로(31), 각 4 비트 병렬 시프트 레지스터(32) 및 직렬 데이터 출력 회로(34)가 각각 초기화되어, 이 상태에서 직렬 인자 데이터 SI 및 시프트 클록 SFCK가 직렬/병렬 변환 회로(31)에 입력되고, 직렬/병렬 변환 회로(31)는 2 비트의 직렬 인자 데이터가 입력될 때마다 2 비트의 병렬 인자 데이터로 변환한다. 이 때, 직렬/병렬 변환 회로(31)의 상위 2 비트(03, 04)는 하나 앞의 2 비트 인자 데이터로 된다. 또한, 각 4 비트 병렬 시프트 레지스터(32) 및 직렬 데이터 출력 회로(34)에 대하여 시프트 클록 SFCK가 각각 입력됨과 동시에 직렬 인자 데이터의 2 비트번째에 동기하여 인에이블 신호 ENB가 입력된다.

이렇게 해서, 각 4 비트 병렬 시프트 레지스터(32)는 인에이블 신호 ENB가 입력하는 타이밍으로 2 비트 병렬 인자 데이터를 후단의 4 비트 병렬 시프트 레지스터(32)에 전송하여 데이터의 시프트를 행한다. 그리고, k단의 4 비트 병렬 시프트 레지스터(32)에 대한 2 비트 병렬 인자 데이터의 시프트가 종료하면, 최종단의 4 비트 병렬 시프트 레지스터(32)로부터의 병렬 데이터가 직렬 데이터 출력 회로(34)에 의해 직렬 인자 데이터로 변환되어 다음단의 프린터 헤드 구동 장치에 공급된다.

이렇게 해서, 1 라인분의 인자 데이터의 시프트가 종료하면, 래치 신호 LTN이 입력되고, 1 라인분의 인자 데이터가 각 화소마다 마스크 회로(35)에 의해 소정의 마스크가 행해져 래치 회로(36)에 래치된다. 즉, 마스크 회로(35)는 4 비트 라인중의 상위 2 비트를 마스크하여 강제적으로 데이터를「00」으로 하여, 하위 2 비트만을 유효 비트로서 래치 회로(36)에 출력한다.

래치 회로(36)에 래치된 1 라인분의 인자 데이터는 각 화소 2 비트의 데이터로서 통전 파형 선택 회로(37)에 공급된다. 통전 파형 선택 회로(37)에서는 각 화소마다 2 비트 데이터에 기초하여 통전 신호 TP1∼TP3 및 GND에서 1개를 선택하여, 이 선택한 통전 신호를 해당하는 헤드 드라이버(38)에 공급한다.

즉, 1 화소가 2 비트일 때에는 선택할 수 있는 통전 신호(GND를 포함해서)는 4종류가 되기 때문에, 이 때에는 통전 신호 TP4∼TP15를 선택하지 않고서 통전 신호 TP1∼TP3 및 GND의 4종류만이 데이터에 의해 선택되어 있다.

이렇게 해서 1 라인의 각 화소마다 선택된 헤드 구동 신호가 출력되게 된다.

예컨대, 도 3에 도시하는 바와 같이, n번째의 화소에 대한 래치 출력이 「3H」, n-1번째의 화소에 대한 래치 출력이「2H」이면, 통전 파형 선택 회로(37)는 n번째의 화소에 대해서는 통전 신호 TP3를 선택하고, n-1번째의 화소 에 대해서는 통전 신호 TP2를 선택하게 된다. 이렇게 해서, n번째의 헤드 소자를 구동하는 n 핀 출력 파형과 n-1번째의 헤드 소자를 구동하는 n-1 핀 출력 파형이 발생하는 것이 된다.

또한, 1 화소가 1 비트의 경우에는 1 비트의 직렬 인자 데이터 SI가 입력되게 되고, 각 부의 동작 타이밍은 도 4에 도시하는 바와 같이 된다. 즉, 리셋 신호 RST가 로우 레벨로부터 하이 레벨로 상승하면, 직렬/병렬 변환 회로(31), 각 4 비트 병렬 시프트 레지스터(32) 및 직렬 데이터 출력 회로(34)가 각각 초기화되어, 이 상태로 직렬 인자 데이터 SI 및 시프트 클록 SFCK가 직렬/병렬 변환 회로(31)에 입력되고, 직렬/병렬 변환 회로(31)는 1 비트의 직렬 인자 데이터를 그대로 통과시키게 된다. 또한, 각 4 비트 병렬 시프트 레지스터(32) 및 직렬 데이터 출력 회로(34)에 대하여 시프트 클록 SFCK가 각각 입력되과 함께 상시 하이 레벨 상태로 되어 있는 인에이블 신호 ENB가 입력된다.

이렇게 해서, 각 4 비트 병렬 시프트 레지스터(32)는 1 비트의 인자 데이터를 후단의 4 비트 병렬 시프트 레지스터(32)에 시프트 클록 SFCK의 타이밍으로 순차 전송하여 데이터의 시프트를 행한다. 그리고, k단의 4 비트 병렬 시프트 레지스터(32)에 대한 인자 데이터의 시프트가 종료하면 최종단의 4 비트 병렬 시프트 레지스터(32)로부터의 인자 데이터가 직렬 데이터 출력 회로(34)를 그대로 통과하여 다음단의 프린터 헤드 구동 장치에 공급된다.

이렇게 해서, 1 라인분의 인자 데이터의 시프트가 종료하면 , 래치 신호 LTN이 입력되고, 1 라인분의 인자 데이터가 각 화소마다 마스크 회로(35)에 의해 소정의 마스크가 행해져 래치 회로(36)에 래치된다. 즉, 마스크 회로(35)는 4 비트 라인중의 상위 3 비트를 마스크하여 강제적으로 데이터를 「000」으로 하고, 하위 l 비트만을 유효 비트로서 래치 회로(36)에 출력한다.

래치 회로(36)에 래치된 1 라인분의 인자 데이터는 각 화소 1 비트의 데이터로서 통전 파형 선택 회로(37)에 공급된다. 통전 파형 선택 회로(37)에서는 각 화소마다 1 비트 데이터에 기초하여 통전 신호 TPl 및 GND에서 1개를 선택하여, 이 선택한 통전 신호를 해당하는 헤드 드라이버(38)에 공급한다.

즉, 1 화소가 1 비트일 때에는 선택할 수 있는 통전 신호(GND를 포함하여)는 두 가지가 되기 때문에, 이 때에는 통전 신호 TP2∼TP15는 선택되지 않으면서 통전 신호 TP1 및 GND의 두 종류만 선택되어 있다.

이렇게 해서, 1 라인의 각 화소마다 선택된 헤드 구동 신호가 출력되어, 2치인자를 행할 수 있다.

예컨대, 도 4에 도시하는 바와 같이, n번째의 화소에 대한 래치 출력이「1H」, n-1번째의 화소에 대한 래치 출력이「0H」이면, 통전 파형 선택 회로(37)는 n번째의 화소에 대해서는 통전 신호 TP1을 선택하고, n-1번째의 화소에 대해서는 GND를 선택하게 된다. 이렇게 해서 n번째의 헤드 소자를 구동하는 n 핀 출력파형과 n-1번째의 헤드 소자를 구동하는 n-1 핀 출력 파형이 발생하게 된다. 이 때의 n 핀은 TP1의 신호에 의한 출력 파형이 되고, n-1 핀 출력 파형은 제로 출력의 파형이 된다.

이와 같이 프린터 헤드 구동 장치에 대한 데이터의 전송을 직렬로 할 수 있기 때문에, 데이터 전송에 사용하는 신호선은 1개로 끝난다. 또한, 최대 4 비트 계조의 직렬 인자 데이터를 수신할 수 있는 경우에, 2 비트 계조의 직렬 인자 데이터나 2치의 l 비트 직렬 인자 데이터를 취급하도록 변경하더라도, 그 경우에 더미 데이터를 부가하여 전송할 필요는 전혀 없다. 따라서, 저비트인 인자 데이터만큼 데이터의 전송 시간을 단축할 수 있어 신속한 인자가 가능하게 된다.

이어서, 본 발명의 제2 실시 형태에 대하여 도 5 내지 도 10을 참조하여 설명한다. 또한, 도 5에 있어서, 도 1에 나타내는 제어부(26)의 도시는 생략하고 있다. 또한, 전술한 제1 실시 형태와 동일한 부분에는 동일한 부호를 붙이고 다른 부분에 대하여 설명한다. 본 실시 형태는 도 5에 도시하는 바와 같이, m 비트(단, 1≤m≤4) 계조의 직렬 인자 데이터 SI를 선택 회로(39)에 공급하고 있다.

상기 선택 회로(39)는 리셋 신호 RST가 로우 레벨일 때 직렬 인자 데이터 SI로 변하여 입력되는 마스크 데이터를 출력 단자 B로부터 마스크 회로(40) 및 직렬 데이터 출력 회로(34)에 공급하여, 상기 마스크 회로(40)는 이 마스크 데이터를 설정하여 필요로 하는 m 비트 이외를 마스크하게 되어 있다. 또, 상기 직렬 데이터 출력 회로(34)에 공급되는 마스크 데이터는 캐스케이드 접속된 후단의 프린터 헤드 구동 장치에 출력되어, 후단의 프린터 헤드 구동 장치에서도 마스크 회로로 설정되게 되어 있다.

또한, 상기 선택 회로(39)는 리셋 신호 RST가 하이 레벨일 때 입력되는 직렬 인자 데이터 SI를 출력 단자 A로부터 직렬/병렬 변환 회로(31)에 공급하고, 상기 직렬/병렬 변환 회로(31)는 이 직렬 인자 데이터를 병렬 인자 데이터로 변환한 후, 상기 마스크 회로(40)의 입력 단자(IN1∼IN4)에 공급하게 되어 있다. 상기 마스크 회로(40)는 입력 단자(IN1∼IN4)로부터 입력되는 병렬 인자 데이터에 대하여 필요로 하는 m 비트 이외를 마스크하여 출력 단자(OUTl∼OUT4)로부터 초단의 4 비트 병렬 시프트 레지스터(32)에 공급하게 되어 있다.

상기 마스크 회로(40)는 도 6에 도시하는 바와 같이, 직렬/병렬 변환 회로(41), 래치 회로(42), 인에이블 신호 생성 회로(43) 및 AND 게이트 회로(44)로 이루어지고, 상기 선택 회로(39)로부터의 마스크 데이터를 직렬/병렬 변환 회로(41)에 입력하여 병렬 데이터로 변환한 후, 래치 회로(42)에서 그 병렬 데이터를 래치하여, 이 래치한 출력을 인에이블 신호 생성 회로(43) 및 AND 게이트 회로(44)에 공급하고 있다.

상기 인에이블 신호 생성 회로(43)는 취입한 데이터에 기초하여 인에이블 신호 ENB의 발생 타이밍을 결정하고, 발생하는 인에이블 신호 ENB를 각 4 비트 병렬시프트 레지스터(32) 및 직렬 데이터 출력 회로(34)에 공급하게 되어 있다. 상기 AND 게이트 회로(44)는 입력 단자(IN1∼IN4)로부터 취입한 병렬 인자 데이터를 상기 래치 회로(42)에 래치하고 있는 마스크 데이터에 기초하여 마스크하고, 유효한 비트만을 출력 단자(OUT1∼OUT4)에 출력하게 되어 있다.

이러한 구성에 있어서는, 예컨대, 1 화소가 4 비트인 경우에는, 도 7에 도시하는 바와 같이, 리셋 신호 RST를 로우 레벨 상태로 하고, 이 상태로 시프트 클록 SFCK에 동기하여 4 비트의 마스크 데이터를 선택 회로(39)를 통해 마스크 회로(40)에 공급한다. 이렇게 해서, 마스크 회로(40)의 래치 회로(42)에 마스크 데이터가 설정된다.

계속해서, 리셋 신호 RST를 로우 레벨로부터 하이 레벨로 상승시켜 각 4 비트 병렬 시프트 레지스터(32) 및 직렬 데이터 출력 회로(34)를 초기화한 후, 시프트 클록 SFCK에 동기하여 4 비트의 직렬 인자 데이터 SI를 입력한다. 이 직렬 인자 데이터는 선택 회로(39)를 통해 직렬/병렬 변환 회로(31)에 입력하여, 직렬/병렬 변환 회로(31)는 4 비트의 직렬 인자 데이터가 입력될 때마다 4 비트의 병렬 인자 데이터로 변환한다. 이 4 비트 병렬 인자 데이터는 마스크 회로(40)를 통해 초단의 4 비트 병렬 시프트 레지스터(32)에 공급된다. 여기에서는 1 화소 4 비트의 최대계조의 인자 데이터를 취급하고 있으므로 마스크 회로(40)는 병렬 인자 데이터의 마스크는 행하지 않는다.

이렇게 해서, 각 4 비트 병렬 시프트 레지스터(32)는 인에이블 신호 ENB가 입력되는 타이밍으로 4 비트 병렬 인자 데이터를 후단의 4 비트 병렬 시프트 레지스터(32)에 전송하여 데이터의 시프트를 행한다. 그리고, k단의 4 비트 병렬 시프트 레지스터(32)에 대한 4 비트 병렬 인자 데이터의 시프트가 종료하면 최종단의 4 비트 병렬 시프트 레지스터(32)로부터의 병렬 데이터가 직렬 데이터 출력 회로(34)에 의해 직렬 인자 데이터로 변환되어 다음단의 프린터 헤드 구동 장치에 공급된다.

이렇게 해서, 캐스케이드 접속한 모든 프린터 헤드 구동 장치의 각 4 비트 병렬 시프트 레지스터(32)에 대한 데이터의 시프트가 종료하여 1 라인분의 인자 데이터의 시프트가 종료하면, 래치 신호 LTN이 입력되고, 1 라인분의 인자 데이터가 래치 회로(36)에 래치된다. 래치 회로(36)에 래치된 1 라인분의 인자 데이터는 각 화소 4 비트의 데이터로서 통전 파형 선택 회로(37)에 공급된다. 통전 파형 선택 회로(37)에서는 각 화소마다 4 비트 데이터에 기초하여 통전 신호 TP1∼TP15 및 GND에서 1개를 선택하고, 이 선택한 통전 신호를 해당하는 헤드 드라이버(38)에 공급한다. 이렇게 해서 1 라인의 각 화소마다 선택된 헤드 구동 신호가 출력되게 된다.

예컨대, 도 7에 도시하는 바와 같이, n번째의 화소에 대한 래치 출력이「FH」, n-1번째의 화소에 대한 래치 출력이「EH」이면, 통전 파형 선택 회로(37)는 n번째의 화소에 대해서는 통전 신호 TP15를 선택하고, n-1번째의 화소에 대해서는 통전 신호 TP14를 선택하게 된다. 이렇게 해서 n번째의 헤드 소자를 구동하는 n 핀 출력 파형과 n-1번째의 헤드 소자를 구동하는 n-1 핀 출력 파형이 발생하게 된다.

또한, 1 화소가 3 비트인 경우에는, 도 8에 도시하는 바와 같이, 리셋 신호 RST가 로우 레벨 상태일 때에 4 비트의 마스크 데이터를 선택 회로(39)를 통해 마스크 회로(40)에 설정한다.

계속해서, 리셋 신호 RST를 로우 레벨로부터 하이 레벨에 상승시켜 각 4 비트 병렬 시프트 레지스터(32) 및 직렬 데이터 출력 회로(34)를 초기화한 후, 시프트 클록 SFCK에 동기하여 3 비트의 직렬 인자 데이터 SI를 입력한다. 이 직렬 인자 데이터는 선택 회로(39)를 통해 직렬/병렬 변환 회로(31)에 입력되고, 직렬/병렬 변환 회로(31)는 3 비트의 직렬 인자 데이터가 입력될 때마다 3 비트의 병렬 인자 데이터로 변환한다.

이 때, 직렬/병렬 변환 회로(31)의 상위 1 비트(04)는 하나 앞의 3 비트 인자 데이터의 하위 1 비트로 된다.

이 3 비트 병렬 인자 데이터는 마스크 회로(40)를 통해 초단의 4 비트 병렬 시프트 레지스터(32)에 공급된다. 마스크 회로(40)는 4 비트 라인중의 상위 1 비트를 마스크하여 강제적으로 데이터를 「0」으로 하고, 하위 3 비트만을 유효 비트로서 초단의 4 비트 병렬 시프트 레지스터(32)에 출력한다.

이렇게 해서, 각 4 비트 병렬 시프트 레지스터(32)는 인에이블 신호 ENB가 입력하는 타이밍으로 3 비트 병렬 인자 데이터를 후단의 4 비트 병렬 시프트 레지스터(32)에 전송하여 데이터의 시프트를 행한다. 그리고, k 단의 4 비트 병렬 시프트 레지스터(32)에 대한 3 비트 병렬 인자 데이터의 시프트가 종료하면 최종단의 4 비트 병렬 시프트 레지스터(32)로부터의 병렬 데이터가 직렬 데이터 출력 회로(34)에 의해 직렬 인자 데이터로 변환되어 다음단의 프린터 헤드 구동 장치에 공급된다.

이렇게 해서, 1 라인분의 인자 데이터의 시프트가 종료하면 , 래치 신호 LTN이 입력하여, 1 라인분의 인자 데이터가 래치 회로(36)에 래치된다. 래치 회로(36)에 래치된 1 라인분의 인자 데이터는 각 화소 3 비트의 데이터로서 통전 파형 선택 회로(37)에 공급된다. 통전 파형 선택 회로(37)에서는 각 화소마다 3 비트 데이터에 기초하여 통전 신호 TP1∼TP7 및 GND에서 1개를 선택하여, 이 선택한 통전 신호를 해당하는 헤드 드라이버(38)에 공급한다. 즉, 1 화소가 3 비트일 때에는 선택할 수 있는 통전 신호(GND를 포함해서)는 8종류가 된다.

예컨대, 도 8에 도시하는 바와 같이, n번째의 화소에 대한 래치 출력이「7 H」, n-1번째의 화소에 대한 래치 출력이 「6H」이면, 통전 파형 선택 회로(37)는 n번째의 화소에 대해서는 통전 신호 TP7를 선택하고, n-1번째의 화소 에 대해서는 통전 신호 TP6를 선택하게 된다. 이렇게 해서 n번째의 헤드 소자를 구동하는 n 핀 출력 파형과 n-1번째의 헤드 소자를 구동하는 n-1 핀 출력 파형이 발생하게 된다.

또한, 1 화소가 2 비트인 경우에는, 도 9에 도시하는 바와 같이, 리셋 신호 RST가 로우 레벨 상태일 때에 4 비트의 마스크 데이터를 선택 회로(39)를 통해 마스크 회로(40)에 설정한다. 이것은 1 화소가 4 비트일 때와 마찬가지다.

계속해서, 리셋 신호 RST를 로우 레벨로부터 하이 레벨로 상승시켜 각 4 비트 병렬 시프트 레지스터(32) 및 직렬 데이터 출력 회로(34)를 초기화한 후, 시프트 클록 SFCK에 동기하여 2 비트의 직렬 인자 데이터 SI를 입력한다. 이 직렬 인자 데이터는 선택 회로(39)를 통해 직렬/병렬 변환 회로(31)에 입력되고, 직렬/병렬 변환 회로(31)는 2 비트의 직렬 인자 데이터가 입력될 때마다 2 비트의 병렬 인자 데이터로 변환한다. 이 때, 직렬/병렬 변환 회로(31)의 상위 2 비트(03, 04)는 하나 앞의 2 비트 인자 데이터로 된다. 이 2 비트 병렬 인자 데이터는 마스크 회로(40)를 통해 초단의 4 비트 병렬 시프트 레지스터(32)에 공급된다. 마스크 회로(40)는 4 비트 라인중의 상위 2 비트를 마스크하여 강제적으로 데이터를 「00」으로 하여, 하위 2 비트만을 유효 비트로서 출력한다.

이렇게 해서, 각 4 비트 병렬 시프트 레지스터(32)에 대하여 2 비트 병렬 인자 데이터가 순차 시프트하여 격납된다. 이렇게 해서, 1 라인분의 인자 데이터의 시프트가 종료하면, 래치 신호 LTN이 입력되고, 1 라인분의 인자 데이터가 래치 회로(36)에 래치된다. 래치 회로(36)에 래치된 1 라인분의 인자 데이터는 각 화소 2 비트의 데이터로서 통전 파형 선택 회로(37)에 공급된다. 통전 파형 선택 회로(37)에서는 각 화소마다 2 비트 데이터에 기초하여 통전 신호 TP1∼TP3 및 GND에서 1개를 선택하여, 이 선택한 통전 신호를 해당하는 헤드 드라이버(38)에 공급한다. 1 화소가 2 비트일 때에는 선택할 수 있는 통전 신호(GND를 포함하여)는 4 종류가 된다. 이렇게 해서, 1 라인의 각 화소마다 선택된 시프트 구동 신호가 출력되게 된다.

예컨대, 도 9에 도시하는 바와 같이, n번째의 화소에 대한 래치 출력이「3 H」, n-1번째의 화소에 대한 래치 출력이 「2H」이면, 통전 파형 선택 회로(37)는 n번째의 화소에 대해서는 통전 신호 TP3을 선택하고, n-1번째의 화소에 대해서는 통전 신호 TP2를 선택하게 된다. 이렇게 해서 n번째의 헤드 소자를 구동하는 n 핀 출력 파형과 n-1번째의 헤드 소자를 구동하는 n-1 핀 출력 파형이 발생하게 된다.

또한, 1 화소가 1 비트인 경우에는, 도 10에 도시하는 바와 같이, 리셋 신호 RST가 로우 레벨 상태일 때에 4 비트의 마스크 데이터를 선택 회로(39)를 통해 마스크 회로(40)에 설정한다.

계속하여, 리셋 신호 RST를 로우 레벨로부터 하이 레벨로 상승시켜 각 4 비트 병렬 시프트 레지스터(32) 및 직렬 데이터 출력 회로(34)를 초기화한 후, 시프트 클록 SFCK에 동기하여 1 비트의 직렬 인자 데이터 SI를 입력한다. 이 직렬 인자 데이터는 선택 회로(39)를 통해 직렬/병렬 변환 회로(31)에 입력하여, 직렬/병렬 변환 회로(31)는 1 비트의 직렬 인자 데이터를 그대로 출력한다. 이 때, 직렬/병렬 변환 회로(31)의 상위 3 비트(02, 03, 04)는 1로부터 3개 앞의 인자 데이터로 된다. 이 1 비트의 인자 데이터는 마스크 회로(40)를 통해 초단의 4 비트 병렬 시프트 레지스터(32)에 공급된다. 마스크 회로(40)는 4 비트 라인중의 상위 3 비트를 마스크하여 강제적으로 데이터를「000」으로 하고, 하위 1 비트만을 유효 비트로서 출력한다.

이렇게 해서, 각 4 비트 병렬 시프트 레지스터(32)에 대하여 1 비트의 인자 데이터가 순차 시프트하여 격납된다. 이렇게 해서, 1 라인분의 인자 데이터의 시프트가 종료하면, 래치 신호 LTN이 입력되고, 1 라인분의 인자 데이터가 래치 회로(36)에 래치된다. 래치 회로(36)에 래치된 1 라인분의 인자 데이터는 각 화소 l 비트의 데이터로서 통전 파형 선택 회로(37)에 공급된다. 통전 파형 선택 회로(37)에서는 각 화소마다 1 비트 데이터에 기초하여 통전 신호 TP1 및 GND에서 1개를 선택하여, 이 선택한 통전 신호를 해당하는 헤드 드라이버(38)에 공급한다. 이렇게 해서, 1 라인의 각 화소마다 선택된 헤드 구동 신호가 출력되게 된다.

예컨대, 도 10에 도시하는 바와 같이, n번째의 화소에 대한 래치 출력이 「1H」, n-1번째의 화소에 대한 래치 출력이 「0H」이면, 통전 파형 선택 회로(37)는 n번째의 화소에 대해서는 통전 신호 TP1를 선택하고, n-1번째의 화소에 대해서는 GND를 선택하게 된다. 이렇게 해서, n번째의 헤드 소자를 구동하는 n 핀 출력 파형과 n-1번째의 헤드 소자를 구동하는 n-1 핀 출력 파형이 발생하게 된다. 이 때의 n 핀의 출력 파형은 신호 TP1과 동일한 파형이 되고, n-1 핀 출력 파형은 제로 출력의 파형이 된다.

따라서, 본 실시 형태에서도 프린터 헤드 구동 장치에 대한 데이터의 전송을 직렬로 행할 수 있으므로, 데이터 전송에 사용하는 신호선은 1개면 된다. 또한, 최대 4 비트 계조의 직렬 인자 데이터를 수신할 수 있는 경우에, 2 비트 계조의 직렬 인자 데이터나 2치의 1 비트 직렬 인자 데이터를 취급하도록 변경하더라도, 그 경우에 더미 데이터를 부가하여 전송할 필요는 전혀 없다. 따라서, 저비트인 인자 데이터만큼 데이터의 전송 시간을 단축 가능하여 신속한 인자를 행할수 있게 된다.

이어서, 본 발명의 제3 실시 형태에 대하여 도 11 및 도 12를 참조하여 설명한다. 또한, 도 11에 있어서, 도 1에 도시한 제어부(26)의 도시는 생략하고 있다.

또, 전술한 제1 실시 형태와 동일한 부분에는 동일한 부호를 붙이고 다른 부분에 대하여 설명한다. 도 11에 도시하는 바와 같이, 마스크 회로를 제외하고 기본적인 회로 구성은 제1 실시 형태와 동일하다. 다른 점은 마스크 회로를 생략한 점과 통전 신호 TP1 ∼TPH 및 GND의 설정 방법을 바꾼 점에 있다.

즉, 1 화소가 4 비트일 때에는 통전 신호 TP1∼TP15에는 각각 다른 통전 파형이 설정되고, 통전 파형 선택 회로(37)는 래치 회로(36)로부터의 1 화소 4 비트 데이터에 기초하여 통전 신호 TP1∼TPl5 및 GND에서 1개를 선택한다.

따라서, 이 때의 동작은 제1 실시 형태에서의 1 화소 4 비트일 때와 마찬가지이다.

또한, 1 화소가 2 비트일 때에는 통전 파형 선택 회로(37)에 입력하는 4 비트의 데이터가 0H, 4H, 8H, CH일 때의 통전 파형 선택 회로(37)가 GND의 통전 파형을 선택하도록 통전 신호 TP4, TP8, TP12를 각각 GND와 동일한 상태에 설정한다. 또한, 4 비트의 데이터가 1H, 5H, 9H, DH일 때의 통전 파형 선택 회로(37)가 TP1 의 통전 파형을 선택하도록 통전 신호 TP5, TP9, TP13을 각각 TP1과 같은 상태에 설정한다. 또한, 4 비트의 데이터가 2H, 6H, AH, EH일 때의 이 통전 파형 선택 회로(37)가 TP2의 통전 파형을 선택하도록 통전 신호 TP6, TP10, TP14를 각각 TP2와 동일한 상태에 설정한다. 또한, 4 비트의 데이터가 3H, 7H, BH, FH일 때 이 통전 파형 선택 회로(37)가 TP3의 통전 파형을 선택하도록 통전 신호 TP7, TP11, TP15를 각각 TP3과 동일한 상태에 설정한다.

이 때의 동작은 4 비트중 상위 2 비트를 굳이 마스크하지 않더라도, 이 2 비트가 예를 들어, 어떠한 값이라도 하위 2 비트의 데이터에 의해서만 통전 파형의 선택을 할 수 있게 된다. 즉, 4 비트 데이터중, 하위 2 비트만이 유효하고 상위 2 비트는 실질적으로 무효가 된다.

따라서, 이 경우에는, 2 비트 직렬 인자 데이터를 입력하는 것으로 1 화소 2 비트의 계조 인자가 가능하다.

또한, 1 화소가 1 비트일 때에는 통전 파형 선택 회로(37)에 입력하는 4 비트의 데이터가 0H, 2H, 4H, 6H, 8H, AH, CH, EH일 때 이 통전 파형 선택 회로(37)가 GND의 통전 파형을 선택하도록 통전 신호 TP2, TP4, TP4, TP6, TP8, TP10, TP12, TP14를 각각 GND와 같은 상태에 설정한다. 또, 4 비트의 데이터가 1H, 3H, 5H, 7H, 9H, BH, DH, FH일 때 이 통전 파형 선택 회로(37)가 TP1의 통전 파형을 선택하 도록 통전 신호 TP3, TP5, TP7, TP9, TP11, TP13, TP15를 각각 TP1과 동일한 상태에 설정한다.

이 때의 동작은 4 비트중의 상위 3 비트를 굳이 마스크하지 않더라도, 이 3 비트가 예를 들어, 어떠한 값이라도 하위 1 비트의 데이터에 의해서만 통전 파형의 선택을 할 수 있게 된다. 즉, 4 비트 데이터중, 하위 1 비트만이 유효하고 상위3 비트는 실질적으로 무효가 된다.

따라서, 이 경우에는, 1 비트 직렬 인자 데이터를 입력하는 것으로 2치 인자가 가능하다.

이 1 화소가 1 비트일 때의 동작 타이밍을 나타내면 도 12에 도시하는 바와 같이 된다. 예컨대, n번째의 화소에 대한 래치 출력이 「×××1」 , n-1번째의 화소에 대한 래치 출력이 「×××0」이면, 통전 파형 선택 회로(37)는 n번째의 화소에 대해서는 통전 신호 TPl, TP3, TP5, TP7, TP9, TP11, TP13, TP15중 어느 하나를 선택하여 통전 신호 TP1에 대응하는 통전 파형을 선택하고, n-1번째의 화소 에 대해서는 통전 신호 GND, TP2, TP4, TP4, TP6, TP8, TP10, TP12, TP14중 어느 하나를 선택하여 통전 신호 GND에 대응하는 통전 파형을 선택하게 된다. 이렇게 해서 n번째의 헤드 소자를 구동하는 n 핀 출력 파형과 n-1번째의 헤드 소자를 구동하는 n-1 핀 출력 파형이 발생하게 된다. 이 때의 n 핀의 출력 파형은 신호 TPl과 동일한 파형이 되고, n-1 핀 출력 파형은 제로 출력의 파형이 된다.

따라서, 본 실시 형태에서도 프린터 헤드 구동 장치에 대한 데이터의 전송을 직렬로 할 수 있기 때문에, 데이터 전송에 사용하는 신호선은 1개이면 된다. 또한, 최대 4 비트 계조의 직렬 인자 데이터를 수신할 수 있는 경우에, 2 비트 계조의 직렬 인자 데이터나 2치의 1 비트 직렬 인자 데이터를 취급하도록 변경하더라도, 그 경우에 더미 데이터를 부가하여 전송할 필요는 전혀 없다. 따라서, 저비트인 인자 데이터만큼 데이터의 전송 시간을 단축할 수 있어 신속한 인자가 가능하게 된다.

이어서, 본 발명의 제4 실시 형태에 대하여 도 13 내지 도 16를 참조하여 설명한다. 또한, 도 13에 있어서, 도 1에 나타내는 제어부(26)의 도시는 생략하고 있다.

또, 전술한 제1 실시 형태와 동일한 부분에는 동일한 부호를 붙이고 다른 부분에 대하여 설명한다. 이 실시 형태는, 도 13에 도시하는 바와 같이, 직렬/병렬 변환 회로(31), 각 4 비트 병렬 시프트 레지스터(32)및 직렬 데이터 출력 회로(34)대신에 셀렉터를 구비한 시프트 레지스터(51)를 사용하고 있다.

상기 셀렉터를 구비한 시프트 레지스터(51)는 도 14에 도시하는 바와 같이, 4단의 D형 플립플롭(52∼55)를 직렬로 접속한 시프트 레지스터군과 선택 회로(56)로 이루어지고, m 비트 계조의 직렬 인자 데이터 SI를 4단의 D형 플립플롭(52∼55)에 대하여 시프트 클록 SFCK에 동기하여 순차 시프트하게 되어 있다.

그리고, 제어 신호 MSLT가 로우 레벨의 상태일 때에는 상기 선택 회로(56)는 최종단의 플립플롭(55)의 출력을 선택하여 출력 단자 Y로부터 시프트 레지스터(51)의 출력 단자 SO에 출력하고, 제어 신호 MSLT가 하이 레벨의 상태일 때에는 상기 선택 회로(56)는 초단의 플립플롭(52)의 출력을 선택하여 출력 단자 Y로부터 시프트 레지스터(51)의 출력 단자 SO에 출력하게 되어 있다. 또한, 각 플립플롭(52∼55)의 출력을 출력 단자(O1∼O4)를 통해 마스크 회로(35)에 출력하게 되어 있다.

이러한 구성에서는, 예컨대, 1 화소가 4 비트인 경우에는 4 비트의 직렬 인자 데이터 SI가 입력되게 되고, 이 때에는 제어 신호 MSLT는 로우 레벨 상태에서 선택 회로(56)는 최종단의 플립플롭(55)의 출력을 선택하여 출력 단자 Y로부터 출력하게 되어 있다.

이 때의 각 부의 동작 타이밍은 도 15에 도시하는 바와 같이 된다. 즉, 리셋 신호 RST가 로우 레벨로부터 하이 레벨로 상승하면, 각 셀렉터를 구비한 시프트 레지스터(51)가 각각 초기화되어, 이 상태로 직렬 인자 데이터 SI 및 시프트 클록 SFCK가 입력되면, 각 셀렉터를 구비한 시프트 레지스터(51)는 직렬 인자 데이터를 순차 시프트하면서 4 비트 단위로 격납한다.

그리고, k단의 셀렉터를 구비한 시프트 레지스터(51)에 대한 직렬 인자 데이터의 시프트가 종료하면 최종단의 셀렉터를 구비한 시프트 레지스터(51)로부터 다음단의 프린터 헤드 구동 장치에 데이터가 공급되어, 다음단에 있어서도 시프트가 행해진다.

이렇게 해서, 캐스케이드 접속한 모든 프린터 헤드 구동 장치의 각 셀렉터를 구비한 시프트 레지스터(51)에 대한 데이터의 시프트가 종료하여 1 라인분의 인자 데이터의 시프트가 종료하면, 래치 신호 LTN이 입력되고, 1 라인분의 인자 데이터가 각 셀렉터를 구비한 시프트 레지스터(51)의 출력 단자(O1∼O4)로부터 마스크 회로(35)를 통해 래치 회로(36)에 래치된다. 지금은 1 화소 4 비트의 최대 계조의 인자 데이터를 취급하고 있기 때문에 마스크 회로(35)에 의한 마스크는 행해지지 않는다.

래치 회로(36)에 래치된 1 라인분의 인자 데이터는 각 화소 4 비트의 데이터로서 통전 파형 선택 회로(37)에 공급된다. 통전 파형 선택 회로(37)에서는 각 화소마다 4 비트 데이터에 기초하여 통전 신호 TP1∼TPH 및 GND에서 1개를 선택하여, 이 선택한 통전 신호를 해당하는 헤드 드라이버(38)에 공급한다. 이렇게 해서, 1 라인의 각 화소마다 선택된 헤드 구동 신호가 출력되게 된다.

예컨대, 도 15에 도시하는 바와 같이, n번째의 화소에 대한 래치 출력이 「FH」, n-1번째의 화소에 대한 래치 출력이「EH」이면, 통전 파형 선택 회로(37)는 n번째의 화소에 대해서는 통전 신호 TP15를 선택하고, n-1번째의 화소에 대해서는 통전 신호 TP14를 선택하게 된다. 이리하여, n번째의 헤드 소자를 구동하는 n 핀 출력 파형과 n-1번째의 헤드 소자를 구동하는 n-1 핀 출력 파형이 발생하게 된다.

또한, 1 화소가 1 비트인 경우에는 1 비트의 직렬 인자 데이터 SI가 입력되게 되고, 이 때에는 제어 신호 MSLT는 하이 레벨 상태에서 선택 회로(56)는 초단의 플립플롭(52)의 출력을 선택하여 출력 단자 Y로부터 출력하게 되어 있다.

이 때의 각 부의 동작 타이밍은 도 16에 도시하는 바와 같이 된다. 즉, 리셋 신호 RST가 로우 레벨로부터 하이 레벨로 상승하면, 각 셀렉터를 구비한 시프트 레지스터(51)가 각각 초기화되어, 이 상태에서 직렬 인자 데이터 SI 및 시프트 클록 SFCK가 입력되면, 각 셀렉터를 구비한 시프트 레지스터(51)는 직렬 인자 데이터를 초단의 플립플롭(52)에 격납하면, 다음에는 그 플립플롭(52)의 출력을 다음단의 셀렉터를 구비한 시프트 레지스터(51)에 시프트한다.

그리고, k단의 셀렉터를 구비한 시프트 레지스터(51)에 대한 직렬 인자 데이터의 시프트가 종료하면 최종단의 셀렉터를 구비한 시프트 레지스터(51)로부터 다음단의 프린터 헤드 구동 장치에 데이터가 공급되어, 다음단에서도 시프트가 행해진다.

이렇게 해서, 캐스케이드 접속한 모든 프린터 헤드 구동 장치의 각 셀렉터를 구비한 시프트 레지스터(51)에 대한 데이터의 시프트가 종료하여 1 라인분의 인자 데이터의 시프트가 종료하면, 래치 신호 LTN이 입력되고, 1 라인분의 인자 데이터가 각 셀렉터를 구비한 시프트 레지스터(51)의 출력 단자(O1∼O4)로부터 마스크 회로(35)를 통해 래치 회로(36)에 래치된다. 이 때 마스크 회로(35)는 출력 단자 (O1)로부터의 비트 데이터만을 유효하게 하여 출력 단자(O2∼O4)로부터의 출력을 마스크하여 0으로 한다.

따라서, 래치 회로(36)에 래치되는 데이터는 1 화소를 1H나 0H로 나타내는 1 비트 데이터가 된다. 이렇게 해서 래치 회로(36)에 래치한 1 라인분의 인자 데이터는 각 화소 l 비트의 데이터로서 통전 파형 선택 회로(37)에 공급된다. 통전 파형 선택 회로(37)에서는 각 화소마다 1 비트 데이터에 기초하여 통전 신호 TP1 및 GND에서 1개를 선택하여, 이 선택한 통전 신호를 해당하는 헤드 드라이버(38)에 공급한다. 이렇게 해서 1 라인의 각 화소마다 선택된 헤드 구동 신호가 출력되게 된다.

예컨대, 도 16에 도시하는 바와 같이, n번째의 화소에 대한 래치 출력이 「1H」, n-1번째의 화소에 대한 래치 출력이 「0H」이면, 통전 파형 선택 회로(37)는 n번째의 화소에 대하여 통전 신호 TP1를 선택하고, n-1번째의 화소에 대해서는 GND를 선택하게 된다. 이렇게 해서 n번째의 헤드 소자를 구동하는 n 핀 출력 파형과 n-1번째의 헤드 소자를 구동하는 n-1 핀 출력 파형이 발생하게 된다.

이와 같이, 이 실시 형태에서도 프린터 헤드 구동 장치에 대한 데이터의 전송을 직렬로 할 수 있기 때문에, 데이터 전송에 사용하는 신호선은 1개면 된다. 또, 최대 4 비트 계조의 직렬 인자 데이터를 수신할 수 있는 경우에, 2치의 1 비트 직렬 인자 데이터를 취급하도록 변경하더라도, 그 경우에 더미 데이터를 부가하여 전송할 필요는 전혀 없다. 따라서, 데이터의 전송 시간을 단축할 수 있어 신속한 인자가 가능하게 된다.

다음에, 본 발명의 제5 실시 형태에 대하여 도 17내지 도 20을 참조하여 설명한다. 또, 도 17에 있어서, 도 1에 나타내는 제어부(26)의 도시는 생략하고 있다.

또, 전술한 제4 실시 형태와 동일한 부분에는 동일한 부호를 붙이고 다른 부분에 대하여 설명한다. 본 실시 형태는 도 17에 도시하는 바와 같이, 마스크 설정 회로(61)를 새롭게 구비하고, 리셋 신호 RST, 시프트 클록 SFCK, 데이터 SI를 이 마스크 설정 회로(61)에 입력함과 함께 이 마스크 설정 회로(61)로부터의 출력 SL을 마스크 회로(35)에 공급함과 함께 각 셀렉터를 구비한 시프트 레지스터(51)에 제어 신호 MSLT로서 공급하고 있다.

상기 마스크 설정 회로(61)는 도 18에 도시하는 바와 같이, 2단의 D형 플립플롭(62, 63)을 직렬로 접속하여 이루어지고, 시프트 클록 SFCK 및 데이터 SI를 초단의 플립플롭(62)에 입력함과 함께 리셋 신호 RST를 2단째의 플립플롭(63)에 입력하고 있다. 그리고, 2단째의 플립플롭(63)의 출력을 신호 SL이라고 하고 있다.

이러한 구성에서는, 리셋 신호 RST가 로우 레벨 상태일 때에 시프트 클록 SFCK에 동기하여 마스크 데이터 및 시프트 레지스터의 단수 설정 데이터가 마스크 설정 회로(61)에 입력되고, 리셋 신호 RST의 상승 데이터가 플립플롭(63)에 래치되어 신호 SL로서 마스크 회로(35) 및 각 셀렉터를 구비한 시프트 레지스터(51)에 공급된다. 이 신호 SL이 로우 레벨일 때에는 1 화소 4 비트에 대처하는 회로 설정이 행해지고, 하이 레벨일 때에는 1 화소 1 비트에 대처하는 회로 설정이 행해진다.

예컨대, 1 화소가 4 비트인 경우에는 4 비트의 직렬 인자 데이터 SI가 입력되게 되고, 이 때에는 제어 신호 MSLT는 로우 레벨 상태에서 셀렉터를 구비한 시프트 레지스터(51)의 선택 회로(56)는 최종단의 플립플롭(55)의 출력을 선택하여 출력 단자 Y로부터 출력하게 되어 있다.

이 때의 각 부의 동작 타이밍은 도 19에 도시하는 바와 같이 된다. 즉, 리셋 신호 RST가 로우 레벨로부터 하이 레벨로 상승하면, 각 셀렉터를 구비한 시프트 레지스터(51)가 각각 초기화되어, 이 상태에서 직렬 인자 데이터 SI 및 시프트 클록 SFCK가 입력되면, 각 셀렉터를 구비한 시프트 레지스터(51)는 직렬 인자 데이터를 순차 시프트하면서 4 비트 단위로 격납한다.

그리고, k 단의 셀렉터를 구비한 시프트 레지스터(51)에 대한 직렬 인자 데이터의 시프트가 종료하면 최종단의 셀렉터를 구비한 시프트 레지스터(51)로부터 다음단의 프린터 헤드 구동 장치에 데이터가 공급되어, 다음단에서도 시프트가 행해진다.

래치 회로(36)에 래치된 1 라인분의 인자 데이터는 각 화소 4 비트의 데이터로서 통전 파형 선택 회로(37)에 공급된다. 통전 파형 선택 회로(37)에서는 각 화소마다 4 비트 데이터에 기초하여 통전 신호 TP1∼TP15및 GND에서 1개를 선택하여, 이 선택한 통전 신호를 해당하는 헤드 드라이버(38)에 공급한다. 이렇게 해서, 1 라인의 각 화소마다 선택된 헤드 구동 신호가 출력되게 된다.

예컨대, 도 19에 도시하는 바와 같이, n번째의 화소에 대한 래치 출력이 「FH」, n-1번째의 화소에 대한 래치 출력이 「EH」이면, 통전 파형 선택 회로(37)는 n번째의 화소에 대해서는 통전 신호 TP15를 선택하고, n-1번째의 화소에 대해서는 통전 신호 TP14를 선택하게 된다. 이렇게 해서 n번째의 헤드 소자를 구동하는 n 핀 출력 파형과 n-1번째의 헤드 소자를 구동하는 n-1 핀 출력 파형이 발생하게 된다.

이 때의 각 부의 동작 타이밍은 도 20에 도시하는 바와 같이 된다. 즉, 리셋 신호 RST가 로우 레벨로부터 하이 레벨로 상승하면, 각 셀렉터를 구비한 시프트 레지스터(51)가 각각 초기화되어, 이 상태에서 직렬 인자 데이터 SI 및 시프트 클록 SFCK가 입력되면, 각 셀렉터를 구비한 시프트 레지스터(51)는 직렬 인자 데이터를 초단의 플립플롭(52)에 격납하면, 다음에는 그 플립플롭(52)의 출력을 다음단의 셀렉터를 구비한 시프트 레지스터(51)에 시프트한다.

이렇게 해서, 캐스케이드 접속한 모든 프린터 헤드 구동 장치의 각 셀렉터를 구비한 시프트 레지스터(51)에 대한 데이터의 시프트가 종료하여 1 라인분의 인자 데이터의 시프트가 종료하면, 래치 신호 LTN이 입력되고, 1 라인분의 인자 데이터가 각 셀렉터를 구비한 시프트 레지스터(51)의 출력 단자(O1∼O4)로부터 마스크 회로(35)를 통해 래치 회로(36)에 래치된다. 이 때, 마스크 회로(35)는 출력 단자(O1)로부터의 비트 데이터만을 효율적으로 하여 출력 단자(O2∼O4)로부터의 출력을 마스크하여 O으로 한다.

따라서, 래치 회로(36)에 래치되는 데이터는 1 화소를 1H나 0H로 나타내는 1 비트 데이터가 된다. 이렇게 해서 래치 회로(36)에 래치한 1 라인분의 인자 데이터는 각 화소 1 비트의 데이터로서 통전 파형 선택 회로(37)에 공급된다. 통전 파형 선택 회로(37)에서는 각 화소마다 1 비트 데이터에 기초하여 통전 신호 TP1 및 GND에서 1개를 선택하여, 이 선택한 통전 신호를 해당하는 헤드 드라이버(38)에 공급한다. 이렇게 해서 1 라인의 각 화소마다 선택된 헤드 구동 신호가 출력되게 된다.

예컨대, 도 20에 도시하는 바와 같이, n번째의 화소에 대한 래치 출력이「1 H」, n-1번째의 화소에 대한 래치 출력이 「0 H」이면, 통전 파형 선택 회로(37)는 n번째의 화소에 대해서는 통전 신호 TP1을 선택하고, n-1번째의 화소에 대해서는 GND를 선택하게 된다. 이렇게 해서 n번째의 헤드 소자를 구동하는 n 핀 출력 파형과 n-1번째의 헤드 소자를 구동하는 n-1 핀 출력 파형이 발생하게 된다.

이와 같이, 본 실시 형태에서도 프린터 헤드 구동 장치에 대한 데이터의 전송을 직렬로 할 수 있기 때문에, 데이터 전송에 사용하는 신호선은 1개면 된다. 또한, 최대 4 비트 계조의 직렬 인자 데이터를 수신할 수 있는 경우에, 2치의 1 비트 직렬 인자 데이터를 취급하도록 변경하더라도, 그 경우에 더미 데이터를 부가하여 전송할 필요는 전혀 없다. 따라서, 데이터의 전송 시간을 단축할 수 있어 신속한 인자가 가능하게 된다.

이어서, 본 발명의 제6 실시 형태에 대하여 도 21 및 도 22를 참조하여 설명한다. 도 21에서, 도 1에 나타내는 제어부(26)의 도시에 대해서는 생략한다.

전술한 제4 실시 형태와 동일한 부분에는 동일한 부호를 붙이고 다른 부분에 대하여 설명한다. 본 실시 형태는 도 21에 도시하는 바와 같이, 마스크 회로를 제외하고 기본적인 회로 구성은 제4 실시 형태와 동일하다. 다른 점은 마스크 회로를 생략한 점과 통전 신호 TP1∼TPU 및 GND의 설정 방법을 바꾼 점에 있다.

즉, 1 화소가 4 비트일 때에는 통전 신호 TP1∼TP15에는 각각 다른 통전 파형이 설정되고, 통전 파형 선택 회로(37)는 래치 회로(36)로부터의 1 화소 4 비트 데이터에 기초하여 통전 신호 TP1∼TPH 및 GND에서 1개를 선택한다.

따라서, 이 때의 동작은 제4 실시 형태에서의 1 화소 4 비트일 때와 동일하다.

또한, 1 화소가 1 비트일 때에는 통전 파형 선택 회로(37)에 입력하는 4 비트의 데이터가 0H, 2H, 4H, 6H, 8H, AH, CH, EH일 때 이 통전 파형 선택 회로(37)가 GND의 통전 파형을 선택하도록 통전 신호 TP2, TP4, TP4, TP6, TP8, TP10, TP12, TP14를 각각 GND와 동일한 상태에 설정한다. 또한, 4 비트의 데이터가 1H, 3H, 5H, 7H, 9H, BH, DH, FH일 때 이 통전 파형 선택 회로(37)가 TP1의 통전 파형을 선택하도록 통전 신호 TP3, TP5, TP7, TP9, TP11, TP13, TP15를 각각 TP1과 동일한 상태에 설정한다.

이 때의 동작은 4 비트중의 상위 3 비트를 굳이 마스크하지 않더라도, 이 3 비트가 예를 들어, 어떠한 값이라도 하위 1 비트의 데이터에 의해서만 통전 파형의 선택을 할 수 있게 된다. 즉, 4 비트 데이터중, 하위 1 비트만이 유효하고 상위 3 비트는 실질적으로 무효가 된다.

따라서, 이 경우에는 1 비트 직렬 인자 데이터를 입력하는 것으로 2치 인자를 할 수 있다. 이 1 화소가 1 비트일 때의 동작 타이밍을 나타내면 도 22에 도시하는 바와 같이 된다. 예컨대, n번째의 화소에 대한 래치 출력이 「×××1」, n-1번째의 화소에 대한 래치 출력이 「×××0」이면, 통전 파형 선택 회로(37)는 n번째의 화소에 대해서는 통전 신호 TPl, TP3, TP5, TP7, TP9, TP11, TP13, TP15중 어느 하나를 선택하여 통전 신호 TP1에 대응하는 통전 파형을 선택하고, n-1번째의 화소에 대해서는 통전 신호 GND, TP2, TP4, TP4, TP6, TP8, TP10, TP12, TP14중 어느 하나를 선택하여 통전 신호 GND에 대응하는 통전 파형을 선택하게 된다. 이렇게 해서 n번째의 헤드 소자를 구동하는 n 핀 출력 파형과 n-1번째의 헤드 소자를 구동하는 n-l 핀 출력 파형이 발생하게 된다. 이 때의 n 핀의 출력 파형은 TPl의 신호에 의한 출력 파형이 되고, n-1 핀 출력 파형은 제로 출력의 파형이 된다.

따라서, 본 실시 형태에서도 프린터 헤드 구동 장치에 대한 데이터의 전송을 직렬로 할 수 있기 때문에, 데이터 전송에 사용하는 신호선은 1개면 된다. 또한, 최대 4 비트 계조의 직렬 인자 데이터를 수신할 수 있는 경우에, 2치의 1 비트 직렬 인자 데이터를 취급하도록 변경하더라도, 그 경우에 더미 데이터를 부가하여 전송할 필요는 전혀 없다. 따라서, 저비트인 인자 데이터만큼 데이터의 전송 시간을 단축할 수 있어 신속한 인자가 가능하게 된다.

이상과 같이 본 발명에 의하면, 데이터 전송을 직렬로 할 수 있기 때문에, 데이터 전송에 사용하는 신호선을 1개로 할 수 있고, 또한, 2치의 데이터를 취급하는 경우에도 더미 데이터를 부가하여 전송할 필요가 없어 저비트인 인자 데이터만큼 데이터 전송 시간을 단축할 수 있어 신속한 인자가 가능한 프린터 헤드 구동 장치를 제공할 수 있다.

Claims

1 화소당 최대 n 비트 계조의 1 비트 직렬 인자 데이터를 수신하여, 이 수신된 인자 데이터에 따라서 프린터 헤드를 구동하는 구동 파형을 결정하는 프린터 헤드 구동 장치에 있어서,

수신된 1 비트 직렬 인자 데이터를 시프트하는 직렬 입력 시프트 레지스터 수단과;

수신해야 할 계조의 비트수 m(단, 1 ≤ m ≤ n)에 따라서 상기 시프트 레지스터 수단의 시프트 경로를 변경하는 변경 수단을 포함하는 것을 특징으로 하는 프린터 헤드 구동 장치.

제1항에 있어서, 상기 직렬 입력 시프트 레지스터 수단은, 1 비트 직렬 인자 데이터를 직렬 입력하여 최대 n 비트의 병렬 출력으로 변환하는 제1 시프트 레지스터와, 이 제1 시프트 레지스터에 접속된 n 비트 병렬 입력의 제2 시프트 레지스터로 구성되고,

상기 변경 수단은, 상기 제2 시프트 레지스터의 시프트 타이밍을 변경함으로써 상기 시프트 레지스터 수단의 시프트 경로를 변경하는 것을 특징으로 하는 프린터 헤드 구동 장치.

제1항에 있어서, 상기 직렬 입력 시프트 레지스터 수단은, 단수 m(단, l ≤ m ≤ n)을 선택 가능한 시프트 레지스터를복수단 직렬 접속하여 구성되고,

상기 변경 수단은, 수신해야 할 계조의 비트수 m에 따라서 단수 m을 선택함으로써 상기 시프트 레지스터 수단의 시프트 경로를 변경하는 것을 특징으로 하는 프린터 헤드 구동 장치.

m 비트(단, 1 ≤ m ≤ n) 계조의 1 비트 직렬 인자 데이터를 m 비트마다 병렬 데이터로 변환하는 최대 n 비트의 병렬 변환을 할 수 있는 직렬/병렬 변환 수단과;

상기 직렬/병렬 변환 수단으로 변환한 m 비트의 병렬 인자 데이터를 m 비트마다 전송하는 n 비트 병렬 시프트 레지스터와;

상기 n 비트 병렬 시프트 레지스터가 전송하는 n 비트의 병렬 인자 데이터중 필요 비트 이외의 데이터를 마스크하는 마스크 수단과;

상기 마스크 수단으로부터 출력되는 m 비트 병렬 인자 데이터에 따라서 헤드의 통전 파형을 선택하는 선택 수단과;

상기 선택 수단에 의해 선택된 도전 파형을 프린터 헤드로 공급하는 헤드 드라이버를 포함하는 것을 특징으로 하는 프린터 헤드 구동 장치.

제4항에 있어서, 상기 마스크 수단은 필요한 m 비트 이외의 데이터를 마스크하는 것을 특징으로 하는 프린터 헤드 구동 장치.

1 화소당 최대 n 비트 계조의 1 비트 직렬 인자 데이터를 수신하여, 이 수신된 인자 데이터에 따라서 헤드를 구동하는 구동 파형을 결정하는 프린터 헤드 구동 장치에 있어서,

m 비트(단, 1 ≤ m ≤ n) 계조의 1 비트 직렬 인자 데이터를 m 비트마다 병렬 데이터로 변환하는 직렬/병렬 변환 수단과;

m 비트 병렬 인자 데이터중 필요한 m 비트 이외의 데이터를 마스크하기 위한 마스크 데이터를 취입하고, 상기 직렬/병렬 변환 수단으로 변환한 m 비트의 병렬 인자 데이터를 이 마스크 데이터에 기초하여 마스크함과 동시에, 마스크된 병렬 인자 데이터를 후단으로 전송하기 위한 타이밍 신호를 출력하는 마스크 수단과;

상기 마스크 수단으로부터의 타이밍 신호에 따라서 동작하고 상기 마스크 수단으로부터 전송되는 마스크된 병렬 인자 데이터를 취입하여, m 비트마다 전송하는 n 비트 병렬 시프트 레지스터와;

상기 n 비트 병렬 시프트 레지스터로부터의 병렬 인자 데이터에 의해 헤드의 통전 파형을 선택하는 선택 수단과;

제6항에 있어서, 상기 마스크 수단이 취입하는 마스크 데이터를 직렬 인자 데이터의 입력 단자로부터 입력하는 것을 특징으로 하는 프린터 헤드 구동 장치.

제1항 내지 제3항중 어느 한 항에 있어서, n 비트 병렬 시프트 레지스터의 최종단으로부터 전송되는 m 비트의 병렬 인자 데이터를 직렬 데이터로 변환하여 출력하는 직렬 데이터 출력 회로를 추가로 포함하는 것을 특징으로 하는 프린터 헤드 구동 장치.

m 비트(단, l ≤ m ≤ n) 계조의 1 비트 직렬 인자 데이터를 m 비트마다 병렬 데이터로 변환하는 최대 n 비트의 병렬 변환을 할 수 있는 직렬/병렬 변환 수단과;

상기 n 비트 병렬 시프트 레지스터가 전송하는 n 비트의 병렬 인자 데이터중 유효한 m 비트 이외의 (n-m) 비트에 의한 통전 파형의 선택이 무효가 되도록 통전 파형을 설정하는 설정 수단과;

상기 n 비트 병렬 시프트 레지스터로부터의 m 비트 병렬 인자 데이터에 의해 헤드의 통전 파형을 선택하는 선택 수단과;

최대 n단의 시프트 레지스터로 이루어지고, m 비트(단, 1 ≤ m ≤ n) 계조의 1 비트 직렬 인자 데이터를 취입할 때에는 m단의 시프트 레지스터로 설정되는 셀렉터를 구비한 시프트 레지스터 장치와;

상기 시프트 레지스터 장치의 최대 n단의 출력 데이터중 유효한 m 비트 이외의 데이터를 마스크하는 마스크 수단과;

제10항에 있어서, 상기 셀렉터를 구비한 시프트 레지스터 장치에서의 시프트 레지스터 단수의 설정 데이터를 직렬 인자 데이터의 입력 단자로부터 입력하는 것을 특징으로 하는 프린터 헤드 구동 장치.

제10항 또는 제11항에 있어서, 상기 마스크 수단이 m 비트의 병렬 인자 데이터중 유효한 m 비트 이외의 데이터를 마스크하기 위한 설정을, 직렬 인자 데이터의 입력 단자로부터 입력하는 데이터에 의해 행하는 것을 특징으로 하는 프린터 헤드 구동 장치.

최대 n단의 시프트 레지스터로 이루어지고, m 비트(단, 1≤m≤n) 계조의 1 비트 직렬 인자 데이터를 취입할 때에는 m단의 시프트 레지스터로 설정되는 셀렉터를 구비한 시프트 레지스터 장치와;

상기 셀렉터를 구비한 시프트 레지스터 장치의 설정된 각 단으로부터 출력하는 데이터를 m 비트의 병렬 인자 데이터로 하고, 이 m 비트의 병렬 인자 데이터중 유효한 m 비트 이외의 비트에 의한 통전 파형의 선택이 무효가 되도록 통전 파형을 설정하는 설정 수단과;

상기 셀렉터를 구비한 시프트 레지스터 장치로부터의 m 비트 병렬 인자 데이터에 의해 헤드의 통전 파형을 선택하는 선택 수단과;

상기 선택 수단에 의해 선택된 도전 파형을 프린터 헤드로 공급하는 헤드 드라버를 포함하는 것을 특징으로 하는 프린터 헤드 구동 장치.

제4항에 있어서, n 비트 병렬 시프트 레지스터의 최종단으로부터 전송되는 m 비트의 병렬 인자 데이터를 직렬 데이터로 변환하여 출력하는 직렬 데이터 출력 회로를 추가로 포함하는 것을 특징으로 하는 프린터 헤드 구동 장치.