KR19980064697A - 반도체 장치 제조 방법 - Google Patents

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KR19980064697A
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고미다까유끼
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이데이노부유끼
소니가부시끼가이샤
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Abstract

본원 발명은 반도체 기판(1) 상에 제1 , 제2 바이폴라 트랜지스터(bipolar transister)를 형성하는 반도체 장치제조 방법으로서, 제1 바이폴라 트랜지스터의 그라프트 베이스층(8, graft base layer) 및 진성 베이스층(12, intrinsic base layer)을 서로 접속하기 위한 링크(link) 베이스층(5)과, 제2 바이폴라 트랜지스터의 베이스층(6) 중 적어도 일부분을 동시에 형성한 후, 상기 진성 베이스층(12)이 형성될 영역의 링크 베이스층(5)을 에칭 처리에 의해 제거하고, 선택 에피택셜 성장법(selective epitaxial growth method)에 의해 링크 베이스층(5)이 제거된 영역에 진성 베이스층(12)을 형성하는 제조 방법이 기술된다.

Description

반도체 장치 제조 방법
본 발명은, 반도체 장치의 제조 방법에 관한 것으로, 더욱 상세하게는 소위 베이스 자기 정합 구조(base self-alignment structure)를 갖는 바이폴라 트랜지스터의 제조 방법과 실리콘 게르마늄 혼정(mixed crystal)을 베이스층에 이용한 소위 협소 베이스 헤테로 접합 바이폴라 트랜지스터(narrow-base heterojunction bipolar transister)와 일반 실리콘 호모 접합 바이폴라 트랜지스터(general silicon homojunction bipolar transister)를 동일 기판 상에 형성되는 반도체 장치의 제조 방법에 관한 것이다.
바이폴라 트랜지스터의 최대 차단 주파수(이하, fTmax라고 한다)를 보다 증가시키기 위해서, 밴드 갭(band gap)을 좁게 할 수 있는 재료로서 실리콘 게르마늄(Si1-XGeX)의 베이스를 사용한 실리콘계 협소 베이스형 헤테로 접합 바이폴라 트랜지스터가 제안되었고, 100㎓정도 이상의 fTmax이 보고되었다. 용도로서는, 멀티 미디어 시대의 도래로 그 시장의 장래성이 주목되고 있는 정보 통신 분야가 고려되고 있다.
에미터 전극(emitter electrode) 및 베이스 전극(base electrode)에 대해 폴리실리콘의 박막을 이용한 소위 더블 폴리실리콘 구조 와 에미터/베이스 자기 정합 구조를 고속 바이폴라 트랜지스터에서 사용한다. 상기 자기 정합 기술의 사용에 의해, 에미터 길이를 노광 선폭의 한계치 이하로 설정할 수 있으며, 기생(parasite) 트랜지스터 부분이 제거된다는 이점을 얻을 수 있다.
상기 구조에 실리콘 게르마늄 박막을 베이스층에 사용한 헤테로 접합 바이폴라 트랜지스터는 일본 특허 공개 공보 6-66325호에 개시되어 있다.
그러나, 일본 특허 공개 공보 6- 66325호에 개시되어 있는 제조 방법에서는 도 1a에 도시한 바와 같이, 링크 베이스 영역(142, link base rigion)에 실리콘 게르마늄 베이스 영역을 형성하기 위해 우선 고압 산화 기술에 의해서 얇은 링크 영역(142)의 일부분을 산화시켜 열산화막층(152)을 형성한다. 그 후, 도 1b에 도시한 바와 같이, 실리콘 게르마늄 베이스 영역이 되는 링크 베이스 영역(142: 2점 쇄선으로 도시한 부분)을 제거하기 위해 에칭 처리로 상기 열산화막층(152)을 제거한다. 그 때문에, 공정이 복잡하게 된다.
그 후, 도 2a에 도시한 바와 같이, P형 실리콘 게르마늄 베이스 영역이 되는 층(154)을 전체 구조 표면에 형성한 후, 도 2b에 도시한 바와 같이, 상기 층(154) 위에 형성한 N+ 형 폴리실리콘으로 형성된 폴리실리콘층(160)으로부터의 확산에 의해 N형 에미터 영역(162)을 형성한다.
그 때문에, N형 에미터 영역(162)을 얕게 형성하고자 하면, 측벽(148) 상의 P형 실리콘 게르마늄 미세 결정층(microcrystal layer)이 잔류하게 되므로, 베이스 누설 전류가 증가할 우려가 있다. 여기서 미세 결정층이란, 예를 들면 비정질층(amorphous layer)에 미세한 결정질층들이 혼재된 상태를 말한다. 따라서, 실리콘 게르마늄 베이스 영역이 되는 층(154)의 폭과 N형 에미터 영역(162)의 깊이를 독립적으로 제어하는 것은 곤란하다.
또한, 실제로 바이폴라 트랜지스터 LSI를 구현하고자 할 때에는, 피요하다면 베이스로서 실리콘 게르마늄층을 사용한 고속의 협소 베이스 헤테로 접합 바이폴라 트랜지스터 외에, 더 큰 에미터 접지 전류 증폭 인자 β와 에미터/베이스 내압이 높은 LEC(Lightly Emitter Concentration)형 바이폴라 트랜지스터와 속도가 그리 높지는 않지만 고정밀도의 바이폴라 트랜지스터가 동일 기판 상에서 필요하게 된다. 따라서, 용도에 맞게 바이폴라 트랜지스터를 형성하는 것이 필요하다.
본 발명은 상기 문제를 해결하기 위한 반도체 장치의 제조 방법이다.
즉, 본 반도체 제조 방법에서는 반도체 기판 상에 제1 바이폴라 트랜지스터와 제2 바이폴라 트랜지스터가 형성되며, 제1 바이폴라 트랜지스터의 그라프트 베이스층 및 에피택셜 성장법(epitaxial growth method)에 의해 형성된 진성 베이스층(intrinsic base layer)을 접속하기 위한 링크 베이스층과, 제2 바이폴라 트랜지스터의 베이스층의 적어도 일부분이 동시에 형성된다.
또한, 상기 제조 방법은 제1 바이폴라 트랜지스터의 진성 베이스층을 형성하는 영역이 되는 링크 베이스층을 제거하는 단계와 선택 에피택셜 성장법(selective epitaxial growth method)에 의해서 링크 베이스층을 제거한 영역에 진성 베이스층을 형성하는 단계를 포함한다.
또다른 제조 방법으로서는, 진성 베이스를 형성하는 영역 상에 형성한 개구부(opening portion)의 측벽 상에 제1 바이폴라 트랜지스터의 베이스와 에미터를 분리시키기 위한 측벽을 형성한 후, 제1 바이폴라 트랜지스터의 진성 베이스층을 형성하는 영역이 되는 상기 링크 베이스층을 제거한다. 그리고, 상기 측벽의 하부에 형성되어 있는 것으로 링크 베이스층을 형성할 때 버퍼층(buffer layer)으로서 이용되는 막을 제거한 후, 선택 에피택셜 성장법에 의해 링크 베이스층 및 버퍼층으로서 이용한 막을 제거한 영역에 진성 베이스층을 형성한다.
상기 제조 방법에서는, 제1 바이폴라 트랜지스터의 그라프트 베이스층 및 에피택셜 성장에 의해 형성하는 진성 베이스층을 접속하기 위한 링크 베이스층과 제2 바이폴라 트랜지스터의 베이스층 중 적어도 일부분을 동시에 형성하기 때문에, 많은 단계를 추가하지 않고, 2종류의 바이폴라 트랜지스터가 동일 기판 상에 형성될 수 있다.
또한, 선택 에피택셜 성장법에 의해 링크 베이스층이 제거된 영역에 진성 베이스층을 형성하기 때문에, 진성 베이스층이 형성된 영역이외의 영역에, 예를 들면 에미터/베이스간 분리를 위해 형성되는 측벽 상에, 어떠한 P형 실리콘 게르마늄의 미세 결정층도 형성되지 않는다. 그러므로, 실리콘 게르마늄으로 이루어지는 진성 베이스층의 베이스폭은 그 진성 베이스층의 상층에 형성되는 에미터층의 깊이와는 서로 독립적으로 제어된다.
또한, 제1 바이폴라 트랜지스터의 베이스와 에미터를 분리하는 측벽의 하부에 형성되어 있는 것으로, 제1 바이폴라 트랜지스터의 링크 베이스층을 형성할 때 버퍼층으로서 사용되는 막을 제거하고 나서, 제1 바이폴라 트랜지스터의 진성 베이스층을 형성하기 때문에, 선택 에피택셜 성장에 의해 형성한 진성 베이스층의 단부는 상기 버퍼층으로서 이용되어 제거되는 막의 두께에 상응하는 거리만큼 이 진성 베이스층의 상측에 형성되는 에미터층으로부터 분리된다. 이 때문에, 소정의 결함이 발생되기 쉬운 상기 진성 베이스층의 단부가 에미터/베이스 접합부로부터 충분히 분리되게 되므로, 에미터/베이스 접합이 안정적으로 형성된다.
도 1a, 1b는 종래 방법의 문제점을 설명하기 위해 종래 방법에 의해 제조된 반도체 장치를 도시한 다이어그램.
도 2a, 2b는 종래 방법의 문제점을 설명하기 위한 반도체 장치를 도시한 다이어그램.
도 3a 내지 3C는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정을 도시한 다이어그램.
도 4a 내지 4c는 제1 실시예의 제조 공정을 도시한 제1 다이어그램.
도 4d, 4e는 제1 실시예의 제조 공정을 도시한 제2 다이어그램.
도 4f, 4g는 제1 실시예의 제조 공정을 도시한 제3 다이어그램.
도 4h, 4i는 제1 실시예의 제조 공정을 도시한 제4 다이어그램.
도 4j, 4k는 제1 실시예의 제조 공정을 도시한 제5 다이어그램.
도 4l, 4m은 제1 실시예의 제조 공정을 도시한 제6 다이어그램.
도 4n, 4o는,제1 실시예의 제조 공정을 도시한 제7 다이어그램.
도 4p, 4q는 제1 실시예의 제조 공정을 도시한 제8 다이어그램.
도 4r, 4s는 제1 실시예의 제조 공정을 도시한 제9 다이어그램.
도 4t, 4u는 제1 실시예의 제조 공정을 도시한 제10 다이어그램.
도 5a, 5b는 본 발명의 반도체 장치의 제조 방법에 따른 제2 실시예의 주 공정을 도시한 제1 다이어그램.
도 5c, 5d는 본 발명의 반도체 장치의 제조 방법에 따른 제2 실시예의 주 공정을 도시한 제2 다이어그램.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 기판
5 : 링크 베이스층
6 : 베이스층
8 : 그라프트 베이스층
12 : 진성 베이스층
본 발명에 따른 우수한 실시예들을 첨부한 도면에 따라 설명한다.
본 발명의 반도체 장치의 제조 방법에 관한 제1 실시예를 도 3a 내지 3c에 따라 설명한다.
도 3a 내지 3c에서는, 제1 바이폴라 트랜지스터를 소위 협소 베이스 헤테로 접합 바이폴라 트랜지스터로 형성하고, 제2 바이폴라 트랜지스터를 일반 호모 접합 바이폴라 트랜지스터로 형성할 때 베이스층의 형성에 관해 설명한다.
도 3a 내지 3c에 도시한 바와 같이, 반도체 기판(1) 상에 절연막 등의 막(2)을 형성한 후, 제1 바이폴라 트랜지스터의 베이스층을 형성하는 영역 및 제2 바이폴라 트랜지스터의 베이스층을 형성하는 영역에 대응한 상기 막(2) 상에 제1 개구부(3)와 제2 개구부(4)를 형성한다. 그 후, 예를 들면 이온 주입법에 의해 상기 제1, 제2 개구부(3, 4)를 통해서 반도체 기판(1) 내로 베이스층을 형성하기 위해 붕소와 같은 불순물을 도핑한다. 그 후의 열 공정을 수행하여, 제1 개구부(3)의 저부에서의 상기 반도체 기판(1)의 상층에 링크 베이스층(5)을 형성한다. 제1 바이폴라 트랜지스터의 그라프트 베이스층과 에피택셜 성장에 의해 형성하는 진성 베이스층을 접속하기 위해 상기 링크 베이스층(5)을 사용한다. 이와 동시에, 제2 개구부(4)의 저부에서의 상기 반도체 기판(1)의 상층에 제2 바이폴라 트랜지스터의 베이스층(6)을 형성한다.
또 도시하지는 않지만, 상기 도 3a에서 도시한 공정을 행하기 전에 상기 반도체 기판(1) 상에 콜렉터 영역, 베이스 전극 등과 같이 구성 부품을 형성한다. 또한, 상기 열 공정시에 그라프트 베이스층이 되는 그라프트 베이스층(7, 8)도 형성된다.
다음에, 도 3b에 도시한 바와 같이, 상기 각 제1, 제2 개구부(3, 4) 내와 상기 반도체 기판(1) 상에 측벽을 형성하기 위한 절연막(9)을 형성한다. 또한, 제2 바이폴라 트랜지스터의 형성 예정 영역 상에 레지스트 마스크(10, resist mask)를 형성한다. 그리고, 제1 개구부(3)의 측벽 상에 절연성의 측벽(11)을 형성하기 위해 상기 절연막(9)의 2점 쇄선으로 도시한 부분을 에치-백(etch-back)으로 제거한다.
이어서, 상기 레지스트 마스크(10)를 제거한 후, 상기 제2 바이폴라 트랜지스터의 형성 예정 영역 상의 상기 절연막(9)을 마스크로 사용한 에칭 처리에 의해, 상기 제1 바이폴라 트랜지스터의 진성 베이스층을 형성하는 영역의 상기 링크 베이스층(5: 2점 쇄선으로 도시한 부분)을 제거한다.
도 3c에 도시한 바와 같이, 선택 에피택셜 성장법에 의해 상기 링크 베이스층을 제거한 영역에 진성 베이스층(12)을 형성한다. 따라서, 진성 베이스층(12)은 링크 베이스층(5)을 통해 그라프트 베이스층(7)에 접속된다.
도시하지는 않았지만, 계속해서 상기 제1 바이폴라 트랜지스터의 형성 예정 영역 상에 레지스트 마스크를 형성한 후, 상기 절연막(9)을 에치백하여 상기 개구부(4)의 측벽 상에 이 절연막(9)으로 이루어지는 측벽을 형성한다. 혹은, 상기 제2 바이폴라 트랜지스터의 에미터의 형성 예정 영역 상에 윈도우(window)를 갖는 레지스트막을 형성하고, 그 레지스트막을 마스크로 사용하여 절연막(9)을 에칭하여 에미터 개구부(emitter opening portion)을 형성한다. 그 후, 에미터층과 각 전극 등을 형성한다.
상기 제조 방법에서는 제1 바이폴라 트랜지스터의 그라프트 베이스층(7) 및 에피택셜 성장에 의해 형성하는 진성 베이스층(12)을 접속시키기 위한 링크 베이스층(5)과, 제2 바이폴라 트랜지스터의 베이스층(6)을 동시에 형성한다. 그러므로, 많은 공정을 추가하지 않고, 진성 베이스층의 재질, 농도, 베이스폭 등이 다른 2종류의 바이폴라 트랜지스터를 동일한 반도체 기판(1) 상에 형성할 수 있다.
또한, 선택 에피택셜 성장법에 의해, 링크 베이스층(5)을 제거한 영역에 진성 베이스층(12)을 형성한다. 그러므로, 진성 베이스층(12)의 형성 영역 이외에, 예를 들면 에미터/베이스간 분리를 위해 형성되는 측벽(8) 상 등에, P형 실리콘 게르마늄의 미세 결정층이 성장되는 경우는 없다. 그 때문에, 실리콘 게르마늄으로 이루어지는 진성 베이스층(12)의 베이스폭은 그 진성 베이스층(12)의 상층에 형성된 에미터층(도시 생략)의 깊이와는 독립적으로 제어된다. 즉, 본 발명의 제조 방법에서는, 에피택셜 성장에 의해 형성된 층의 깊이 방향에 대한 전체 영역을 에미터 확산하는 것은 불필요하다.
다음에 상기 도 3a 내지 3c에서 도시한 제조 방법을 사용하여 동일 기판 상에, 제1 바이폴라 트랜지스터로서 소위 협소 베이스 헤테로 접합 바이폴라 트랜지스터와 제2 바이폴라 트랜지스터로서 일반적인 호모 접합 바이폴라 트랜지스터를 형성하는 제조 방법을 도 4a 내지 도 4u에 따라 상세히 설명한다.
또 각 도면의 ( ) 안에는 번호를 기입한다.
도 4a에 도시한 바와 같이, 100 결정 방위의 단결정 실리콘으로 이루어지는 P형 반도체 기판(21) 상에 산화막(22)을 열 산화 처리에 의해 대략 300㎚ 정도의 두께의 산화실리콘으로 형성한다. 그 후, 통상의 리소그래피 기술(이하, 리소그래피 기술은, 레지스트 코팅(resist coating), 노광(exposure), 현상, 레지스트 베이킹(resist baking) 등의 처리로 칭한다)에 의해 레지스트 마스크(도시 생략)를 형성하고, 그 레지스트 마스크를 사용한 에칭 기술에 의해 제1 바이폴라 트랜지스터의 형성 예정 영역 및 제2 바이폴라 트랜지스터의 형성 예정 영역에 각각 대응하는 N+형 매립층을 형성하는 영역 상의 상기 산화막(22)에 개구부(23, 24)를 형성한다. 계속해서 상기 레지스트 마스크를 제거한 후, 상기 개구부(23, 24)에서 고체 확산원으로 안티몬산화물(Sb2O3)을 이용한 안티몬(Sb)의 기상 확산에 의해서, 상기 반도체 기판(11)의 상층에 N+형 매립층(25, 26)을 형성한다. 이 때, 시트 저항 (ρs, sheet resistance)는 예를 들면 20Ω/□ 내지 50Ω/□으로 하고, 확산 깊이는 1㎛ 내지 2㎛ 정도로 한다.
그리고 산화막(22) 및 안티몬의 기상 확산 공정에서 형성된 산화막(도시생략)을 에칭에 의해 제거한다.
계속해서 도 4b에 도시한 바와 같이, 에피택셜 성장법에 의해 상기 반도체 기판(21) 상에 N형 에피택셜층(27)을 형성한다. 상기 N형 에피택셜층(27)은 예를 들면 0. 3Ω㎝ 내지 5Ω㎝의 특수 저항과 0. 7㎛ 내지 2㎛ 정도의 두께를 갖도록 설계된다. 이 때, 상기 N+형 매립층(25, 26)이 상기 N형 에피택셜층(27)의 하층으로 확산된다.
이어서, 도 4c에 도시한 바와 같이, 상기 N형 에피택셜층(27) 상에, 선택 산화(LOCOS)법을 수행할 때 버퍼층이 되는 산화막(28)을, 예를 들면 통상의 산화법에 의해 20㎚ 내지 50㎚ 정도 두께의 산화실리콘으로 형성한다. 또한 감압하의 화학적 기상 성장[이하, 화학적 기상 성장은 CVD라고 함(CVD는 Chemical Vapor Deposition의 약칭)]법에 의해서, 상기 산화막(28) 상에 질화막(29)을 예를 들면 50㎚ 내지 100㎚ 정도 두께의 질화실리콘으로 형성한다.
상기 산화막(28)및 질화막(29)의 각각의 막 두께는 산화 공정에서 형성되는 버즈 빅(bird,s beak)의 길이, 산화에 따른 응력이나 결함 발생의 제어도에 의해 결정된다.
그 후, 도 4d에 도시한 바와 같이, 통상의 리소그래피 기술을 적용한다. 우선, 레지스트 코팅 공정에 의해 상기 질화막(29) 상에 레지스트막(30)을 형성한 후, 노광, 현상, 베이킹 등의 처리에 의해 제1 , 제2 바이폴라 트랜지스터의 형성 예정 영역을 분리시키기 위한 소자 분리 산화막을 형성하는 영역 상의 상기 레지스트막에 레지스트 개구부(31)를 형성한다. 이 레지스트막(30)을 마스크로 사용한 에칭 기술(예를 들면 반응성 이온 에칭)에 의해 상기 레지스트 개구부(31)의 저부에 있는 질화막(29), 산화막(28) 및 상기 N형 에피택셜층(27)의 상층을 제거한다.
상기 N형 에피택셜층(27)의 제거량은 LOCOS 산화 공정후에 표면이 대개 평탄화되도록, 산화막 두께의 거의 1/2로 설정하는 것이 바람직하다.
도 4e에 도시한 바와 같이, 상기 레지스트막(30)을 제거한 후, 1000℃ 내지 1050℃ 정도의 대기 온도에서 2시간 내지 6시간 정도의 수증기 산화(steam oxidation)에 의해 0. 6㎛ 내지 1. 5㎛ 정도 두께의 소자 분리 산화막(32)을 상기 N형 에피택셜층(27)에 형성한다.
그 후, 열 인산(hot phosphoric acid)을 사용한 에칭에 의해 상기 질화막(29; 도 4d 참조)을 제거하여 기판(20)을 형성한다.
계속해서, 도 4f에 도시한 바와 같이, 통상의 리소그래피 기술을 행한다. 우선 레지스트 코팅에 의해 상기 기판(20) 상에 레지스트막(33)을 형성한 후, 노광, 현상 베이킹 등의 처리에 의해 제1 , 제2 바이폴라 트랜지스터의 콜렉터 추출 확산층(collector takeoff diffusion layers)의 형성 예정 영역 상의 상기 레지스트막(33)에 레지스트 개구부(34, 35)를 형성한다. 계속해서, 이 레지스트막(33)을 마스크로 사용한 이온 주입 기술에 의해서 상기 레지스트 개구부(34, 35)를 통하여 상기 N형 에피택셜층(27) 내부로 이온 주입에 의해 콜렉터 추출 확산층을 형성하기 위한 불순물을 도핑한다. 이온 주입 조건으로는 불순물로 인이온(P+)을 사용하고, 주입 에너지를 40keV 내지 100 keV 정도로 설정하고, 도우즈량을 1×1015개/㎝2내지 1×1016개/㎝2정도로 설정한다.
이어서, 도 4g에 도시한 바와 같이, 상기 기판(20) 상에 평탄화(flattening)를 위한 산화막(36)을, 예를 들면 CVD법에 의해 100㎚ 내지 600㎚ 정도 두께의 산화실리콘으로 형성한다. 그 후, 900℃ 내지 1000℃에서 30분 정도의 어닐링 처리(annealing treatment)하여, 상기 이온 주입에 의해 불순물을 도프되게하고, 상기 N+형 매립층(25, 26)의 각각에 대응하여 접속된 N+형 콜렉터 추출 확산층(37, 38)을 형성한다. 또한 레지스트 코팅 기술에 의해 상기 산화막(36) 상에 버즈 헤드(bird,s head)의 평탄화를 위한 레지스트막(39)을 형성한다.
그 후, 에치백 기술을 이용하여 상기 레지스트막(39), 산화막(36) 등을 에칭하여 기판(20)을 평탄화시킨다.
다음에 도 4h에 도시한 바와 같이, 상기 N형 에피택셜층(27)측의 표면 상에 10㎚ 내지 30㎚ 정도 두께의 산화실리콘으로 산화막(40)을 형성한다.
계속해서, 도 4i에 도시한 바와 같이, 통상의 리소그래피 기술을 행한다. 우선 레지스트 코팅에 의해 상기 산화막(40)을 형성한 기판(20) 상에 레지스트막(41)을 형성한 후, 노광, 현상, 베이킹 등의 처리에 의해, 제1, 제2 바이폴라 트랜지스터의 형성 예정 영역을 분리시키기 위한 소자 분리 확산층의 형성 예정 영역 상의 상기 레지스트막(41) 상에 레지스트 개구부(42)를 형성한다. 이어서, 이 레지스트막(41)을 마스크로 사용한 이온 주입 기술에 의해 상기 레지스트 개구부(42)로부터 상기 N형 에피택셜층(27) 내부로 소자 분리 확산층(43)을 형성하기 위하여 P형 불순물을 도핑한다. 상기 이온 주입 조건으로는 불순물로 붕소 이온(B+)을 사용하고, 주입 에너지를 200keV 내지 500keV 정도로 설정하고, 도우즈량을 1×1013개/㎝2내지 1×1014개/㎝2정도로 설정한다.
그 후, 상기 레지스트막(41)을 제거한다. 다음에 도 4j에 도시한 바와 같이, CVD법에 의해서 상기 기판(20) 상에 산화막(44)을 50㎚ 내지 300㎚ 정도 두께의 산화실리콘으로 형성한다. 이어서, 통상의 리소그래피 기술에 의해 레지스트 마스크(도시 생략)를 형성하고, 그 레지스트 마스크를 사용한 에칭 기술에 의해서 제1 바이폴라 트랜지스터의 형성 예정 영역 및 제2 바이폴라 트랜지스터의 형성 예정 영역의 각각에 대응하며, 베이스층을 형성하는 영역 상의 상기 산화막(44)에 개구부(45, 46)를 형성한다. 이 때, 개구부(45, 46)에 있어서의 상기 산화막(40, 도 4i 참조)이 제거된다.
계속해서, 예를 들면 CVD법에 의해서 상기 개구부(45, 46)의 내부와 상기 산화막(44) 상에, 폴리실리콘막(47)을 예를 들면 100㎚ 내지 300㎚ 정도의 두께로 형성한다. 그 후 이온 주입 기술에 의해서, 상기 폴리실리콘막(47)에 P형 불순물로서 이불화 붕소 이온(BF2 +)을 도핑한다. 이 이온 주입 조건으로서는 주입 에너지를 20keV 내지 100keV 정도로 설정하고, 도우즈량을 1×1014개/㎝2내지 1×1016개/㎝2정도로 설정한다.
계속해서, 도 4k에 도시한 바와 같이, 통상의 리소그래피 기술을 행한다. 우선 레지스트 코팅에 의해서 상기 폴리실리콘막(47) 상에 레지스트막(48)을 형성한다. 계속해서, 노광, 현상, 베이킹 등의 처리에 의해 베이스 전극이 형성되는 영역 상에 상기 레지스트막(48a, 48b)을 남긴다. 그리고, 각 레지스트막(48)을 마스크로 사용한 에칭 기술(예를 들면, 반응성 이온 에칭)에 의해 상기 폴리실리콘막(47)을 패터닝한다. 그 결과, 상기 개구부(45)로부터 N형 에피택셜층(27)에 접속되기 위해 제1 바이폴라 트랜지스터의 베이스 전극(49)이 형성됨과 동시에, 상기 개구부(46)러부터 N형 에피택셜층(27)에 접속되기 위해 제2 바이폴라 트랜지스터의 베이스 전극(50)이 형성된다.
그 후, 상기 레지스트막(48)을 제거한다. 계속해서 도 4l에 도시한 바와 같이, 예를 들면 CVD법에 의해 상기 산화막(44) 상에 상기 각 베이스 전극(49, 50)을 덮는 산화막(예를 들면 산화실리콘막: 51)과 질화막(예를 들면 질화실리콘막: 52)을 적층하여 형성한다. 이어서 통상의 리소그래피 기술을 행한다. 우선 레지스트 코팅에 의해 상기 질화막(52) 상에 레지스트막(53)을 형성한다. 계속해서, 노광, 현상, 베이킹 등의 처리에 의해, 제1 , 제2 바이폴라 트랜지스터의 각 진성 베이스를 형성하는 영역 상의 상기 레지스트막(53)에 레지스트 개구부(54, 55)를 형성한다. 이어서, 이 레지스트막(53)을 마스크에 이용한 에칭에 의해 상기 질화막(52), 산화막(51), 각 베이스 전극(49, 50) 상에 개구부(56, 57)를 형성한다.
그 후, 상기 레지스트막(53)을 제거한다. 다음에 도 4m에 도시한 바와 같이, 상기 개구부(56, 57)의 저부에서의 N형 에피택셜층(27)의 표면 상에 얇은 산화막(58)을 산화에 의해 5㎚ 내지 30㎚의 두께로 형성한다. 이 때, 각 베이스 전극(49, 50)의 노출면도 산화된다. 계속해서, 이온 주입법에 의해 상기 개구부(56)로부터 제1 바이폴라 트랜지스터의 N형 에피택셜층(27)의 상층 내로 링크 베이스층을 형성하기 위한 P형의 불순물을 이온 주입법에 의해 도핑한다. 상기 개구부(57)로부터 제2 바이폴라 트랜지스터의 N형 에피택셜층(27)의 상층에 베이스층의 전 영역 또는 그 일부를 형성하기 위한 P형의 불순물을 이온 주입법에 의해 도핑한다. 상기 이온 주입 조건으로는 P형의 불순물로 이불화 붕소 이온(BF2 +)을 사용하고, 주입 에너지를 10keV 내지 40keV 정도로 설정하고, 도우즈량을 1×1012개/㎝2내지 1×1014개/㎝2정도로 설정한다.
다음 도면 이후에는, 상기 얇은 산화막(58)의 설명은 확대도를 제외하고 생략한다.
계속해서, 도 4n에 도시한 바와 같이, 예를 들면 CVD법에 의해 상기 각 개구부(56, 57)의 내부 및 상기 질화막(52) 상에 질화막(예를 들면 질화실리콘막: 59)과 산화막(예를 들면 산화실리콘막: 60)을 적층한다. 그 후, 어닐링 처리를하여, 상기 이온 주입한 불순물을 확산시켜서 개구부(56)의 저부에서의 N형 에피택셜층(27)의 상층에 링크 베이스층(61)을 형성한다. 그와 동시에, 상기 베이스 전극(49)으로부터의 불순물 확산에 의해 상기 링크 베이스층(61)에 접속시키기 위하여 P+형의 그라프트 베이스층(62)을 형성한다. 한편, 개구부(57)의 저부에 있어서의 N형 에피택셜층(27)의 상층에 베이스층(63)을 형성한다. 그와 동시에, 상기 베이스 전극(50)으로부터의 불순물 확산에 의해 상기 베이스층(63)에 접속시키기 위하여 P+형의 그라프트 베이스층(64)을 형성한다.
계속해서 도 4o에 도시한 바와 같이, 통상의 리소그래피 기술을 행한다. 우선 레지스트 코팅에 의해 상기 산화막(60) 상에 레지스트막(65)을 형성한다. 계속해서, 노광, 현상, 베이킹 등의 처리에 의해 제2 바이폴라 트랜지스터의 형성 예정 영역 상에 상기 레지스트막(65)을 남긴다. 레지스트막(65)을 마스크로 사용한 에칭 기술(예를 들면, 반응성 이온 에칭)에 의해, 제1 바이폴라 트랜지스터의 형성 예정 영역에 있어서의 상기 질화막(59) 및 산화막(60)을 에칭하며, 제2 바이폴라 트랜지스터의 형성 예정 영역 상에 상기 질화막(59)과 산화막(60)을 남기고, 상기 개구부(56)의 측벽에 질화막(59)과 산화막(60)으로 이루어지는 측벽(66)을 형성한다. 이 측벽(66)에 둘러싸인 개구부가 에미터 개구부(67)로 된다. 그 때, 개구부(56)의 저부에 형성된 얇은 산화막(58: 도시생략)도 상기 측벽(66)의 하부측을 제외하고 제거된다.
그 후, 도 4p와 4q의 확대도에 도시한 바와 같이, 상기 레지스트막(65), 측벽(66), 상기 질화막(52) 등을 마스크로 하여 제1 바이폴라 트랜지스터의 진성 베이스층을 형성하는 영역이 되는 부분의 상기 링크 베이스층(61)을 에칭(예를 들면, 등방성 에칭)에 의해 제거한다. 따라서, 측벽(66)의 하부측에 소위 언더컷트(under-cut)가 형성된다. 또, 에칭은 링크 베이스층(61)의 전 영역 또는 일부에 행하여 진다.
또한, 등방성 에칭 기술(isotropic etching technique)로서는, 예를 들면 과산화수소수와 암모니아의 수용액과의 혼합액을 가열함에 의해 얻어지는, 소위 SC-1 보일액(SC-1 boil liquid)을 이용한 에칭 처리를 사용한다. 이 경우에는, 상기 레지스트막(65)을 제거한 후에칭을 한다. 또는, 등방적인 플라즈마 에칭을 사용한다. 등방적인 플라즈마 에칭의 경우에는 측벽(66)을 형성하는 에칭과 연속하여 행하는 것도 가능하다.
그 후, 상기 레지스트막(65)을 제거한다. 도 4r에 도시한 바와 같이, 초고진공 화학적 기상 성장(UHV-CVD, ultra-high-vacuum chemical vapor deposition)법, 감압 CVD법 등에 기초한 선택 에피택셜 기술에 의해 상기 링크 베이스층(61)을 에칭한 부분에 있어서의 상기 N형 에피택셜층(27) 상에 실리콘 게르마늄(Si1-xGex) 혼정으로 이루어지는 제1 바이폴라 트랜지스터의 진성 베이스층(68)을 형성한다. 여기서, 상기 X는 0 X 1로 한다.
이어서, 통상의 리소그래피 기술에 의해 제1 바이폴라 트랜지스터의 형성 예정 영역 상에 레지스트막(69)을 형성한다. 계속해서, 그 레지스트막(69)을 마스크로 사용한 에칭 기술(예를 들면 반응성 이온 에칭)에 의해서, 제2 바이폴라 트랜지스터의 형성 예정 영역 상에 있는 질화막(59)과 산화막(60)을 에칭하여, 개구부(57)의 측벽에 상기 질화막(59)과 산화막(60)으로 이루어지는 측벽(70)을 형성한다. 이 측벽(70)에 의해 둘러싸인 개구부가 에미터 개구부(71)로 된다. 반응성 이온 에칭의 오버-에칭및 그 후의 손상층의 제거 에칭에 의해서 상기 베이스층(63)의 상층이 제거된다.
이어서 도 4s에 도시한 바와 같이, 예를 들면 CVD법에 의해 상기 에미터 개구부(67, 71)의 각 내부와 함께 상기 질화막(52) 상에, 각 제1 , 제2 바이폴라 트랜지스터의 에미터 전극이 되는 고농도 N형 불순물을 포함한 폴리실리콘막(72)을 형성한다. 이어서, 진성 베이스층(68)의 상층에 N+형 에미터층(73)을 형성하고, 베이스층(63)의 상층에 N+형 에미터층(74)을 형성하기 위해 700℃ 내지 1000℃의 대기 온도에서 에미터 어닐링을 한다.
다음에, 통상의 리소그래피 기술에 의해 레지스트 마스크(도시 생략)를 형성하고, 또한 그 레지스트 마스크를 이용한 에칭 기술에 의해 도 4t에 도시한 바와 같이, 상기 폴리실리콘막(72)으로 N+형 에미터층(73)에 접속하는 에미터 전극(75)을 형성함과 동시에, N+형 에미터층(74)에 접속하는 에미터 전극(76)을 형성한다. 그 후, 상기 레지스트 마스크를 제거한다.
계속해서, 통상 리소그래피 기술을 행한다. 우선 레지스트 코팅에 의해서 레지스트막(77)을 형성한 후, 노광, 현상, 베이킹 등의 처리에 의해서 각 베이스 컨택트 및 콜렉터 컨택트의 형성 예정 영역 상의 상기 레지스트막(77)에 개구부(78 내지 81)를 형성한다. 이 레지스트막(77)을 마스크로 사용한 에칭 기술(예를 들면 반응성 이온 에칭)에 의해 상기 개구부(78, 81)의 저부에서의 질화막(52), 산화막(51), 산화막(44) 등을 에칭하여 컨택트홀(82, 84)을 형성한다.
그 후, 상기 레지스트막(77)을 제거하고, 도 4u에 도시한 바와 같이, 배리어 메탈층 및 알루미늄계 금속층으로 이루어지는 전극 형성층을, 예를 들면 스퍼터링법(sputtering method)에 의해 형성한다. 계속해서, 통상의 리소그래피 기술에 의한 레지스트 마스크(도시 생략)의 형성, 및 그 레지스트 마스크를 이용한 에칭 기술(예를 들면 반응성 이온 에칭)에 의해 상기 전극 형성층을 패터닝하여, 상기 컨택트홀(82)을 통해서 베이스 전극(49)에 접속되는 금속 전극(86), 상기 에미터 전극(75)에 접속되는 금속 전극(87), 상기 컨택트홀(83)을 통해서 콜렉터 추출 확산층(37)에 접속되는 금속 전극(88), 상기 컨택트홀(84)을 통해서 베이스 전극(50)에 접속되는 금속 전극(89), 상기 에미터 전극(76)에 접속되는 금속 전극(90), 상기 컨택트홀(85)을 통해서 콜렉터 추출 확산층(38)에 접속되는 금속 전극(91)을 각각 형성한다. 그 후, 상기 레지스트 마스크를 제거하고, 다층 배선의 공정을 행한다.
다음에, 본 발명의 반도체 장치의 제조 방법에 관한 제2 실시예를 도 5a 내지 도 5d의 제조 공정 다이어그램에 따라 설명한다.
그리고 도 5a 내지 도 5d에서 상기 도 4a 내지 도 4u에서 도시한 구성 부품과 동일한 것에는 동일 부호를 병기한다.
상기 제2 실시예는 실리콘 게르마늄(Si1-XGeX)층의 선택 에피택셜 성장시에, 에피택셜 성장층의 단부에 발생하는 결함 영역이 에미터/베이스 접합내로 침투되지 않도록하기 위하여, 에피택셜 성장층이 형성될 영역을 가로 방향(lateral direction)으로 확장시키기 위한 측벽을 형성한 후에 불산에 의한 에칭 공정을 도입한다.
우선, 상기 도 4a 내지 도 4o에 의해서 설명한 것과 같은 공정을 설명한다.
그 후, 도 5a 및 5b의 제1 바이폴라 트랜지스터의 확대도에 도시한 바와 같이, 상기 레지스트막(65), 측벽(66), 상기 질화막(52) 등을 마스크로 하여 제1 바이폴라 트랜지스터의 진성 베이스층을 형성하는 영역이 되는 부분의 상기 링크 베이스층(61)을 에칭 처리(예를 들면 등방성 에칭)에 의해 제거한다. 따라서, 측벽(66)의 하부측에 소위 언더컷트가 형성된다. 또, 에칭은 링크 베이스층(61)의 전 영역 또는 일부에 행하여 진다.
또한, 등방성 에칭 기술은 과산화수소수와 암모니아의 수용액과의 혼합액을 가열함에 의해 얻어지는 소위 SC-1 보일액을 사용한 에칭이다. 이 경우에는, 상기 레지스트막(65)을 제거하고 나서 행하여 진다. 또는, 등방적인 플라즈마 에칭이 수행된다.
또한, 불산에 의한 습식 에칭에 의해 상기 측벽(66)의 산화막(60: 2점 쇄선으로 도시한 부분)을 에칭으로 제거한다. 이 때, 상기 측벽(66)의 하부에서의 얇은 산화막(58)도 베이스 전극(49) 방향으로 에칭한다. 그 때문에, 바이저(visor)와 같은 개구부 측면으로 연장시키기 위해 측벽(66)의 질화막(59)이 형성된다.
그 후, 상기 레지스트막(65)을 제거한다. 그리고 도 5c 및 5D의 제1 바이폴라 트랜지스터의 확대도에 도시한 바와 같이, 초고진공 화학적 기상 성장(UHV-CVD)법, 감압 CVD법 등에 의한 선택 에피택셜 기술에 의해 상기 링크 베이스층(61) 및 상기 측벽(66)의 하부에서의 얇은 산화막(58)을 에칭한 부분에 있어서의 상기 N형 에피택셜층(27) 상에 실리콘 게르마늄(Si1-XGeX) 혼정으로 이루어지는 제1 바이폴라 트랜지스터의 진성 베이스층(68)을 형성한다. 이 때, 상기 불산에 의한 에칭을 행하여 측벽(66)의 하부에서의 얇은 산화막(58)의 일부분을 제거하기 때문에, 상기 진성 베이스층(68)은 베이스 전극(49) 측에 들어가도록 형성된다.
이어서, 통상의 리소그래피 기술에 의해 제1 바이폴라 트랜지스터의 형성 예정 영역 상에 레지스트막(69; 단, 도 5d에서는 도시를 생략하였다)을 형성한다. 계속해서, 그 레지스트막(69)을 마스크로 사용한 에칭 기술(예를 들면 반응성 이온 에칭)에 의해 제2 바이폴라 트랜지스터의 형성 예정 영역 상의 질화막(59)과 산화막(60)을 에칭하여, 개구부(57)의 측벽에 상기 질화막(59)과 산화막(60)으로 이루어지는 측벽(70)을 형성한다. 이 측벽(70)에 의해 둘러싸인 개구부가 에미터 개구부(71)로 된다. 반응성 이온 에칭의 오버 에칭 및 그 후의 손상층의 제거 에칭에 의해서 상기 베이스층(63)의 상층이 제거된다.
이후, 상기 도 4s 내지 도 4u에 의해서 설명한 것과 같은 공정을 행한다.
상기 제2 실시예의 제조 방법에서는, 제1 바이폴라 트랜지스터의 링크 베이스층(61)을 형성하기 전에 측벽(66)의 하부에서의 N형 에피택셜층(27)의 표면에 형성한 얇은 산화막(58)을 제거한다. 그러므로, 선택 에피택셜 성장에 의해 형성한 진성 베이스층(68)은 측벽(66)의 하부에서의 얇은 산화막(58)을 제거한 분만큼 베이스 전극(49) 방향으로 들어가는 상태로 형성된다. 그 때문에, 상기 진성 베이스층(68)의 단부는 이 진성 베이스층(68)의 상층에 형성되는 에미터층(73)으로부터 분리된다. 이와 같이, 결함이 발생되기 쉬운 상기 진성 베이스층(68)의 단부가 에미터/베이스 접합부로부터 충분히 분리되므로, 에미터/베이스 접합이 안정적으로 형성된다.
상술한 바와 같이, 본 발명에 의하면 제1 바이폴라 트랜지스터의 그라프트 베이스층과 에피택셜 성장에 의해 형성하는 진성 베이스층을 접속시키기 위한 링크 베이스층과, 제2 바이폴라 트랜지스터의 베이스층 중 적어도 일부분을 각각 동시에 형성한다. 그러므로, 많은 공정을 추가하지 않고 베이스폭이 다른 2종류 바이폴라 트랜지스터를 동일 기판 상에 형성하는 것이 가능해진다.
또한 선택 에피택셜 성장법에 의해 링크 베이스층의 제거 영역에 진성 베이스층을 형성하므로, 진성 베이스층의 형성 영역 이외에, 예를 들면 에미터/베이스 간의 분리를 위해 형성되는 측벽 상에, P형의 실리콘 게르마늄의 미세 결정층이 성장하는 일은 없다. 그러므로, 실리콘 게르마늄으로 이루어지는 진성 베이스층의 베이스폭과 그 진성 베이스층의 상층에 형성되는 에미터층의 깊이는 서로 독립적으로 제어될 수 있다.
따라서, 다른 베이스폭을 갖는 바이폴라 트랜지스터들을 동일 기판 상에 형성할 수 있다.
또한, 제1 바이폴라 트랜지스터에 있어서, 베이스와 에미터를 분리시키기 위한 측벽의 하부에 형성되어 있는 것으로 링크 베이스층을 형성할 때의 버퍼층으로서 이용한 막을 제거한 후, 선택 에피택셜 성장에 의해 진성 베이스층을 형성한다. 따라서, 결함이 발생되기 쉬운 진성 베이스층의 단부를 상기 버퍼층으로서 이용한 막을 제거한 분만큼 에미터/베이스 접합부로부터 분리시킬 수 있으므로, 에미터/베이스 접합을 안정적으로 형성할 수 있다. 그러므로, 신뢰성을 더욱 더 높인 바이폴라 트랜지스터를 형성할 수 있다.

Claims (12)

  1. 반도체 기판 상에 서로 다른 특성을 갖는 제1 바이폴라 트랜지스터와 제2 바이폴라 트랜지스터를 형성하는 반도체 장치 제조 방법에 있어서,
    상기 제1 바이폴라 트랜지스터의 그라프트(graft 또는 extrinsic) 베이스층과 에피택셜 성장에 의해 형성되는 진성 베이스층을 접속시키기 위한 링크 베이스층과, 상기 제2 바이폴라 트랜지스터의 베이스층 중 적어도 일부분을 동시에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 반도체 기판 상에 다른 특성을 갖는 제1 바이폴라 트랜지스터와 제2 바이폴라 트랜지스터를 형성하는 반도체 장치 제조 방법에 있어서,
    상기 반도체 기판 상에 제1 절연막을 형성하는 단계;
    각각의 상기 제1 바이폴라 트랜지스터의 베이스층의 형성 예정 영역과 상기 제2 바이폴라 트랜지스터의 베이스층의 형성 예정 영역 위의 상기 제1 절연막에 개구부(opening portion)를 형성하는 단계;
    각각의 상기 개구부들 아래의 최소한 부분적인 반도체 영역으로 불순물들을 동시에 도핑하는 단계; 및
    상기 제1 바이폴라 트랜지스터의 링크 베이스층과 상기 제2 바이폴라 트랜지스터의 베이스층을 형성하기 위해 어닐링 처리(anneal treatment)를 하는 단계
    로 구성되는 것을 특징으로 하는 반도체 장치 제조 방법
  3. 제2항에 있어서, 상기 제1 바이폴라 트랜지스터의 링크 베이스층의 일부를 제거하는 단계; 및
    상기 링크 베이스층이 제거된 영역 상에 선택 에피텍셜 성장법(selective epitaxial growth method)으로 상기 제1 바이폴라 트랜지스터의 진성 베이스층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제2항에 있어서, 상기 반도체 기판 상에 제2 절연막을 형성하는 단계;
    상기 제1 바이폴라 트랜지스터가 형성된 영역에 상기 제2 절연막을 에치-백(etch-back)하여 측벽을 형성하는 단계;
    상기 측벽을 마스크로 사용하여 상기 제1 바이폴라 트랜지스터의 상기 링크 베이스층의 일부를 제거하는 단계; 및
    상기 링크 베이스층이 제거된 영역에 선택 에피텍셜 성장법으로 상기 제1 바이폴라 트랜지스터의 진성 베이스층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제4항에 있어서, 최소한 상기 링크 베이스층의 표면 상에 제3 절연막을 형성하는 단계;
    상기 제3 절연막 상에 상기 제2 절연막을 형성하는 단계;
    측벽을 형성하도록 상기 제2 절연막을 에치-백하는 단계;
    상기 측벽을 마스크로 사용하여 상기 제1 바이폴라 트랜지스터의 링크 베이스층의 일부와 상기 제3 절연막을 에칭하는 단계;
    상기 링크 베이스층이 제거된 영역에 선택 에피텍셜 성장법으로 상기 제1 바이폴라 트랜지스터의 진성 베이스층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 제조 방법.
  6. 제4항에 있어서, 상기 에칭 단계를 등방성 에칭 처리에 의해 수행하는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제5항에 있어서, 상기 측벽을 돌출한 형태로 설계하는 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제3항에 있어서, 상기 진성 베이스층을 SiGe 으로 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 반도체 기판 상에 있어서,
    반도체 기판 상에 제1 절연막을 형성하는 단계;
    상기 바이폴라 트랜지스터의 베이스층이 형성된 영역 위의 상기 절연막에 개구부를 형성하는 단계;
    상기 개구부 아래의 상기 반도체 영역 상에 제2 절연막을 형성하는 단계;
    상기 개구부 아래의 상기 반도체 영역으로 불순물들을 도핑하는 단계;
    상기 개구부에 측벽을 형성하는 단계;
    상기 측벽에 의해 한정된 제2 개구부 보다 폭이 더 넓은 제3 개구부를 형성하도록 상기 제2 절연막을 에칭하는 단계;
    상기 반도체 영역의 일부를 에칭하는 단계;
    에칭된 상기 반도체 영역에 선택 에피텍셜 성장법으로 진성 베이스층을 형성하는 단계
    로 구성되어지는 것을 특징으로 하는 바이폴라 트랜지스터를 형성하는 방법.
  10. 제9항에 있어서, 상기 에칭 단계를 등방성 에칭 처리에 의해 수행하는 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 제9항에 있어서, 상기 진성 베이스층을 SiGe 으로 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 제9항에 있어서, 상기 측벽과 상기 절연막을 다른 물질들로 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
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