DE19757685A1 - Verfahren zur Herstellung einer Halbleitervorrichtung - Google Patents

Verfahren zur Herstellung einer Halbleitervorrichtung

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Description

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Halbleitervorrichtung, insbesondere ein Verfahren zur Herstellung eines bipolaren Transistors mit einem sogen. selbstjustierenden bzw. selbstabgleichenden Aufbau für die Basis und ein Verfahren zur Herstellung einer Halbleitervorrichtung, bei der ein bipolarer Transistor mit einem Heteroübergang mit einer sogen. engen bzw. schmalen Basis unter Verwendung eines Silizium-Germanium-Mischkristalles als Basisschicht und ein bipolarer Transistor mit einem Homoübergang im wesentlichen aus Silizium auf dem gleichen Substrat ausgebildet sind.
Es wurde ein auf Silizium basierender bipolarer Transistor mit einem Heteroübergang mit einer engen bzw. schmalen Basis vorgeschlagen, bei dem eine Basis aus Silizium- Germanium (Si1-xGex) als Material verwendet ist, das die Bandlücke verringern kann, um die maximale Abschneidefrequenz des pipolaren Transistors (die im Folgenden als fTmax bezeichnet wird) zu erhöhen, und eine fTmax von ungefähr 100GHz oder mehr wurde erwähnt. Das Gebiet der Informationsübertragung wurde als Anwendungsgebiet in Betracht gezogen, da das Multimediazeitalter gekommen und seinen Marktmöglichkeiten viel Beachtung geschenkt worden ist.
Bei einem pipolaren Hochgeschwindigkeitstransistor wird ein sogen. Doppel- Polysiliziumaufbau verwendet, bei dem Polysilizium-Dünnschichten als eine Emitterelektrode und eine Basiselektrode und ein selbstjustierender bzw. selbstabgleichender Emitter/Basisaufbau verwendet werden. Die Anwendung der Selbstabgleichungs- bzw. Selbstjustierungstechnik liefert Vorteile dahingehend, daß die Emitterlänge auf den Grenzwert der Belichtungslichtbreite oder weniger eingestellt werden kann, und daß ein Abschnitt mit einem parasitären Transistor entfernt wird.
Der bipolare Transistor mit Heteroübergang, bei dem eine Silizium-Germanium- Dünnschicht als Basisschicht in dem obigen Aufbau verwendet ist, ist in der geprüften japanischen Patentanmeldung Nr. Hei-6-66325 offenbart.
Jedoch wird bei einem in der geprüften japanischen Patentanmeldung Nr. Hei-6-66325 offenbarten Herstellungsverfahren, um einen Silizium-Germanium-Basisbereich in einem Verbindungsbasisbereich 142, wie er in Fig. 4A gezeigt ist, ein Teil des dünnen Verbindungsbereiches 142 durch eine Hochdruck-Oxydationstechnik oxydiert, so daß eine Thermooxydschicht 152 gebildet wird. Danach wird die Thermooxydschicht 152 durch eine Ätzbehandlung entfernt, um den Verbindungsbasisbereich 142 (einen durch eine Zwei-Punkt-Linie gekennzeichneten Abschnitt zu entfernen, der als der Silizium- Germanium-Basisbereich dienen wird, wie in Fig. 4B gezeigt ist, wodurch das Verfahren verkompliziert wird.
Danach wird eine Schicht 154, die als P-Silizium-Germanium-Basisbereich dienen wird, auf der gesamten Oberfläche ausgebildet, wie in Fig. 5A gezeigt ist, und danach wird ein N-Emitterbereich 162 durch die Diffusion von einer Polysiliziumschicht 160, die aus N⁺- Polysilizium besteht, auf der Schicht 154 gebildet, wie in Fig. 5B gezeigt ist.
Somit würde, wenn der N-Emitterbereich 162 tief ausgebildet wird, die P-Silizium- Germanium-Mikrokristallschicht auf einer Seitenwand 148 verbleiben, so daß sich ein Basisleckstrom erhöhen kann. Hier bedeutet Mikrokristall einen Zustand, bei dem kleine kristalline Schichten in einer amorphen Schicht kontaminiert sind. Demgemäß ist es schwierig, die Breite der Schicht 154, die als der Silizium-Germanium-Basisbereich dient, und die Tiefe des N-Emitterbereiches 162 einzustellen.
Weiterhin wird, wenn ein bipolarer Transistor LSI tatsächlich implementiert wird, ein bipolarer Transistor des LEC (geringe Emitterkonzentration)-Typs, der einen höheren Emitterbasisstrom-Verstärkungsfaktor β und eine höhere Emitter/Basis-Haltespannung, ein bipolarer Transistor, der keine so hohe Geschwindigkeit, aber eine hohe Genauigkeit aufweist, etc., auf dem gleichen Substrat zusätzlich zu dem bipolaren Hochgeschwindigkeitstransistor mit einem Heteroübergang mit einer schmalen Basis unter Verwendung der Silizium-Germanium-Schicht als die Basis benötigt, wenn es die Gelegenheit erfordert. Demgemäß ist es notwendig, einen bipolaren Transistor entsprechend einer Anwendung auszubilden.
Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer Halbleitervorrichtung, bei dem das obige Problem gelöst ist.
Das heißt, gemäß einem Halbleitervorrichtungs-Herstellungsverfahren werden der erste bipolare Transistor und der zweite bipolare Transistor auf einem Halbleitersubstrat ausgebildet, und eine Verbindungsbasisschicht zum Verbinden einer Graftbasisschicht des ersten bipolaren Transistors und einer Intrinsic-Basisschicht, die durch ein Aufwachsverfahren bzw. Epitaxieverfahren ausgebildet wird, und zumindest ein Teil einer Basisschicht des zweiten bipolaren Transistors werden gleichzeitig gebildet.
Das obige Herstellungsverfahren umfaßt weiterhin den Schritt des Entfernens der Verbindungsbasisschicht, die als Bereich dienen wird, in dem die Intrinsic-Basisschicht des ersten bipolaren Transistors ausgebildet wird, und den Schritt des Bildens der Intrinsic- Basisschicht durch ein selektives Aufwachs- bzw. Epitaxieverfahren in dem Bereich, aus dem die Verbindungsbasisschicht entfernt wird.
Gemäß einem weiteren Herstellungsverfahren werden eine Seitenwand zum Trennen der Basis und des Emitters des ersten bipolaren Transistors auf der Seitenwand eines Öffnungsabschnittes ausgebildet, die in dem Bereich ausgebildet ist, in dem die intrinsicbasis gebildet wird, und danach wird die Verbindungsbasisschicht entfernt, die als der Bereich dient, in dem die Intrinsic-Basisschicht des ersten bipolaren Transistors ausgebildet wird. Der Film, der an dem unteren Abschnitt der Seitenwand gebildet wird und als Pufferschicht verwendet wird, wenn die Verbindungsbasisschicht gebildet wird, wird entfernt, und dann wird die Intrinsic-Basisschicht durch das selektive Aufwachs- bzw. Epitaxieverfahren in dem Bereich ausgebildet, aus dem die Verbindungsbasisschicht und der als Pufferschicht verwendete Film entfernt werden.
Bei dem obigen Herstellungsverfahren müssen, da die Verbindungsbasisschicht zum Verbinden der Graftbasisschicht des ersten bipolaren Transistors und die durch das Aufwachsverfahren gebildete Intrinsic-Basisschicht und zumindest ein Teil der Basisschicht des zweiten Bipolartransistors gleichzeitig gebildet werden, nicht viele weitere Schritte hinzugefügt werden, und somit können zwei Arten von bipolaren Transistoren auf dem gleichen Substrat ausgebildet werden.
Da die Intrinsic-Basisschicht durch das selektive Aufwachsverfahren in dem Bereich ausgebildet wird, aus dem die Verbindungsbasisschicht entfernt wurde, wird kein P- Silizium-Germanium-Mikrokristall in einem Bereich außer dem Bereich erzeugt, in dem die Intrinsic-Basisschicht gebildet wird, zum Beispiel auf der Seitenwand, die gebildet wird, um den Emitter und die Basis zu trennen. Somit können die Basisbreite der Intrinsic- Basisschicht aus Silizium-Germanium und die Tiefe der Emitterschicht, die auf der oberen Seite der Intrinsic-Basisschicht gebildet wird, unabhängig voneinander eingestellt werden.
Weiterhin wird die Intrinsic-Basisschicht des ersten bipolaren Transistors nach der Schicht gebildet, die an dem unteren Abschnitt der Seitenwand zum Trennen der Basis und des Emitters des ersten bipolaren Transistors gebildet und als Pufferschicht verwendet wird, wenn die Verbindungsbasisschicht des ersten bipolaren Transistors gebildet wird. Der Endabschnitt der durch das selektive Aufwachsverfahren gebildeten Intrinsic-Basisschicht ist von der auf der oberen Seite der Intrinsic-Basisschicht ausgebildeten Emitterschicht um einen Abstand weit entfernt, der der Dicke der Schicht entspricht, die als Pufferschicht verwendet und entfernt wird. Somit ist der Endabschnitt der Intrinsic-Basisschicht, in der möglicherweise Defekte oder Verunreinigungen auftreten, ausreichend weit von dem Emitter/Basis-Übergangsabschnitt entfernt, so daß der Emitter/Basis-Übergang in stabiler Weise gebildet werden kann.
Kurze Beschreibung der Zeichnungen
Fig. 1A bis 1C sind Diagramme, die ein Halbleitervorrichtungs- Herstellungsverfahren gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigen,
Fig. 2A bis 2C sind erste Diagramme, die das Herstellungsverfahren des ersten Ausführungsbeispiels zeigen,
Fig. 2D bis 2E sind zweite Diagramme, die das Herstellungsverfahren des ersten Ausführungsbeispieles zeigen,
Fig. 2F und 2G sind dritte Diagramme, die das Herstellungsverfahren des ersten Ausführungsbeispieles zeigen,
Fig. 2H und 2I sind vierte Diagramme, die das Herstellungsverfahren des ersten Ausführungsbeispieles zeigen,
Fig. 2J und 2K sind fünfte Diagramme, die das Herstellungsverfahren des ersten Ausführungsbeispieles zeigen,
Fig. 2L und 2M sind sechste Diagramme, die das Herstellungsverfahren des ersten Ausführungsbeispieles zeigen,
Fig. 2N und 2O sind siebte Diagramme, die das Herstellungsverfahren des ersten Ausführungsbeispieles zeigen,
Fig. 2P und 2Q sind achte Diagramme, die das Herstellungsverfahren des ersten Ausführungsbeispieles zeigen,
Fig. 2R und 2S sind neunte Diagramme, die das Herstellungsverfahren des ersten Ausführungsbeispieles zeigen,
Fig. 2T und 2U sind zehnte Diagramme, die das Herstellungsverfahren des ersten Ausführungsbeispieles zeigen,
Fig. 3A und 3B sind erste Diagramme, die ein Hauptverfahren des zweiten Ausführungsbeispieles gemäß dem Halbleitervorrichtungs-Herstellungsverfahren der vorliegenden Erfindung zeigen,
Fig. 3C und 3D sind zweite Diagramme, die das Hauptherstellungsverfahren des zweiten Ausführungsbeispieles gemäß dem Halbleitervorrichtungs-Herstellungsverfahren der vorliegenden Erfindung zeigen,
Fig. 4A und 4B sind Diagramme, die eine Halbleitervorrichtung zeigen, die mit einem herkömmlichen Verfahren hergestellt wurde zur Erläuterung der Probleme des herkömmlichen Verfahrens, und
Fig. 5A und 5B sind Diagramme, die die Halbleitervorrichtung zeigen, um die Probleme des herkömmlichen Verfahrens zu erläutern.
Genaue Beschreibung bevorzugter Ausführungsbeispiele
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden im Folgenden unter Bezug auf die Zeichnungen naher erläutert.
Das erste Ausführungsbeispiel eines Halbleitervorrichtungs-Herstellungsverfahrens gemäß der vorliegenden Erfindung wird im Folgenden unter Bezug auf die Fig. 1A bis 1C erläutert.
In den Fig. 1A bis 1C besteht der erste bipolare Transistor aus einem bipolaren Transistor mit einem Heteroübergang mit einer sogen. engen oder schmalen Basis und das Ausbilden der Basisschicht, wenn der zweite bipolare Transistor allgemein aus einem bipolaren Transistor mit einem Homoübergang besteht, wird erläutert.
Wie in den Fig. 1A bis 1C gezeigt ist, werden, nachdem eine Schicht 2, wie z. B. eine isolierende Schicht od. dgl. auf einem Halbleitersubstrat 1 ausgebildet wird, der erste Öffnungsabschnitt 3 und der zweite Öffnungsabschnitt 4 auf der Schicht 2 entsprechend einem Bereich, in dem eine Basisschicht des ersten bipolaren Transistors ausgebildet wird, und einem Bereich gebildet, in dem eine Basisschicht des zweiten bipolaren Transistors gebildet wird. Danach werden Verunreinigungen zum Ausbilden der Basisschicht, wie z. B. Bor, durch den ersten und den zweiten Öffnungsabschnitt 3 und 4 durch ein Ionenimplantationsverfahren in das Halbleitersubstrat 1 dotiert. Danach wird eine Erhitzung durchgeführt, um eine Verbindungsbasisschicht auf der oberen Schicht des Halbleitersubstrates 1 an dem unteren Abschnitt des ersten Öffnungsabschnittes 3 auszubilden. Die Verbindungsbasisschicht 5 wird verwendet, die Graft-Basisschicht des ersten bipolaren Transistors und die Intrinsic-Basisschicht zu verbinden, die durch das Aufwachsverfahren gebildet wird. Gleichzeitig wird die Basisschicht 6 des zweiten bipolaren Transistors auf der oberen Schicht des Halbleitersubstrates 1 an dem unteren Abschnitt des zweiten Öffnungsabschnittes 4 ausgebildet.
Obwohl nicht dargestellt, werden Zusatzelemente, wie z. B. ein Kollektorbereich, eine Basiselektrode etc. auf dem Halbleitersubstrat 1 ausgebildet, bevor das in Fig. 1A gezeigte Verfahren durchgeführt wird. Weiterhin werden ebenfalls Graft-Basisschichten 7 und 8 ausgebildet, die als Graft-Basisschichten bei dem oben erwähnten Erhitzen dienen.
Im Folgenden wird, wie in Fig. 1B gezeigt ist, ein isolierender Film 9 zum Bilden einer Seitenwand nicht nur in dem ersten und dem zweiten Öffnungsabschnitt 3 und 4, sondern auch auf dem Halbleitersubstrat 1 gebildet. Weiterhin wird eine Schutzschichtmaske in einem Bereich ausgebildet, in dem der zweite bipolare Transistor gebildet werden wird. Der Abschnitt des isolierenden Filmes 9, der durch Zwei-Punkt-Linien gekennzeichnet ist, wird durch Rückätzen entfernt, um eine isolierende Seitenwand 11 auf der Seitenwand des ersten Öffnungsabschnittes 3 zu bilden.
Nachfolgend wird die Schutzschichtmaske 10 entfernt und dann wird die Verbindungsbasisschicht 5 (der durch eine Zwei-Punkt-Linie gekennzeichnete Abschnitt) in dem Bereich, in dem die Intrinsic-Basisschicht des ersten bipolaren Transistors gebildet werden wird, durch ein Ätzverfahren unter Verwendung des isolierenden Filmes 9 als Maske in dem Bereich entfernt, in dem der zweite bipolare Transistor gebildet werden wird.
Wie in Fig. 1C gezeigt ist, wird die Intrinsic-Basisschicht 12 in dem Bereich, in dem die Verbindungsbasisschicht entfernt wird, durch das selektive Aufwachsverfahren gebildet. Demgemäß ist die Intrinsic-Basisschicht 12 durch die Verbindungsbasisschicht 5 mit der Graft-Basisschicht 7 verbunden.
Im Folgenden wird, obwohl es nicht gezeigt ist, eine Schutzschichtmaske in dem Bereich gebildet, in dem der erste bipolare Transistor gebildet werden wird, und dann wird der isolierende Film 9 zurückgeätzt, so daß eine Seitenwand einschließlich des isolierenden Filmes 9 auf der Seitenwand des Öffnungsabschnittes 4 gebildet wird. Alternativ wird eine Schutzschicht mit einem Fenster gebildet, das in einem Bereich gebildet wird, in dem der Emitter des zweiten bipolaren Transistors gebildet werden wird, und der isolierende Film 9 wird unter Verwendung der Schutzschicht als Maske geätzt, so daß ein Emitteröffnungsabschnitt gebildet wird. Danach werden die Emitterschicht, jede Elektrode, etc. ausgebildet.
Bei dem obigen Herstellungsverfahren werden die Verbindungsbasisschicht 5 zum Verbinden der Graft-Basisschicht 7 des ersten bipolaren Transistors und die Intrinsic- Basisschicht 12, die durch das Aufwachsverfahren gebildet wird, und die Basisschicht 6 des zweiten bipolaren Transistors gleichzeitig gebildet. Somit können zwei Arten von bipolaren Transistoren, die unterschiedlich hinsichtlich des Materials, der Konzentration, der Basisbreite etc. der Intrinsic-Basisschicht sind, auf dem gleichen Halbleitersubstrat 1 hergestellt werden, ohne dem Verfahren wesentliche Schritte hinzuzufügen.
Weiterhin wird durch das selektive Aufwachsverfahren die Intrinsic-Basisschicht 12 in dem Bereich ausgebildet, aus dem die Verbindungsbasisschicht 5 entfernt wird. Somit wird keine P-Silizium-Germanium-Mikrokristallschicht in einem Bereich außer dem Bereich aufgewachsen, in dem die Intrinsic-Basisschicht 12 gebildet wird, z. B. wird keine P- Silizium-Germanium-Mikrokristallschicht auf der Seitenwand 11 ausgebildet, die gebildet wird, um den Emitter und die Basis zu trennen, etc. Somit werden die Basisbreite der Intrinsic-Basisschicht 12 aus Silizium-Germanium und die Tiefe der auf der oberen Schicht der Intrinsic-Basisschicht 12 gebildeten Emitterschicht (nicht gezeigt) unabhängig eingestellt. Das bedeutet, daß bei dem Herstellungsverfahren der vorliegenden Erfindung es nicht notwendig ist, eine Emitterdiffusion in dem gesamten Bereich in Richtung der Tiefe der Schicht durchzuführen, die durch das Aufwachsverfahren gebildet wird.
Als nächstes wird ein Herstellungsverfahren, bei dem ein bipolarer Transistor mit Heteroübergang mit einer sogen. engen bzw. schmalen Basis als der erste bipolare Transistor und ein bipolarer Transistor mit im wesentlichen einem Homoübergang als dem zweiten bipolaren Transistor auf dem gleichen Substrat unter Verwendung der in den Fig. 1A bis 1C gezeigten Herstellungsverfahren gebildet werden, unter Bezug auf die Fig. 2A bis 2U im Detail erläutert. Fortlaufende Nummern sind für jede Figur in Klammern geschrieben.
Wie in Fig. 2A gezeigt ist, wird ein Oxydfilm 22 aus Siliziumoxyd mit einer Dicke von ungefähr 300nm auf einem P-Halbleiter-Substrat 21 aus monokristallinem Silizium mit einer < 100 < Kristall-Orientierung durch eine Hitzeoxydationsbehandlung gebildet. Danach wird eine Schutzschichtmaske (nicht gezeigt) durch eine normale Lithographietechnik (im Folgenden bedeutet Lithographietechnik Behandlungen wie z. B. Überziehen mit einer Schutzschicht, Belichten, Entwickeln, Schutzschichtaushärten etc.), und durch ein Ätzverfahren unter Verwendung der Schutzschichtmaske hergestellt, und Öffnungsabschnitte 23, 24 werden in dem Oxydfilm 22 in Bereichen gebildet, in denen vergrabene N⁺-Schichten gebildet werden, die einem Bereich, in dem der erste bipolare Transistor gebildet werden wird, und einem Bereich entsprechen, in dem der zweite bipolare Transistor gebildet werden wird. Nachfolgend werden, nachdem die Schutzschichtmaske entfernt wurde, vergrabene N+-Schichten 25, 26 in der oberen Schicht auf dem Halbleitersubstrat 11 durch Diffundieren von Antimon in der Dampf- bzw. Gasphase mit Antimonoxyd (Sb2O3) als feste Diffusionsquelle ausgebildet. Zu diesem Zeitpunkt werden der Schichtwiderstand ps beispielsweise auf 20Ω/ bis 50 Ω/ und die Diffusionstiefe auf ungefähr 1 µm bis 2 µm eingestellt.
Der Oxydfilm 22 und der Oxydfilm (nicht gezeigt), der bei dem Diffusionsverfahren in der Dampf- bzw. Gasphase von Antimon gebildet wird, werden durch Ätzen entfernt.
Danach wird, wie in Fig. 2B gezeigt ist, eine N-Epitaxialschicht 27 durch das Aufwachsverfahren auf dem Halbleitersubstrat 21 ausgebildet. Die N-Epitaxialschicht 27 ist so aufgebaut, daß sie einen spezifischen Widerstand von 0,3 Ωcm bis 5 Ωcm und eine Dicke von ungefähr 0,7 µm bis 2 µm aufweist. Dabei werden die vergrabenen N⁺- Schichten 25, 26 in die untere Schicht der N-Epitaxialschicht 27 hineindiffundiert.
Danach wird, wie in Fig. 2C gezeigt ist, eine Oxydschicht, die als Pufferschicht dient, wenn ein selektives Oxydations (LOCOS)-Verfahren durchgeführt wird, aus Siliziumoxyd mit einer Dicke von ungefähr 20nm bis 50nm beispielsweise durch das normale Oxydationsverfahren ausgebildet. Weiterhin wird durch ein chemisches Aufdampfverfahren unter verringertem Druck (im Folgenden wird das chemische Aufdampfverfahren als CVD (CVD steht für Chemical Vapor Deposition, d. h. chemisches Aufdampfverfahren) bezeichnet) eine Nitridschicht 29 aus Siliziumnitrid beispielsweise mit einer Dicke von ungefähr 50nm bis 100nm auf dem Oxydfilm 28 ausgebildet.
Jede Schichtdicke der Oxydschicht 28 und der Nitridschicht 29 wird durch die Länge des bei dem Oxydationsverfahren gebildeten Bird's Beak, die Belastungen infolge der Oxydation und die Einstellbarkeit der Häufigkeit von Verunreinigungen bzw. Defekten bestimmt.
Danach wird eine normale Lithographietechnik angewendet, wie in Fig. 2D gezeigt ist. Zuerst wird eine Schutzschicht 30 durch ein Schutzschicht-Überzugsverfahren auf der Nitridschicht 29 gebildet, und dann wird ein Schutzschicht-Öffnungsabschnitt 31 durch Behandlungen wie beispielsweise Belichten, Entwickeln, Aushärten etc. in der Schutzschicht in einem Bereich ausgebildet, in dem eine elementtrennende Oxydschicht gebildet wird, um die Bereiche zu trennen, in denen der erste und der zweite bipolare Transistor gebildet werden. Die Nitridschicht 29, die Oxydschicht 28 und die obere Schicht der N-Epitaxialschicht 27 an dem unteren Abschnitt des Schutzschicht- Öffnungsabschnittes 31 werden mittels einer Ätztechnik (beispielsweise durch Ätzen mit reaktiven Ionen) unter Verwendung der Schutzschicht 30 als Maske entfernt.
Die entfernte Menge der N-Epitaxialschicht 27 wird vorzugsweise auf ungefähr die Hälfte der Dicke der Oxydschicht eingestellt, so daß die Oberfläche nach dem LOCOS- Oxydationsverfahren im wesentlichen flach ist.
Nachdem die Schutzschicht 30 entfernt wurde, wie in Fig. 2E gezeigt ist, wird eine Elementtrennungs-Oxydschicht 32 von ungefähr 0,6 µm bis 1,5 µm Dicke durch eine Dampfoxydation in einer Temperaturatmosphäre von 1000°C bis 1050°C und während ungefähr 2 bis 6 Stunden in der N-Epitaxialschicht 27 ausgebildet.
Danach wird die Nitridschicht 29 (vgl. Fig. 2D) durch eine Ätzbehandlung unter Verwendung von heißer Phosphorsäure entfernt, um hierdurch das Substrat 20 auszubilden.
Im Folgenden wird, wie in Fig. 2F gezeigt ist, eine normale Lithographietechnik durchgeführt. Zuerst werden, nachdem die Schutzschicht 33 durch das Schutzschicht- Überzugsverfahren auf dem Substrat 20 ausgebildet wurde, Schutzschicht- Öffnungsabschnitte 34, 35 durch Behandlungen, wie z. B. Belichten, Entwickeln, Aushärten, etc. in Bereichen ausgebildet, in denen Kollektorabnahme-Diffusionsschichten des ersten und des zweiten bipolaren Transistors ausgebildet werden. Danach werden durch eine Ionenimplantationstechnik unter Verwendung der Schutzschicht 33 als Maske Verunreinigungen in die N-Epitaxialschicht 27 durch die Schutzschicht-Öffnungsabschnitte 34, 35 durch die Ionenimplantation dotiert, um die Kollektorabnahme-Diffusionsschichten zu bilden. Als Bedingungen bei der Ionenimplantation werden Phosphorionen (P⁺) als die Verunreinigungen verwendet, die Implantationsenergie wird auf ungefähr 40keV bis 100keV eingestellt und die Dotierungsmenge wird auf ungefähr 1×1015 Anzahl/cm2 bis 1×1016 Anzahl/cm2 eingestellt.
Im Folgenden wird, wie in Fig. 2G gezeigt ist, eine Oxydschicht 36 zum Ausgleichen bzw. Glätten aus Siliziumoxyd mit einer Dicke von ungefähr 100nm bis 600nm auf dem Substrat 20, wie in Fig. 2G gezeigt ist, beispielsweise durch das CVD-Verfahren gebildet. Danach wird eine Ausglühbehandlung während ungefähr 30 Minuten bei 900°C bis 1000°C durchgeführt, um die durch die Ionenimplantation dotierten Verunreinigungen zu aktivieren, wodurch die N⁺-Kollektorabnahme-Diffusionsschichten 37, 38 ausgebildet werden, die mit den entsprechenden vergrabenen N⁺-Schichten 25, 26 verbunden sind. Weiterhin wird eine Schutzschicht 39 zum Ausgleichen (Bird's Head) durch eine Schutzschicht-Überzugstechnik auf der Oxydschicht 36 ausgebildet.
Danach werden die Schutzschicht 39, die Oxydschicht 36 etc. durch eine Rückätztechnik geätzt, um die Oberfläche des Substrates 20 zu glätten bzw. auszugleichen.
Danach wird, wie in Fig. 2H gezeigt ist, eine Oxydschicht 40 aus Siliziumoxyd mit einer Dicke von ungefähr 10nm bis 30nm auf der Oberfläche der Seite der N-Epitaxialschicht 27 ausgebildet.
Danach wird, wie in Fig. 2I gezeigt ist, eine normale Lithographietechnik durchgeführt. Zuerst wird eine Schutzschicht 41 auf dem Substrat 20 ausgebildet, auf dem die Oxydschicht 40 durch das Schutzschicht-Überzugsverfahren gebildet wird, und dann wird durch Behandlungen, wie z. B. Belichtung, Entwicklung, Aushärten etc. ein Schutzschicht- Öffnungsabschnitt 42 in der Schutzschicht 41 in einem Bereich ausgebildet, in dem eine Elementtrennungs-Diffusionsschicht gebildet werden wird, um Bereiche zu trennen, in denen der erste und der zweite bipolare Transistor gebildet werden wird. Danach werden durch eine Ionenimplantationstechnik unter Verwendung der Schutzschicht 41 als Maske P-Verunreinigungen durch den Schutzschicht-Öffnungsabschnitt 42 in die N- Epitaxialschicht 27 dotiert, um die Elementtrennungs-Diffusionsschicht 43 zu bilden. Als Bedingungen bei der Ionenimplantation werden Borionen (B+) als Verunreinigungen verwendet, die Implantationsenergie wird auf ungefähr 200keV bis 500keV eingestellt und die Dotierungsmenge wird auf ungefähr 1×1013 Anzahl/cm2 bis 1×1014 Anzahl/cm2 eingestellt.
Danach wird die Schutzschicht 41 entfernt. Hierauf wird, wie in Fig. 2J gezeigt ist, ein Oxydfilm 44 aus Siliziumoxyd mit einer Dicke von 50nm bis 300nm auf dem Substrat 20 durch das CVD-Verfahren gebildet. Danach wird eine Schutzschichtmaske (nicht gezeigt) durch eine normale Lithographietechnik gebildet und durch eine Ätztechnik unter Verwendung der Schutzschichtmaske werden Öffnungsabschnitte 45, 46 in dem Oxydfilm 44 in den Bereichen ausgebildet, in denen die Basisschichten ausgebildet werden und die dem Bereich, in dem der erste bipolare Transistor gebildet werden wird bzw. dem Bereich entsprechen, in dem der zweite bipolare Transistor gebildet werden wird. Dabei wird der Oxydfilm 40 (vgl. Fig. 2I) in den Öffnungsabschnitten 45, 46 entfernt.
Hierauf wird ein Polysiliziumfilm 47 mit einer Dicke von ungefähr 100nm bis 300nm beispielsweise durch das CVD-Verfahren in den Öffnungsabschnitten 45, 46 und auf dem Oxydfilm 44 gebildet. Danach werden durch die Ionenimplantationstechnik Bor-Difluorid- Ionen (BF2⁺) als P-Verunreinigungen in die Polysiliziumschicht 47 dotiert. Als Bedingungen bei der Ionenimplantation wird die Implantationsenergie auf ungefähr 20keV bis 100keV eingestellt und die Dotierungsmenge wird auf ungefähr 1×1014 Anzahl/cm2 bis 1×1016 Anzahl/cm2 eingestellt.
Danach wird, wie in Fig. 2K gezeigt ist, die normale Lithographietechnik durchgeführt. Zuerst wird eine Schutzschicht 48 durch ein Schutzschicht-Überzugsverfahren auf der Polysiliziumschicht 47 ausgebildet. Danach verbleiben mittels Behandlungen, wie z. B. Belichten, Entwickeln, Aushärten etc. die Schutzschichten 48 (48a, 48b) in den Bereichen, in denen eine Basiselektrode gebildet werden wird. Weiterhin wird durch eine Ätztechnik (beispielsweise durch Ätzen mittels reaktiver Ionen) unter Verwendung jeder Schutzschicht 48 als Maske die Polysiliziumschicht 47 mit einem Muster versehen. Als Ergebnis wird eine Basiselektrode 49 des ersten bipolaren Transistors gebildet, und mit der N- Epitaxialschicht 27 des Öffnungsabschnittes 45 verbunden, und eine Basiselektrode 50 des zweiten bipolaren Transistors wird gebildet und mit der N-Epitaxialschicht 27 des Öffnungsabschnittes 46 verbunden.
Danach wird die Schutzschicht 48 entfernt. Hierauf werden, wie in Fig. 2L gezeigt ist, eine Oxydschicht (beispielsweise eine Siliziumoxydschicht) 51 und eine Nitridschicht (z. B. eine Siliziumnitridschicht) 52 auf die Oxydschicht 44 laminiert, um die Basiselektroden 49 bzw. 50 zu bedecken. Danach wird eine normale Lithographietechnik durchgeführt. Zuerst wird eine Schutzschicht 53 durch ein Schutzschicht-Überzugsverfahren auf der Nitridschicht 52 durchgeführt. Hierauf werden durch Behandlungen, wie z. B. Belichtung, Entwicklung, Aushärten etc. Schutzschicht-Öffnungsabschnitte 54, 55 in der Schutzschicht 53 in Bereichen gebildet, in denen jeweils die Intrinsicbasis des ersten und des zweiten bipolaren Transistors ausgebildet werden wird. Danach werden durch ein Ätzverfahren unter Verwendung der Schutzschicht 53 als Maske Öffnungsabschnitte 56, 57 auf der Nitridschicht 52, der Oxydschicht 51 und jeder der Basiselektroden 49, 50 ausgebildet.
Danach wird die Schutzschicht 53 entfernt. Hierauf wird, wie in Fig. 2M gezeigt ist, eine dünne Oxydschicht 58 mit einer Dicke von 5nm bis 30nm auf der Oberfläche der N- Epitaxialschicht 27 an den unteren Abschnitten der Öffnungsabschnitte 56, 57 durch ein Oxydationsverfahren ausgebildet. Dabei werden die Belichtungsoberflächen von jeder der Basiselektroden 49, 50 ebenfalls oxydiert. Hierauf werden durch ein Ionenimplantationsverfahren P-Verunreinigungen zum Ausbilden einer Verbindungsbasisschicht durch den Öffnungsabschnitt 56 in die obere Schicht der N- Epitaxialschicht 27 des ersten bipolaren Transistors dotiert. Weiterhin werden durch ein Ionenimplantationsverfahren P-Verunreinigungen zum Ausbilden der Gesamtheit oder eines Teils der Basisschicht durch den Öffnungsabschnitt 57 in die obere Schicht der N- Epitaxialschicht 27 des zweiten bipolaren Transistors dotiert. Als Bedingung bei der Ionenimplantation werden Bor-Difluorid-Ionen (BF2⁺) als P-Verunreinigungen verwendet, die Implantationsenergie wird auf ungefähr 10keV bis 40keV eingestellt, und die Dotierungsmenge wird auf ungefähr 1×1012 Anzahl/cm2 bis 1×1014 Anzahl/cm2+ eingestellt.
In den folgenden Figuren ist die dünne Oxydschicht 58 außer in den vergrößerten Ansichten in den Darstellungen weggelassen.
Hierauf werden, wie in Fig. 2N gezeigt ist, eine Nitridschicht (z. B. eine Siliziumnitridschicht) 59 und eine Oxydschicht (z. B. eine Siliziumoxydschicht) 60 in jeden der Öffnungsabschnitte 56, 57 und auf die Nitridschicht 52 beispielsweise durch das CVD- Verfahren laminiert. Danach wird eine Ausglühbehandlung durchgeführt, um die ionenimplantierten Verunreinigungen zu diffundieren bzw. zu verteilen, wodurch eine Verbindungsbasisschicht 61 in der oberen Schicht der N-Epitaxialschicht 27 an dem unteren Abschnitt des Öffnungsabschnittes 56 ausgebildet wird. Zusätzlich wird eine P⁺- Graftbasisschicht 62 ausgebildet und mit der Verbindungsbasisschicht 61 durch die Diffusion von Verunreinigungen von der Basiselektrode 49 verbunden. Andererseits wird eine Basisschicht 63 in der oberen Schicht der N-Epitaxialschicht 47 an dem unteren Abschnitt des Öffnungsabschnittes 57 ausgebildet. Zusätzlich wird eine P+-Graftbasisschicht 64 ausgebildet und durch die Diffusion von Verunreinigungen von der Basiselektrode 50 mit der Basisschicht 61 verbunden.
Im Folgenden wird, wie in Fig. 20 gezeigt, die normale Lithographietechnik durchgeführt. Zuerst wird eine Schutzschicht 65 durch das Schutzschicht- Überzugsverfahren auf der Oxydschicht 60 ausgebildet. Danach verbleibt durch Behandlungsschritte, wie z. B. Belichten, Entwickeln, Aushärten etc. die Schutzschicht 64 in dem Bereich, in dem der zweite bipolare Transistor ausgebildet werden wird. Durch Verwendung einer Ätztechnik (z. B. dem Ätzen mittels reaktiver Ionen) unter Verwendung der Schutzschicht 65 als Maske werden die Nitridschicht 59 und die Oxydschicht 60 in den Bereichen geätzt, in denen der erste bipolare Transistor gebildet werden wird, die Nitridschicht 59 und die Oxydschicht 60 werden in dem Bereich gelassen, in dem der zweite bipolare Transistor gebildet werden wird, und eine Seitenwand 66, die die Nitridschicht 59 und die Oxydschicht 60 umfaßt, wird auf der Seitenwand des Öffnungsabschnittes 56 gebildet. Der von der Seitenwand 66 umgebene Öffnungsabschnitt dient als Emitteröffnungsabschnitt 67. Dabei wird die dünne Oxydschicht 58 (nicht gezeigt), die an dem unteren Abschnitt des Öffnungsabschnittes 56 gebildet ist, ebenfalls außer auf der Seite des unteren Abschnittes der Seitenwand 66 entfernt.
Danach wird, wie in vergrößerten Ansichten der Fig. 2P und 2Q dargestellt ist, die Verbindungsbasisschicht in dem Abschnitt, der dem Bereich entspricht, in dem die Intrinsic-Basisschicht des ersten bipolaren Transistors gebildet werden wird, durch ein Ätzverfahren (z. B. dem isotropen Ätzen) unter Verwendung der Schutzschicht 65, der Seitenwand 66, der Nitridschicht 52 etc. als Masken entfernt. Demgemäß wird ein sogen. Unterschnitt bzw. Undercut auf der Seite des unteren Abschnittes der Seitenwand 66 ausgebildet. Das Ätzen wird auf die gesamte Fläche oder einen Teil der Verbindungs- Basisschicht 61 angewandt.
Als die isotrope Ätztechnik wird eine Ätzbehandlung verwendet, bei der eine sogen. SC-I- Siedeflüssigkeit verwendet, die durch Erhitzen einer Mischflüssigkeit aus Wasserstoffperoxyd und einer Lösung von Ammonium erhalten wird. In diesem Fall wird das Ätzen durchgeführt, nachdem die Schutzschicht 65 entfernt wurde. Alternativ kann ein isotropes Plasmaätzverfahren verwendet werden. Im Falle des isotropen Plasmaätzverfahrens kann das Ätzen kontinuierlich durchgeführt werden, um die Seitenwand 66 zu bilden.
Danach wird die Schutzschicht 65 entfernt. Wie in Fig. 2R gezeigt ist, wird durch die selektive Epitaxialtechnik auf der Basis eines chemischen Aufdampfverfahrens im Ultrahochvakuum (UHV-CVD) ein druckverringertes CVD-Verfahren od. dgl., eine Intrinsic-Basisschicht des ersten bipolaren Transistors, die aus Silizium-Germanium (Si1-xGex-Mischkristall besteht, auf der N-Epitaxialschicht 27 in dem Abschnitt ausgebildet, in dem die Verbindungsbasisschicht 61 geätzt wird. Hier wird x so gewählt, daß 0<x<1 gilt.
Im Folgenden wird durch die normale Lithographietechnik eine Schutzschicht 69 in dem Bereich ausgebildet, in dem der erste bipolare Transistor gebildet werden wird. Danach werden durch die Ätztechnik (z. B. das reaktive Ionenätzen) unter Verwendung der Schutzschicht 69 als Maske die Nitridschicht 59 und die Oxydschicht 60 in dem Bereich geätzt, in dem der zweite bipolare Transistor gebildet werden wird, wodurch eine Seitenwand 70, die die Nitridschicht 59 und die Oxydschicht 60 umfaßt, auf der Seitenwand des Öffnungsabschnittes 57 gebildet wird. Der von der Seitenwand 70 umgebene Öffnungsabschnitt wird als Emitteröffnungsabschnitt 71 dienen. Die obere Schicht der Basisschicht 63 wird durch das Überätzen des reaktiven Ionenätzens und dem nachfolgenden Entfernungsätzen der Defektschicht entfernt.
Hierauf wird, wie in Fig. 2S gezeigt ist, eine N-Verunreinigung mit einer hohen Konzentration enthaltende Polysiliziumschicht 72, die als Emitterelektrode des ersten und des zweiten bipolaren Transistors dient, beispielsweise durch das CVD-Verfahren in jedem der Emitter-Öffnungsabschnitte 67, 71 und auf der Nitridschicht 52 ausgebildet. Danach wird ein Emitterausglühen in einer Temperaturatmosphäre von 700°C bis 1000°C durchgeführt, um eine N⁺-Emitterschicht 73 in der oberen Schicht der Intrinsic- Basisschicht 68 und weiterhin eine N⁺-Emitterschicht 74 in der oberen Schicht der Basisschicht 63 auszubilden.
Danach wird eine Schutzschichtmasse (nicht gezeigt) durch die normale Lithographietechnik gebildet, und weiterhin wird durch eine Ätztechnik unter Verwendung der Schutzschichtmaske eine Emitterelektrode 75, die mit der N⁺-Emitterschicht 73 verbunden ist, durch die Polysiliziumschicht 72 gebildet, wie in Fig. 2T gezeigt ist, und eine Emitterelektrode 76 wird gebildet, die mit der N⁺-Emitterschicht 74 verbunden ist. Danach wird die Schutzschichtmaske entfernt.
Danach wird eine normale Lithographietechnik durchgeführt. Nachdem eine Schutzschicht 77 durch ein Schutzschicht-Überzugsverfahren gebildet wurde, werden durch Behandlungsschritte wie z. B. Belichten, Entwickeln, Aushärten etc. Öffnungsabschnitte 78 bis 81 in der Schutzschicht 77 in Bereichen gebildet, in denen jeder Basiskontakt und jeder Kollektorkontakt gebildet werden wird. Durch eine Ätztechnik (z. B. das reaktive Ionenätzen) unter Verwendung der Schutzschicht 77 als Maske werden die Nitridschicht 52, die Oxydschicht 51, die Oxydschicht 44 etc. geätzt, um Kontaktlöcher 82 bis 84 zu bilden.
Danach wird die Schutzschicht 77 entfernt, wie in Fig. 2U gezeigt ist, und eine Elektrodenbildungsschicht, die eine Durchgangsmetallschicht und eine auf Aluminium basierende Metallschicht umfaßt, wird beispielsweise durch ein Aufdampfverfahren gebildet. Danach wird eine Schutzschichtmaske (nicht gezeigt) durch eine normale Lithographietechnik gebildet und durch eine Ätztechnik (z. B. dem Ätzen mittels reaktiver Ionen) unter Verwendung der Schutzschichtmaske wird die Elektrodenbildungsschicht mit einem Muster versehen, um eine durch das Kontaktloch 82 mit der Basiselektrode 49 verbundene Metallelektrode 86, eine mit der Emitterelektrode 75 verbundene Metallelektrode 87, eine durch das Kontaktloch 83 mit der Kollektroabnahme- Diffusionsschicht 37 verbundene Metallelektrode 88, eine durch das Kontaktloch 84 mit der Basiselektrode 50 verbundene Metallelektrode 89, eine mit der Emitterelektrode 76 verbundene Metallelektrode 90 und eine durch das Kontaktloch 85 mit der Kollektorabnahme-Diffusionsschicht 38 verbundene Metallelektrode 91 zu bilden. Danach wird die Schutzschichtmaske entfernt und dann wird ein Verfahren einer Vielschicht- Leitungsverlegung durchgeführt.
Im Folgenden wird ein zweites Ausführungsbeispiel des Halbleitervorrichtungs- Herstellungsverfahrens der vorliegenden Erfindung unter Bezug auf die Herstellungsverfahrensdiagramme der Fig. 3A bis 3D erläutert.
In den Fig. 3A bis 3D sind die gleichen Bestandteile wie in den Fig. 2A bis 2U durch die gleichen Bezugszeichen gekennzeichnet.
In dem zweiten Ausführungsbeispiel wird, um zu vermeiden, daß ein an dem Endabschnitt der Epitaxial-Aufwachsschicht auftretender schadhafter Bereich bei dem selektiven Epitaxial-Aufwachsverfahren der Silizium-Germanium-(Si1-xGex-Schicht in den Emitter/Basis-Übergang übertritt, ein Ätzverfahren mit Flußsäure eingeführt, nachdem die Seitenwand ausgebildet wurde, um den Ausbildungsbereich der Epitaxial-Aufwachsschicht in seitlicher Richtung zu erweitern.
Zuerst werden die Verfahrensschritte beschrieben, die den unter Bezug auf die Fig. 2A bis 2O Beschriebenen gleichen.
Danach wird, wie in den vergrößerten Ansichten des ersten bipolaren Transistors in den Fig. 3A und 3B gezeigt ist, die Verbindungsbasisschicht 61 in dem Abschnitt, der dem Bereich entspricht, in dem die Intrinsic-Basisschicht des ersten bipolaren Transistors gebildet wird, durch eine Ätzbehandlung (z. B. ein isotropes Ätzen) unter Verwendung der Schutzschicht 65, der Seitenwand 66, der Nitridschicht 52 etc. als Masken entfernt. Demgemäß wird ein sogen. Unterschnitt bzw. Undercut auf der Seite des unteren Abschnittes der Seitenwand 66 ausgebildet. Das Ätzverfahren wird auf dem gesamten Bereich oder einem Teil der Verbindungsbasisschicht 61 durchgeführt.
Weiterhin ist eine isotrope Ätztechnik ein Ätzverfahren, bei dem eine sogen. SC-I- Siedeflüssigkeit verwendet wird, die durch Erhitzen einer Mischflüssigkeit einer Wasserstoffperoxydlösung und einer Ammoniumiösung erhalten wird. In diesem Fall wird es durchgeführt, nachdem die Schutzschicht 65 entfernt wurde. Alternativ kann eine isotrope Plasmaätzbehandlung durchgeführt werden.
Weiterhin wird die Oxydschicht 60 (ein durch eine Zwei-Punkt-Linie gekennzeichneter Abschnitt) der Seitenwand 66 durch ein Naßätzen mit einer Flußsäure entfernt. Dabei wird die dünne Oxydschicht 58 einem unteren Abschnitt der Seitenwand 66 ebenfalls in Richtung der Basiselektrode 49 geätzt. Somit wird die Nitridschicht 59 auf der Seitenwand 66 ausgebildet und erstreckt sich wie eine Blende zur Seite des Öffnungsabschnittes 56.
Danach wird die Schutzschicht 65 entfernt. Wie in den vergrößerten Ansichten des ersten bipolaren Transistors in den Fig. 3C und 3D gezeigt ist, wird durch die selektive Epitaxialtechnik auf der Basis des chemischen Aufdampfverfahrens im Ultrahochvakuum (HHV-CVD), ein druckverringertes CVD-Verfahren od. dgl. die Intrinsic-Basisschicht 68 des ersten bipolaren Transistors, die aus einem Mischkristall aus Silizium-Germanium- (Si1-xGex gebildet ist, auf der N-Epitaxialschicht 27 in dem Abschnitt ausgebildet, in dem die Verbindungsbasisschicht 61 und die dünne Oxydschicht 58 einem unteren Abschnitt der Seitenwand 66 geätzt werden. Dabei wird ein Teil der dünnen Oxydschicht 58 an dem unteren Abschnitt der Seitenwand 66 durch die Ätzbehandlung mit Flußsäure entfernt, so daß die Intrinsic-Basisschicht 68 so ausgebildet wird, daß sie sich zur Seite der Basiselektrode 49 ausbreitet.
Danach wird durch eine normale Lithographietechnik eine Schutzschicht 69 (die in der Darstellung der Fig. 3D weggelassen ist) in dem Bereich ausgebildet, in dem der erste bipolare Transistor gebildet werden wird. Danach werden durch eine Ätztechnik (z. B. das Ätzen mittels reaktiver Ionen) unter Verwendung der Schutzschicht 69 als Maske die Nitridschicht 59 und die Oxydschicht 60 in dem Bereich, in dem der zweite bipolare Transistor gebildet werden wird, so geätzt, daß sie eine Seitenwand 70, die aus der Nitridschicht 59 und der Oxydschicht 60 besteht, auf der Seitenwand des Öffnungsabschnittes 57 bilden. Der von der Seitenwand 70 umgebene Öffnungsabschnitt wird als Emitteröffnungsabschnitt 71 dienen. Die obere Schicht der Basisschicht 63 wird durch das Überätzen des reaktiven Ionenätzens und das nachfolgende Entfernungsätzen der Defektschicht entfernt.
Danach werden die gleichen Verfahrensschritte durchgeführt, die unter Bezug auf die Fig. 2S bis 2U beschrieben sind.
Bei dem Herstellungsverfahren des zweiten Ausführungsbeispieles wird die dünne Oxydschicht 58, die auf der Oberfläche der N-Epitaxialschicht 27 einen unteren Abschnitt der Seitenwand 66 ausgebildet ist, entfernt, bevor die Verbindungsbasisschicht 61 des ersten bipolaren Transistors gebildet wird. Somit wird die Intrinsic-Basisschicht 68, die durch das selektive Epitaxial-Aufwachsverfahren gebildet wird, so gebildet, daß sie in Richtung der Basiselektrode 49 um eine Größe erweitert ist, die dem Abschnitt entspricht, um den die dünne Oxydschicht 58 an einem unteren Abschnitt der Seitenwand 66 entfernt wird. Somit wird der Endabschnitt der Intrinsic-Basisschicht 68 von der Emitterschicht 73 getrennt, die in der oberen Schicht der Intrinsic-Basisschicht 68 gebildet wird. Wie oben beschrieben wurde, kann der Endabschnitt der Intrinsic-Basisschicht 68, in der möglicherweise Defekte auftreten, ausreichend weit von dem Emitter/Basis- Übergangsabschnitt angeordnet werden, so daß der Emitter/Basis-Übergang in stabiler Weise gebildet wird.
Wie oben beschrieben wurde, werden gemäß der vorliegenden Erfindung die Verbindungsbasis, um die Graftbasisschicht des ersten bipolaren Transistors und die durch das Epitaxial-Aufwachsverfahren gebildete Intrinsic-Basisschicht, und zumindest ein Teil der Basisschicht des zweiten bipolaren Transistors gleichzeitig gebildet. Somit können zwei Arten von bipolaren Transistoren, die eine unterschiedliche Basisbreite aufweisen, auf dem gleichen Substrat ausgebildet werden, ohne daß wesentliche Verfahrensschritte hinzugefügt werden müssen.
Weiterhin wird, da die Intrinsic-Basisschicht durch das selektive Epitaxial- Aufwachsverfahren in dem Bereich gebildet wird, aus dem die Verbindungsbasisschicht entfernt wurde, kein P-Silizium-Germanium-Mikrokristall in einem Bereich außer dem Bereich aufgewachsen, in dem die Intrinsic-Basisschicht gebildet wird, beispielsweise auf der Seitenwand zum Trennen des Emitters und der Basis. Somit können die Basisbreite der Intrinsic-Basisschicht aus Silizium-Germanium und die Tiefe der in der oberen Schicht der Intrinsic-Basisschicht ausgebildeten Emitterschicht unabhängig voneinander eingestellt werden.
Demgemäß können bipolare Transistoren, die eine unterschiedliche Basisbreite aufweisen, auf dem gleichen Substrat ausgebildet werden.
In den ersten bipolaren Transistor wird, nachdem der Film entfernt wurde, der an dem unteren Abschnitt der Seitenwand zum Trennen der Basis und des Emitters gebildet und als Pufferspeicher verwendet wird, wenn die Verbindungsbasisschicht entfernt wird, die Intrinsic-Basisschicht durch das selektive Epitaxialaufwachsverfahren gebildet. Somit kann der Endabschnitt der Intrinsic-Basisschicht, in dem möglicherweise Verunreinigungen auftreten, um eine Größe, die dem Abschnitt entspricht, aus dem die als Pufferschicht verwendete Schicht entfernt wird, weit entfernt von dem Emitter-Basis-Übergang getrennt angeordnet werden, wodurch der Emitter/Basis-Übergang in stabiler Weise gebildet wird. Somit kann ein bipolarer Transistor gebildet werden, dessen Zuverlässigkeit weiter erhöht ist.

Claims (14)

1. Halbleitervorrichtungs-Herstellungsverfahren zum Bilden eines ersten bipolaren Transistors und eines zweiten bipolaren Transistors mit unterschiedlichen Eigenschaften auf einem Halbleitersubstrat (1), dadurch gekennzeichnet, daß eine Verbindungsbasisschicht (5) zum Verbinden einer Extrinsic (Graft)-Basisschicht des ersten bipolaren Transistors und einer durch ein Epitaxial-Aufwachsverfahren gebildeten Intrinsic-Basisschicht (12), und zumindest ein Teil einer Basisschicht (6) des zweiten bipolaren Transistors gleichzeitig gebildet werden.
2. Halbleitervorrichtungs-Herstellungsverfahren zum Bilden eines ersten bipolaren Transistors und eines zweiten bipolaren Transistors mit unterschiedlichen Eigenschaften auf einem Halbleitersubstrat (1), mit den folgenden Schritten:
Bilden einer ersten isolierenden Schicht auf dem Halbleitersubstrat (1),
Bilden eines Öffnungsabschnittes in der ersten isolierenden Schicht über einem Bereich, in dem die Basisschicht des ersten bipolaren Transistors gebildet werden wird, und einem Bereich, in dem die Basisschicht des zweiten bipolaren Transistors gebildet werden wird, gleichzeitiges Dotieren von Verunreinigungen in zumindest einem Teil eines Halbleiterbereiches unter jedem der Öffnungsabschnitte,
Durchführen einer Ausglühbehandlung zum Bilden der Verbindungsbasisschicht des ersten bipolaren Transistors und der Basisschicht des zweiten bipolaren Transistors.
3. Halbleitervorrichtungs-Herstellungsverfahren gemäß Anspruch 1 oder 2, weiterhin mit den Schritten:
Entfernen eines Teiles der Verbindungsbasisschicht des ersten bipolaren Transistors, und
Bilden einer Intrinsic-Basisschicht durch ein selektives Epitaxial-Aufwachsverfahren in einem Bereich, aus dem die Verbindungsbasisschicht entfernt wird.
4. Halbleitervorrichtungs-Herstellungsverfahren gemäß Anspruch 1, 2 oder 3, weiterhin mit den Schritten:
Bilden einer zweiten isolierenden Schicht auf dem Halbleitersubstrat (1),
Zurückätzen der zweiten isolierenden Schicht in einem Bereich, in dem der erste bipolare Transistor gebildet wird, dergestalt, daß eine Seitenwand gebildet wird,
Entfernen eines Teiles der Verbindungsbasisschicht des ersten bipolaren Transistors unter Verwendung der Seitenwand als Maske, und
Bilden einer Intrinsic-Basisschicht des ersten bipolaren Transistors durch ein selektives Epitaxial-Aufwachsverfahren in einem Bereich, aus dem die Verbindungsbasisschicht entfernt wird.
5. Halbleitervorrichtungs-Herstellungsverfahren gemäß Anspruch 4, mit den Schritten:
Bilden einer dritten isolierenden Schicht auf zumindest der Oberfläche der Verbindungsbasisschicht,
Bilden der zweiten isolierenden Schicht auf der dritten isolierenden Schicht, Zurückätzen der zweiten isolierenden Schicht, um eine Seitenwand zu bilden,
Ätzen der dritten isolierenden Schicht und eines Teils der Verbindungsbasisschicht des ersten bipolaren Transistors unter Verwendung der Seitenwand als Maske, und
Bilden einer Intrinsic-Basisschicht des ersten bipolaren Transistors durch ein selektives Epitaxial-Aufwachsverfahren in dem Bereich, aus dem die Verbindungsbasisschicht entfernt wird.
6. Halbleitervorrichtungs-Herstellungsverfahren gemäß Anspruch 4 oder 5, dadurch gekennzeichnet, daß das Ätzen durch eine isotrope Ätzbehandlung durchgeführt wird.
7. Halbleitervorrichtungs-Herstellungsverfahren gemäß Anspruch 4, 5 oder 6, dadurch gekennzeichnet, daß die Seitenwand überhängend ausgebildet ist.
8. Halbleitervorrichtungs-Herstellungsverfahren gemäß einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Intrinsic-Basisschicht aus SiGe besteht.
9. Verfahren zum Bilden eines bipolaren Transistors auf einem Halbleitersubstrat, mit den folgenden Schritten:
Bilden einer ersten isolierenden Schicht auf einem Halbleitersubstrat,
Bilden eines Öffnungsabschnittes in der isolierenden Schicht über einem Bereich, in dem die Basisschicht des bipolaren Transistors gebildet wird,
Bilden einer zweiten isolierenden Schicht auf dem Halbleiterbereich unter dem Öffnungsabschnitt,
Dotieren von Verunreinigungen in den Halbleiterbereich unter dem Öffnungsabschnitt,
Bilden einer Seitenwand in dem Öffnungsabschnitt,
Ätzen der zweiten isolierenden Schicht, um eine dritte Öffnung zu bilden, die breiter als der zweite Öffnungsabschnitt und durch die Seitenwand definiert ist,
Ätzen eines Teiles des Halbleiterbereiches, und
Bilden einer Intrinsic-Basisschicht durch ein selektives Epitaxial-Aufwachsverfahren in dem Halbleiterbereich, der geätzt wird.
10. Halbleitervorrichtungs-Herstellungsverfahren gemäß Anspruch 9, dadurch gekennzeichnet, daß das Ätzen durch eine isotrope Ätzbehandlung durchgeführt wird.
11. Halbleitervorrichtungs-Herstellungsverfahren gemäß Anspruch 9 oder 10, dadurch gekennzeichnet, daß die Intrinsic-Basisschicht aus SiGe besteht.
12. Halbleitervorrichtungs-Herstellungsverfahren gemäß Anspruch 9, 10 oder 11, dadurch gekennzeichnet, daß die Seitenwand und die zweite isolierende Schicht aus unterschiedlichen Materialien bestehen.
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