KR102408866B1 - 기판을 패턴화하기 위한 구조체들을 형성하기 위한 방법, 기판을 패턴화하는 방법, 및 마스크를 형성하는 방법 - Google Patents

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Abstract

기판을 패턴화하기 위한 구조체들을 형성하기 위한 방법은, 기판 상에 배치된 마스크 내에 초기 마스크 특징부를 제공하는 단계로서, 초기 마스크 특징부는 제 1 재료를 포함하며, 기판은 기판 평면을 획정하는, 단계; 기판 평면에 대한 수선에 대하여 비-제로 입사각(θ)으로 이온들을 이온 빔으로서 초기 마스크 특징부로 보내는 단계로서, 복합 마스크 특징부가 형성되며, 복합 마스크 특징부는 상기 초기 마스크 특징부 상에 배치된 캡(cap) 재료를 포함하고, 캡 재료는 상기 이온들을 포함하는, 단계; 및 기판 에칭을 수행하는 단계로서, 기판 내에 에칭 특징부가 형성되며, 초기 마스크 특징부의 적어도 일 부분은 기판 에칭 이후에 남아 있고, 기판 에칭은 제 1 에칭 레이트로 제 1 재료를 에칭하고 제 2 에칭 레이트로 상기 캡 재료를 에칭하며, 제 1 에칭 레이트는 제 2 에칭 레이트보다 더 큰, 단계를 포함할 수 있다. 기판을 패턴화하는 방법 및 마스크를 형성하는 방법이 또한 제공된다.

Description

기판을 패턴화하기 위한 구조체들을 형성하기 위한 방법, 기판을 패턴화하는 방법, 및 마스크를 형성하는 방법
관련 출원들
각진 이온 빔 증착을 사용하는 복합 패턴화 마스크
관련 출원들
본 출원은, 2016년 08월 09일자로 출원된 미국 가특허 출원번호 제62/372,388호에 대한 우선권을 주장하며, 이는 그 전체가 본원에 참조로서 포함된다.
기술분야
본 실시예들은 기판 패턴화 기술들에 관한 것으로서, 더 구체적으로는, 기판을 패턴화하기 위한 구조체들을 형성하기 위한 방법, 기판을 패턴화하는 방법, 및 마스크를 형성하는 방법에 관한 것이다.
오늘날, 전자 디바이스들 및 다른 디바이스들이 점점 더 작은 치수들로 스케일링됨에 따라, 기판들을 패턴화하기 위한 기술들이 점점 더 난제가 되고 있다. 평면 트랜지스터 디바이스들과 같은 평면 디바이스들뿐만 아니라 3차원 메모리 디바이스와 같은 3차원 디바이스들 둘 모두에 대하여, 깊은 트렌치(trench)들 또는 다른 깊은 구조체가 제조 프로세스에서 사용될 수 있다. 기판에 깊은 트렌치 또는 깊은 비아(via) 또는 유사한 구조체를 형성하기 위하여, 마스크 재료가 없는 곳에서 기판의 에칭이 일어나는 동안 패턴화된 마스크 재료가 보호될 기판의 부분들에서 사용될 수 있다. 일단 기판이 목표 깊이까지 에칭되면 마스크 재료는 그 후에 제거될 수 있다.
수직 NAND(VNAND) 메모리 디바이스들("NAND"는 부정-논리곱 로직 게이트(negative-and logic gate)를 지칭함) 및 동적 랜덤 액세스 메모리(DRAM) 디바이스들과 같은 디바이스들은, 예를 들어, 1 마이크로미터 이상의 에칭 깊이들을 갖는 트렌치들 또는 비아들을 이용할 수 있다. 기판의 에칭이 또한 마스크 재료의 에칭을 수반할 수 있기 때문에, 완전한 에칭 프로세스에 대하여 마스크의 적어도 일 부분을 보존하기 위하여, 마스크 두께는 일부 경우들에 있어서 에칭 깊이와 유사할 수 있다. 이러한 상황은 특히 공통 마스크 재료들이 적어도 부분적으로 탄소에 기반하는 경우이다. 예를 들어, 기판에 대하여 유사한 에칭 레이트(rate)를 갖는 소위 하드(hard) 마스크 재료들이 대략 1 마이크로미터의 깊이를 갖는 트렌치를 에칭하기 위하여 이용될 수 있다. 추가적으로, 하드 마스크 패턴 특징부들은 높은 종횡비를 가질 수 있으며, 이는 마스크 특징부의 높이가 적어도 하나의 폭 방향을 따라서 마스크 특징부의 폭보다 더 클 수 있다는 것을 의미한다. 일부 경우들에 있어서, 마스크 특징부의 종횡비(높이/폭)은 10:1에 근접할 수 있거나 또는 더 클 수 있다. 이러한 상대적으로 두꺼운 마스크들을 사용하는 에칭 프로세싱의 결과는 에칭 동안 마스크 특징부들의 패시팅(faceting) 및 막힘(clogging), 기판 내의 아래의 에칭 특징부의 굽음, 또는 기판 내의 에칭 특징부의 테이퍼링(tapering)을 포함할 수 있다. 기판 내의 최종 패턴화된 트렌치, 비아 또는 다른 구조체는 수직 트렌치와 같은 목표 형상으로부터 벗어날 수 있다.
상대적으로 더 낮은 에칭 레이트를 갖는 재료를 사용하여 패턴화된 하드 마스크를 형성하는 것은 원칙적으로 에칭 프로세스에서 사용되는 하드 마스크의 총 두께를 감소시킬 수 있다. 단점은, 예를 들어, 실리콘을 에칭하기 위하여 사용되는 에칭들에 대하여 매우 낮은 에칭 레이트를 갖는 Al2O3와 같은 효율적인 하드 마스크 재료들을 사용하여 하드 마스크를 형성하기 위한 패턴화 기술들이 비현실적이라는 것이다.
이러한 그리고 다른 고려사항들에 관하여, 본 실시예들이 제공된다.
일 실시예에 있어서, 기판을 패턴화하기 위한 구조체들을 형성하기 위한 방법은, 기판 상에 배치된 마스크 내에 초기 마스크 특징부를 제공하는 단계로서, 초기 마스크 특징부는 제 1 재료를 포함하며, 기판은 기판 평면을 획정하는, 단계; 기판 평면에 대한 수선에 대하여 비-제로 입사각(θ)으로 이온들을 이온 빔으로서 초기 마스크 특징부로 보내는 단계로서, 복합 마스크 특징부가 형성되며, 복합 마스크 특징부는 초기 마스크 특징부 상에 배치된 캡(cap) 재료를 포함하고, 캡 재료는 이온들을 포함하는, 단계; 및 기판 에칭을 수행하는 단계로서, 기판 내에 에칭 특징부가 형성되며, 초기 마스크 특징부의 적어도 일 부분은 기판 에칭 이후에 남아 있고, 기판 에칭은 제 1 에칭 레이트로 제 1 재료를 에칭하고 제 2 에칭 레이트로 캡 재료를 에칭하며, 제 1 에칭 레이트는 제 2 에칭 레이트보다 더 큰, 단계를 포함한다.
추가적인 실시예에 있어서, 기판을 패턴화하는 방법은, 기판 상에 희생 마스크를 형성하는 단계로서, 희생 마스크는 복수의 초기 마스크 특징부들을 포함하며, 복수의 초기 마스크 특징부들의 초기 마스크 특징부는 제 1 재료를 포함하고, 기판은 기판 평면을 획정하는, 단계; 기판 평면에 대한 수선에 대하여 비-제로 입사각(θ)으로 이온들을 이온 빔으로서 희생 마스크로 보내는 단계로서, 복합 희생 마스크가 형성되며, 복합 희생 마스크는 복수의 마스크 특징부들을 포함하고, 복수의 초기 마스크 특징부들의 마스크 특징부는 제 1 재료를 포함하는 하부 부분 및 하부 부분 상에 배치되는 캡 재료를 포함하며, 캡 재료는 이온들을 포함하는, 단계; 및 기판 에칭을 수행하는 단계로서, 복수의 에칭 특징부들이 기판 내에 형성되고, 희생 마스크의 적어도 일 부분이 기판 에칭 이후에 남아 있으며, 기판 에칭은 제 1 에칭 레이트로 제 1 재료를 에칭하고 제 2 에칭 레이트로 캡 재료를 에칭하며, 제 1 에칭 레이트는 제 2 에칭 레이트보다 더 큰, 단계를 포함한다.
또 다른 실시예에 있어서, 마스크를 형성하는 방법은, 제 1 재료를 포함하는 블랭킷(blanket) 층을 형성하는 단계로서, 블랭킷 층은 기판 평면을 따라 배열되는, 단계; 복수의 초기 마스크 특징부들을 형성하기 위하여 블랭킷 층을 패턴화하는 단계로서, 복수의 초기 마스크 특징부들은 제 1 재료를 포함하는, 단계; 및 기판 평면에 대한 수선에 대하여 비-제로 입사각(θ)으로 이온들을 이온 빔으로서 복수의 초기 마스크 특징부들로 보내는 단계를 포함하며, 이온 빔을 보내는 단계 이후에, 복수의 초기 마스크 특징부들은, 제 1 재료를 포함하는 하부 부분; 및 하부 부분 상에 배치되며, 이온들을 포함하는 캡 재료를 포함한다.
도 1a 내지 도 1e는 본 개시의 다양한 실시예들에 따른 디바이스 구조체의 프로세싱의 일 예를 도시한다.
도 2의 A 내지 도 2의 B는 본 실시예들에 따른 패턴화된 디바이스 구조체를 형성하기 위하여 유용한 예시적인 전구(precursor) 구조체를 도시한다.
도 3은 본 개시의 실시예들에 따라 마스크 특징부들을 형성하는 것에 대한 실험 결과들을 도시한다.
도 4a 내지 도 4d는 본 개시의 실시예들에 따른 디바이스 구조체의 프로세싱의 다른 예를 도시한다.
도 5는 본 개시의 추가적인 실시예들에 따른 예시적인 프로세스 흐름을 도시한다.
도 6은 본 개시의 추가적인 실시예들에 따른 예시적인 프로세스 흐름을 도시한다.
도면들이 반드시 축적이 맞추어져야 하는 것은 아니다. 도면들은 단지 표현들이며, 본 개시의 특정 파라미터들을 표현하도록 의도되지 않는다. 도면들은 본 개시의 예시적인 실시예들을 묘사하도록 의도되며, 따라서 범위를 제한하는 것으로서 간주되지 않아야 한다. 도면들 내에서, 유사한 번호들이 유사한 엘리먼트들을 나타낸다.
또한, 도면들 중 일부 도면들에서 예시적인 명료성을 위하여 특정 엘리먼트들이 생략되거나 또는 축적이 맞추어지지 않고 예시된다. 단면도들은, 예시적인 명료성을 위하여, "실제" 단면도에서는 보일 수 있는 특정 배경 라인들을 생략하는, "슬라이스(slice)들" 또는 "근시(near-sighted)" 단면도들의 형태일 수 있다. 또한, 명료성을 위하여, 일부 참조 번호들이 특정 도면들에서 생략될 수 있다.
이제 이하에서 본 실시예들이, 일부 실시예들이 도시된 첨부된 도면들을 참조하여 더 완전하게 설명될 것이다. 본 개시의 내용이 다수의 상이한 형태들로 구현될 수 있으며, 본원에서 기술되는 실시예들에 한정되는 것으로 해석되지 않아야 한다. 이러한 실시예들은 본 개시가 완전하고 철저해질 수 있도록 제공되며, 본원의 범위를 당업자들에게 완전하게 전달할 것이다. 도면들에서, 유사한 도면번호들이 전체에 걸쳐 유사한 엘리먼트들을 지칭한다.
본 실시예들은 기판을 패턴화하기 위한 신규한 기술들, 특히 기판 표면 상에 배치되는 마스크 특징부를 수정하기 위한 신규한 기술들을 제공한다. 본원에서 사용되는 용어 "기판"은 반도체 웨이퍼, 절연 웨이퍼, 세라믹과 같은 엔티티뿐만 아니라 그 위에 배치된 임의의 층들 또는 구조체들을 지칭할 수 있다. 이와 같이, 기판 특징부, 층, 일련의 층들, 또는 다른 엔티티가 기판 상에 배치되는 것으로 여겨질 수 있으며, 여기에서 기판은 실리콘 웨이터, 산화물 층, 등등과 같은 구조체들의 조합을 나타낼 수 있다.
다양한 실시예들은 복합 마스크 특징부 또는 복수의 복합 마스크 특징부들을 포함하는 복합 마스크를 제공한다. 다양한 실시예들에 있어서, 복합 마스크는 복합 희생 마스크로서 역할할 수 있으며, 여기에서 복합 희생 마스크는 기판 내의 다른 재료 또는 층들을 패턴화하기 위한 복합 패턴화 마스크로서 역할하고 그리고 여기에서 복합 희생 마스크의 적어도 일 부분은 이후의 프로세싱 동안 제거될 것이다. 추가적인 실시예들은, 복합 마스크 또는 복합 마스크 특징부를 형성하기 위한 기술들뿐만 아니라 복합 마스크 또는 복합 마스크 특징부를 사용하여 기판을 패턴화하기 위한 기술들을 제공한다. 본 실시예들의 복합 마스크들은 복합 패턴화 마스크로서 사용될 수 있으며, 이는 복합 마스크가 아래의 기판을 패턴화하기 위하여 사용된다는 것을 의미한다.
특정 실시예들에 있어서, 기판을 패턴화하기 위한 구조체들을 형성하기 위한 방법들이 제공된다. 일 실시예에 있어서, 기판을 패턴화하기 위한 구조체들을 형성하기 위한 방법은, 기판 상에 배치된 마스크 내에, 초기 마스크 특징부 또는 복수의 이러한 특징부들을 제공하는 단계로서, 초기 마스크 특징부는 제 1 재료로 형성되는, 단계를 포함할 수 있다. 초기 마스크 특징부는 탄소-함유 "하드 마스크", 포토레지스트 또는 다른 재료와 같은 공지된 마스크 재료로 형성될 수 있다. 방법은, 기판 평면에 대한 수선에 대하여 비-제로 입사각 θ로 초기 마스크 특징부로 금속성 종을 포함하는 이온 빔을 보내는 단계를 더 포함할 수 있다. 이러한 방식으로, 복합 마스크 특징부가 형성될 수 있으며, 여기에서 복합 마스크 특징부는 초기 마스크 특징부 상에 배치된 캡(cap) 재료를 포함한다. 구체적으로, 캡 재료는 금속성 종을 포함할 수 있다. 이와 같이, 복합 마스크 특징부는 희생 마스크로서 사용될 수 있으며, 여기에서 마스크의 일 부분은 후속 프로세싱에서 기판을 패턴화하기 위하여 소비될 수 있다. 예를 들어, 특정 실시예에 있어서, 기판을 패턴화하기 위한 구조체들을 형성하기 위한 방법은, 기판 에칭을 수행하는 동작을 더 포함할 수 있으며, 여기에서 에칭 특징부가 기판 내에 형성되고, 여기에서 초기 마스크 특징부의 적어도 일 부분이 기판 에칭 이후에 남아 있는다.
이하에서 상세화되는 바와 같이, 복합 마스크 특징부는 단지 재료의 하나의 층으로 형성된 마스크들과 같은 통상적인 마스크들을 뛰어 넘는 몇몇 이점들을 제공할 수 있다. 또한, 본 실시예들은 공지된 방법들에 의해 달성되지 않는 이러한 복합 마스크 특징부들을 형성하기 위한 기술을 제공한다.
도 1a 내지 도 1e는 본 개시의 다양한 실시예들에 따른 디바이스 구조체의 프로세싱의 일 예를 도시한다. 이제 도 1a를 참조하면, 기판(102) 및 마스크(103)를 포함하는 디바이스 구조체(100)가 도시되며, 여기에서 마스크(103)는 초기 마스크 특징부(104)로서 도시된 적어도 하나의 초기 마스크 특징부를 포함할 수 있다. 다양한 실시예들에 있어서, 기판(102)은 적어도 하나의 재료를 포함할 수 있으며, 다수의 층들을 포함할 수 있고, 층 내에 다수의 특징부들 또는 구조체들을 포함할 수 있다. 일 예에 있어서, 기판(102)은 단결정질 실리콘 재료일 수 있으며, 반면 다른 실시예들에 있어서, 기판(102)은 실리콘 산화물 외부 층을 포함할 수 있고, 실리콘 질화물 및 실리콘 산화물의 교번하는 층들, 실리콘 및 실리콘 산화물의 교번하는 층들, 또는 층들의 다른 조합들과 같은 다층 구조체일 수 있다.
초기 마스크 특징부(104)는 탄소와 같은 공지된 재료로 형성될 수 있으며, 공지된 하드 마스크 재료들에서와 같이 다른 원소들을 포함할 수 있다. 실시예들이 이러한 맥락으로 제한되지 않는다. 초기 마스크 특징부(104)의 재료는 기판(102)을 에칭하는데 유용할 수 있다. 예를 들어, 실리콘, 실리콘 질화물, 실리콘 산화물, 또는 이러한 재료들의 조합들과 같은 초기 마스크 특징부(104)의 마스크 재료는 층들을 에칭하기 위한 에칭 프로세스들에서 사용될 수 있다. 초기 마스크 특징부(104)는, 기판(102) 내에 특징부를 패턴화하기 위하여, 도시된 직교 좌표계의 X-축, Y-축, 및 Z-축을 따라 적절한 치수들을 가질 수 있다. 일부 예들에 있어서, 초기 마스크 특징부(104)는 X-Y 평면에서 대략 수 나노미터, 수십 나노미터, 또는 수백 나노미터의 치수들을 가질 수 있으며, Z-축에서 최대 수 마이크로미터에 이르는 치수들을 가질 수 있다. 실시예들이 이러한 맥락으로 제한되지 않는다. 초기 마스크 특징부(104)는 리소그래피 및 에칭의 임의의 조합을 포함하는 공지된 패턴화 프로세스들에 따라 형성될 수 있다. 실시예들이 이러한 맥락으로 제한되지 않는다.
일부 실시예들에 있어서, 초기 마스크 특징부(104)는 실리콘, 실리콘 이산화물, 실리콘 질화물, 또는 관련된 재료들과 같은 기판 재료의 반응성 이온 에칭(reactive ion etching; RIE)에 적합할 수 있다. 반응성 이온 에칭 프로세스에 있어서, 초기 마스크 특징부(104)는 이방성 에칭을 생성하는데 유용할 수 있으며, 여기에서 기판의 에칭은, X-축 또는 Y-축을 따른 에칭보다 도시된 직교 좌표계의 Z-축을 따라 우선적으로 일어날 수 있다. 이와 같이, X-Y 평면 내의 초기 마스크 특징부들(104)의 형상, 크기, 및 간격에 의해 결정되는 형상 및 크기를 갖는 구조체가 기판(102) 내에 에칭될 수 있다.
초기 마스크 특징부(104)의 재료의 하나의 홀마크(hallmark)는 기판(102)을 에칭할 때 초기 마스크 특징부(104)의 에칭 레이트이다. 탄소-기반 하드 마스크 재료들과 같은 공지된 재료들에 있어서, 하드 마스크의 RIE 에칭 동안의 에칭 레이트는, 기판(102)의 에칭 레이트의 2배 또는 3배 내와 같이 기판(102)의 에칭 레이트에 비할 만 할 수 있다. 결과적으로, 전체 에칭 프로세스 동안 초기 마스크 특징부(104)의 (Z-축을 따른) 적어도 일 부분을 보존하기 위하여, 초기 마스크 특징부(104)의 초기 두께는 기판(102) 내로 에칭될 목표 두께를 고려하여 배열될 수 있다. 초기 마스크 특징부(104)의 두께는, 초기 마스크 특징부(104)를 사용하여 수행될 에칭 프로세스의 강건성 및 초기 마스크 특징부(104)의 안정성의 목적들을 위하여, 낮은 종횡비의 특징부들에 대하여 또는 기판(102) 내로 얕은 특징부들을 에칭하기 위하여 용인가능할 수 있지만, 반면 초기 마스크 특징부(104)의 두께는 1 마이크로미터와 같이 특정 값으로 제한될 수 있다. 이러한 두께는 기판(102) 내에 얕은 특징부들을 에칭하기 위하여 적절할 수 있지만, 반면, 기판(102) 내로의 에칭 깊이가 1 마이크론을 초과할 수 있는 특징부들에 대하여, 예를 들어, 초기 마스크 특징부(104)는 그 자체로는, 적어도 주어진 프로세스에 대하여 요구되는 충실도를 가지고 기판(102) 내에 희망되는 구조체를 생성하기에 불충분할 수 있다.
도 1a 내지 도 1e의 실시예들에 따라서 복합 마스크가 이상의 문제들을 처리하기 위하여 형성된다. 도 1b에 도시된 바와 같이, 금속성 종을 포함할 수 있는 이온들(106)이 기판 평면(P)에 대한 법선(120)에 대하여 각도(θ)로서 도시된 비-제로 입사각으로 초기 마스크 특징부(104)로 보내지는 동작이 발생한다. 일 예로서, 기판 평면(P)은 X-Y 평면에 평행하게 놓일 수 있으며, 초기 마스크 특징부(104)는 높이(H1)에 의해 정의되는 Z-방향에 평행하게 배열된 측벽을 가질 수 있다. 이에 더하여, 복수의 초기 마스크 특징부들(104)을 갖는 실시예들에 있어서, 마스크(103)는 인접한 특징부들 사이의 간격(S)에 의해 획정될 수 있다.
다양한 실시예들에 있어서, 이온들(106)은 알루미늄(Al), 탄탈럼(Ta), 텅스텐(W), 또는 티타늄(Ti)과 같은 금속을 포함할 수 있다. 실시예들이 이러한 맥락으로 제한되지 않는다. 이온들(106)이 각도(θ)로 보내지기 때문에, 이온들(106)의 이온들은 초기 마스크 특징부(104)의 특정 부분들에 의해 인터셉트될 수 있다. 특히, 이온들(106)을 구성하는 금속성 종의 플럭스(flux)는 초기 마스크 특징부(104)의 상단에 충돌할 수 있으며, 초기 마스크 특징부(104) 상에 응집할 수 있다. 이렇게 함으로써, 이온들(106)은 도시된 바와 같이 캡 층(108)을 생성할 수 있으며, 여기에서 캡 층(108)은 초기 마스크 특징부(104) 상에 배치된다. 캡 층(108)은, 특히, 몇 가지만 예를 들면, Al, Ta, W, 또는 Ti와 같은 이온들(106)로부터의 재료를 포함할 수 있다. 일부 실시예들에 있어서, 캡 층(108)은 Ta, W, Ti, 또는 Al의 층과 같은 금속성 층일 수 있다.
다른 실시예들에 있어서, 캡 층(108)은, 알루미늄 산화물, 탄탈럼 산화물, 알루미늄 질화물, 탄탈럼 질화물, 텅스텐 질화물 또는 티타늄 질화물, 또는 다른 금속 산화물 또는 금속 질화물과 같은 질화물 또는 산화물로 구성될 수 있다. 실시예들이 이러한 맥락으로 제한되지 않는다. 예를 들어, 이온들(106)이 기판(102)으로 보내지는 동안, 산소와 같은 반응성 종(107)의 플럭스가 기판(102)에 제공될 수 있다. 산소와 같은 반응성 종(107)의 플럭스는, 이온들(106)에 대한 노출 동안 기판(102)을 포함하는 프로세스 챔버(미도시) 내로 반응성 가스의 흐름을 제공함으로써 제공될 수 있다. 특정 실시예들에 있어서, 반응성 산소는 기판(102) 근처에 위치된 로컬 플라즈마 산소 소스에 의해 제공될 수 있다.
일부 실시예들에 있어서, 반응성 종(107)은 단지 기판(102)을 포함하는 프로세스 챔버의 주변에 존재하는 배경 종으로부터 제공될 수도 있다. 예를 들어, 1 x10-6 Torr 압력에서, 배경 "불순물들"로부터 존재하는 산소 종의 대략적으로 하나의 단분자층이 이온들(106)의 공급 동안 매 초마다 기판(102) 상에 충돌할 수 있다. 이러한 충돌의 레이트는, 이온들(106)의 플럭스의 범위에 대하여, Al2O3 또는 Ta2O5와 같은 화학량론적 산화물 화합물을 캡 층(108) 내에 형성하기에 충분할 수 있다.
다양한 실시예들에 따르면, 이온들(106)은 빔라인 이온 주입기에서 이온 빔으로서 제공될 수 있으며, 여기에서 이온 빔은 리본 빔 또는 스캔형 스팟 빔, 또는 스팟 빔으로서 생성된다. 대안적으로, 이온들(106)은, 기판(102)을 하우징하는 기판 챔버에 인접하여 배치된 플라즈마 챔버를 갖는 시스템과 같은 콤팩트 이온 빔 시스템에서 이온 빔으로서 제공될 수 있다. 실시예들이 이러한 맥락으로 제한되지 않는다. 이온들(106)은 목표 두께로 캡 층(108)을 형성하기 위하여 적절한 지속기간 동안 제공될 수 있다. 일부 실시예들에 있어서, 캡 층(108)은 5 nm 내지 50 nm의 두께를 가질 수 있다. 실시예들이 이러한 맥락으로 제한되지 않는다. 이에 더하여, 일부 실시예들에 있어서, 초기 마스크 특징부(104)의 높이는 대략 수 나노미터 내지 수십 나노미터 내지 수백 나노미터 내지 마이크로미터일 수 있다. 도 1a 내지 도 1e에 도시된 바와 같이, 초기 마스크 특징부(104)로서 또한 도시된 적어도 하나의 추가적인 마스크 특징부 및 초기 마스크 특징부(104)를 포함하는 복수의 마스크 특징부들은 기판(102) 상에 배치된다.
X-방향을 따른 초기 마스크 특징부(104)의 폭은 대략 수 나노미터 내지 수십 나노미터일 수 있으며, 동시에 인접한 특징부들 사이의 간격, 즉, 초기 마스크 특징부(104)와 그것의 이웃 사이의 간격이 유사한 치수들을 가질 수 있다. 실시예들이 이러한 맥락으로 제한되지 않는다.
다양한 실시예들에 있어서, 각도(θ)는 10 도 내지 70 도의 각도로부터의 범위일 수 있지만, 실시예들이 이러한 맥락으로 제한되지 않는다. 인접한 특징부들(초기 마스크 특징부(104)) 사이의 간격(109)의 종횡비(H1/S)에 따라, 각도들의 이러한 범위 내에의 각도로 이온들(106)을 제공하는 것은, 이온(106)들로부터의 재료를 기판 표면(111) 상의 간격(109)의 하단에 증착하지 않으면서 초기 마스크 특징부(104)의 상단 영역에 캡 층(108)을 형성하는 것을 보장할 수 있다. 기판 표면(111) 상에 어떠한 원치 않는 증착도 일어나지 않는다는 것을 보장하기 위하여 각도(θ)의 값이 설정될 수 있으며, 여기에서 각도의 탄젠트는 이상에서 정의된 종횡비의 역수보다 더 크고, 다시 말해서, tan(θ) > S/H이다.
일부 실시예들에 있어서, 캡 층이 오로지 이온 빔의 하나의 동작에서 성장될 수 있지만, 반면, 다른 실시예들에 있어서, 캡 층(108)과 같은 캡 층은 다수의 동작들에서 성장될 수 있다. 이제 도 1c를 참조하면, 이온들(110)이 기판(102)으로 보내지는 후속 동작이 도시된다. 이러한 예에 있어서, 이온들(110)은, 기판 평면(P)에 대한 수선(120)에 대하여, 각도(-θ)로서 도시된 비-제로 입사각으로 형성될 수 있다. 각도(-θ)는 각도(θ)와 동일한 크기일 수 있다. 동일한 크기를 갖는 2개의 상이한 각도들을 제공하는 것은, 예를 들어, 이온 빔이 고정된 채로 있는 동안 기판(102)을 수선(120)에 대하여 180 도 회전시킴으로써 달성될 수 있다. 일부 실시예들에 있어서, 이온들(110)은 이온들(106)과 동일한 조성을 가질 수 있다. 추가적으로, 이온들(110)은, 이온들(106)이 기판(102)으로 보내질 때 사용되는 환경(ambient)과 유사한 환경에서 제공될 수 있다.
다양한 실시예들에 있어서, 이온들(106) 및 이온들(110)과 같은 각진 이온들은 100 eV 내지 2000 eV의 이온 에너지를 갖는 이온들을 포함할 수 있다. 이러한 에너지 범위는, 이온들(106) 및 이온들(110)이 초기 마스크 특징부(104) 표면에 또는 그 근처에 증착되고 초기 마스크 특징부(104)에 대하여 과도한 손상을 야기하지 않는다는 것을 보장할 수 있다. 예를 들어, 특정 실시예들에 있어서, 이온들(106) 및 이온들(110)의 이온 에너지는 1000 eV 미만, 예컨대 100 eV 내지 500 eV이다. 이러한 이온 에너지에서, 초기 마스크 특징부(104) 내로의 이온 주입이 회피되거나 또는 실질적으로 회피될 수 있으며, 초기 마스크 특징부(104)에 대한 다른 손상이 회피되거나 또는 실질적으로 감소될 수 있다. 그에 따라서 초기 마스크 특징부(104)에 대한 손상의 회피는, 에칭 마스크로서 복합 마스크 특징부들(112)을 사용하여 기판(102) 내로 에칭될 특징부(도 1e의 트렌치(105)를 참조)의 설계된 형상 및 크기를 정확하게 전달하기 위한 능력을 보존하기 위하여, 인접한 마스크 특징부들(도 1c의 복합 마스크 특징부(112) 참조) 사이의 목표 간격 및 적절한 형상을 보존할 수 있다.
다양한 실시예들에 있어서, 기판(102)은, 이온 빔을 보내는 동안, 제 2 방향을 따라서, 예컨대 X-축을 따라서 스캐닝될 수 있으며, 여기에서 제 2 방향은 법선에 대하여 수직이다. 이러한 스캐닝은, 이온들(106)이 단면이 Y-축을 따라 세장형인 리본 빔으로서 제공되는 실시예들에서 유용할 수 있다. 이러한 방식으로, 이온들(106)은 Y-축을 따라 기판(102)의 전체에 걸쳐 연장할 수 있으며, 따라서 기판(102)은, X-축을 따라 충분한 정도까지 기판(102)을 스캐닝함으로써 이온들(106)에 완전하게 노출될 수 있다.
도 1c의 동작이 완료된 이후에, 캡 층(108)으로서 또한 도시된 최종 캡 층이 초기 마스크 특징부(104) 상에 존재한다. 캡 층(108)은 이상에서 언급된 바와 같은 목표 두께를 가질 수 있다. 캡 층(108) 및 초기 마스크 특징부(104)는 함께 복합 마스크 특징부(112)를 형성할 수 있다. 캡 층(108)에 대한 목표 두께는 다수의 목적들을 위하여 설계될 수 있다. 특히, 캡 층(108)은, 초기 마스크 특징부(104)와는 대조적으로 RIE 에칭 동안 에칭에 대한 훨씬 더 큰 저항을 제공할 수 있다. 예를 들어, 일부 실시예들에 있어서, 캡 층(108)의 재료는 초기 마스크 특징부(104)의 재료와는 대조적으로 수행될 후속 에칭 프로세스에서 50배 더 낮은 에칭 레이트를 가질 수 있다. 구체적으로, 탄탈럼 산화물 또는 알루미늄 산화물은 특정 반응성 이온 에칭 조건들 하에서 탄소 기반 하드 마스크에 대한 에칭 레이트보다 50배 더 낮은 에칭 레이트를 나타낼 수 있다. 따라서, 캡 층(108)에 대하여 단지 10 nm 두께의 공급이 에칭 저항과 관련하여 초기 마스크 특징부(104)의 재료의 500 nm의 등가물을 제공할 수 있다. 따라서, 캡 층(108)에 대하여 이러한 양의 재료를 제공하는 것이 기판(102)에서 동일한 에칭 프로세스를 달성하기 위하여 요구되는 초기 마스크 특징부(104)의 두께를 500 nm만큼 감소시킬 수 있다.
따라서, 캡 층(108)은, 단지 초기 마스크 특징부(104)의 재료만을 이용하는 공지된 마스크들에 비하여 복합 마스크 특징부(112)의 높이를 감소시키는 목적에 기여할 수 있다. 추가적으로, 캡 층(108)의 공급은, 단지 10 nm 두께의 캡 층(108)을 부가하는 것을 대가로 하여 여분의 500 nm와 같은 초기 마스크 특징부(104)의 동일한 두께에 대하여 훨씬 더 깊이 기판이 에칭되는 것을 가능하게 할 수 있다.
이제 도 1d를 참조하면, 복합 마스크 특징부(112)가 존재하는 상태에서 기판(102)을 에칭하기 위해 기판 에칭이 수행되는 후속 동작이 도시된다. 에칭 동안, 이온들(114)이 디바이스 구조체(100)로 보내진다. 이온들(114)은, 실리콘, 실리콘 질화물, 또는 실리콘 산화물을 에칭하기 위한 공지된 에칭 조성을 포함하는, 반응성 이온 에칭 프로세스와 같은 임의의 공지된 반응성 에칭제를 나타낼 수 있다. 예를 들어, CFx 가스들을 포함하는 가스 조성물이, 도 1d의 동작 동안 기판(102)을 하우징하는 플라즈마 챔버 내의 반응성 이온 에칭 환경을 생성하기 위하여 이용될 수 있다. 실시예들이 이러한 맥락으로 제한되지 않는다. 언급된 바와 같이, 도 1d에 도시된 에칭 프로세스는, X-축 또는 Y-축을 따라서 에칭하지 않으면서 Z-축을 따라 수직 방향으로 기판(102)을 에칭하기 위하여 매우 이방성일 수 있다. 에칭이 진행됨에 따라, 기판(102)이 공간(109) 아래로 부식된다.
도 1d에 도시된 순간에, 캡 층(108)이 또한, 캡 층(108)의 거의 전부가 제거되는 정도까지 부식될 수 있다. 이러한 시점에, 기판(102)은 깊이(D1)까지 에칭되었다. 예를 들어, 기판(102)은 500 nm의 깊이까지 에칭될 수 있으며, 처음에 10 nm 두께였던 캡 층(108)은 에칭되어 제거된다.
이제 도 1e를 참조하면, 추가적인 시간의 길이 동안 계속되는 도 1d의 동작 이후의 후속 인스턴스(instance)가 도시된다. 이러한 상황에서, 이온들(114)은 Df에 의해 표현되는 목표 깊이까지 기판(102) 내로 추가로 에칭하였다. 예를 들어, 목표 깊이는 기판(102) 내 75 nm일 수 있다. 이러한 추가적인 에칭은 25 nm와 같은 초기 마스크 특징부(104)의 상당한 양의 부식을 초래할 수 있으며, 이는 tf에 의해 표현되는 초기 마스크 특징부(104)의 최종 두께를 야기한다. 에칭 이전의 초기 마스크 특징부(104)의 두께가 50 nm였던 경우, 최종 두께는 25 nm일 수 있다. 이러한 최종 두께는 평균 두께일 수 있으며, 이는, 예를 들어, 증착 및 에칭 프로세스들에서의 기판에 걸친 변동에 기인하여 마스크(103)에 의해 패턴화되는 웨이퍼의 상이한 영역들에서 변화할 수 있다. 따라서, 에칭 이전에 초기 마스크 특징부(104)에 대하여 충분한 두께를 제공하는 것은, 대략 수백 밀리미터의 치수를 갖는 기판과 같은 거시적인 기판을 커버하는 마스크의 부분들 모두에서 마스크(103)의 재료가 남아 있는다는 것을 보장하기에 유용할 수 있다.
요컨대, 도 1a 내지 도 1e의 동작들은, 캡 층(108)의 공급이 기판 내로 깊은 특징부들을 에칭하는 능력을 향상시키는 일 예를 예시한다. 유익하게는, 공지된 마스크 재료로 구성된 마스크 특징부의 상단 상에만 캡 층을 형성하기 위한 각진 이온 빔의 사용은, 마스크 높이를 상당히 부가하지 않고 기판 내의 에칭 특징부의 깊이가 증가되는 것을 가능하게 한다. 대안적으로, 기판 내로 에칭될 목표 깊이에 대하여, 에칭 이전에 제공되는 공지된 마스크 재료로 구성된 초기 마스크 층의 두께가 캡 재료의 부가에 의해 실질적으로 감소될 수 있다. 이온들이 기판에 대한 법선에 대하여 비-제로 각도로 증착하는 동작에서 캡 재료가 제공되기 때문에, 후속 에칭 동작에서 에칭될 기판의 노출된 부분들 상의 임의의 캡 재료의 증착이 방지된다. 이러한 원치 않는 증착의 방지는, 에칭 종이 에칭이 희망되는 기판 영역들의 캡 층의 동일한 에칭-저항 재료를 마주치지 않고 후속 에칭 동작이 수행되는 것을 가능하게 한다. 특정 실시예들에 있어서, 예를 들어, 반응성 에칭제는 제 1 에칭 레이트로 초기 마스크 재료를 에칭하며 제 2 에칭 레이트로 캡 재료를 에칭하고, 여기에서 제 1 에칭 레이트는 제 2 에칭 레이트보다 적어도 5배 더 크다. 따라서, 훨씬 상대적으로 더 작은 두께의 캡 재료의 공급이 반응성 에칭제에 대한 에칭 저항과 관련하여 훨씬 더 큰 두께의 초기 마스크 재료와 동일한 효과를 가질 수 있다.
특히, 플라즈마 기술들에 의존하는 마스크 속성들을 수정하기 위하여 마스크 재료를 변화(alter)시키기 위하여 사용되는 공지된 기술들은, 본 실시예들에서와 같이 마스크의 상부 영역들 상에만 캡 층을 선택적으로 생성하는 것이 가능하지 않을 수 있다.
도 2의 A 내지 도 2의 B는 본 실시예들에 따른 패턴화된 디바이스 구조체를 형성하기 위하여 유용한 예시적인 전구 구조체를 도시한다. 이러한 예에 있어서, 도 2의 A는 디바이스 구조체(200)를 도시하며, 여기에서 디바이스 구조체(200)는 기판(204) 상에 배치된 마스크(202)를 포함한다. 마스크는 대략 1 마이크로미터의 두께를 갖는 탄소 기반 마스크이다. 기판(204)은 마스크(202)를 사용하여 에칭될 다층 재료이다. 도 2의 B는 마스크 특징부(206)의 세부사항들을 예시하는 마스크(202)의 근접도를 도시한다.
도 3은 본 개시의 실시예들에 따라 마스크 특징부들을 형성하는 것에 대한 실험 결과들을 도시한다. 도 3에 도시된 그래프에서, 도 2의 A의 마스크(202)와 유사한 마스크 상의 각진 이온 증착에 대한 결과뿐만 아니라 블랭킷(blanket) 기판 상의 증착에 대한 결과가 도시된다. 각진 이온 증착은, 이상에서 정의된 바와 같은, 각도(θ)에 대한 상이한 값들에서 기판으로 500 eV 알루미늄 이온들의 3E16/cm2의 도우즈를 보내기 위하여 빔라인 이온 주입기를 사용하여 수행되었다. 예시된 바와 같이, 10 도에서 10 nm 두께의 알루미늄 산화물 캡 층이 형성된다. 도시된 바와 같이, 입사각이 40 도까지 그리고 60 도까지 증가함에 따라 캡 층의 두께가 감소하며, 여기에서 블랭킷 표면들 상의 증착과는 대조적으로 패턴화된 마스크 특징부들(구조체들)에 대하여 더 큰 감소가 존재한다.
탄소 마스크와 같은 마스크 특징부 상에 캡 층을 형성하기 위한 산소의 3 E16/cm2 도우즈의 사용이, 예를 들어, 10 nm 캡 층에 대하여 최대 500 nm에 이르는 것과 같은 큰 정도까지 탄소 마스크에 대한 마스크 두께를 감소시키기 위한 능력을 제공할 수 있는 반면, 이러한 특징부를 생성하기 위하여 요구되는 지속기간이 고려사항일 수 있다. 대안적으로, 더 얇은 캡 층의 제조는, 마스크 두께에서 상당한 감소를 여전히 제공하면서 더 빠른 프로세스를 가능하게 할 수 있다.
도 4a 내지 도 4d는 본 개시의 실시예들에 따른 디바이스 구조체의 프로세싱의 다른 예를 도시한다. 이러한 실시예에 있어서, 도시된 프로세싱 동작들은 이상의 도 1a 내지 도 1e와 관련하여 설명된 것들과 유사할 수 있다. 이러한 예에 있어서, 도 4a에 도시된 바와 같이, 초기 마스크 특징부(154)의 높이는 H2로 도시되며, 여기에서 이러한 높이는 H1보다 더 클 수 있다. 초기 마스크 특징부(154)는 초기 마스크 특징부(104)와 동일한 재료로 구성될 수 있다. 예를 들어, H1은 50 nm일 수 있는 반면, H2는 75 nm일 수 있다. 도 4b에 도시된 순간에, 캡 층(156)이 형성되었다. 캡 층(156)은 수정을 갖는 도 1b 및 도 1c에 도시된 동작들에 따라 형성될 수 있으며, 여기에서 캡 층(156)의 총 두께는 캡 층(108)에 비하여 감소된다. 그 후에, 도 4c에 도시된 바와 같이, 기판(102)의 에칭이 이온들(114)을 사용하여 수행될 수 있다. 이러한 예에 있어서, 전체 캡 층(156)이 제거되었으며, 여기에서 기판을 깊이(D2)까지 에칭되었다. 깊이(D2)는, 예를 들어, D1의 예에서의 50 nm와 비교하여 25 nm일 수 있다. 그 후에, 도 4d에 도시된 바와 같이, 기판(102)은 목표 깊이(Df)까지 에칭되며, 이러한 깊이는 도 1e에 대하여 이상에서 설명된 예에서와 같이 75 nm일 수 있다. 유사하게, 도 4c 및 도 4d의 순간 사이에 기판(102)의 추가적인 50 nm를 제거하기 위한 에칭 프로세스 이후에 초기 마스크 특징부(154)에 대한 최종 두께(tf)는 25 nm일 수 있다.
도 4a 내지 도 4d의 실시예의 이점은, 주어진 동일한 재료에 대하여 캡 층(108)을 생성하기 위한 시간에 비하여 캡 층(156)을 생성하기 위하여 더 적은 시간이 요구된다는 것이다. 트레이드오프(tradeoff)는, 충분한 마스크 재료가 에칭 전체에 걸쳐 남아 있는 것을 보장하기 위해 사용되는 초기 마스크 특징부(154)의 더 큰 두께이다. 이러한 예에 따르면, 캡 층이 이용되지 않는 극단적인 경우에 있어서, 75 nm의 목표 에칭 깊이를 생성하기 위하여, 도 1a 또는 도 4a와 동일한 재료로 구성된 초기 마스크 층의 두께는 에칭 동안 충분한 재료가 남아 있는 것을 보장하기 위하여 100 nm일 수 있다. 일부 경우들에 있어서, 상대적으로 두꺼운 캡 층의 공급은, 그렇지 않았다면 탄소와 같은 초기 마스크 층의 재료만으로 구성된 마스크의 사용에 의해 달성될 수 없었던 기판 내의 에칭 깊이를 달성하는데 유용할 수 있다. 따라서, 캡 재료를 형성하기 위한 여분의 지속기간이 탁월한 디바이스 구조체를 달성하기 위하여 정당화될 수 있다.
따라서, 초기 마스크 특징부 상에 증착되는 캡 층의 양은, 마스크의 두께에 대한 제한, 기판 내에 에칭될 목표 깊이뿐만 아니라, 초기 캡 층을 형성하기 위한 프로세싱 시간 및 비용을 포함하는 고려사항들에 따라 조정될 수 있다.
다양한 추가적인 실시예들에 있어서, 캡 층의 각진 증착이 수행되기 이전에, 복합 마스크의 목표 최종 프로파일을 생성하기 위해 이러한 특징부들을 처리하기 위하여 이상에서 설명된 바와 같은 초기 마스크 특징부들을 포함하는 마스크로 이온들이 보내질 수 있다. 이러한 처리는, 캡 층의 증착 이전에, 홈이 파인 형상, 요입 형상, 또는 다른 형상을 생성하기 위해 에칭에 의해 초기 마스크 특징부의 상단 부분들을 성형하기 위해 성형(shaping) 이온 빔을 사용하는 것을 수반할 수 있다.
도 5는 본 개시의 추가적인 실시예들에 따른 예시적인 프로세스 흐름(500)을 도시한다. 단계(502)에서 기판이 제공되며, 여기에서 기판은 기판 평면을 획정(define)한다. 단계(504)에서, 기판 상에 배치된 마스크에 초기 마스크 특징부가 제공된다. 초기 마스크 특징부는 공지된 리소그래피 프로세스들에 의해 획정될 수 있다. 단계(506)에서, 금속성 종을 포함하는 이온 빔이 기판 평면에 대한 법선에 대하여 비-제로 입사각으로 초기 마스크 특징부로 보내진다. 이온 빔은, 초기 마스크 특징부의 상단 부분 상에 목표 두께를 갖는 캡 층을 포함하는 복합 마스크를 생성하기에 충분한 지속기간 동안 보내질 수 있다. 일부 실시예들에 있어서, 비-제로 입사각(θ)은 특징부 간격(S)에 의해 획정되며 특징부 높이(H)에 의해 획정되는 복수의 마스크 특징부들을 갖는 마스크에 제공될 수 있으며, 여기에서 tan(θ) > S/H이다.
단계(508)에서, 기판 에칭이 수행되며, 여기에서 에칭 특징부가 기판 내에 형성되고, 여기에서 초기 마스크 특징부의 적어도 일 부분이 기판 에칭 이후에 남아 있는다. 일부 예들에 있어서, 기판 에칭은 공지된 RIE 프로세스를 사용하여 수행될 수 있다. 기판 에칭은 캡 층의 일 부분을 제거할 수 있거나, 캡 층을 완전히 제거할 수 있거나, 또는 초기 마스크 특징부의 일 부분을 제거할 수 있다.
도 6은 본 개시의 추가적인 실시예들에 따른 예시적인 프로세스 흐름(600)을 도시한다. 단계(602)에서, 기판에 제공되며, 여기에서 기판은 기판 평면을 획정한다. 단계(604)에서, 블랭킷 층이 형성되며, 여기에서 블랭킷은 기판 상에 형성되고 기판 평면을 따라 배열된다. 단계(606)에서, 마스크를 형성하기 위하여 블랭킷 층이 패턴화되며, 여기에서 마스크는 복수의 초기 마스크 특징부들을 포함한다. 마스크는 탄소-함유 "하드 마스크", 포토레지스트 또는 다른 재료와 같은 제 1 재료로 형성될 수 있다. 단계(608)에서, 금속성 종을 포함하는 이온 빔이 수선에 대하여 비-제로 입사각으로 복수의 초기 마스크 특징부들로 보내진다. 일부 실시예들에 있어, 금속성 종은 알루미늄, 탄탈럼, 텅스텐 또는 티타늄일 수 있다. 실시예들이 이러한 맥락으로 제한되지 않는다. 금속성 종은 제 1 재료 상에 캡 층을 형성하기 위하여 적절한 도우즈를 제공할 수 있으며, 여기에서 캡 층은 금속성 종을 포함한다.
본 실시예들은 또한 기판 내로 주어진 깊이를 에칭하기 위하여 사용되는 전체 마스크 두께를 감소시키는 이점을 제공한다. 본 실시예들의 다른 이점은 공지된 마스크 구조체를 가지고 제공되는 것보다 기판 내로 더 깊은 특징부들을 에칭하기 위한 능력이다.
본 개시는 본원에서 설명된 특정 실시예에 의해 범위가 제한되지 않는다. 오히려, 본원에서 설명된 실시예들에 더하여, 본 개시의 다른 다양한 실시예들 및 이에 대한 수정예들이 이상의 설명 및 첨부된 도면들로부터 당업자들에게 자명해질 것이다. 따라서, 이러한 다른 실시예들 및 수정예들이 본 개시의 범위 내에 속하도록 의도된다. 추가로, 본 개시가 본원에서 특정 목적을 위한 특정 환경에서의 특정 구현예의 맥락에서 설명되었지만, 당업자들은 그 유용함이 이에 한정되지 않으며, 본 개시가 임의의 수의 목적들을 위한 임의의 수의 환경들에서 유익하게 구현될 수 있다는 것을 인식할 것이다. 따라서, 이하에서 기술되는 청구항들은 본원에서 설명된 바와 같은 본 개시의 완전한 폭과 사상의 관점에서 해석되어야만 한다.

Claims (15)

  1. 기판을 패턴화하기 위한 구조체들을 형성하기 위한 방법으로서,
    기판 상에 배치된 마스크 내에 초기 마스크 특징부를 제공하는 단계로서, 상기 초기 마스크 특징부는 제 1 재료를 포함하며, 상기 기판은 기판 평면을 획정하는, 단계;
    상기 기판 평면에 대한 수선에 대하여 비-제로 입사각(θ)으로 이온을 이온 빔으로서 상기 초기 마스크 특징부로 보내는 단계로서, 복합 마스크 특징부가 형성되며, 상기 복합 마스크 특징부는 상기 초기 마스크 특징부 상에 배치된 캡(cap) 재료를 포함하고, 상기 캡 재료는 상기 이온들을 포함하는, 단계; 및
    기판 에칭을 수행하는 단계로서, 상기 기판 내에 에칭 특징부가 형성되며, 상기 캡 재료는 상기 기판 에칭의 완료 이전에 완전히 제거되고, 상기 기판 에칭 이후에 상기 초기 마스크 특징부의 일 부분은 제거되며 상기 초기 마스크 특징부의 다른 부분은 남아 있고, 상기 기판 에칭은 제 1 에칭 레이트로 상기 제 1 재료를 에칭하고 제 2 에칭 레이트로 상기 캡 재료를 에칭하며, 상기 제 1 에칭 레이트는 상기 제 2 에칭 레이트보다 더 큰, 단계를 포함하는, 기판을 패턴화하기 위한 구조체들을 형성하기 위한 방법.
  2. 청구항 1에 있어서,
    상기 캡 재료는 Al, Ta, W, Ti, 알루미늄 산화물, 탄탈럼 산화물, 알루미늄 질화물, 탄탈럼 질화물, 텅스텐 질화물 또는 티타늄 질화물을 포함하는, 기판을 패턴화하기 위한 구조체들을 형성하기 위한 방법.
  3. 청구항 1에 있어서,
    상기 기판을 패턴화하기 위한 구조체들을 형성하기 위한 방법은, 상기 이온 빔을 보내는 단계 동안 상기 기판으로 반응성 종의 플럭스를 제공하는 단계를 더 포함하는, 기판을 패턴화하기 위한 구조체들을 형성하기 위한 방법.
  4. 청구항 1에 있어서,
    상기 기판 에칭을 수행하는 단계는 상기 기판으로 반응성 에칭제를 보내는 단계를 포함하며, 상기 제 1 에칭 레이트는 상기 제 2 에칭 레이트보다 적어도 5배 더 큰, 기판을 패턴화하기 위한 구조체들을 형성하기 위한 방법.
  5. 청구항 1에 있어서,
    상기 이온 빔을 보내는 단계는 상기 기판으로 금속성 종의 제 1 플럭스를 제공하는 단계를 포함하며,
    상기 기판을 패턴화하기 위한 구조체들을 형성하기 위한 방법은, 상기 이온 빔을 보내는 단계 동안 상기 기판으로 반응성 종의 제 2 플럭스를 보내는 단계로서, 상기 캡 재료는 상기 금속성 종으로부터 형성된 산화물 또는 상기 금속성 종으로부터 형성된 질화물을 포함하는, 단계를 더 포함하는, 기판을 패턴화하기 위한 구조체들을 형성하기 위한 방법.
  6. 청구항 1에 있어서,
    상기 이온 빔을 보내는 단계는,
    상기 기판이 제 1 위치에 있을 때, 제 1 노출에서 금속성 종의 제 1 도우즈를 포함하는 상기 이온 빔을 상기 기판으로 보내는 단계;
    상기 제 1 위치로부터 제 2 위치로 상기 수선에 대해 상기 기판을 회전시키는 단계; 및
    상기 기판이 상기 제 2 위치에 있을 때, 제 2 노출에서 상기 금속성 종의 제 2 도우즈를 포함하는 상기 이온 빔을 상기 기판으로 보내는 단계를 포함하는, 기판을 패턴화하기 위한 구조체들을 형성하기 위한 방법.
  7. 청구항 1에 있어서,
    상기 기판을 패턴화하기 위한 구조체들을 형성하기 위한 방법은, 상기 이온 빔을 보내는 단계 이전에, 성형(shaping) 이온 빔을 상기 초기 마스크 특징부로 보내는 단계로서, 상기 초기 마스크 특징부의 상단 영역은 상기 캡 재료가 형성되기 이전에 변화되는, 단계를 더 포함하는, 기판을 패턴화하기 위한 구조체들을 형성하기 위한 방법.
  8. 청구항 1에 있어서,
    상기 이온 빔은 100 eV 내지 2000 eV의 이온 에너지를 갖는 이온들을 포함하는, 기판을 패턴화하기 위한 구조체들을 형성하기 위한 방법.
  9. 청구항 1에 있어서,
    상기 캡 재료는 5 nm 내지 50 nm의 두께를 갖는 캡 층을 포함하는, 기판을 패턴화하기 위한 구조체들을 형성하기 위한 방법.
  10. 청구항 1에 있어서,
    상기 마스크는 상기 초기 마스크 특징부 및 적어도 하나의 추가적인 마스크 특징부를 포함하는 복수의 마스크 특징부들을 포함하며, 상기 복수의 마스크 특징부들은 특징부 높이(H)를 포함하고 특징부 간격(S)을 획정하며, tan(θ) > S/H인, 기판을 패턴화하기 위한 구조체들을 형성하기 위한 방법.
  11. 기판을 패턴화하는 방법으로서,
    기판 상에 희생 마스크를 형성하는 단계로서, 상기 희생 마스크는 복수의 초기 마스크 특징부들을 포함하며, 상기 복수의 초기 마스크 특징부들의 초기 마스크 특징부는 제 1 재료를 포함하고, 상기 기판은 기판 평면을 획정하는, 단계;
    상기 기판 평면에 대한 수선에 대하여 비-제로 입사각(θ)으로 이온들을 이온 빔으로서 상기 희생 마스크로 보내는 단계로서, 복합 희생 마스크가 형성되며, 상기 복합 희생 마스크는 복수의 마스크 특징부들을 포함하고, 상기 복수의 초기 마스크 특징부들의 마스크 특징부는 상기 제 1 재료를 포함하는 하부 부분 및 상기 하부 부분 상에 배치되는 캡 재료를 포함하며, 상기 캡 재료는 상기 이온들을 포함하는, 단계; 및
    기판 에칭을 수행하는 단계로서, 복수의 에칭 특징부들이 상기 기판 내에 형성되고, 상기 캡 재료는 상기 기판 에칭의 완료 이전에 완전히 제거되고, 상기 기판 에칭 이후에 상기 희생 마스크의 일 부분은 제거되며 상기 희생 마스크의 다른 부분은 남아 있는, 단계를 포함하며,
    상기 기판 에칭은 제 1 에칭 레이트로 상기 제 1 재료를 에칭하고 제 2 에칭 레이트로 상기 캡 재료를 에칭하며, 상기 제 1 에칭 레이트는 상기 제 2 에칭 레이트보다 더 큰, 기판을 패턴화하는 방법.
  12. 청구항 11에 있어서,
    상기 복수의 마스크 특징부들은 특징부 높이(H)를 포함하고 특징부 간격(S)을 획정하며, tan(θ) > S/H인, 기판을 패턴화하는 방법.
  13. 청구항 11에 있어서,
    상기 이온 빔을 보내는 단계는 상기 기판으로 금속성 종의 제 1 플럭스를 제공하는 단계를 포함하며,
    상기 기판을 패턴화하는 방법은, 상기 이온 빔을 보내는 단계 동안 상기 기판으로 반응성 종의 제 2 플럭스를 보내는 단계로서, 상기 캡 재료는 금속 산화물 또는 금속 질화물을 포함하며, 상기 금속 산화물 및 금속 질화물은 상기 금속성 종으로부터 형성되는, 단계를 더 포함하는, 기판을 패턴화하는 방법.
  14. 기판을 패턴화하는 방법으로서,
    제 1 재료를 포함하는 블랭킷(blanket) 층을 형성하는 단계로서, 상기 블랭킷 층은 기판 평면을 따라 배열되는, 단계;
    복수의 초기 마스크 특징부들을 형성하기 위하여 상기 블랭킷 층을 패턴화하는 단계로서, 상기 복수의 초기 마스크 특징부들은 상기 제 1 재료를 포함하는, 단계;
    상기 기판 평면에 대한 수선에 대하여 비-제로 입사각(θ)으로 이온들을 이온 빔으로서 상기 복수의 초기 마스크 특징부들로 보내는 단계로서,
    상기 이온 빔을 보내는 단계 이후에, 상기 복수의 초기 마스크 특징부들은,
    상기 제 1 재료를 포함하는 하부 부분; 및
    상기 하부 부분 상에 배치되며, 상기 이온들을 포함하는 캡 재료를 포함하는, 단계; 및
    기판 에칭을 수행하는 단계로서, 상기 기판 내에 에칭 특징부가 형성되며, 상기 캡 재료는 상기 기판 에칭의 완료 이전에 완전히 제거되고, 상기 기판 에칭 이후에 상기 초기 마스크 특징부의 일 부분은 제거되며 상기 초기 마스크 특징부의 다른 부분은 남아 있고, 상기 기판 에칭은 제 1 에칭 레이트로 상기 제 1 재료를 에칭하고 제 2 에칭 레이트로 상기 캡 재료를 에칭하며, 상기 제 1 에칭 레이트는 상기 제 2 에칭 레이트보다 더 큰, 단계를 포함하는, 기판을 패턴화하는 방법.
  15. 청구항 14에 있어서,
    상기 복수의 마스크 특징부들은 특징부 높이(H)를 포함하고 특징부 간격(S)을 획정하며, tan(θ) > S/H인, 기판을 패턴화하는 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10566194B2 (en) 2018-05-07 2020-02-18 Lam Research Corporation Selective deposition of etch-stop layer for enhanced patterning
US11119405B2 (en) * 2018-10-12 2021-09-14 Applied Materials, Inc. Techniques for forming angled structures
US11651965B2 (en) 2019-08-12 2023-05-16 Tokyo Electron Limited Method and system for capping of cores for self-aligned multiple patterning
KR20210039825A (ko) 2019-10-02 2021-04-12 삼성전자주식회사 기판 증착장치 및 이를 구비하는 기판 증착 시스템
CN111463106B (zh) * 2020-04-02 2023-06-02 超晶科技（北京）有限公司 一种基于光刻工艺实现阵列图案的方法
US11640987B2 (en) * 2021-02-04 2023-05-02 Applied Materials, Inc. Implant to form vertical FETs with self-aligned drain spacer and junction

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005079488A (ja) * 2003-09-03 2005-03-24 Nippon Telegr & Teleph Corp <Ntt> エッチング用マスク及びその形成方法
US20060221510A1 (en) * 2005-04-04 2006-10-05 Parkin Stuart Stephen P Magnetic tunnel junctions including crystalline and amorphous tunnel barrier materials
US20140242341A1 (en) * 2013-02-25 2014-08-28 HGST Netherlands B.V. Pattern tone reversal
US20160064026A1 (en) * 2014-08-26 2016-03-03 HGST Netherlands B.V. Method for making a patterned perpendicular magnetic recording disk using glancing angle deposition of hard mask material

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2984539B2 (ja) * 1994-04-19 1999-11-29 日本電気株式会社 酸化シリコン膜のドライエッチング方法
JP2000058802A (ja) 1998-01-13 2000-02-25 Stmicroelectronics Srl Ｓｏｉウェハの製造方法
JPH11335818A (ja) * 1998-05-27 1999-12-07 Sony Corp 成膜方法
AU2003291991A1 (en) * 2002-10-25 2004-05-13 Centre De Recherche Public - Gabriel Lippmann Method and apparatus for in situ depositing of neutral cs under ultra-high vacuum to analytical ends
KR100769142B1 (ko) * 2006-11-07 2007-10-22 동부일렉트로닉스 주식회사 반도체 소자 형성방법
KR100769143B1 (ko) 2006-11-29 2007-10-22 동부일렉트로닉스 주식회사 이미지 센서의 제조 방법
KR20100025363A (ko) 2008-08-27 2010-03-09 재단법인서울대학교산학협력재단 나노 패턴 제조방법, 마스크 제조방법 및 나노 임프린트 리소그래피 방법
JP2010093051A (ja) * 2008-10-08 2010-04-22 Fujitsu Microelectronics Ltd 電界効果型半導体装置
US8465909B2 (en) * 2009-11-04 2013-06-18 Varian Semiconductor Equipment Associates, Inc. Self-aligned masking for solar cell manufacture
US8741723B2 (en) 2012-04-25 2014-06-03 Globalfoundries Inc. Methods of forming self-aligned contacts for a semiconductor device
US8906807B2 (en) 2012-10-10 2014-12-09 International Business Machines Corporation Single fin cut employing angled processing methods
KR102311036B1 (ko) 2014-01-08 2021-10-07 어플라이드 머티어리얼스, 인코포레이티드 비정질 탄소 막들 내로의 이온 주입에 의한 고 에칭 선택성 하드마스크 재료의 개발
US9349939B2 (en) 2014-05-23 2016-05-24 Qualcomm Incorporated Etch-resistant protective coating for a magnetic tunnel junction device
US9455200B2 (en) 2014-08-11 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method for semiconductor device fabrication
US9536748B2 (en) * 2014-10-21 2017-01-03 Lam Research Corporation Use of ion beam etching to generate gate-all-around structure
KR102354468B1 (ko) * 2015-01-23 2022-01-24 삼성전자주식회사 패턴 형성 방법, 이를 이용한 반도체 소자의 제조방법, 및 이를 이용하여 제조된 반도체 소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005079488A (ja) * 2003-09-03 2005-03-24 Nippon Telegr & Teleph Corp <Ntt> エッチング用マスク及びその形成方法
US20060221510A1 (en) * 2005-04-04 2006-10-05 Parkin Stuart Stephen P Magnetic tunnel junctions including crystalline and amorphous tunnel barrier materials
US20140242341A1 (en) * 2013-02-25 2014-08-28 HGST Netherlands B.V. Pattern tone reversal
US20160064026A1 (en) * 2014-08-26 2016-03-03 HGST Netherlands B.V. Method for making a patterned perpendicular magnetic recording disk using glancing angle deposition of hard mask material

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