JP2004140415A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2004140415A JP2004140415A JP2004034706A JP2004034706A JP2004140415A JP 2004140415 A JP2004140415 A JP 2004140415A JP 2004034706 A JP2004034706 A JP 2004034706A JP 2004034706 A JP2004034706 A JP 2004034706A JP 2004140415 A JP2004140415 A JP 2004140415A
- Authority
- JP
- Japan
- Prior art keywords
- opening
- mask pattern
- forming
- etching
- polysilicon film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【構成】 シリコン基板31の表面上にCVD法により膜厚が500〜1500nmのCVD絶縁膜32を堆積させる。次に、膜厚が300nmのノンドープの第1ポリシリコン膜33を堆積させる。その後、第1ポリシリコン膜33に開口部33Aを形成する。開口部33Aを覆うようにノンドープの第2ポリシリコン膜35を堆積させ、異方性エッチングによりマスクパターン33Bにおける開口部33Aの側壁にのみ第2ポリシリコン膜35が残るように、第2ポリシリコン膜35を除去する。この結果、第1ポリシリコン膜33から成るマスクパターン33B及び第2ポリシリコン膜35から成るマスクパターン35Bによって構成された、開口部35Aを有するマスクパターン36が得られる。マスクパターン36を用いて高真空度かつ高密度のプラズマにより異方性エッチングを行い、CVD絶縁膜32に開口部32Aを形成する。
【選択図】 図3
Description
図1に、本発明の第1の実施の形態を示す。図1(a)に示すように、シリコン基板11の表面上に、CVD法により膜厚が500〜1500nmのCVD絶縁膜12及び膜厚が150〜300nmのノンドープの第1ポリシリコン膜13を順に堆積させる。この第1ポリシリコン膜13は、ノンドープなので、ドープされたポリシリコンよりも導電性が低い。ドープされたポリシリコンでは、ノンドープのポリシリコンよりもエッチング速度が速くなりエッチングの制御性が低下する。従って、エッチングの制御性を低下させないように、例えば、ドープされたポリシリコンよりも導電性の低いノンドープのポリシリコンを堆積させるのである。その後、フォトリソグラフィプロセスにより、開口部14Aを有するフォトレジストマスクパターン14Bを得る。
図3は、本発明の第2の実施の形態を示す。図3(a)に示すように、シリコン基板31の表面上にCVD法により膜厚が500〜1500nmのCVD絶縁膜32を堆積させる。次に、膜厚が300nmのノンドープの第1ポリシリコン膜33を堆積させる。その後、フォトリソグラフィプロセスにより、開口部34Aを有するフォトレジストマスクパターン34Bを得る。
図6は、本発明の第3の実施の形態を示す。第3の実施の形態では、開口部の形成工程において、CVD絶縁膜に対するエッチング速度(R絶縁膜)と、第1ポリシリコン膜及び第2ポリシリコン膜からマスクパターンに対するエッチング速度(Rpoly-Si)との比率が低い、すなわち、選択比(=R絶縁膜/Rpoly-Si)が低い条件でCVD絶縁膜をエッチングしなければならない場合でも所定寸法の開口部が得られるように、以下の形成工程にしたがってCVD絶縁膜に開口を形成した。
12,32,62:CVD絶縁膜
13,33,63:第1ポリシリコン膜
13A,33A,63A:開口部(第1ポリシリコン膜)
13B,33B,63B:マスクパターン(第1ポリシリコン膜)
14A,34A,64A:開口部(フォトレジスト)
14B,34B,64B:フォトレジストマスクパターン
15,35,65:第2ポリシリコン膜
15A,35A,65A:開口部(第2ポリシリコン膜)
15B,35B,65B:マスクパターン(第2ポリシリコン膜)
16,36,66:マスクパターン
Claims (9)
- 半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に、600nmより薄い厚さを有する第1の導電膜を形成する工程と、
前記第1の導電膜に第1の開口部を形成することによって、前記第1の導電膜からなる第1のパターンを形成する工程と、
前記第1の開口部における前記第1のパターンの側壁に第2の導電膜を形成することによって前記第2の導電膜からなる第2のパターンを形成する工程と、
前記第1及び前記第2のパターンをマスクとして、前記絶縁膜内に100nm以下の径を有する第2の開口部を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記絶縁膜の厚さは500nm〜1500nmであることを特徴とする半導体装置の製造方法。 - 請求項1又は2記載の半導体装置の製造方法において、
前記第1の導電膜の厚さは300nm以上であることを特徴とする半導体装置の製造方法。 - 請求項1〜3のいずれか一つに記載された半導体装置の製造方法において、
前記第2の開口部のアスペクト比は10よりも大きいことを特徴とする半導体装置の製造方法。 - 請求項1〜4のいずれか一つに記載された半導体装置の製造方法において、
前記第1及び前記第2の導電膜としてノンドープのポリシリコン膜を用いることを特徴とする半導体装置の製造方法。 - 半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に第1の導電膜を形成する工程と、
前記第1の導電膜に第1の開口部を形成することによって、前記第1の導電膜からなり、かつ、前記第1の開口部における側壁が傾斜状である第1のパターンを形成する工程と、
前記第1のパターンの前記傾斜状の側壁に第2の導電膜を形成することによって、前記第2の導電膜からなる第2のパターンを形成する工程と、
前記第1及び前記第2のパターンをマスクとして、前記絶縁膜内に100nm以下の径を有する第2の開口部を形成する工程とを有し、
前記第1のパターンの前記傾斜状の側壁の面と前記絶縁膜の上面とのなす角度は、45°以上90°未満であることを特徴とする半導体装置の製造方法。 - 請求項6記載の半導体装置の製造方法において、
前記絶縁膜の厚さは500nm〜1500nmであることを特徴とする半導体装置の製造方法。 - 請求項6又は7記載の半導体装置の製造方法において、
前記第2の開口部のアスペクト比は7.5よりも大きいことを特徴とする半導体装置の製造方法。 - 請求項6〜8のいずれか一つに記載された半導体装置の製造方法において、
前記第1及び前記第2の導電膜としてノンドープのポリシリコン膜を用いることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004034706A JP2004140415A (ja) | 2004-02-12 | 2004-02-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004034706A JP2004140415A (ja) | 2004-02-12 | 2004-02-12 | 半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19584997A Division JP3550276B2 (ja) | 1997-07-22 | 1997-07-22 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004140415A true JP2004140415A (ja) | 2004-05-13 |
Family
ID=32464249
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004034706A Pending JP2004140415A (ja) | 2004-02-12 | 2004-02-12 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004140415A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100811443B1 (ko) | 2007-02-15 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성 방법 |
-
2004
- 2004-02-12 JP JP2004034706A patent/JP2004140415A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100811443B1 (ko) | 2007-02-15 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성 방법 |
US7595267B2 (en) | 2007-02-15 | 2009-09-29 | Hynix Semiconductor Inc. | Method of forming contact hole of semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9570317B2 (en) | Microelectronic method for etching a layer | |
US6548385B1 (en) | Method for reducing pitch between conductive features, and structure formed using the method | |
JP2018516463A (ja) | 先進的なパターニングプロセスにおけるスペーサ堆積および選択的除去のための装置および方法 | |
WO2001093323A2 (en) | Method of removing rie lag in a deep trench silicon etching step | |
EP0536968A2 (en) | Process for forming contact holes in the fabrication of semi-conducteur devices | |
CN116013850A (zh) | 一种半导体结构及其制造方法 | |
US10811269B2 (en) | Method to achieve a sidewall etch | |
US6797596B2 (en) | Sacrificial deposition layer as screening material for implants into a wafer during the manufacture of a semiconductor device | |
KR0171733B1 (ko) | 반도체 소자의 콘택홀 형성 방법 | |
US20080305641A1 (en) | Reverse masking profile improvements in high aspect ratio etch | |
JP3550276B2 (ja) | 半導体装置の製造方法 | |
JP2000235969A (ja) | 半導体装置の製造方法 | |
JP2004140415A (ja) | 半導体装置の製造方法 | |
JPH10144633A (ja) | 半導体装置の製造方法 | |
JP2006080355A (ja) | 半導体装置の製造方法 | |
JP3376348B2 (ja) | 半導体装置の製造方法、及び半導体装置 | |
JP5171091B2 (ja) | プラズマ処理方法 | |
JPS6047738B2 (ja) | 半導体装置のコンタクト形成方法 | |
JP2001077087A (ja) | 半導体装置の製造方法およびエッチング方法 | |
JPH10223756A (ja) | コンタクトホールの形成方法 | |
JP2639402B2 (ja) | 酸化物層のテーパーエッチング方法 | |
JPH0950968A (ja) | 半導体素子製造方法および半導体素子 | |
JPH088196A (ja) | タングステンのパターン形成方法 | |
JP2000340543A (ja) | ドライエッチング方法および装置 | |
JPH1092791A (ja) | パターン形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040212 |
|
RD01 | Notification of change of attorney |
Effective date: 20060923 Free format text: JAPANESE INTERMEDIATE CODE: A7421 |
|
RD02 | Notification of acceptance of power of attorney |
Effective date: 20060929 Free format text: JAPANESE INTERMEDIATE CODE: A7422 |
|
RD04 | Notification of resignation of power of attorney |
Effective date: 20061013 Free format text: JAPANESE INTERMEDIATE CODE: A7424 |
|
A131 | Notification of reasons for refusal |
Effective date: 20071225 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080221 |
|
A02 | Decision of refusal |
Effective date: 20080318 Free format text: JAPANESE INTERMEDIATE CODE: A02 |
|
A711 | Notification of change in applicant |
Effective date: 20090107 Free format text: JAPANESE INTERMEDIATE CODE: A712 |