TWI730147B - 用於形成用以圖案化基板的結構的方法以及圖案化基板的方法 - Google Patents

用於形成用以圖案化基板的結構的方法以及圖案化基板的方法 Download PDF

Info

Publication number
TWI730147B
TWI730147B TW106125132A TW106125132A TWI730147B TW I730147 B TWI730147 B TW I730147B TW 106125132 A TW106125132 A TW 106125132A TW 106125132 A TW106125132 A TW 106125132A TW I730147 B TWI730147 B TW I730147B
Authority
TW
Taiwan
Prior art keywords
substrate
mask
etching
feature
initial
Prior art date
Application number
TW106125132A
Other languages
English (en)
Other versions
TW201818452A (zh
Inventor
約翰 哈塔拉
Original Assignee
美商瓦里安半導體設備公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商瓦里安半導體設備公司 filed Critical 美商瓦里安半導體設備公司
Publication of TW201818452A publication Critical patent/TW201818452A/zh
Application granted granted Critical
Publication of TWI730147B publication Critical patent/TWI730147B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H01L21/31155—Doping the insulating layers by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31058—After-treatment of organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Abstract

一種用於形成用以圖案化基板的結構的方法可包含：在 安置於基板上的遮罩中提供初始遮罩特徵，初始遮罩特徵包括第一材料，基板限定基板平面；將離子作為離子束相對於基板平面的垂線以非零入射角θ引導到初始遮罩特徵，其中形成複合遮罩特徵，複合遮罩特徵包括安置在初始遮罩特徵上的帽材料，帽材料包括離子；以及執行基板蝕刻，其中在基板中形成蝕刻特徵，其中初始遮罩特徵的至少一部分在基板蝕刻之後仍保留，其中基板蝕刻以第一蝕刻速率蝕刻第一材料且以第二蝕刻速率蝕刻帽材料，第一蝕刻速率大於第二蝕刻速率。

Description

用於形成用以圖案化基板的結構的方法以及圖 案化基板的方法 [相關申請]
本申請要求2016年8月9日提交的第62/372,388號美國臨時專利申請的優先權，且所述臨時專利申請以全文引用的方式併入本文中。
本發明的實施例涉及基板圖案化技術，且更確切地說，涉及用於圖案化基板的改進的遮罩系統。
現今，隨著電子裝置和其它裝置越來越按比例縮小為更小的尺寸，用於圖案化基板的技術變得愈發具有挑戰性。對於例如平面電晶體裝置等平面裝置以及例如三維記憶體裝置等三維裝置，可在製程中使用深溝槽或其它深結構。為了在基板中形成深溝槽或深通孔或類似結構，可在基板的待保護部分中使用圖案化遮罩材料，同時在不存在遮罩材料之處進行基板的蝕刻。隨後當 基板被蝕刻到目標深度時可去除遮罩材料。
例如垂直NAND(vertical NAND,VNAND)記憶體裝置(“NAND”是指與非邏輯門)和動態隨機存取記憶體(dynamic random access memory,DRAM)裝置等裝置可採用蝕刻深度例如超過一微米的溝槽或通孔。由於基板的蝕刻還可能伴隨遮罩材料的蝕刻，因此為了保存遮罩的至少一部分以實現完整的蝕刻工藝，在一些情況下遮罩厚度可類似於蝕刻深度。這種情形對於至少部分地基於碳的常見遮罩材料尤其如此。例如，可採用與基板具有類似蝕刻速率的所謂硬遮罩材料以蝕刻深度約一微米的溝槽。另外，硬遮罩圖案特徵可具有高縱橫比，意味著至少沿著一個寬度方向遮罩特徵的高度可大於遮罩特徵的寬度。在一些情況下，遮罩特徵的縱橫比(高度/寬度)可接近10：1或可更大。使用此類相對厚的遮罩的蝕刻工藝的結果可包含：遮罩特徵在蝕刻期間刻面和堵塞、基板中的下伏蝕刻特徵彎曲、或基板中的蝕刻特徵錐化。基板中的最終圖案化的溝槽、通孔或其它結構可能偏離目標形狀，例如，垂直溝槽。
使用具有相對較低的蝕刻速率的材料形成圖案化硬遮罩原則上可減小用於蝕刻工藝的硬遮罩的總厚度。缺點在於，形成硬遮罩的圖案化技術對使用例如Al2O3等有效硬遮罩材料來說是不切實際的，所述有效硬遮罩材料對於用來蝕刻例如矽等蝕刻來說具有極低蝕刻速率。
關於這些和其它考慮因素，提供本發明的實施例。
在一個實施例中，一種用於形成用以圖案化基板的結構的方法包含：在安置於基板上的遮罩中提供初始遮罩特徵，所述初始遮罩特徵包括第一材料，所述基板限定基板平面；將離子作為離子束相對於基板平面的垂線以非零入射角θ引導到初始遮罩特徵，其中形成複合遮罩特徵，所述複合遮罩特徵包括安置在初始遮罩特徵上的帽材料，所述帽材料包括離子；以及執行基板蝕刻，其中在基板中形成蝕刻特徵，其中初始遮罩特徵的至少一部分在所述基板蝕刻之後仍保留，其中所述基板蝕刻以第一蝕刻速率蝕刻第一材料且以第二蝕刻速率蝕刻帽材料，所述第一蝕刻速率大於所述第二蝕刻速率。
在另一實施例中，一種圖案化基板的方法可包含：在基板上形成犧牲遮罩，所述犧牲遮罩包括多個初始遮罩特徵，其中所述多個初始遮罩特徵中的一個初始遮罩特徵包括第一材料，其中所述基板限定基板平面；將離子作為離子束相對於所述基板平面的垂線以非零入射角(θ)引導到所述犧牲遮罩，其中形成複合犧牲遮罩，所述複合犧牲遮罩包括多個遮罩特徵，其中所述多個初始遮罩特徵中的一個遮罩特徵包括含有第一材料的下部部分以及安置在所述下部部分上的帽材料，所述帽材料包括所述離子；以及執行基板蝕刻，其中在所述基板中形成多個蝕刻特徵，其中所述犧牲遮罩的至少一部分在所述基板蝕刻之後仍保留，其中所述 基板蝕刻以第一蝕刻速率蝕刻第一材料且以第二蝕刻速率蝕刻帽材料，所述第一蝕刻速率大於所述第二蝕刻速率。
在另一實施例中，一種形成遮罩的方法可包含：形成包括第一材料的覆蓋層，所述覆蓋層沿基板平面佈置；圖案化所述覆蓋層以形成多個初始遮罩特徵，其中所述多個初始遮罩特徵包括所述第一材料；以及將離子作為離子束相對於所述基板平面的垂線以非零入射角(θ)引導到所述多個初始遮罩特徵，其中在引導所述離子束之後，所述多個初始遮罩特徵包括含有第一材料的下部部分以及安置在所述下部部分上的帽材料，所述帽材料包括所述離子。
100:裝置結構
102:基板
103:遮罩
104:初始遮罩特徵
105:溝槽
106:離子
107:反應性物質
108:帽層
109:空間
110:離子
111:基板表面
112:複合遮罩特徵
114:離子
120:垂線
154:初始遮罩特徵
156:帽層
200:裝置結構
202:遮罩
204:基板
206:遮罩特徵
500、600:工藝流程
52、504、506、508、602、604、606、608:框
D1:深度
D2:深度
Df:目標深度
H1:高度
H2:高度
P:基板平面
S:間距
tf:最終厚度
Θ:角
圖1A到1E描繪根據本公開的各種實施例的裝置結構的處理的一個實例。
圖2A到2B描繪根據本公開的實施例的可用于形成圖案化裝置結構的示範性前體結構。
圖3描繪根據本公開的實施例的用於形成遮罩特徵的實驗結果。
圖4A到4D描繪根據本公開的實施例的裝置結構的處理的另一實例。
圖5繪示根據本公開的其它實施例的示範性工藝流程。
圖6繪示根據本公開的其它實施例的示範性工藝流程。
圖式未必按比例繪製。圖式僅為表示，並不意圖描繪本公開的具體參數。圖式希望描繪本公開的示範性實施例，且因此不應被視為在範圍上受到限制。在圖式中，相同編號表示相同元件。
此外，出於圖示清楚的目的，可省略或不按比例繪示一些圖式中的某些元件。出於圖示清楚的目的，橫截面圖可呈“圖塊”或“近視的”橫截面圖的形式，省略在“真實”截面視圖中另外可見的某些背景線條。此外，為了清晰起見，可在某些圖式中省略一些參考標號。
現將在下文參考附圖更充分地描述本發明的實施例，附圖中繪示了一些實施例。本公開的主題可以許多不同形式體現且並不解釋為限於本文中所闡述的實施例。提供這些實施例是為了使得本公開將是透徹並且完整的，且這些實施例將把主題的範圍完整地傳達給所屬領域的技術人員。在圖式中，相同元件標號始終指代相同元件。
本發明的實施例提供圖案化基板的新穎技術，且具體地說提供修飾安置在基板表面上的遮罩特徵的新穎技術。如本文中所使用，術語“基板”可指代實體，例如半導體晶片、絕緣晶片、陶瓷以及安置在其上的任何層或結構。因而，可認為表面特徵、 層、一系列層或其它實體安置在基板上，其中基板可表示例如矽晶片、氧化層等結構的組合。
各種實施例提供複合遮罩特徵或包含多個複合遮罩特徵的複合遮罩。在各種實施例中，複合遮罩可充當複合犧牲遮罩，其中所述複合犧牲遮罩充當圖案化基板中的其它材料或層的複合圖案化遮罩，且其中所述複合犧牲遮罩的至少一部分將在隨後工藝期間被去除。其它實施例提供用於形成複合遮罩或複合遮罩特徵的技術，以及用於使用複合遮罩或複合遮罩特徵來圖案化基板的技術。本發明的實施例的複合遮罩可用作複合圖案化遮罩，意味著所述複合遮罩用來圖案化底層的基板。
在多個特定實施例中，提供多種用於形成用以圖案化基板的結構的方法。在一個實施例中，一種用於形成用以圖案化基板的結構的方法可包含在安置於基板上的遮罩中提供初始遮罩特徵或多個此類特徵，其中所述初始遮罩特徵由第一材料形成。初始遮罩特徵可由例如含碳“硬遮罩”材料、光刻膠材料或其它材料等已知遮罩材料形成。所述方法可進一步包含將包含金屬物質的離子束相對於基板平面的垂線以非零入射角θ引導到初始遮罩特徵。以此方式，可形成複合遮罩特徵，其中所述複合遮罩特徵包含安置在初始遮罩特徵上的帽材料。具體地說，帽材料可包含所述金屬物質。因而，複合遮罩特徵可用作犧牲遮罩，其中在後續工藝中可消耗所述遮罩的一部分以圖案化基板。例如，在特定實施例中，一種用於形成用以圖案化基板的結構的方法可進一步包 含執行基板蝕刻的操作，其中在基板中形成蝕刻特徵，其中初始遮罩特徵的至少一部分在基板蝕刻之後仍保留。
如下詳述，與例如僅透過一層材料形成的遮罩等常規遮罩相比，複合遮罩特徵可提供若干優點。此外，本發明的實施例提供已知方法尚未實現的用於形成此類複合遮罩特徵的技術。
圖1A到1E描繪根據本公開的各種實施例的裝置結構的處理的一個實例。現在轉向圖1A，繪示裝置結構100，其包含基板102和遮罩103，其中遮罩103可包含至少一個初始遮罩特徵，繪示為初始遮罩特徵104。在各種實施例中，基板102可包含至少一種材料，可包含多個層，且可在一個層內包含多個特徵或結構。在一個實例中，基板102可以是單晶矽材料，而在其它實施例中，基板102可包含氧化矽外層，可以是多層結構，例如氮化矽與氧化矽的交替層、矽與氧化矽的交替層或其它層的組合。
初始遮罩特徵104可由例如碳等已知材料形成，且可包含如在已知硬遮罩材料中的其它元素。關於這點，實施例不受限制。初始遮罩特徵104的材料可用於蝕刻基板102。例如，初始遮罩特徵104的遮罩材料可用於蝕刻例如矽、氮化矽、氧化矽或這些材料的組合等的層的蝕刻工藝。出於圖案化基板102中的特徵的目的，初始遮罩特徵104沿所繪示的笛卡爾坐標系的X軸、Y軸和Z軸可具有適當尺寸。在一些實例中，初始遮罩特徵104在X-Y平面中的尺寸可大約為幾納米、幾十納米或幾百納米，且在Z軸中的尺寸可高達數微米。關於這點，實施例不受限制。初始遮 罩特徵104可根據包含光刻膠和蝕刻的任何組合的已知圖案化工藝而形成。關於這點，實施例不受限制。
在一些實施例中，初始遮罩特徵104可適合於例如矽、二氧化矽、氮化矽或相關材料等基板材料的反應性離子蝕刻(reactive ion etching,RIE)。在反應性離子蝕刻工藝中，初始遮罩特徵104可用於產生各向異性蝕刻，其中基板的蝕刻可沿所繪示的笛卡爾坐標系的Z軸發生，優先於沿X軸或Y軸蝕刻。因而，可在基板102內蝕刻具有由X-Y平面內的初始遮罩特徵104的形狀、大小和間距所確定的形狀和大小的結構。
初始遮罩特徵104的材料的一個標誌是在蝕刻基板102時初始遮罩特徵104的蝕刻速率。在例如基於碳的硬遮罩材料等已知材料中，硬遮罩在RIE蝕刻期間的蝕刻速率可相當於基板102的蝕刻速率，例如在基板102的蝕刻速率的2倍或3倍以內。因此，為了在整個蝕刻工藝期間保存初始遮罩特徵104的至少一部分(沿Z軸)，初始遮罩特徵104的初始厚度可被佈置成達到將蝕刻到基板102中的目標深度。雖然初始遮罩特徵特徵104的厚度對於將淺特徵蝕刻到基板102中或對於低縱橫比特徵來說可以是可接受的，但是出於初始遮罩特徵104的穩定性以及有待使用初始遮罩特徵104執行的蝕刻工藝的魯棒性，初始遮罩特徵104的厚度可局限於某一值，例如一微米。雖然此厚度可足夠用於在基板102中蝕刻淺特徵，但是對於到基板102中的蝕刻深度可能超過例如一微米的特徵，初始遮罩特徵104本身不足以在基板102 內產生至少具有給定工藝所需的保真度的所希望的結構。
根據圖1A到1E的實施例，形成複合遮罩以解決上述問題。如圖1B中所繪示，其中發生操作，其中將離子106(所述離子可包含金屬物質)相對於基板平面P的法線120以非零入射角(繪示為角θ)引導到初始遮罩特徵104。作為一實例，基板平面P可平行於X-Y平面擱置，且初始遮罩特徵104可具有平行於Z方向佈置的由高度H1限定的側壁。另外，在具有多個初始遮罩特徵104的實施例中，遮罩103可由相鄰特徵之間的間距S限定。
在各種實施例中，離子106可包含金屬，例如鋁(aluminum,Al)、鉭(tantalum,Ta)、鎢(tungsten,W)或鈦(titanium,Ti)。關於這點，實施例不受限制。由於以角θ引導離子106，因此離子106中的離子可被初始遮罩特徵104的某些部分截斷。具體地說，由離子106組成的一定通量的金屬物質可撞擊初始遮罩特徵104的頂部，且可凝結在初始遮罩特徵104上。在如此操作時，離子106可產生如所繪示的帽層108，其中所述帽層108安置在初始遮罩特徵104上。帽層108具體地說可包含來自離子106的材料，例如Al、Ta、W或Ti等，僅舉數例。在一些實施例中，帽層108可以是金屬層，例如Ta層、W層、Ti層或Al層。
在其它實施例中，帽層108可由氮化物或氧化物組成，例如氧化鋁、氧化鉭、氮化鉭、氮化鎢或氮化鈦、或者其它金屬氧化物或金屬氮化物。關於這點，實施例不受限制。例如，雖然將離子106引導到基板102，但是可將例如氧氣等一定通量的反應 性物質107提供到基板102。可通過在暴露於離子106期間將反應性氣體流提供到容納基板102的處理室(未繪示)中而提供例如氧氣等一定通量的反應性物質107。在特定實施例中，可由位於基板102附近的局部等離子體氧源提供反應性氧氣。
在一些實施例中，可僅從容納基板102的處理室的周圍環境中存在的背景物質提供反應性物質107。例如，在1 x 10-6托壓力下，所存在的來自背景“雜質”的約一個單層的氧氣物質在離子106提供期間可每隔一秒撞擊基板102。此撞擊速率可足以在帽層108中形成化學計量複合氧化物，例如離子106的通量範圍內的Al2O3或Ta2O5。
根據各種實施例，離子106可提供為光束線離子植入機中的離子束，其中所述離子束產生為帶狀光束或掃描點波束，或者點波束。或者，離子106可提供為緊湊離子束系統中的離子束，例如具有臨近存放基板102的基板室所安置的等離子室的系統。關於這點，實施例不受限制。可持續充分時間提供離子106以形成具有目標厚度的帽層108。在一些實施例中，帽層108的厚度可為5nm至50nm。關於這點，實施例不受限制。另外，在一些實施例中，初始遮罩特徵104的高度可大約為若干納米至幾十納米至幾百納米至幾微米。如圖1A到1E中所繪示，在基板102上安置多個遮罩特徵，包含初始遮罩特徵104和至少一個其它遮罩特徵(也被繪示為初始遮罩特徵104)。
初始遮罩特徵104沿X方向的寬度可大約為幾納米至幾 十納米，而相鄰特徵之間(也就是說，初始遮罩特徵104與其相鄰遮罩特徵之間)的間距可具有類似尺寸。關於這點，實施例不受限制。
在各種實施例中，角θ的範圍可在10度至70度範圍內，但是關於這點，實施例不受限制。取決於相鄰特徵(初始遮罩特徵104)之間的空間109的縱橫比(H1/S)，以此角度範圍內的一定角度提供離子106可確保帽層108形成在初始遮罩特徵104的頂部區域中，而不會將來自離子106的材料沉積在基板表面111上的空間109的底部。為了確保在基板表面111上不會發生不想要的沉積，可設定角θ的值，其中所述角的正切小於上文所定義的縱橫比，換句話說，tan(θ)<H/S。
雖然在一些實施例中，可僅在離子束的一次操作中生成帽層，但是在其它實施例中，可在多次操作中生成例如帽層108等帽層。現在轉向圖1C，繪示後續操作，其中將離子110引導到基板102。在此實例中，離子110可相對於基板平面P的垂線120以非零入射角(繪示為角-θ)形成。角-θ可具有與角θ相同的大小。可例如通過使基板102圍繞垂線120旋轉180度、同時離子束保持靜止而實現提供具有相同大小的兩個不同角。在一些實施例中，離子110可具有與離子106相同的成分。另外，離子110可設置在與在將離子106引導到基板102時使用的周圍環境類似的周圍環境中。
在各種實施例中，例如離子106和離子110等傾斜離子 可包含離子能量為100eV至2000eV的離子。此能量範圍可確保離子106和離子110沉積在初始遮罩特徵104的表面處或附近且不會對初始遮罩特徵104造成過度損害。例如，在特定實施例中，離子106和離子110的離子能量小於1000eV，例如，100eV至500eV。在此離子能量下，可避免或實質上避免離子植入到初始遮罩特徵104中，且可避免或實質上減少對初始遮罩特徵104造成其它損害。避免對初始遮罩特徵104造成損害因此可保存相鄰遮罩特徵(參見圖1C的複合遮罩特徵112)之間的適當形狀和目標間距，以便能夠使用複合遮罩特徵112作為蝕刻遮罩保真地變換待蝕刻到基板102中的特徵(參見圖1E中的溝槽105)的設計形狀和大小。
在各種實施例中，在引導離子束期間可沿第二方向(例如，沿X軸)掃描基板102，其中所述第二方向垂直於法線。此掃描在離子106提供為橫截面沿Y軸伸長的帶狀光束的實施例中可為有益的。以此方式，離子106可沿Y軸跨整個基板102延伸，且可通過沿X軸掃描基板102至足夠程度，使基板102可完全暴露於離子106。
在圖1C的操作完成之後，在初始遮罩特徵104上存在最終帽層(也被繪示為帽層108)。帽層108可具有如先前提及的目標厚度。帽層108和初始遮罩特徵104可一起形成複合遮罩特徵112。帽層108的目標厚度可設計用於多種目的。值得注意的是，在RIE處理期間，與初始遮罩特徵104的材料相比，帽層108可 提供大得多的抗蝕刻性。例如，在一些實施例中，在有待執行的後續蝕刻工藝中，與初始遮罩特徵104的材料相比，帽層108的材料可具有小50倍的蝕刻速率。具體地說，在某些反應性離子蝕刻條件下，氧化鉭或氧化鋁可展現出比基於碳的硬遮罩的蝕刻速率小50倍的蝕刻速率。因此，就抗蝕刻性而言，僅為帽層108提供10nm厚度可提供等效于初始遮罩特徵104的500nm材料。為帽層108提供此材料量可因此使初始遮罩特徵104的厚度減小在基板102中完成相同蝕刻工藝所需的500nm。
因此，帽層108可起到與僅採用初始遮罩特徵104的材料的已知遮罩相比減小複合遮罩特徵112的高度的作用。另外，提供帽層108可允許基板針對相同厚度的初始遮罩特徵104蝕刻到深得多的深度，例如額外500nm，代價僅僅是使帽層108的厚度增加了10nm。
現在轉向圖1D，其繪示後續操作，其中執行基板蝕刻以在複合遮罩特徵112存在的情況下蝕刻基板102。在蝕刻期間，將離子114引導到裝置結構100。離子114可表示任何已知反應性蝕刻劑，例如反應性離子蝕刻工藝，包含用以蝕刻矽、氮化矽或氧化矽的已知蝕刻成分。例如，在圖1D的操作期間，可採用包含CFx氣體的氣體組合物在存放基板102的等離子室中產生反應性離子蝕刻環境。關於這點，實施例不受限制。如所提到，圖1D中所描繪的蝕刻工藝可具有高度各向異性，以便沿Z軸在垂直方向上蝕刻基板102而不是沿X軸或Y軸蝕刻。隨著蝕刻繼續進行， 基板102可侵蝕到空間109以下。
在圖1D處所描繪的實例中，帽層108還可侵蝕到幾乎整個帽層108已被移除的程度。此時，基板102已蝕刻到深度D1。例如，基板102可蝕刻到500nm深度，而初始10nm厚的帽層108被蝕刻掉。
轉向圖1E，繪示圖1D的操作持續又一段時間之後的後續實例。在此情況下，離子114已進一步蝕刻到基板102中，達到由Df表示的目標深度。例如，基板102內的目標深度可以是75nm。這種進一步蝕刻可使得大量初始遮罩特徵104侵蝕例如25nm，從而形成初始遮罩特徵104的最終厚度，由tf表示。如果初始遮罩特徵104蝕刻之前的厚度是50nm，那麼最終厚度可以是25nm。此最終厚度可以是平均厚度，且可由於在沉積和蝕刻工藝中的整個晶片的變化而例如在由遮罩103圖案化的晶片的不同區域中變化。因此，在蝕刻初始遮罩特徵104之前為其提供足夠厚度可有益於確保遮罩103的材料保留在覆蓋宏觀基板(例如尺寸大約數百毫米的基板)的遮罩的所有部分中。
總而言之，圖1A到1E的操作說明提供帽層108促使能夠將深特徵蝕刻到基板中的實例。有利的是，使用傾斜離子束在由已知遮罩材料組成的遮罩特徵的頂部正上方形成帽層能使基板中的蝕刻特徵深度增大，同時不會大幅增加遮罩高度。或者，對於有待蝕刻到基板中的目標深度，可通過添加帽材料而大幅減小在蝕刻之前提供的由已知遮罩材料組成的初始遮罩層的厚度。由 於在相對於基板的法線以非零角度沉積離子的操作中提供帽材料，因此防止在後續蝕刻操作中在有待蝕刻的基板的暴露部分上沉積任何帽材料。這種防止不想要的沉積允許在蝕刻物質不會遇到需要蝕刻的基板區域中的帽層的相同抗蝕刻材料的情況下進行後續蝕刻操作。在特定實施例中，例如，反應性蝕刻劑以第一蝕刻速率蝕刻初始遮罩材料且以第二蝕刻速率蝕刻帽材料，其中所述第一蝕刻速率比所述第二蝕刻速率大至少五倍。因此，就對反應性蝕刻劑的抗蝕刻性而言，提供帽材料的即使相對較小的厚度可具有與初始遮罩材料的大得多的厚度相同的效果。
值得注意的是，用於依賴於等離子體技術更改遮罩材料以改變遮罩特性的已知技術可能無法如在本發明的實施例中一樣在遮罩的上部區域的正上方選擇性地產生帽層。
圖2A到2B描繪根據本發明的實施例的可用于形成圖案化裝置結構的示範性前體結構。在此實例中，圖2A描繪裝置結構200，其中所述裝置結構200包含安置在基板204上的遮罩202。所述遮罩是厚度約1微米的基於碳的遮罩。基板204是有待使用遮罩202蝕刻的多層材料。圖2B繪示遮罩202的特寫，說明遮罩特徵206的細節。
圖3描繪根據本公開的實施例的用於形成遮罩特徵的實驗結果。在圖3中所繪示的圖表中，繪示在類似於圖2A的遮罩202的遮罩上進行傾斜離子沉積以及在覆蓋基板上進行沉積的結果。使用光束線離子植入機執行傾斜離子沉積以在如上文所定義 的角θ的不同值下將劑量為3E16/cm2的500eV鋁離子引導到基板。如所繪示，在10度下形成10nm厚氧化鋁帽層。帽層的厚度隨入射角增大至40度且增大至60度而減小，如所繪示，其中與覆蓋表面上的沉積相比圖案化遮罩特徵(結構)減小得更多。
雖然使用3E16/cm2劑量的氧氣以在例如碳遮罩等遮罩特徵上形成帽層可能夠在很大程度上減小碳遮罩的遮罩厚度(例如對於10nm帽層減小高達500nm)，但是可能要考慮產生這種特徵所需的持續時間。或者，更薄帽層的製造可提供更快的工藝，但仍會提供遮罩厚度的顯著減小。
圖4A到4D描繪根據本公開的實施例的裝置結構的處理的另一實例。在此實施例中，所描繪的處理操作可類似于上文參考圖1A到1E所描述的那些。在此實例中，如圖4A中所繪示，初始遮罩特徵154的高度繪示為H2，其中此高度可大於H1。初始遮罩特徵154可由與初始遮罩特徵104相同的材料組成。例如，當H1可為50nm時，H2可為75nm。在圖4B中所繪示的實例處，已形成帽層156。帽層156可根據圖1B和圖1C中所繪示的操作而形成，同時具有一定變化，其中帽層156的總厚度相對於帽層108減小。隨後，如圖4C中所繪示，可使用離子114執行基板102的蝕刻。在此實例中，已移除整個帽層156，其中基板已蝕刻到深度D2。與D1的實例中的50nm相比，深度D2可以是例如25nm。隨後，如圖4D中所繪示，基板102被蝕刻到目標深度Df，所述深度如在上文參考圖1E所描述的實例中可以是75nm。類似地， 在圖4C和圖4D中的實例之間去除基板102的額外50nm的蝕刻工藝之後，初始遮罩特徵154的最終厚度tf可以是25nm。
圖4A到4D的實施例的優點是，給定相同材料的情況下，與產生帽層108的時間相比產生帽層156所需的時間更少。折衷的是使用更大厚度的初始遮罩特徵154來確保在整個蝕刻過程中保持足夠的遮罩材料。遵循此實例，在不採用帽層的極端情況下，為了產生75nm目標蝕刻深度，由與圖1A或圖4A中相同的材料組成的初始遮罩特徵的厚度可以是100nm，以便確保在蝕刻期間保留足夠的材料。在一些情況下，提供相對厚的帽層可有益於在基板中實現否則通過使用僅由例如碳等初始遮罩層的材料組成的遮罩無法實現的蝕刻厚度。因此，用於形成帽材料的額外持續時間對於實現優良裝置結構可能是合理的。
因此，可根據以下考量調整沉積在初始遮罩特徵上的帽層的量，所述考量包含對以下各項的限制：遮罩的厚度、有待在基板中蝕刻的目標深度、以及用於形成初始帽層的處理時間和費用。
在各種其它實施例中，在執行帽層的傾斜沉積之前，可使離子對準包含如上文所描述的初始遮罩特徵的遮罩，以便處理這些特徵而產生複合遮罩的目標最終輪廓。此處理可包括：在沉積帽層之前使用整形離子束通過蝕刻而對初始遮罩特徵的頂部部分進行整形，以形成倒角形狀、凹角形狀或其它形狀。
圖5繪示根據本公開的其它實施例的示範性工藝流程 500。在框502處，提供基板，其中所述基板限定基板平面。在框504處，在安置於基板上的遮罩中提供初始遮罩特徵。所述初始遮罩特徵可由已知光刻膠工藝限定。在框506處，將包含金屬物質的離子束相對於基板平面的法線以非零入射角引導到初始遮罩特徵。可持續引導離子束足夠的時間以產生複合遮罩，所述複合遮罩包含在初始遮罩特徵的頂部部分上具有目標厚度的帽層。在一些實施例中，可對具有由特徵高度H限定且由特徵間距S限定的多個遮罩特徵的遮罩提供非零入射角(θ)，其中tan(θ)<H/S。
在框508處，執行基板蝕刻，其中在基板中形成蝕刻特徵，其中初始遮罩特徵的至少一部分在基板蝕刻之後仍保留。在一些實例中，可使用已知RIE工藝執行基板蝕刻。基板蝕刻可去除帽層的一部分、可完全去除帽層、或可去除初始遮罩特徵的一部分。
圖6繪示根據本公開的其它實施例的示範性工藝流程600。在框602處，提供基板，其中所述基板限定基板平面。在框604處，形成覆蓋層，其中所述覆蓋物形成於基板上且沿著基板平面佈置。在框606處，圖案化覆蓋層以形成遮罩，其中所述遮罩包含多個初始遮罩特徵。遮罩可由例如含碳“硬遮罩”材料、光刻膠材料或其它材料等第一材料形成。在框608處，將包括金屬物質的離子束相對於垂線以非零入射角引導到多個初始遮罩特徵。在一些實施例中，金屬物質可以是鋁、鉭、鎢或鈦。關於這點，實施例不受限制。金屬物質可提供充分劑量以在第一材料上形成 帽層，其中所述帽層包含所述金屬物質。
本發明的實施例還提供以下優點：減小用於蝕刻到基板中的給定深度的總遮罩厚度。本發明的實施例的另一優點是與通過已知遮罩特徵所提供的相比能夠將更深特徵蝕刻到基板中。
本公開在範圍上應不受到本文中所描述的具體實施例限制。實際上，根據以上描述和附圖，所屬領域的一般技術人員將顯而易見除本文中所描述的那些實施例和修改以外本公開的其它各種實施例和對本公開的修改。因此，這些其它實施例和修改傾向於屬於本公開的範圍。此外，儘管已出於特定目的在特定環境下在特定實施例的上下文中描述了本公開，但所屬領域的一般技術人員將認識到其有用性不限於此，並且出於任何數目個目的，本公開可有利地在任何數目個環境中予以實施。因此，所附權利要求書應鑒於如本文中所描述的本公開內容的完全廣度和精神來解釋。
502、504、506、508:框

Claims (15)

  1. 一種用於形成用以圖案化基板的結構的方法，其包括：在安置於基板上的遮罩中提供初始遮罩特徵，所述初始遮罩特徵包括第一材料，所述基板限定基板平面；將離子作為離子束相對於所述基板平面的垂線以非零入射角θ引導到所述初始遮罩特徵，其中形成複合遮罩特徵，所述複合遮罩特徵包括安置在所述初始折罩特徵上的帽材料，所述帽材料包括所述離子；以及執行基板蝕刻，其中在所述基板中形成蝕刻特徵，其中所述初始遮罩特徵的至少一部分在所述遮罩蝕刻之後仍保留，其中在所述基板蝕刻完成之前，所述帽材料完全被移除，其中所述基板以第一蝕刻速率蝕刻所述第一材料且以第二蝕刻速率蝕刻所述帽材料，所述第一蝕刻速率大於所述第二蝕刻速率。
  2. 如申請專利範圍第1項所述用於形成用以圖案化基板的結構的方法，其中所述帽材料包括鋁、鉭、鎢、鈦、氧化鋁、氧化鉭、氮化鋁、氮化鉭、氮化鎢或氮化鈦。
  3. 如申請專利範圍第1項所述用於形成用以圖案化基板的結構的方法，其進一步包括：在所述引導所述離子束期間將一定通量的反應性物質提供到所述基板。
  4. 如申請專利範圍第1項所述用於形成用以圖案化基板的結構的方法，其中所述執行所述基板蝕刻包括將反應性蝕刻劑引 導到所述基板，所述第一蝕刻速率是所述第二蝕刻速率的至少五倍。
  5. 如申請專利範圍第1項所述用於形成用以圖案化基板的結構的方法，其中所述引導所述離子束包括將第一通量的金屬物質提供到所述基板，所述方法進一步包括在所述引導所述離子束期間將第二通量的反應性物質提供到所述基板，其中所述帽材料包括由所述金屬物質形成的氧化物或由所述金屬物質形成的氮化物。
  6. 如申請專利範圍第1項所述用於形成用以圖案化基板的結構的方法，其中所述引導所述離子束包括：當所述基板處於第一位置中時將所述離子束以包括第一劑量的所述金屬物質的第一暴露引導到所述基板；使所述基板圍繞所述垂線從所述第一位置旋轉到第二位置；以及當所述基板處於所述第二位置中時將所述離子束以包括第二劑量的所述金屬物質的第二暴露引導到所述基板。
  7. 如申請專利範圍第1項所述用於形成用以圖案化基板的結構的方法，其進一步包括在所述引導所述離子束之前，將整形離子束引導到所述初始遮罩特徵，其中所述初始遮罩特徵的頂部區域在所述帽材料形成之前發生變化。
  8. 如申請專利範圍第1項所述用於形成用以圖案化基板的結構的方法，其中所述離子束包括離子能量為100eV至2000eV的離子。
  9. 如申請專利範圍第1項所述用於形成用以圖案化基板的結構的方法，其中所述帽材料包括厚度為5nm至50nm的帽層。
  10. 如申請專利範圍第1項所述用於形成用以圖案化基板的結構的方法，其中所述遮罩包括多個遮罩特徵，所述多個遮罩特徵包含所述初始遮罩特徵和至少一個附加遮罩特徵，其中所述多個遮罩特徵包括特徵高度H且限定特徵間距S，其中tan(θ)<H/S。
  11. 一種圖案化基板的方法，其包括：在基板上形成犧牲遮罩，所述犧牲遮罩包括多個初始遮罩特徵，其中所述多個初始遮罩特徵中的一個初始遮罩特徵包括第一材料，其中所述基板限定基板平面；將離子作為離子束相對於所述基板平面的垂線以非零入射角(θ)引導到所述犧牲遮罩，其中形成複合犧牲遮罩，所述複合犧牲遮罩包括多個遮罩特徵，其中所述多個初始遮罩特徵中的一個遮罩特徵包括含有所述第一材料的下部部分以及安置在所述下部部分上的帽材料，所述帽材料包括所述離子；以及執行基板蝕刻，其中在所述基板中形成多個蝕刻特徵，其中所述犧牲遮罩的至少一部分在所述基板蝕刻之後仍保留，其中在所述基板蝕刻完成之前，所述帽材料完全被移除， 其中所述基板蝕刻以第一蝕刻速率蝕刻所述第一材料且以第二蝕刻速率蝕刻所述帽材料，所述第一蝕刻速率大於所述第二蝕刻速率。
  12. 如申請專利範圍第11項所述圖案化基板的方法，其中所述多個遮罩特徵包括特徵高度H且限定特徵間距S，其中tan(θ)<H/S。
  13. 如申請專利範圍第11項所述圖案化基板的方法，進一步地，其中所述引導所述離子束包括將第一通量的金屬物質提供到所述基板，所述方法進一步包括在所述引導所述離子束期間將第二通量的反應性物質提供到所述基板，其中所述帽材料包括金屬氧化物或金屬氮化物，所述金屬氧化物和金屬氮化物由所述金屬物質形成。
  14. 一種圖案化基板的方法，其包括：形成包括第一材料的覆蓋層，所述覆蓋層沿基板平面佈置；圖案化所述覆蓋層以形成多個初始遮罩特徵，其中所述多個初始遮罩特徵包括所述第一材料；以及將離子作為離子束相對於所述基板平面的垂線以非零入射角(θ)引導到所述多個初始遮罩特徵，其中在所述引導所述離子束之後，所述多個初始遮罩特徵包括：包括所述第一材料的下部部分；安置在所述下部部分上的帽材料，所述帽材料包括所述離子；以及 執行基板蝕刻，其中在所述基板中形成蝕刻特徵，其中所述初始遮罩特徵的至少一部分在所述遮罩蝕刻之後仍保留，其中在所述基板蝕刻完成之前，所述帽材料完全被移除，其中所述基板以第一蝕刻速率蝕刻所述第一材料且以第二蝕刻速率蝕刻所述帽材料，所述第一蝕刻速率大於所述第二蝕刻速率。
  15. 如申請專利範圍第14項所述形成遮罩的方法，其中所述多個遮罩特徵包括特徵高度H且限定特徵間距S，其中tan(θ)<H/S。
TW106125132A 2016-08-09 2017-07-26 用於形成用以圖案化基板的結構的方法以及圖案化基板的方法 TWI730147B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662372388P 2016-08-09 2016-08-09
US62/372,388 2016-08-09
US15/296,782 2016-10-18
US15/296,782 US10109498B2 (en) 2016-08-09 2016-10-18 Composite patterning mask using angled ion beam deposition

Publications (2)

Publication Number Publication Date
TW201818452A TW201818452A (zh) 2018-05-16
TWI730147B true TWI730147B (zh) 2021-06-11

Family

ID=61159208

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106125132A TWI730147B (zh) 2016-08-09 2017-07-26 用於形成用以圖案化基板的結構的方法以及圖案化基板的方法

Country Status (6)

Country Link
US (1) US10109498B2 (zh)
JP (1) JP2019526927A (zh)
KR (1) KR102408866B1 (zh)
CN (1) CN109478502B (zh)
TW (1) TWI730147B (zh)
WO (1) WO2018031219A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10566194B2 (en) * 2018-05-07 2020-02-18 Lam Research Corporation Selective deposition of etch-stop layer for enhanced patterning
US11119405B2 (en) * 2018-10-12 2021-09-14 Applied Materials, Inc. Techniques for forming angled structures
US11651965B2 (en) 2019-08-12 2023-05-16 Tokyo Electron Limited Method and system for capping of cores for self-aligned multiple patterning
KR20210039825A (ko) 2019-10-02 2021-04-12 삼성전자주식회사 기판 증착장치 및 이를 구비하는 기판 증착 시스템
CN111463106B (zh) * 2020-04-02 2023-06-02 超晶科技（北京）有限公司 一种基于光刻工艺实现阵列图案的方法
US11640987B2 (en) * 2021-02-04 2023-05-02 Applied Materials, Inc. Implant to form vertical FETs with self-aligned drain spacer and junction

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100025363A (ko) * 2008-08-27 2010-03-09 재단법인서울대학교산학협력재단 나노 패턴 제조방법, 마스크 제조방법 및 나노 임프린트 리소그래피 방법
US20150340593A1 (en) * 2014-05-23 2015-11-26 Qualcomm Incorporated Etch-resistant protective coating for a magnetic tunnel junction device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2984539B2 (ja) * 1994-04-19 1999-11-29 日本電気株式会社 酸化シリコン膜のドライエッチング方法
JP2000058802A (ja) 1998-01-13 2000-02-25 Stmicroelectronics Srl Ｓｏｉウェハの製造方法
JPH11335818A (ja) * 1998-05-27 1999-12-07 Sony Corp 成膜方法
US7205534B2 (en) * 2002-10-25 2007-04-17 Centre De Recherche Public-Gabriel Lippmann Method and apparatus for in situ depositing of neutral Cs under ultra-high vacuum to analytical ends
JP4069041B2 (ja) * 2003-09-03 2008-03-26 日本電信電話株式会社 エッチング用マスク及びその形成方法
US7443639B2 (en) * 2005-04-04 2008-10-28 International Business Machines Corporation Magnetic tunnel junctions including crystalline and amorphous tunnel barrier materials
KR100769142B1 (ko) * 2006-11-07 2007-10-22 동부일렉트로닉스 주식회사 반도체 소자 형성방법
KR100769143B1 (ko) 2006-11-29 2007-10-22 동부일렉트로닉스 주식회사 이미지 센서의 제조 방법
JP2010093051A (ja) * 2008-10-08 2010-04-22 Fujitsu Microelectronics Ltd 電界効果型半導体装置
US8465909B2 (en) * 2009-11-04 2013-06-18 Varian Semiconductor Equipment Associates, Inc. Self-aligned masking for solar cell manufacture
US8741723B2 (en) 2012-04-25 2014-06-03 Globalfoundries Inc. Methods of forming self-aligned contacts for a semiconductor device
US8906807B2 (en) 2012-10-10 2014-12-09 International Business Machines Corporation Single fin cut employing angled processing methods
US9105295B2 (en) * 2013-02-25 2015-08-11 HGST Netherlands B.V. Pattern tone reversal
US9412613B2 (en) 2014-01-08 2016-08-09 Applied Materials, Inc. Development of high etch selective hardmask material by ion implantation into amorphous carbon films
US9455200B2 (en) 2014-08-11 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method for semiconductor device fabrication
US9464348B2 (en) * 2014-08-26 2016-10-11 HGST Netherlands B.V. Method for making a patterned perpendicular magnetic recording disk using glancing angle deposition of hard mask material
US9536748B2 (en) * 2014-10-21 2017-01-03 Lam Research Corporation Use of ion beam etching to generate gate-all-around structure
KR102354468B1 (ko) * 2015-01-23 2022-01-24 삼성전자주식회사 패턴 형성 방법, 이를 이용한 반도체 소자의 제조방법, 및 이를 이용하여 제조된 반도체 소자

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100025363A (ko) * 2008-08-27 2010-03-09 재단법인서울대학교산학협력재단 나노 패턴 제조방법, 마스크 제조방법 및 나노 임프린트 리소그래피 방법
US20150340593A1 (en) * 2014-05-23 2015-11-26 Qualcomm Incorporated Etch-resistant protective coating for a magnetic tunnel junction device

Also Published As

Publication number Publication date
US10109498B2 (en) 2018-10-23
KR20190029755A (ko) 2019-03-20
KR102408866B1 (ko) 2022-06-14
CN109478502B (zh) 2022-12-06
JP2019526927A (ja) 2019-09-19
TW201818452A (zh) 2018-05-16
WO2018031219A1 (en) 2018-02-15
US20180047583A1 (en) 2018-02-15
CN109478502A (zh) 2019-03-15

Similar Documents

Publication Publication Date Title
TWI730147B (zh) 用於形成用以圖案化基板的結構的方法以及圖案化基板的方法
TWI719156B (zh) 對襯底進行加工的方法
KR102329036B1 (ko) 반도체 디바이스 및 그 제조 방법
TW201513218A (zh) 處理基板的方法與形成三維裝置的方法
US11119405B2 (en) Techniques for forming angled structures
US10685865B2 (en) Method and device for power rail in a fin type field effect transistor
US7345338B1 (en) Bulb-shaped recess gate of a semiconductor device and method for fabricating the same
US20160379844A1 (en) Techniques and apparatus for anisotropic metal etching
US10720357B2 (en) Method of forming transistor device having fin cut regions
US20080318419A1 (en) Charge dissipation of cavities
CN100449695C (zh) 用于制造半导体器件的方法
KR102491093B1 (ko) 패턴 형성 방법
KR20200113000A (ko) 측벽 에칭을 달성하기 위한 방법
TW200915391A (en) Reverse masking profile improvements in high aspect ratio etch
Ahn et al. Etch challenges for 1xnm NAND flash
US7393791B2 (en) Etching method, method of fabricating metal film structure, and etching structure
US10515797B2 (en) Method for producing semiconductor device
US11532483B2 (en) Spacer sculpting for forming semiconductor devices
KR20090016843A (ko) 반도체 소자 제조 방법
TW201946147A (zh) 達成側壁蝕刻的方法