KR102329036B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

반도체 디바이스 및 이를 제조하는 방법이 제공된다. 방법은, 기판을 제공하는 단계로서, 기판은 기판 베이스 및 기판 베이스 상에 배치된 패턴화 스택(stack)을 포함하는, 단계를 포함할 수 있다. 기판은, 패턴화 스택 내의 제 1 선형 구조체들로서, 제 1 선형 구조체들은 제 1 방향을 따라 세장형(elongated)인, 제 1 선형 구조체들; 및 패턴화 스택 내의 제 2 선형 구조체들로서, 제 2 선형 구조체들은 제 2 방향을 따라 세장형이고, 제 2 방향은 제 1 방향에 대하여 비-제로(non-zero) 각도를 형성하는, 제 2 선형 구조체들을 포함할 수 있다. 방법은 또한, 제 2 선형 구조체들의 측벽들 중 하나의 세트 상에 측벽 스페이서(spacers)들의 세트를 선택적으로 형성하는 단계를 포함할 수 있다.

Description

반도체 디바이스 및 그 제조 방법
본 실시예들은 반도체 기판들에 관한 것으로서, 더 구체적으로는, 동적 랜덤 액세스 디바이스를 프로세싱하는 것에 관한 것이다.
동적 랜덤 액세스 메모리(dynamic random access memory; DRAM) 디바이스들이 더 작은 치수들로 스케일링됨에 따라, 액세스 트랜지스터들뿐만 아니라 저장 노드들에 대한 기술들을 포함하여 3차원 구조체들을 형성하기 위한 패턴화가 점점 더 강조되고 있다. 현재의 DRAM 디바이스들에 있어서, 트랜지스터들은, 보통 단결정질 실리콘으로 만들어진 좁고 긴 반도체 핀(fin) 구조체들을 사용하여 형성될 수 있다. 예측된 경향들에 따르면, 인접한 핀들의 간격으로 나누어진 핀의 높이(깊이)를 의미하는 이러한 핀 구조체들의 종횡비는 향후 몇 년 동안 20:1 또는 그 이상에 도달할 수 있다. 또한, 기판의 평면 내의 이러한 핀 구조체들의 절대 치수들이 너무 작으며, 여기에서 핀 구조체들은 알려진 심 자외선(deep ultraviolet) 리소그래피 툴들을 사용하여 용이하게 패턴화될 수 없다.
이러한 그리고 다른 고려사항들에 관하여, 본 개시가 제공된다.
일 실시예에 있어서, 방법은, 기판을 제공하는 단계로서, 기판은 기판 베이스 및 기판 베이스 상에 배치된 패턴화 스택(stack)을 포함하는, 단계를 포함할 수 있다. 기판은, 패턴화 스택 내의 제 1 선형 구조체들로서, 제 1 선형 구조체들은 제 1 방향을 따라 세장형(elongated)인, 제 1 선형 구조체들; 및 패턴화 스택 내의 제 2 선형 구조체들로서, 제 2 선형 구조체들은 제 2 방향을 따라 세장형이고, 제 2 방향은 제 1 방향에 대하여 비-제로(non-zero) 각도를 형성하는, 제 2 선형 구조체들을 포함할 수 있다. 방법은 또한, 제 2 선형 구조체들의 측벽들 중 하나의 세트 상에 측벽 스페이서(spacers)들의 세트를 선택적으로 형성하는 단계를 포함할 수 있다.
다른 실시예에 있어서, 동적 랜덤 액세스 메모리를 제조하는 방법은, 기판을 제공하는 단계로서, 기판은 기판 베이스 및 기판 베이스 상에 배치된 패턴화 스택을 포함하는, 단계를 포함할 수 있다. 방법은, 패턴화 스택 내의 제 1 선형 구조체들을 포함하는 제 1 패턴을 형성하는 단계로서, 제 1 선형 구조체들은 제 1 방향을 따라 세장형인, 단계, 및 패턴화 스택 내의 제 2 선형 구조체들을 포함하는 제 2 패턴을 형성하는 단계로서, 제 2 선형 구조체들은 제 2 방향을 따라 세장형이며, 제 2 방향은 제 1 방향에 대해 비-제로 각도를 형성하는, 단계를 더 포함할 수 있다. 방법은 또한, 제 2 선형 구조체들의 측벽들의 하나의 세트 상에 측벽 스페이서들의 세트를 선택적으로 형성하는 단계, 제 1 분리(isolation) 패턴을 형성하는 단계로서, 제 1 분리 패턴은 제 1 선형 구조체들 및 측벽 스페이서들의 세트를 포함하는, 단계, 및 제 1 분리 패턴을 기판 베이스 내로 전사(transfer)하는 단계를 포함할 수 있다.
다른 실시예에 있어서, 디바이스 구조체는 기판 베이스를 포함할 수 있으며, 기판 베이스는 핀 구조체들의 2차원 어레이를 획정(define)하는 분리 패턴을 포함한다. 핀 구조체들의 2차원 어레이는 측벽 거칠기(roughness)를 나타내지 않는 선형 트렌치(trench)들의 세트를 더 포함할 수 있으며, 여기에서 선형 트렌치들의 세트의 트렌치 폭은 20 nm 이하이다.
도 1은 본 개시의 실시예들에 따른 디바이스 구조체를 도시한다.
도 2a 내지 도 2d는 본 개시의 실시예들에 따른 디바이스 구조체를 형성하는 하나의 프로세스의 개괄을 도시한다.
도 3a 내지 도 3w는 본 개시의 실시예들에 따른 방법에 수반되는 예시적인 동작들을 도시한다.
도 4a, 도 4b, 및 도 4c는 각기 본 개시의 실시예들에 따른 프로세싱 장치의 측면도 및 상면도를 도시한다.
도 5는 본 개시의 실시예들에 따른 예시적인 프로세스 흐름을 나타낸다.
이제 이하에서 본 실시예들이, 일부 실시예들이 도시된 첨부된 도면들을 참조하여 더 완전하게 설명될 것이다. 본 개시의 내용이 다수의 상이한 형태들로 구현될 수 있으며, 본원에서 기술되는 실시예들에 한정되는 것으로 해석되지 않아야 한다. 이러한 실시예들은 본 개시가 완전하고 철저해질 수 있도록 제공되며, 본원의 범위를 당업자들에게 완전하게 전달할 것이다. 도면들에서, 유사한 도면번호들이 전체에 걸쳐 유사한 엘리먼트들을 지칭한다.
이러한 본 실시예들은, 반도체 핀 구조체들로부터 형성되는, 트랜지스터들과 같은 디바이스들을 형성하기 위한 신규한 기술들 및 기판 구조체들을 제공한다. 이러한 기술들은 특히 DRAM 디바이스들의 형성에 적용가능할 수 있으며, 한편 다른 디바이스들이 또한 본 개시의 실시예들에 따라 형성될 수 있다. 다양한 비-제한적인 실시예들은, 핀 구조체들의 폭 또는 핀 구조체들 사이의 피치(pitch)가 50 nm 미만인, 그리고 일부 실시예들에서는 20 nm 이하인, 구현예에 대하여 특히 유용하다.
이제 도 1을 참조하면, 본 개시의 실시예들에 따른 디바이스 구조체(100)가 도시된다. 디바이스 구조체(100)는 기판(101)의 기판 베이스(102) 내에 형성되며, 여기에서 기판 베이스는 단결정질 실리콘일 수 있다. 디바이스 구조체는 기판 베이스(102) 내에 구현되며, 여기에서 기판 베이스(102)는 핀 구조체들(106)의 2차원 어레이를 획정하는 분리 패턴(104)을 포함하고, 여기에서 핀 구조체들(106)의 2차원 어레이는 선형 트렌치들인 트렌치들(108)의 세트를 더 포함한다. 본 개시의 다양한 실시예들에 따르면, 핀 구조체들(106)은 기판 베이스(102)와 동일한 재료를 가지고 모놀리식적으로(monolithically) 형성된다. 일부 실시예들에 있어서, 핀 구조체들(106)은 10/1, 15/1, 또는 20/1의 종횡비를 나타낼 수 있으며, 여기에서 분자는 기판의 평면(도시된 바와 같은 X-Y 평면)에 수직인 방향(110)을 따른 트렌치 높이 또는 핀 높이를 나타낸다. 분모는 트렌치들(108)의 트렌치 폭 또는 대안적으로 (이러한 예에서 X-축에 평행한) 최단 방향(112)을 따른 인접한 핀들 사이의 피치를 나타낼 수 있다. 디바이스 구조체(100)의 홀마크(hallmark)는 트렌치들(108)로서 도시된 트렌치들의 좁은 세트이며, 여기에서 이러한 트렌치들은 측벽 거칠기를 나타내지 않고 직선으로 연장하며, 공지된 디바이스들의 구불거림, 라인 폭 거칠기 또는 라인 에지 거칠기 특성을 나타내지 않는다. 일부 예들에 있어서, 트렌치들(108)의 트렌치 폭은 50 nm, 30 nm, 20 nm, 또는 그 이하일 수 있으며, 한편으로 트렌치들(108)의 거칠기는 3 nm, 2 nm, 1 nm, 또는 그 이하일 수 있다. 예를 들어, 20 nm, 30 nm, 또는 50 nm의 공칭 폭들을 갖는 트렌치들과 같은 구조체들을 생성하기 위한 알려진 패턴화 기술들은, 예를 들어, 약 수 나노미터, 5 나노미터, 10 나노미터, 또는 그 이상의 라인 에지 거칠기를 생성할 수 있다. 이러한 거칠기의 레벨은 약 10 nm, 20 nm, 또는 50 nm의 폭들을 가지며 50 nm, 20 nm, 10 nm, 또는 그 이하의 트렌치 폭들을 갖는 트렌치들에 의해 분리되는 어레이들과 같은 어레이들을 생성하기 위하여 용인할 수 없을 수 있다. 이와 관련하여, 디바이스 구조체(100)는 디바이스들 사이의 성능의 더 높은 균일성, 더 높은 디바이스 수율, 등을 갖는 디바이스들을 포함하여, 뛰어난 속성들을 갖는 DRAM 어레이들과 같은 디바이스들의 어레이들 및 트랜지스터들을 만들기 위해 사용될 수 있다.
도 2a 내지 도 2d는 본 개시의 실시예들에 따른 디바이스 구조체를 형성하는 하나의 프로세스의 개괄을 도시한다. 도 2a에서, 예를 들어, 실리콘 기판을 나타내는 기판 베이스(102)가 도시된다. 상이한 패턴화 재료들의 블랭킷(blanket) 층들로 형성된 패턴화 스택(202)이 기판 베이스(102) 상에 배치된다. 패턴화 스택(202)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 탄소를 포함하는, 알려진 재료로부터 형성될 수 있다. 실시예들이 이러한 맥락으로 제한되지 않는다. 패턴화된 포토레지스트 층(204)이 패턴화 스택(202)의 상단 상에 배치된다. 패턴화된 포토레지스트 층(204)은, 패턴화 스택(202) 및 기판 베이스(102)를 포함하는, 아래의 디바이스 구조체 내의 층들 내로 패턴을 전사하기 위하여 사용될 수 있다.
도 2b에서, 패턴 반전 프로세스 이후의 디바이스 구조체가 도시되며, 여기에서 패턴화된 포토레지스트 층(204)의 네거티브 이미지가 상단 층(206) 내로 전사되고, 이러한 상단 층(206)은, 일 실시예에 있어서, 탄소 층과 같은 상단 층 재료로 형성될 수 있다. 이하에서 상세화되는 바와 같이, 패턴 반전은, 구조체들의 세트를 형성하기 위하여, 패턴화된 포토레지스트 층이 존재하는 상태에서 먼저 상단 층(206)을 에칭함으로써 달성될 수 있다. 그런 다음, 구조체들의 세트 상에 측벽들이 형성될 수 있으며, 상단 층(206)의 재료의 재증착이 수행되고, 그 다음 도 2b의 구조체를 생성하기 위한 평탄화가 이어질 수 있다. 따라서, 도 2b의 구조체는, (예컨대 도시된 직교 좌표계의 Y-축에 평행한) 제 1 방향을 따라 연장하는 제 1 선형 구조체들(208)의 제 1 패턴을 포함한다. 제 1 선형 구조체들(208)은 스트라이프들(206-A)과 함께 산재되며, 이러한 영역들은 상단 층(206)으로부터의 재료로 형성될 수 있다. 제 1 선형 구조체들(208)은 산화물, 질화물, 또는 다른 재료로 형성될 수 있으며, 서로 평행한 라인들의 어레이로 배열된다.
도 2c에서, 제 2 선형 구조체들(212)의 제 2 패턴을 형성하기 위한 추가적인 패턴화 이후의 디바이스 구조체가 도시되면, 여기에서 제 2 선형 구조체들(212)은, X-Y 평면 내에서, 즉, 기판(101)의 평면 내에서, 제 1 방향에 대하여 비-제로 각도(φ)를 획정하는 제 2 방향을 따라 세장형의 서로 평행한 라인들의 어레이를 형성한다. 일부 예들에 있어서, 각도(φ)의 값은 1 내지 89 도의 범위일 수 있다. 제 2 선형 구조체들(212)은 상단 층(206) 내의 재료로 형성될 수 있다. 제 2 선형 구조체들(212)은, 포토레지스트와 같은 추가적인 마스크 층을 리소그래피적으로 추가로 패턴화하고, 도시된 바와 같이 제 2 선형 구조체들(212)을 형성하기 위한 상단 층(206)의 부분들의 제거에 의해 형성될 수 있다. 도 2b의 제 1 선형 구조체들에 대하여 비-제로 각도(φ)로 배향된 제 2 선형 구조체들(212)은, 기판 베이스(102)를 패턴화하기 위한 최종 분리 패턴을 획정하는데 유용한 촙(chop) 구조체들을 형성한다. 도 2c의 프로세싱의 이러한 스테이지에서, 측벽 스페이서들(210)의 세트가 상대적으로 더 넓은 제 2 선형 구조체들(212)의 단지 하나의 측벽(도 2c에서 좌측 측면) 상에 선택적으로 형성된다. 이하에서 상세화되는 바와 같이, 그런 다음 측벽 스페이서들(210)의 세트는, 기판 베이스(102) 내에 형성된, 최종 디바이스 구조체 내의 인접한 반도체 핀들을 분리하는 좁은 트렌치들을 형성하기 위해 사용될 수 있다.
도 2d에서, 도 2c의 구조체를 충전 재료로 충전하는 것 및 평탄화 이후의 디바이스 구조체가 도시되며, 따라서 충전 재료는 아래의 기판 베이스(102)로 전사될 아일랜드(island)들의 제 1 분리 패턴(220)으로 배열된다. 도 2d에서, 제 1 선형 구조체들(208) 및 측벽 스페이서들(210)의 세트가 제거되었다. 이와 같이, 제 1 분리 패턴(220)은, 도 2c의 측벽 스페이서들(210)의 세트에 의해 획정된, (도 2d에서 수직으로 이어지는) 좁고 직선의 트렌치들(226)에 의해 분리된 아일랜드들(224)을 포함한다. 그런 다음, 도 2d의 구조체는 좁은 반도체 핀 구조체들의 어레이를 형성하기 위하여 기판 베이스(102) 내로 동일한 패턴을 전사하기 위해 사용될 수 있다.
도 3a 내지 도 3w는 본 개시의 실시예들에 따른 방법에 수반되는 예시적인 동작들을 도시한다. 도 3a에서, 기판 베이스(102)를 포함하는 기판이 제공된다. 기판 베이스(102)는 단결정질 실리콘과 같은 반도체일 수 있다. 도 3b에서, 층(252) 및 층(254)이 증착되며, 여기에서 층(252)은 제 1 재료일 수 있고 층 (254)은 실리콘 산화물 및 실리콘 질화물과 같은 제 2 재료일 수 있다. 도 3c에서, 상단 층(206)이 증착되며, 여기에서 상단 층(206)은 층(254) 및 층(252)과는 재료에서 상이할 수 있다. 일 예로서, 상단 층(206)은 탄소 또는 유사한 마스크 재료일 수 있다. 상단 층(206), 층(254) 및 층(252)은 패턴을 기판 베이스(102)로 전사하기 위한 패턴화 스택(202)을 형성할 수 있다. 일부 실시예들에 있어서, 더 많은 수의 층들 또는 더 적은 층들이 패턴화 스택으로서 사용될 수 있다. 도 3d에서, 패턴화된 포토레지스트 층(204)이 패턴화 스택(202)의 상단 상에 형성된다.
도 3e에서, 패턴화된 포토레지스트 층(204)의 패턴이, 예컨대 이방성 에칭에 의해 상단 층(206)으로 전사된다.
도 3f에서, 패턴화된 포토레지스트 층(204)이 제거되어 스트립들(206-A)을 노출시킨다. 도 3g에서, 블랭킷 층(260)이 기판 상에 증착되어 스트립들(206-A) 위에 코팅을 형성한다. 도 3h에서, 수평 표면들로부터 블랭킷 층(260)을 제거하여 제 1 선형 구조체들(208)을 남기기 위해 에칭 프로세스가 수행된다. 도 3i에서, 층(262)의 블랭킷 증착이 수행된다. 층(262)은 일부 실시예들에 있어서 상단 층(206)과 동일한 재료로 구성될 수 있다. 도 3j에서, 평탄화 에칭이 수행되며, 여기에서 제 1 선형 구조체들(208)이 노출되고, 여기에서 스트립들(206-A)의 형태로 상단 층(206)의 재료와 같은 재료가 제 1 선형 구조체들(208) 사이에 산재된다. 이러한 순간에, 디바이스 구조체는 도 3d의 구조체로부터 패턴 반전을 겪었다. 도 3k에서, 아래의 기판에 촙 특징부들을 생성하기 위하여 포토레지스트 층(264)이 증착되고 패턴화된다. 도 3l에서, 상단 층(206)의 재료가 선택적으로 제거되어 도시된 바와 같이 제 1 선형 구조체들(208)을 노출시킨다. 예를 들어, 상단 층(206)은 탄소로 구성될 수 있고, 제 1 선형 구조체들(208)을 에칭하지 않으면서 탄소를 애싱(ashing)하기 위한 공지된 에칭제 레시피를 이용하여 선택적으로 제거될 수 있으며, 이러한 구조체들은 산화물일 수 있다.
도 3m에서, 포토레지스트 층(264)은 선택적으로 제거되어 제 1 선형 구조체들(208) 및 제 2 선형 구조체들(212)의 패턴을 남긴다. 도 3n에서, 블랭킷 측벽 층(266)이 제 1 선형 구조체들(208) 및 제 2 선형 구조체들(212) 위에 증착된다. 도 3o에서, (X-Y 평면에 평행한) 수평 표면들 내의 블랭킷 측벽 층(266)을 제거하기 위한 에칭이 수행되어 제 1 선형 구조체들(208)의 측벽들의 쌍들 상에 배치된 그리고 제 2 선형 구조체들(212)의 측벽들의 쌍들 상에 배치된 측벽 스페이서들(268)의 세트를 남긴다. 에칭은 스페이서 분리를 목적으로 하는 공지된 반응성 이온 에칭(reactive ion etch; RIE) 프로세스일 수 있다.
도 3p에서, 블랭킷 측벽 층(266)은 선택적으로 (도면에서 대각선으로 이어지는) 제 1 선형 구조체들(208) 상의 측벽들의 제 1 세트 및 측벽들의 제 2 세트로부터 제거되며, 제 2 선형 구조체들(212)의 측벽들의 제 3 세트로부터 제거된다. 이러한 순간에, 이상에서 논의된, 측벽 스페이서들(210)의 세트로서 도시된 측벽 스페이서들의 제 4 세트가 남아 있는다. 일 예로서, 제 2 선형 구조체들(212)은 탄소 또는 유사한 재료로 형성될 수 있으며, 반면 측벽 스페이서들(210)의 세트 및 제 1 선형 구조체들(208)은 산화물, 질화물, 또는 다른 재료로 형성될 수 있다. 특히, 제 1 선형 구조체들(208)은 측벽 스페이서들(210)의 세트와는 상이한 재료로 형성될 수 있다.
도 3q에서, 블랭킷 층(270)이 증착되며, 여기에서 블랭킷 층(270)은 상단 층(206)과 동일한 재료 또는 유사한 재료로 형성될 수 있다. 대안적인 실시예들에 있어서, 블랭킷 층(270)의 재료는 이전의 재료를 제거한 이후에 충전되거나 또는 블랭킷 층(270)의 재료를 가지고 공간들을 충전함으로써 충전될 수 있다.
도 3r에서, 평탄화 에칭이 수행되며, 여기에서 제 1 선형 구조체들(208) 및 측벽 스페이서들(210)의 세트가 노출되며, 여기에서 상단 층(206)의 재료와 같은 재료가 그 사이에 산재되어 있다. 상단 층(206)의 재료는 도시된 바와 같이 충전 아일랜드들(272)로 분리된다. 이와 같이, 충전 아일랜드들(272), 측벽 스페이서들(210)의 세트, 및 제 1 선형 구조체들(208)은 기판 베이스(102)로 전사될 제 1 분리 패턴(280)을 획정한다.
도 3s에서, 제 1 선형 구조체들(208) 및 측벽 스페이서들(210)의 세트가 선택적으로 제거되어 제 1 분리 패턴(280)을 획정하는 충전 아일랜드들(272)의 어레이(274)를 남긴다. 제 1 선형 구조체들(208) 및 측벽 스페이서들(210)의 세트의 선택적 제거는, 제 1 선형 구조체들(208) 및 측벽 스페이서들(210)의 세트의 재료(들)에 대하여 적절한 임의의 편리한 선택적 에칭제에 의해 달성될 수 있다. 도 3t에서, 제 1 분리 패턴(280)은 패턴화 스택(202)의 아래의 층들, 예컨대 산화물 층들 또는 질화물 층들로 전사된다. 전사는 이방성 에칭제 레시피들과 같은 공지된 에칭제 레시피들에 의해 달성될 수 있다. 이러한 스테이지에서, 상단 층(206)의 재료가 제거되었으며, 제 1 분리 패턴(280)은 층(252) 및 층(254) 내에 형성된 아일랜드들(276) 내에 내장된다.
도 3u에서, 기판 베이스(102)는 아일랜드들(276)이 제 위치에 있는 상태로 에칭되어 제 1 분리 패턴(280)을 기판 베이스(102) 내에 전사한다. 기판(101) 내의 제 1 분리 패턴(280)의 최종 구현은, 도 1에 대하여 이상에서 논의된 바와 같이, 깊고 좁은 트렌치들에 의해 분리된, 도시된 바와 같은, 분리된 반도체 핀 구조체들에 의해 획정된다. 도 3v에서, 절연체(278)가 반도체 핀 구조체들 사이의 트렌치들 내로 도입되어 트렌치 분리 구조체(282)를 형성한다. 도 3w에서, 디바이스 구조체(290)가 도시되며, 여기에서 게이트들(286)은 도 3v의 구조체로부터 파생된 트렌치 영역들 내에 형성된다.
도 3a 내지 도 3w에 도시된 방법의 홀마크는 측벽 스페이서들(210)의 세트를 사용하는 좁고 직선의 트렌치들의 형성이다. 측벽 스페이서들(210)의 세트가 제 2 선형 구조체들(212) 상에 형성되기 때문에, 측벽 스페이서들(210)의 세트는 제 2 선형 구조체들(212)로부터 속성들을 상속할 수 있다. 유익하게는, 제 2 선형 구조체들(212)은 측벽 스페이서들(210)의 세트보다 훨씬 더 큰 폭들을 가질 수 있다. 상대적으로 더 큰 치수를 갖는 제 2 선형 구조체들(212)은, 심 자외선 리소그래피와 같은 알려진 고 스루풋의 리소그래피 프로세스들을 사용하여 획정될 수 있다. 예를 들어, 제 2 선형 구조체들(212)의 폭은 30 nm, 50 nm, 또는 이상일 수 있으며, 제 2 선형 구조체들(212) 인접한 것들 사이의 피치가 여전히 더 클 수 있다. 이와 같이, 제 2 선형 구조체들(212)은, 흔히 특징부들을 스케일 다운(scale down)하기 위해 사용되는 프로세스들과 연관되는, 라인 에지 거칠기 및 라인폭 거칠기 효과들 없이 형성될 수 있다. 특히, 측벽 스페이서들(210)의 세트의 폭은 블랭킷 측벽 층(266)의 두께에 의해 편리하게 획정될 수 있다. 따라서, 측벽 스페이서들(210)의 세트의 측벽 스페이서는 유사한 두께의 블랭킷 층을 증착함으로써 용이하게 형성될 수 있다. 또한, 제 2 선형 구조체들(212)이 (X-Y 평면에서 획정되는 바와 같은) 직선 측벽들을 가질 수 있기 때문에, 측벽 스페이서들(210)의 세트는 또한 도 3r에 도시된 바와 같이 직선 라인으로 연장할 수 있다.
도 3p에 전반적으로 도시된 동작을 수행하기 위하여, 일부 실시예들에 따르면, 기판은 인접한 플라즈마 챔버를 포함하는 장치의 프로세스 챔버 내에 위치될 수 있다. 제 1 선형 구조체들(208)의 측벽들 둘 모두로부터 그리고 제 2 선형 구조체들(212)의 측벽들 중 하나의 세트로부터 측벽 스페이서 재료를 선택적으로 에칭하기 위하여, 이하에서 상세화되는 바와 같이 방향성 이온 빔이 플라즈마 챔버로부터 추출될 수 있다. 방향성 이온 빔은 이온 빔의 크기 및 형상을 획정하는 추출 개구를 통해 플라즈마 챔버로부터 프로세스 챔버 내로 추출될 수 있다. 특정 실시예들에 있어서, 이온 빔은, 이하에서 설명되는 바와 같이, 기판 평면에 대한 수선에 대하여 비-제로 입사각을 획정하는 궤적을 형성한다. 이러한 기하구조는, 다른 측벽들은 이온 빔에 의해 충돌되지 않도록 남겨두면서 측벽들을 선택하기 위하여 목표된 방식으로 이온 빔이 보내지는 것을 가능하게 한다.
이제 도 4를 참조하면, 개략적인 형태로 묘사된 프로세싱 장치(300)가 도시된다. 프로세싱 장치(300)는 측벽들과 같은 기판의 부분들을 선택적으로 에칭하기 위한 프로세싱 장치를 나타낸다. 프로세싱 장치(300)는, 당업계에서 공지된 임의의 편리한 방법에 의해, 예컨대 전원 공급장치(321)를 사용함으로써 그 내부에 플라즈마(304)를 생성하기 위한 플라즈마 챔버(302)를 갖는 플라즈마 기반 프로세싱 시스템일 수 있다. 도시된 바와 같이 추출 개구(308)를 갖는 추출 플레이트(306)가 제공될 수 있으며, 여기에서 선택적 에칭은 측벽 층들을 선택적으로 제거하기 위해 수행될 수 있다. 도 3o에서 도시된 바와 같은 전술된 구조체를 갖는 기판(101)과 같은 기판이 프로세스 챔버(322) 내에 배치된다. 기판(101)의 기판 평면은 도시된 직교 좌표계의 X-Y 평면에 의해 표현되며, 동시에 기판(101)의 평면에 대한 수선은 Z-축(Z-방향)을 따라 놓인다.
선택적 에칭 동작 동안, 이온 빔(310)은 도시된 바와 같이 추출 개구(308)를 통해 추출된다. 이온 빔(310)은, 공지된 시스템들 내에서와 같이 플라즈마 챔버(302)와 기판(101) 사이에 바이어스 공급부(320)를 사용하여 전압 차이가 인가될 때 추출될 수 있다. 바이어스 공급부(320)는, 예를 들어, 프로세싱 챔버(322) 및 기판(101)이 동일한 전위로 유지되는, 프로세스 챔버(322)에 결합될 수 있다. 다양한 실시예들에 있어서, 이온 빔(310)은 공지된 시스템들에서와 같이 연속적인 빔 또는 펄스형 이온 빔으로서 추출될 수 있다. 예를 들어, 바이어스 공급부(320)는 플라즈마 챔버(302)와 프로세스 챔버(322) 사이에 펄스형 DC 전압으로서 전압 차이를 공급하도록 구성될 수 있으며, 여기에서 펄스형 전압의 전압, 펄스 주파수, 및 듀티 사이클은 서로 독립적으로 조정될 수 있다.
스캔 방향(316)을 따라 기판(101)을 포함하는 기판 스테이지(314)를 추출 개구(308)에 대하여 그리고 그에 따라 이온 빔(310)에 대하여 스캔함으로써, 이온 빔(310)은 측벽 스페이서들의 세트를 에칭할 수 있으며, 여기에서 측벽 스페이서들의 세트는, 예를 들어, 도 4b에 추가로 도시된 바와 같이, 스캔 방향(316)에 수직으로 배향된다. 다양한 실시예들에 있어서, 예를 들어, 이온 빔(310)은, 도 4b에 도시된 직교 좌표계의 X-방향을 따라 연장하는 장축을 갖는 리본 빔으로서 제공될 수 있다. 기판(101)은, 예를 들어, 제 2 선형 구조체들(212)의 측벽들의 하나의 세트가 빔에 노출되도록 배열될 수 있다. 예를 들어, 제 2 선형 구조체들(212)은, X-축을 따라, 추출 개구의 장축에 평행한 긴 방향을 갖도록 배향될 수 있다. 이러한 방식으로, 도 4a에 도시된 바와 같이, (기판 평면에 수직인) Z-축에 대하여 비-제로 입사각을 형성하는 이온 빔(310)은 제 2 선형 구조체들(212)의 우측 측벽들에 충돌하여 측벽 스페이서들을 제거할 수 있다. 이온 빔(310)은 비활성 가스, 반응성 가스를 포함하는 임의의 편리한 가스 혼합물로 구성될 수 있으며, 일부 실시예들에 있어서, 다른 가스상 종과 함께 제공될 수 있다. 특정 실시예들에 있어서, 이온 빔(310) 및 다른 반응성 종은 기판(101)의 목표된 측벽들의 방향성 반응성 이온 에칭을 수행하기 위하여 기판(101)에 에칭 레시피로서 제공될 수 있다. 에칭 레시피는, 제 2 선형 구조체들(212)을 에칭하지 않거나 또는 제 2 선형 구조체들(212)을 덜 에칭하면서 블랭킷 측벽 층(266)을 제거하기 위하여 제 2 선형 구조체들(212)의 재료에 대하여 선택적일 수 있다.
도 4b의 이러한 예에 있어서, 기판(101)은 실리콘 웨이퍼와 같은 원형 웨이퍼이며, 추출 개구(308)는 세장형 형상을 갖는 세장형 개구이다. 이온 빔(310)은 X-방향을 따라 빔 폭으로 연장하는 리본 이온 빔으로서 제공될 수 있으며, 여기에서 빔 폭은, 심지어 X-방향을 따라 가장 넓은 부분에서도 기판(101)의 전체 폭을 노출시키기에 적절하다. 예시적인 빔 폭들은 10 cm, 20 cm, 30 cm, 또는 그 이상의 범위 내일 수 있으며, 반면 Y-방향을 따른 예시적인 빔 길이들은 3 mm, 5 mm, 10 mm, 또는 20 mm의 범위 내일 수 있다. 실시예들이 이러한 맥락으로 제한되지 않는다.
도 4b에 또한 표시되는 바와 같이, 기판(101)은 스캔 방향(316)으로 스캔될 수 있으며, 여기에서 스캔 방향(316)은 X-Y 평면 내에, 예컨대 Y-방향을 따라서 놓인다. 특히, 스캔 방향(316)은 Y-축을 따라 2개의 반대되는(180 도) 방향으로 기판(101)을 스캔하는 것, 또는 단지 좌측을 향한 스캔 또는 우측을 향한 스캔을 나타낼 수 있다. 도 4b에 도시된 바와 같이, 이온 빔(310)의 장축은 스캔 방향(316)에 수직인 X-방향을 따라 연장한다. 따라서, 기판(101)의 스캐닝이 도 4b에 도시된 바와 같이 기판(101)의 좌측 측면으로부터 우측 측면으로 적절한 길이까지 스캔 방향(316)을 따라 발생할 때 기판(101)의 전체가 이온 빔(310)에 노출될 수 있다.
도 4b에 또한 도시된 바와 같이, 이온 빔(310)에 대한 기판(101)의 노출은, 추출 플레이트(306) 상의 위치(L) 아래에 위치된 기판(101) 상의 위치(P1)에 의해 표시되는 바와 같이 제 1 회전 위치에 배치되는 동안 기판(101)이 스캔될 때 발생할 수 있다. 예를 들어, 위치(P1)는 웨이퍼 상의 플랫(flat) 또는 노치(notch)의 위치에 대응할 수 있다. 다양한 실시예들에 따르면, 상이한 측벽들로부터 측벽 스페이서들을 선택적으로 제거하기 위하여 복수의 스캔들이 수행될 수 있으며, 여기에서 기판(101)은, 언급된 바와 같이, 복수의 상이한 회전 위치들을 통해 회전될 수 있다. 예를 들어, 위치(P2)는, 도 2c의 제 2 선형 구조체들(212)과 제 1 선형 구조체들(208) 사이의 각도에 대하여 정의되는 비-제로 각도(φ)와 같이 주어진 트위스트 각도로 회전된 기판(101)의 반경 상의 위치를 나타낼 수 있다.
따라서, 기판(101)은, 도 4b의 회전 위치에 대하여 30 도의 트위스트 각도를 통해, X-Y 평면에 대한 수직 평면 또는 수선에 대하여 회전될 수 있다. 이러한 제 2 회전 위치에서의 기판(101)의 프로세싱은 도 4b의 회전 위치에서의 프로세싱과 유사하게 진행될 수 있으며, 여기에서 기판(101)은 제 2 스캔에서 기판(101)의 전체를 이온 빔(310)에 노출시키기 위하여 스캔 방향(316)을 따라 다시 스캔된다. 제 2 회전 위치에서의 이러한 제 2 동작은, 측벽들을 선택적으로 에칭하기 위하여 제 1 선형 구조체들(208)의 하나의 측벽 상의 측벽 스페이서들의 세트를 이온 빔(310)에 노출시킬 수 있다. 추가적인 동작에서, 기판(101)은, 제 2 회전 위치에 대해 180 도의 트위스트 각도를 통해, X-Y 평면에 대한 수선에 대해 위치(P3)로 회전될 수 있다. 이러한 방식으로, 제 1 선형 구조체들의 대향되는 측벽들이 이온 빔(310)에 노출될 수 있다. 이상의 프로세스에서, 초기에 제 1 선형 구조체들(208) 및 제 2 선형 구조체들(212) 상에 측벽 스페이서들을 형성하는 블랭킷 측벽 층은, 단지 측벽 스페이서들(210)의 세트만이 남아 있는 상태로, 측벽들의 제 1 세트, 측벽들의 제 2 세트, 및 측벽들의 제 3 세트로부터 제거될 수 있다.
목표된 실험들에 있어서, 본 개시의 실시예에 따른 제 2 선형 구조체들(212)의 하나의 예로부터 블랭킷 측벽 층의 선택적 제거의 결과들이 연구되었다. 도 4c는 예시적인 결과들을 도시하는 샘플 전자 현미경 사진을 도시한다. 획득된 결과들은, 우측 측벽들로부터 측벽 층 재료를 제거하기 위하여 기판(101)이 스캐닝에 노출된 이후에 남아 있는, 측벽 스페이서들(210)의 세트를 보여주는 단면 전자 현미경 검사를 포함하였다. 실험 결과들에서의 제 2 선형 구조체들(212)의 그룹은 약 120 nm의 높이 및 25 nm의 길이로 연장하였으며, 반면 측벽 스페이서들(210)의 세트의 폭은 약 10 nm였다. 관찰되는 바와 같이, 측벽 스페이서들은 우측 측벽들로부터 완전히 제거되었으며, 반면 측벽 스페이서들(210)의 세트는 거의 제 2 선형 구조체들(212)의 상단들까지 연장한다.
다양한 실시예들에 따르면, 프로세싱 장치(300)는 도 3a 내지 도 3w의 방법의 추가적인 동작들에서 이용될 수 있다. 다양한 실시예들에 있어서, 도 3j의 평탄화 동작, 도 3r의 평탄화 동작, 또는 2개의 평탄화 동작들은 프로세싱 장치(300)를 사용하여 수행될 수 있다. 주어진 평탄화 동작은 이온 빔에 노출되는 동안 복수의 스캔들을 통해 기판(101)을 스캔하는 것을 수반할 수 있으며, 여기에서 기판(101)은 스캔들 사이에서 새로운 회전 위치로 설계된 트위스트 각도를 통해 회전된다. 일부 예들에 있어서, 주어진 평탄화 동작은 4번의 스캔들, 6번의 스캔들, 8번의 스캔들, 또는 그 이상을 포함할 수 있다. 실시예들이 이러한 맥락으로 제한되지 않는다. 평탄화 동작의 상이한 스캔들은 목표 평탄도를 달성하도록 기판(101)을 평탄화하기 위해 튜닝될 수 있다. 예를 들어, 기판(101)은 평탄화 동작 이전에 2차원 두께 맵을 제공하기 위하여 공지된 기술들을 사용하여 측정될 수 있으며, 따라서, 상단 층(206)의 재료의 양은, 예를 들어, 2차원 맵 상의 각각의 포인트에서 초기 두께에 따라 제거된다. 따라서, 평탄화 동작은, 일부 경우들에 있어서, 상이한 트위스트 각도들에서의 일련의 스캔들을 수반할 수 있으며, 여기에서 일련의 스캔들은 함께 X-Y 평면 내에서 비-균일한 에칭 패턴을 생성하고, 여기에서 평탄화 이후의 주어진 기판 층의 두께는 평탄화 이전보다 더 균일하다. 화학적 기계적 연마(chemical mechanical polishing; CMP)와는 대조적으로 이러한 평탄화 동작들을 수행하기 위하여 스캐닝된 이온 빔을 사용하는 것의 장점은, 요구되는 평탄화될 블랭킷 층의 더 작은 과부담(overburden)이다. CMP에서, 과부담은 흔히 평탄화될 최종 층의 두께의 3배 내지 4배일 수 있으며, 이는 너무 긴 프로세스를 야기한다. 추가적으로, 재료의 더 얇은 층들을 제거하기 위하여, 스캔된 이온 빔과는 대조적으로, CMP는 제어하기가 더 어렵고 상대적으로 비싸며, 여기에서 재료 제거는 원자 레벨이다.
도 5는 본 개시의 실시예들에 따른 예시적인 프로세스 흐름(500)을 도시한다. 블록(502)에서, 기판이 제공된다. 기판은 기판 베이스 및 기판 베이스 상에 배치된 패턴화 스택을 포함할 수 있다. 다양한 실시예들에 있어서, 기판 베이스는 단결정질 반도체일 수 있으며, 반면 패턴화 스택은 상이한 층들, 예컨대 산화물, 질화물, 탄소, 탄화물, 등을 포함한다.
블록(504)에서, 제 1 선형 구조체들의 제 1 패턴이 패턴화 스택 내에 형성되며, 여기에서 제 1 선형 구조체들은 제 1 방향을 따라 세장형이다. 제 1 선형 구조체들은 패턴화 스택의 적어도 하나의 층으로 형성된 평행 라인들의 어레이를 구성할 수 있다. 일부 예들에 있어서, 제 1 선형 구조체들은 선형 전구체 구조체들의 측벽들로부터 형성될 수 있다.
블록(506)에서, 제 2 선형 구조체들의 제 2 패턴이 패턴화 스택 내에 형성된다. 제 2 선형 구조체들은 제 1 방향들에 대하여 비-제로 각도를 형성하는 제 2 방향을 따라 세장형일 수 있다.
블록(508)에서, 측벽 스페이서들의 세트가 제 2 선형 구조체들의 측벽들의 하나의 세트 상에 선택적으로 형성된다. 일부 실시예들에 있어서, 측벽 구조체들의 세트는 제 1 선형 구조체들 및 제 2 선형 구조체들 위에 블랭킷 측벽 층을 증착하고, 그런 다음 제 1 선형 구조체들의 측벽들 및 제 2 선형 구조체들의 하나의 측벽 둘 모두로부터 블랭킷 측벽 층을 선택적으로 제거함으로써 형성된다.
블록(510)에서, 제 1 구조체들 및 측벽 스페이서들의 세트를 포함하는 제 1 분리 패턴이 형성된다. 블록(512)에서, 제 1 분리 패턴은 기판 베이스 내로 전사된다. 이러한 전사는 일련의 에칭 동작들에 의해 달성될 수 있다.
본 실시예들은 DRAM 트랜지스터들을 형성하기 위한 반도체 구조체들의 어레이들과 같은 디바이스들을 형성하기 위한 공지된 프로세싱을 뛰어 넘는 다양한 장점들을 제공한다. 하나의 장점은, 인접한 핀 구조체들을 분리하는 트렌치들이 10 nm, 7 nm, 5 nm, 또는 그 이하에 이르는 제어가능한 폭들을 갖는 측벽 스페이서들에 의해 획정되기 때문에, 인접한 핀 구조체들이 서로 더 밀접하게 이격될 수 있다는 점이다. 다른 장점은, 간격을 획정하는 트렌치들이 직선 측벽 스페이서들, 즉, 상대적으로 더 두꺼운 선형 전구체 구조체들 상에 형성된 전구체 측벽 스페이서들로부터 파생되기 때문에, 인접한 핀 구조체들 사이의 간격의 균일성이 많이 개선될 수 있다는 점이다. 따라서, 본 실시예들의 다른 장점은, 분리 패턴을 획정하기 위하여 상대적으로 높은 스루풋의 그리고 덜 까다로운 심 자외선 리소그래피를 사용하여 분리 구조체들 내에 좁은 트렌치들을 형성하기 위한 능력이다. 본 실시예들의 다른 장점은, 직선 측벽 핀 구조체들이 공지된 핀 구조체들의 둥근 특징부들보다 더 큰 표면적을 생성하기 때문이다. 더 큰 실리콘 표면적이 전자들에 대한 더 많은 표면뿐만 아니라 접촉 저항을 감소시키기 위한 더 큰 접촉 면적을 야기하기 때문에 실리콘의 더 큰 면적이 디바이스 기능을 위해 더 좋다. 본 실시예들의 추가적인 장점은 선택적인 스페이서 형성의 사용에 의해 달성되는 개선된 분해능(resolution) 및 오버레이(overlay)이다.
본 개시는 본원에서 설명된 특정 실시예에 의해 범위가 제한되지 않는다. 오히려, 본원에서 설명된 실시예들에 더하여, 본 개시의 다른 다양한 실시예들 및 이에 대한 수정예들이 이상의 설명 및 첨부된 도면들로부터 당업자들에게 자명해질 것이다. 따라서, 이러한 다른 실시예들 및 수정예들이 본 개시의 범위 내에 속하도록 의도된다. 추가로, 본 개시가 본원에서 특정 목적을 위한 특정 환경에서의 특정 구현예의 맥락에서 설명되었지만, 당업자들은 그 유용함이 이에 한정되지 않으며, 본 개시가 임의의 수의 목적들을 위한 임의의 수의 환경들에서 유익하게 구현될 수 있다는 것을 인식할 것이다. 따라서, 이하에서 기술되는 청구항들은 본원에서 설명된 바와 같은 본 개시의 완전한 폭과 사상의 관점에서 해석되어야만 한다.

Claims (20)

  1. 반도체 디바이스 구조체를 제조하는 방법으로서,
    기판을 제공하는 단계로서, 상기 기판은 기판 베이스 및 상기 기판 베이스 상에 배치된 패턴화 스택(stack)을 포함하며, 상기 기판은 추가로,
    상기 패턴화 스택 내의 제 1 선형 구조체들로서, 상기 제 1 선형 구조체들은 제 1 방향을 따라 세장형인, 상기 제 1 선형 구조체들; 및
    상기 패턴화 스택 내의 제 2 선형 구조체들로서, 상기 제 2 선형 구조체들은 제 2 방향을 따라 세장형이고, 상기 제 2 방향은 상기 제 1 방향에 대하여 비제로(non-zero) 각도를 형성하는, 상기 제 2 선형 구조체들을 포함하는, 단계; 및
    상기 제 2 선형 구조체들의 측벽들의 하나의 세트 상에 측벽 스페이서(spacers)들의 세트를 선택적으로 형성하는 단계로서, 상기 제 1 선형 구조체들은 측벽들의 제 1 세트 및 측벽들의 제 2 세트를 포함하고, 상기 제 2 선형 구조체들은 측벽들의 제 3 세트 및 측벽들의 제 4 세트를 포함하는, 단계를 포함하며,
    상기 측벽 스페이서들의 세트는 측벽 재료를 포함하고, 상기 측벽 스페이서들의 세트를 선택적으로 형성하는 단계는, 먼저 상기 측벽들의 제 1 세트, 상기 측벽들의 제 2 세트, 상기 측벽들의 제 3 세트, 및 상기 측벽들의 제 4 세트 상에 상기 측벽 재료를 증착하고, 그 후에, 상기 측벽들의 제 4 세트로부터 상기 측벽 재료를 제거하지 않으면서, 상기 측벽들의 제 1 세트, 상기 측벽들의 제 2 세트, 상기 측벽들의 제 3 세트로부터 그리고 상기 제 1 및 제 2 선형 구조체들의 각각 사이의 상기 패턴화 스택의 최상단으로부터 상기 측벽 재료를 제거하는 단계를 포함하는, 방법.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 측벽 스페이서를 선택적으로 형성하는 단계는,
    상기 제 1 선형 구조체들 및 상기 제 2 선형 구조체들 상에 상기 측벽 재료를 포함하는 블랭킷(blanket) 측벽 층을 증착하는 단계; 및
    상기 측벽들의 제 1 세트, 상기 측벽들의 제 2 세트, 및 상기 측벽들의 제 3 세트로부터 상기 블랭킷 측벽 층을 선택적으로 제거하는 단계를 포함하는, 방법.
  4. 청구항 3에 있어서,
    상기 측벽 스페이서를 선택적으로 형성하는 단계는,
    상기 블랭킷 측벽 층을 증착하는 단계 이후에 플라즈마 챔버에 인접한 프로세스 챔버 내에 상기 기판을 제공하는 단계;
    추출 개구를 통해 상기 플라즈마 챔버로부터 상기 프로세스 챔버 내로 이온 빔을 추출하는 단계로서, 상기 이온 빔은 기판 평면에 대하여 비제로 입사각을 획정하는 궤적을 형성하는, 단계; 및
    복수의 스캔들을 수행하는 단계로서, 상기 기판은 상기 기판이 상기 이온 빔에 노출될 때 상기 추출 개구에 대하여 스캔되는, 단계를 포함하는, 방법.
  5. 청구항 4에 있어서,
    상기 복수의 스캔들을 수행하는 단계는,
    상기 측벽들의 제 1 세트를 상기 이온 빔에 노출시키기 위하여 제 1 스캔을 수행하는 단계;
    상기 측벽들의 제 2 세트를 상기 이온 빔에 노출시키기 위하여 제 2 스캔을 수행하는 단계; 및
    상기 측벽들의 제 3 세트를 상기 이온 빔에 노출시키기 위하여 제 3 스캔을 수행하는 단계를 포함하며, 상기 측벽들의 제 4 세트는 상기 제 1 스캔, 상기 제 2 스캔, 또는 상기 제 3 스캔 동안 상기 이온 빔에 노출되지 않는, 방법.
  6. 청구항 1에 있어서,
    상기 제 1 선형 구조체들 및 상기 측벽 스페이서들의 세트는 제 1 분리 패턴을 획정하며, 상기 방법은 상기 패턴화 스택 및 상기 기판 베이스를 에칭함으로써 상기 제 1 분리 패턴을 상기 기판 베이스 내로 전사하는 단계를 더 포함하는, 방법.
  7. 청구항 1에 있어서,
    상기 패턴화 스택은 복수의 층들을 포함하고, 상기 복수의 층들 중 적어도 2개의 층들은 상이한 재료를 포함하며, 실리콘 산화물, 실리콘 질화물, 탄소, 또는 이들의 임의의 조합을 더 포함하는, 방법.
  8. 동적 랜덤 액세스 메모리를 제조하는 방법으로서,
    기판을 제공하는 단계로서, 상기 기판은 기판 베이스 및 상기 기판 베이스 상에 배치된 패턴화 스택을 포함하는, 단계;
    상기 패턴화 스택 내에 제 1 선형 구조체들을 포함하는 제 1 패턴을 형성하는 단계로서, 상기 제 1 선형 구조체들은 제 1 방향을 따라 세장형인, 단계;
    상기 패턴화 스택 내에 제 2 선형 구조체들을 포함하는 제 2 패턴을 형성하는 단계로서, 상기 제 2 선형 구조체들은 제 2 방향을 따라 세장형이고, 상기 제 2 방향은 상기 제 1 방향에 대하여 비제로 각도를 형성하는, 단계;
    상기 제 2 선형 구조체들의 측벽들의 하나의 세트 상에 측벽 스페이서들의 세트를 선택적으로 형성하는 단계로서, 상기 제 1 선형 구조체들은 측벽들의 제 1 세트 및 측벽들의 제 2 세트를 포함하고, 상기 제 2 선형 구조체들은 측벽들의 제 3 세트 및 측벽들의 제 4 세트를 포함하며, 상기 측벽 스페이서들의 세트는 측벽 재료를 포함하고, 상기 측벽 스페이서들의 세트를 선택적으로 형성하는 단계는, 먼저 상기 측벽들의 제 1 세트, 상기 측벽들의 제 2 세트, 상기 측벽들의 제 3 세트, 및 상기 측벽들의 제 4 세트 상에 상기 측벽 재료를 증착하고, 그 후에, 상기 측벽들의 제 4 세트로부터 상기 측벽 재료를 제거하지 않으면서, 상기 측벽들의 제 1 세트, 상기 측벽들의 제 2 세트, 상기 측벽들의 제 3 세트로부터 그리고 상기 제 1 및 제 2 선형 구조체들의 각각 사이의 상기 패턴화 스택의 최상단으로부터 상기 측벽 재료를 제거하는 단계를 포함하는, 단계;
    제 1 분리 패턴을 형성하는 단계로서, 상기 제 1 분리 패턴은 상기 제 1 구조체들 및 상기 측벽 스페이서들의 세트를 포함하는, 단계; 및
    상기 제 1 분리 패턴을 상기 기판 베이스 내로 전사하는 단계를 포함하는, 방법.
  9. 청구항 8에 있어서,
    상기 제 1 분리 패턴을 상기 기판 베이스 내로 전사하는 단계는,
    상기 제 1 분리 패턴을 사용하여 상기 패턴화 스택 및 상기 기판 베이스를 에칭하는 단계를 포함하는, 방법.
  10. 청구항 8에 있어서,
    상기 측벽 스페이서들의 세트를 선택적으로 형성하는 단계는,
    상기 제 1 선형 구조체들 및 상기 제 2 선형 구조체들 상에 상기 측벽 재료를 포함하는 블랭킷 측벽 층을 증착하는 단계;
    상기 제 1 선형 구조체들 상에 배치된, 상기 측벽들의 제 1 세트 및 상기 측벽들의 제 2 세트로부터 상기 블랭킷 측벽 층을 선택적으로 제거하는 단계; 및
    상기 제 2 선형 구조체들 상에 배치된, 상기 측벽들의 제 3 세트로부터 상기 블랭킷 측벽 층을 선택적으로 제거하는 단계를 포함하는, 방법.
  11. 청구항 10에 있어서,
    상기 측벽 스페이서를 선택적으로 형성하는 단계는,
    상기 블랭킷 측벽 층을 증착하는 단계 이후에 플라즈마 챔버에 인접한 프로세스 챔버 내에 상기 기판을 제공하는 단계;
    추출 개구를 통해 상기 플라즈마 챔버로부터 상기 프로세스 챔버 내로 이온 빔을 추출하는 단계로서, 상기 이온 빔은 기판 평면에 대하여 비제로 입사각을 획정하는 궤적을 형성하는, 단계; 및
    복수의 스캔들을 수행하는 단계로서, 상기 기판은 상기 기판이 상기 이온 빔에 노출될 때 상기 추출 개구에 대하여 스캔되는, 단계를 포함하는, 방법.
  12. 청구항 11에 있어서,
    상기 복수의 스캔들을 수행하는 단계는,
    상기 측벽들의 제 1 세트를 상기 이온 빔에 노출시키기 위하여 제 1 스캔을 수행하는 단계;
    상기 측벽들의 제 2 세트를 상기 이온 빔에 노출시키기 위하여 제 2 스캔을 수행하는 단계; 및
    상기 측벽들의 제 3 세트를 상기 이온 빔에 노출시키기 위하여 제 3 스캔을 수행하는 단계를 포함하며, 상기 제 2 선형 구조체들 상에 배치된 측벽들의 제 4 세트는 상기 제 1 스캔, 상기 제 2 스캔, 또는 상기 제 3 스캔 동안 상기 이온 빔에 노출되지 않는, 방법.
  13. 청구항 10에 있어서,
    상기 제 1 선형 구조체들을 형성하는 단계는,
    상기 패턴화 스택의 상단 층 내로 에칭함으로써 선형 전구체 구조체들의 세트를 형성하는 단계;
    상기 선형 전구체 구조체들의 세트 상에 블랭킷 층을 증착하는 단계;
    상기 선형 전구체 구조체들의 세트 상에 전구체 측벽 스페이서들의 세트를 형성하기 위해 상기 블랭킷 층을 에칭하는 단계; 및
    상기 전구체 측벽 스페이서들의 세트를 제거하지 않으면서 상기 패턴화 스택의 상기 상단 층을 선택적으로 제거하는 단계로서, 상기 전구체 측벽 스페이서들의 세트는 상기 제 1 선형 구조체들을 형성하는, 단계를 포함하는, 방법.
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