JP7142695B2 - 半導体デバイスおよびその製造方法 - Google Patents

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Description

本実施形態は、半導体基板に関し、より詳しくは、ダイナミックランダムアクセスデバイスの製法に関する。
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスがより小さくなるにつれて、ストレージノードおよびアクセストランジスタのためのトレンチを含む３次元構造を形成するパターニングがますます重要視されている。今日のＤＲＡＭデバイスでは、トランジスタは、多くの場合単結晶シリコンからなる狭くて高い半導体フィン構造を使用して形成されている。予想される傾向によれば、このようなフィン構造のアスペクト比、つまりフィンの高さ（深さ）対フィン間隔の比、は今後数年で２０：１以上に達する可能性がある。さらに、基板の平面内のこのようなフィン構造の絶対寸法は非常に小さいので、フィン構造は既知の遠紫外線リソグラフィツールを使用して容易にパターン化することができない。
これらのおよび他の考慮事項に対して、本開示が提供される。
一実施形態において、基板を提供するステップを含む方法であり、前記基板は、基板ベースおよび該基板ベース上に配置されたパターニングスタックを備える。前記基板は、前記パターニングスタック内に、第１の方向に沿って延在する第１の線形構造を含むとともに、前記パターニングスタック内に、前記第１の方向に対して非ゼロの角度を成す第２の方向に沿って延在する第２の線形構造を含むことができる。この方法は、前記第２の線形構造の一組の側壁上に一組の側壁スペーサを選択的に形成するステップも含む。
別の実施形態において、ダイナミックランダムアクセスメモリを製造する方法であり、基板を提供するステップを含むことができ、前記基板は、基板ベースと該基板ベース上に配置されたパターニングスタックとを備える。この方法はさらに、前記パターニングスタック内に第１の方向に沿って延在する第１の線形構造を含む第１のパターンを形成するステップ、および前記パターニングスタック内に前記第１の方向に対して非ゼロの角度を成す第２の方向に沿って延在する第２の線形構造を含む第２のパターンを形成するステップを含むことができる。この方法はさらに、前記第２の線形構造の一組の側壁上に一組の側壁スペーサを選択的に形成するステップ、前記第１の線形構造及び前記一組の側壁スペーサを含む第１の分離パターンを形成するステップ、および前記第１の分離パターンを前記基板ベースに転写するステップを含むことができる。
別の実施形態において、デバイス構造であり、このデバイス構造は基板ベースを含むことができ、該基板ベースは、フィン構造の二次元アレイを画定する分離パターンを含む。前記フィン構造の二次元アレイは、側壁ラフネスを示さない一組の線形トレンチをさらに備えることができ、前記一組の線形トレンチのトレンチ幅は２０ｎｍ以下である。
本開示の実施形態による、デバイス構造を示す。 図２Ａ～図２Ｄは、本開示の実施形態による、デバイス構造を形成する１つのプロセスの概要を示す。 図３Ａ～図３Ｆは、本開示の実施形態による方法に含まれる例示的な処理を示す。 図３Ｇ～図３Ｌは、本開示の実施形態による方法に含まれる例示的な処理を示す。 図３Ｍ～図３Ｒは、本開示の実施形態による方法に含まれる例示的な処理を示す。 図３Ｓ～図３Ｗは、本開示の実施形態による方法に含まれる例示的な処理を示す。 図４Ａ、図４Ｂおよび図４Ｃは、本開示の実施形態による製造装置の側面図および上面図をそれぞれ示す。 本開示の実施形態による例示的なプロセスフローを提示する。
発明の実施の形態
以下に、いくつかの実施形態を示す添付図面を参照して、本実施形態をより詳細に説明する。但し、本発明の要旨は、多くの異なる形態で実施されるものであり、本明細書に記載の実施形態に限定されると解釈されるべきではない。むしろ、これらの実施形態は、本開示が詳細かつ完全であり、要旨の範囲を当業者に十分に伝えるべく提供される。図面全体にわたって、同様の番号は同様の要素を参照する。
本実施形態は、半導体フィン構造から形成されるトランジスタなどのデバイスを形成するための新規の技術および基板構造を提供する。これらの技術は、特に、ＤＲＡＭデバイスの形成に適用可能であるが、他のデバイスもまた、本開示の実施形態に従って形成することができる。様々な非限定的な実施形態は、フィン構造の幅またはフィン構造のピッチが５０ｎｍ未満である実装に、およびいくつかの実施形態では２０ｎｍ以下である実装に、特に有用である
次に図１を参照すると、本開示の実施形態によるデバイス構造１００が示されている。デバイス構造１００は、基板１０１の基板ベース１０２に形成され、基板ベースは単結晶シリコンであってよい。デバイス構造は、基板ベース１０２内に実装され、基板ベース１０２は、フィン構造１０６の２次元アレイを画定する分離パターン１０４を含み、フィン構造の２次元アレイ１０６は、一組の線形トレンチ１０８をさらに含む。本開示の様々な実施形態によれば、フィン構造１０６は、基板ベース１０２と同じ材料でモノリシックに形成される。いくつかの実施形態では、フィン構造１０６は、１０/１、１５/１、または２０/１のアスペクト比を示すものとしてよい。ここで、この分数の分子は、基板の平面（図示のＸ－Ｙ平面）に垂直な方向１１０に沿ったトレンチ高さまたはフィン高さを表し、分母は、トレンチ１０８のトレンチ幅、または（この例ではＸ軸に平行な）最短方向１１２に沿った隣接するフィン間のピッチを表す。デバイス構造１００の特徴は、トレンチ１０８として示される一組の狭いトレンチであり、そのようなトレンチは側壁ラフネスを示さず、直線状に延び、既知のデバイスに特徴的なうねり、ライン幅ラフネス、またはラインエッジラフネスを示さない。いくつかの例では、トレンチ１０８のトレンチ幅は、５０ｎｍ、３０ｎｍ、２０ｎｍまたはそれ以下とすることができ、一方、トレンチ１０８のラフネスは、３ｎｍ、２ｎｍ、１ｎｍまたはそれ以下とすることができる。たとえば、公称幅が２０ｎｍ、３０ｎｍ、または５０ｎｍのトレンチなどの構造を生成するための既知のパターニング技術は、たとえば、およそ数ナノメートル、５ナノメートル、１０ナノメートル、またはそれ以上のラインエッジラフネスを生成し得る。そのようなレベルのラフネスは、１０ｎｍ、２０ｎｍ、または５０ｎｍの幅を持つフィンのアレイで、５０ｎｍ、２０ｎｍ、１０ｎｍ、またはそれ以下のトレンチ幅を持つトレンチによって分離されているアレイの生成には受け入れられない。この点で、デバイス構造１００は、トランジスタおよびデバイスのアレイ、例えば、優れた特性を有し、より良いデバイス間の性能の均一性、より高いデバイス歩留まりなどを有するデバイス含む、ＤＲＡＭアレイなど、を作製するために使用することができる。
図２Ａ～２Ｄは、本開示の実施形態による、デバイス構造を形成する１つのプロセスの概要を示す。図２Ａには、例えばシリコン基板を表す基板ベース１０２が示されている。異なるパターニング材料のブランケット層からなるパターニングスタック２０２が基板ベース１０２上に配置される。パターニングスタック２０２は、例えば、酸化シリコン、窒化シリコン、および炭素を含む既知の材料から形成され得る。実施形態は、この文脈に限定されない。パターン化されたフォトレジスト層２０４が、パターンニングスタック２０２の上に配置される。パターン化されたフォトレジスト層２０４は、パターニングスタック２０２および基板ベース１０２を含む下側のデバイス構造内の層にパターンを転写するためにされ得る。
図２Ｂには、パターン反転プロセス後のデバイス構造が示され、パターン化されたフォトレジスト層２０４のネガ画像が最上層２０６に転写され、最上層２０６は、一実施形態では炭素層などの最上層材料で形成され得る。以下に詳述するように、パターン反転は、パターン化されたフォトレジスト層が存在した状態で最上層２０６を最初にエッチングして、一組の構造を形成することによって達成することができる。次に、一組の構造に側壁を形成し、最上層２０６の材料の再堆積を行った後、平坦化して、図２Ｂの構造を得ることができる。したがって、図２Ｂの構造は、第１の方向（例えば、図示のデカルト座標系のＹ軸に平行）に沿って延びる第１の線形構造２０８の第１のパターンを含む。第１の線形構造２０８はストライプ２０６－Ａの間に介在し、ストライプ領域２０６－Ａは最上層２０６からの材料で形成することができる。第１の線形構造２０８は、酸化物、窒化物、または他の材料で形成することができ、相互に平行なアレイ状に配置される。
図２Ｃには、第２の線形構造２１２の第２のパターンを形成するためにさらにパターニングした後のデバイス構造が示され、第２の線形構造２１２は、ＸＹ平面内、すなわち、基板１０１の平面内で、第１の方向に対して非ゼロの角度φを規定する第２の方向に沿って延びる相互に平行な線のアレイを形成する。いくつかの例では、角度φの値は、１から８９度の範囲とし得る。第２の線形構造２１２は、最上層２０６内の材料で形成することができる。第２の線形構造２１２は、フォトレジストなどの追加のマスク層をさらにリソグラフィでパターン化し、最上層２０６の一部を除去して図示のような第２の線形構造２１２を形成することにより形成することができる。図２Ｂの第１の線形構造に対して非ゼロの角度φに配向された第２の線形構造２１２は、基板ベース１０２をパターン化するための最終的な分離パターンを規定するのに有用なチョップ構造を形成する。図２Ｃのこのプロセス段階では、比較的幅広の第２の線形構造２１２の１つの側壁（図２Ｃにおいて左側）のみに一組の側壁スペーサ２１０が選択的に形成される。以下に詳述するように、この側壁スペーサ２１０の組を使用して、基板ベース１０２に形成された最終的なデバイス構造内の隣接半導体フィンを分離する狭幅トレンチを形成することができる。
図２Ｄでは、図２Ｃの構造を充填材料で充填し、その充填材料が基板ベース１０２に転写すべきアイランドの第１の分離パターン２２０に配置されるように平坦化した後のデバイス構造が示されている。図２Ｄでは、第１の線形構造２０８および側壁スペーサ２１０の組が除去されている。したがって、第１の分離パターン２２０は、図２Ｃの側壁スペーサ２１０の組によって画定される（図２Ｄでは垂直に走る）狭い直線のトレンチ２２６によって分離されたアイランド２２４を含む。次に、図２Ｄの構造を使用して、同じパターンを基板ベース１０２に転写して、狭い半導体フィン構造のアレイを形成することができる。
図３Ａ～図３Ｗは、本開示の実施形態による方法に含まれる例示的な処理を示す。図３Ａにおいて、基板ベース１０２を含む基板が用意される。基板ベース１０２は、単結晶シリコンなどの半導体であってよい。図３Ｂにおいて、層２５２および層２５４が堆積され、層２５２は第１の材料とすることができ、層２５４は第２の材料とすることができ、例えば酸化ケイ素および窒化ケイ素などとしてよい。図３Ｃにおいて、最上層２０６が堆積され、最上層２０６は、層２５４および層２５６と異なる材料とすることができる。一例として、最上層２０６は、炭素または同種のマスク材料とすることができる。最上層２０６、層２５４および層２５２は、パターンを基板ベース１０２に転写するためのパターニングスタック２０２を形成することができる。いくつかの実施形態では、より多くの層またはより少ない層をパターニングスタックとして使用することができる。図３Ｄにおいて、パターン化されたフォトレジスト層２０４が、パターニングスタック２０２の上に形成される。
図３Ｅにおいて、パターン化されたフォトレジスト層２０４のパターンが、異方性エッチングなどによって最上層２０６に転写される。
図３Ｆにおいて、パターン化されたフォトレジスト層２０４が除去され、ストライプ２０６－Ａが露出される。図３Ｇにおいて、ブランケット層２６０が基板上に堆積され、ストライプ２０６－Ａの上にコーティングを形成する。図３Ｈにおいて、水平面からブランケット層２６０を除去して第１の線形構造２０８を残すためにエッチングプロセスが実行される。図３Ｉにおいて、層２６２のブランケット堆積が行われる。層２６２は、いくつかの実施形態では、最上層２０６と同じ材料で構成してよい。図３Ｊにおいて、平坦化エッチングが実行され、第１の線形構造２０８が露出され、最上層２０６の材料などの材料が、ストライプ２０６－Ａの形で、第１の線形構造２０８の間に介在している。この時点で、デバイス構造は、図３Ｄの構造の反転されたパターンになる。図３Ｋにおいて、フォトレジスト層２６４が堆積され、パターン化されて、下側の基板にチョップ構造が生成される。図３Ｌにおいて、上層２０６の材料が選択的に除去され、図に示されるように、第１の線形構造２０８が露出される。例えば、最上層２０６は炭素で構成することができ、炭素をアッシングする既知のエッチャントレシピを使用することによって選択的に除去することができるが、酸化物とし得る第１の線形構造２０８はエッチングしないことができる。
図３Ｍにおいて、フォトレジスト層２６４が選択的に除去され、第１の線形構造２０８および第２の線形構造２１２のパターンが残る。図３Ｎにおいて、ブランケット側壁層２６６が、第１の線形構造２０８および第２の線形構造２１２の上に堆積される。図３Ｏにおいて、エッチングが行われ、（ＸＹ平面に平行な）水平面のブランケット側壁層２６６が除去され、第１の線形構造２０８の側壁の対に配置された、および第２の線形構造２１２の側壁の対に配置された、側壁スペーサ２６８の組が残る。エッチングは、スペーサ分離を目的とした既知の反応性イオンエッチング（ＲＩＥ）プロセスとすることができる。
図３Ｐにおいて、ブランケット側壁層２６６が、第１の線形構造２０８の第１の組の側壁および第２の組の側壁（図では斜めに走る）からおよび第２の線形構造２１２の第３の組の側壁から選択的に除去される。この場合、前述の一組の側壁スペーサ２１０として示されている第４の組の側壁スペーサが残る。一例として、第２の線形構造２１２は炭素または同様の材料で形成され得るが、側壁スペーサ２１０の組および第１の線形構造２０８は、酸化物、窒化物、または他の材料で形成され得る。特に、第１の線形構造２０８は、側壁スペーサ２１０の組とは異なる材料で形成されてもよい。
図３Ｑにおいて、ブランケット層２７０が堆積され、ブランケット層２７０は、最上層２０６と同様の材料または同じ材料で形成され得る。代替実施形態では、ブランケット層２７０の材料は前の材料を除去した後に充填しても、または空所にブランケット層２７０の材料で充填してもよい
図３Ｒにおいて、平坦化エッチングが実行され、第１の線形構造２０８および側壁スペーサ２１０の組が露出され、それらの間に最上層２０６の材料などの材料が点在する。図に示されるように、最上層２０６の材料は、フィルアイランド２７２に分離される。したがって、フィルアイランド２７２、側壁スペーサ２１０の組、および第１の線形構造２０８は、基板ベース１０２に転写される第１の分離パターン２８０を画定する。
図３Ｓでは、第１の線形構造２０８および側壁スペーサ２１０の組が選択的に除去され、第１の分離パターン２８０を画定するフィルアイランド２７２のアレイ２７４が残る。第１の線形構造２０８および側壁スペーサ２１０の組の選択的除去は、側壁スペーサ２１０の組および第１の線形構造２０８の材料に適した任意の好都合な選択的エッチャントによって達成し得る。図３Ｔにおいて、第１の分離パターン２８０は、酸化物層または窒化物層などの、パターニングスタック２０２の下層に転写される。転写は、異方性エッチャントレシピなどの既知のエッチャントレシピによって達成することができる。この段階では、最上層２０６の材料は除去されており、第１の分離パターン２８０は層２５２および層２５４に形成されたアイランド２７６に具体化されている。
図３Ｕにおいて、アイランド２７６が所定の位置にある状態で基板ベース１０２がエッチングされ、第１の分離パターン２８０が基板ベース１０２に転写される。基板１０１内の第１の分離パターン２８０の最終的な実装は、図に示されるように分離された半導体フィン構造によって画定され、図１に関して述べたように、深くて狭いトレンチによって分離される。図３Ｖにおいて、絶縁体２７８が半導体フィン構造間のトレンチに導入され、トレンチ分離構造２８２を形成する。図３Ｗにおいて、デバイス構造２９０が示され、ゲート２８６が図３Ｖの構造から得られたトレンチ領域に形成される。
図３Ａ－図３Ｗに示される方法の特徴は、一組の側壁スペーサ２１０を使って狭い真っすぐのトレンチを形成することにある。この側壁スペーサ２１０の組は第２の線形構造２１２上に形成されるので、側壁スペーサ２１０の組は第２の線形構造２１２から特性を受け継ぐことができる。有利なことに、第２の線形構造２１２は側壁スペーサ２１０の組よりもはるかに大きな幅を有することができる。比較的大きな寸法を有する第２の線形構造２１２は、遠紫外線リソグラフィなどの既知の高スループットのリソグラフィプロセスを使用して規定することができる。例えば、第２の線形構造２１２の幅は、３０ｎｍ、５０ｎｍ、またはそれより大きくすることができ、第２の線形構造２１２の隣接する１つの間のピッチは、さらに大きくてもよい。したがって、第２の線形構造２１２は、フィーチャのスケールダウンに使用されるプロセスにしばしば関連するラインエッジラフネスおよびライン幅ラフネスの影響なしに形成することができる。特に、側壁スペーサ２１０の組の側壁スペーサの幅は、ブランケット側壁層２６６の厚さによって好都合に規定することができる。したがって、側壁スペーサ２１０の組の側壁スペーサは、同等の厚さのブランケット層を堆積することによって容易に形成することができる。さらに、第２の線形構造２１２は（Ｘ－Ｙ平面で規定される）直線状の側壁を有することができるので、側壁スペーサ２１０の組もまた、図３Ｒに示されるように直線状に延びることができる。
図３Ｐに一般的に示される処理を実行するために、いくつかの実施形態によれば、基板を隣接するプラズマチャンバを含む装置のプロセスチャンバ内に設置することができる。第１の線形構造２０８の両方の側壁および第２の線形構造２１２の片方の側壁から側壁スペーサ材料を選択的にエッチングするために、以下に詳述するように、プラズマチャンバから指向性イオンビームが抽出することができる。指向性イオンビームは、イオンビームのサイズおよび形状を規定する抽出アパーチャを通してプラズマチャンバからプロセスチャンバに抽出することができる。特定の実施形態では、イオンビームは、以下で説明するように、基板平面の法線に対して非ゼロの入射角を規定する軌道を形成する。このジオメトリはイオンビームが側壁を選択するように指向させることができ、他の側壁がイオンビームにより影響されないようにすることができる。
ここで図４Ａを参照すると、概略的な形で描かれた処理装置３００が示されている。処理装置３００は、側壁などの基板の部分を選択的にエッチングするための処理装置を表す。処理装置３００は、電源３２１を使用するなど、当技術分野で周知の任意の便利な方法によってプラズマ３０４を内部で生成するプラズマチャンバ３０２を有するプラズマベースの処理システムとしてよい。図に示されるように、抽出開口部３０８を有する抽出板３０６が設けられ、側壁層を選択的に除去するために選択エッチングを実行することができる。図３Ｏに示されるような前述の構造を有する基板１０１のような基板がプロセスチャンバ３２２内に配置される。基板１０１の基板平面は、図示のデカルト座標系のＸＹ平面によって表され、一方、基板１０１の平面に対して垂直は、Ｚ軸（Ｚ方向）に沿っている。
選択エッチング操作中、イオンビーム３１０は、図に示されるように抽出開口部３０８を通して抽出される。イオンビーム３１０は、既知のシステムと同様に、バイアス電源３２０によってプラズマチャンバ３０２と基板１０１との間に電圧差が印加されたとき、抽出され得る。バイアス電源３２０は、例えば、処理チャンバ３２２と基板１０１が同じ電位に保持される場合には、処理チャンバ３２２に結合してもよい。様々な実施形態では、イオンビーム３１０は、既知のシステムのように、連続ビームまたはパルスイオンビームとして抽出してもよい。例えば、バイアス電源３２０は、プラズマチャンバ３０２とプロセスチャンバ３２２との間の電圧差をパルスＤＣ電圧として供給するように構成してもよく、その場合には、パルス電圧の電圧、パルス周波数、およびデューティサイクルを互いに独立に調整することができる。
基板１０１を含む基板ステージ３１４を抽出アパーチャ３０８に対して、したがってイオンビーム３１０に対してスキャン方向３１６に沿ってスキャンすることにより、イオンビーム３１０は一組の側壁スペーサをエッチングすることができ、その場合、図４Ｂにさらに示されるように、側壁スペーサが、例えば、スキャン方向３１６に対して垂直に向けられる。 様々な実施形態では、例えば、イオンビーム３１０は、図１に示されるデカルト座標系のＸ方向に沿って延びる長軸を有するリボンイオンビームとして供給することができる。基板１０１は、例えば、第２の線形構造２１２の一組の側壁がビームに曝されるように配置することができる。例えば、第２の線形構造２１２は、その長さ方向がＸ軸に沿って抽出アパーチャの長軸に平行になるように向けることができる。このようにして、図４Ａに示すように、（基板平面に垂直な）Ｚ軸に対して非ゼロの入射角を形成するイオンビーム３１０は、第２の線形構造２１２の右側の側壁に衝突し、側壁スペーサを除去する。イオンビーム３１０は、不活性ガス、反応性ガスを含む任意の適切なガス混合物で構成してよく、いくつかの実施形態では、他のガス種と併せて供給してもよい。特定の実施形態では、イオンビーム３１０および他の反応種を、基板１０１の標的側壁の有向反応性イオンエッチングを実行するために、基板１０１へのエッチングレシピとして供給することもできる。エッチングレシピは、ブランケット側壁層２６６を除去するが、第２の線形構造２１２をエッチングしない、または第２の線形構造２１２を少しだけしかエッチングしないように、第２の線形構造２１２の材料に対して選択的にすることもできる。
図４Ｂのこの例では、基板１０１は、シリコンウェーハなどの円形ウェーハであり、抽出開口３０８は、細長い形状を有する細長い開口である。イオンビーム３１０は、Ｘ方向に沿ってビーム幅まで延びるリボンイオンビームとして提供され、ビーム幅は、Ｘ方向に沿った最も広い部分でさえ、基板１０１の全幅を暴露するのに十分である。例示的なビーム幅は、１０ｃｍ、２０ｃｍ、３０ｃｍ、またはそれ以上の範囲内とすることができ、Ｙ方向に沿った例示的なビーム長は、３ｍｍ、５ｍｍ、１０ｍｍ、または２０ｍｍの範囲内とすることができる。実施形態はこの文脈に限定されない。
また、図４Ｂに示されるように、基板１０１は、スキャン方向３１６にスキャンしてもよく、スキャン方向３１６はＸ－Ｙ平面内にあり、Ｙ方向に沿う。特に、スキャン方向３１６は、Ｙ方向に沿った対向する（１８０度）２方向の基板１０１のスキャン、または左方向だけのスキャンまたは右方向だけのスキャンを表すことができる。図４Ｂに示すように、イオンビーム３１０の長軸は、Ｘ方向に沿って、スキャン方向３１６に対して垂直に延びる。したがって、基板１０１のスキャンが図４Ｂに示すように、方向３１６に沿って基板１０１の左側から右側へ適切な長さに沿って行われるとき、基板１０１の全体をイオンビーム３１０に暴露することができる。
さらに図４Ｂに示されるように、基板１０１のイオンビーム３１０への暴露は、基板１０１が、抽出プレート３０６上の位置Ｌの下に位置する基板１０１上の位置Ｐ１で示されるような第１の回転位置に配置されている間にスキャンされるときに、起こり得る。例えば、位置Ｐ１は、ウェーハ上のノッチまたは平坦部の位置に対応し得る。様々な実施形態によれば、複数のスキャンを実行して、異なる側壁から側壁スペーサを選択的に除去することができ、図示のように、基板１０１は、複数の異なる回転位置を通して回転させることができる。例えば、位置Ｐ２は、図２Ｃの第２の線形構造２１２と第１の線形構造２０８との間の角度に関して定義された非ゼロの角度φのような所定のツイスト角で回転した基板１０１の半径上の位置を表すことができる。
したがって、基板１０１は、図４Ｂの回転位置に対して３０度のツイスト角に亘って、Ｘ－Ｙ平面に垂直または垂直な平面に対して回転させることができる。この第２の回転位置での基板１０１の処理は、図４Ｂの回転位置での処理と同様に進めることができ、この場合には、基板１０１がスキャン方向３１６に沿って再びスキャンされ、第２のスキャンで基板１０１全体がイオンビーム３１０に暴露される。第２の回転位置でのこの第２の処理は、第１の線形構造２０８の１つの側壁上の一組の側壁スペーサをイオンビーム３１０に暴露して側壁を選択的にエッチングすることができる。さらなる処理において、基板１０１は、Ｘ－Ｙ平面に垂直な平面に対して、第２の回転位置に対して１８０度のツイスト角に亘り位置Ｐ３まで回転させることができる。このようにすると、第１の線形構造の対向側壁をイオンビーム３１０に暴露することができる。上記のプロセスにおいて、最初に第１の線形構造２０８および第２の線形構造２１２上に側壁スペーサを形成するブランケット側壁層を、第１の組の側壁、第２の組の側壁、および第３の組の側壁から除去し、一組の側壁スペーサ２１０のみを残すことができる。
目標を定めた実験において、第２の線形構造２１２の一例からブランケット側壁層を選択的に除去した結果が、本開示の実施形態に従って研究された。図４Ｃは、例示的な結果を示すサンプル電子顕微鏡写真を示す。得られた結果は、基板１０１をスキャンに曝して右側の側壁から側壁層材料を除去した後に残っている一組の側壁スペーサ２１０を示す断面電子顕微鏡が含まれている。実験結果における第２の線形構造２１２のグループは、高さが約１２０ｎｍ、幅が２５ｎｍであったが、側壁スペーサ２１０の組の幅は約１０ｎｍであった。観察されるように、側壁スペーサは右側の側壁から完全に除去されているが、側壁スペーサ２１０の組は第２の線形構造２１２の上部までほぼ伸びている。
様々な実施形態によれば、処理装置３００は、図３Ａ－３Ｗの方法の追加の処理に使用することができる。様々な実施形態では、図３Ｊの平坦化処理、図３Ｒの平坦化処理、またはその２つの平坦化処理は処理装置３００を用いて実行することができる。所与の平坦化処理は、イオンビームに暴露されている間、基板１０１を複数回スキャンすることを必要とし、基板１０１はスキャンの間に新しい回転位置へと設計ツイスト角に亘り回転される。いくつかの例では、所与の平坦化処理は、４回のスキャン、６回のスキャン、８回のスキャン、またはそれ以上を含み得る。実施形態はこの文脈に限定されない。目標の平坦性を達成するように基板１０１を平坦化するために、平坦化処理の異なるスキャンを調整することができる。例えば、平坦化処理の前に既知の技術を使用して基板１０１を測定して二次元の厚さマップを得ることができるので、例えば最上層２０６の材料の量を、二次元マップ上の各点の初期厚さに従って除去することができる。したがって、平坦化処理には、場合によっては、異なるツイスト角での一連のスキャンが含まれることがあり、一連のスキャンにより、ＸＹ平面に不均一なエッチングパターンが生成され、平坦化後の所定の基板層の厚さが平坦化前より大きく不均一になり得る。化学機械研磨（ＣＭＰ）または他の既知の平坦化技術とは対照的に、スキャンイオンビームを用いてこれらの平坦化処理を実行する利点は、必要とされる平坦化すべきブランケット層の過剰堆積部（overburden）少ないことにある。ＣＭＰでは、過剰体積部は平坦化される最終層の厚さの３～４倍になることがよくあり、時間がかかるプロセスになる。さらに、材料の除去が原子レベルで行われるスキャンイオンビームとは対照的に、より薄い材料の層を除去するにはＣＭＰは制御がさらに難しくなり、比較的費用がかかる。
図５は、本開示の実施形態による、例示的なプロセスフロー５００を示す。ブロック５０２において、基板が提供される。基板は、基板ベースおよび基板ベース上に配置されたパターニングスタックを含み得る。様々な実施形態では、基板ベースは単結晶半導体とすることができるが、パターニングスタックは、酸化物、窒化物、炭素、炭化物などの異なる層を含む。
ブロック５０４において、第１の線形構造の第１のパターンがパターニングスタックに形成され、第１の線形構造は第１の方向に沿って延在する。第１の線形構造は、パターニングスタックの少なくとも１つの層で形成された平行線のアレイを構成してよい。いくつかの例では、第１の線形構造は、線形前駆構造の側壁から形成してもよい。
ブロック５０６において、第２の線形構造の第２のパターンがパターニングスタックに形成される。第２の線形構造は、第１の方向に対して非ゼロの角度を成す第２の方向に沿って延在してよい。
ブロック５０８において、第２の線形構造の１組の側壁上に一組の側壁スペーサが選択的に形成される。いくつかの実施形態では、一組の側壁構造は、第１の線形構造および第２の線形構造の上にブランケット側壁層を堆積し、次いで第１の線形構造の両方の側壁および第２の線形構造の一方の側壁からブランケット側壁層を選択的に除去することによって形成される。
ブロック５１０において、第１の線形構造と一組の側壁スペーサを備える第１の分離パターンが形成される。ブロック５１２において、第１の分離パターンが基板ベースに転写される。この転写は、一連のエッチング処理によって達成することができる。
本実施形態は、ＤＲＡＭトランジスタを形成するための半導体構造のアレイのようなデバイスを形成する既知のプロセスに勝る様々な利点を提供する。１つの利点として、隣接するフィン構造を分離するトレンチは、１０ｎｍ、７ｎｍ、５ｎｍ以下までの制御可能な幅を有する側壁スペーサによって規定されるので、隣接するフィン構造が互いにより密な間隔で配置され得る。別の利点として、隣接するフィン構造間の間隔の均一性は、間隔を規定するトレンチが、比較的厚い線形前駆体構造上に形成される直線側壁スペーサ、すなわち前駆体側壁スペーサに由来するため、大幅に改善され得る。したがって、本実施形態の別の利点は、分離パターンを画定するために比較的高いスループットおよび低難易度の深紫外リソグラフィを使用して、分離構造に狭いトレンチを形成することができることにある。本実施形態の別の利点は、真っ直ぐな側壁フィン構造が、既知のフィン構造の丸みのある特徴よりも大きな表面積を生成することにある。シリコンの表面積が大きいほど、デバイスの機能性が良くなり、それは、シリコンの表面積が大きいほど電子のための表面が大きくなり、接触面積が大きくなって、接触抵抗が減少するためである。本実施形態のさらなる利点は、選択的スペーサ形成の使用によって改善された分解能およびオーバーレイが達成される。
本開示は本明細書に記載の特定の実施形態によって範囲が制限されるものではない。実際に、本明細書の記載されたものに加えて、本開示の他の様々な実施形態及び変更は、前述の説明及び添付の図面から当業者には明らかである。したがって、これらの他の実施形態及び修正は、本開示の範囲内に含まれるものとする。さらに、本開示は、特定の目的のための特定の環境における特定の実装に関する説明として記載されているが、有用性はこの記載に限定されず、本開示が様々な目的のために様々な環境で有益に実装されうることを当業者は認識することができる。したがって、以下に記載される特許請求の範囲は、本明細書に記載される本開示の完全な範囲及び精神を考慮して解釈されるものである。

Claims (13)

  1. 半導体デバイス構造を製造する方法であって、
    基板ベースおよび前記基板ベース上に配置されたパターニングスタックを備える基板を提供するステップを含み、前記基板はさらに、
    前記パターニングスタック内に、第１の方向に沿って延在する第１の線形構造を、および
    前記パターニングスタック内に、前記第１の方向に対して非ゼロの角度を成す第２の方向に沿って延在する第２の線形構造を備え、
    前記第２の線形構造の１組の側壁上に一組の側壁スペーサを選択的に形成するステップを含む、方法。
  2. 前記第１の線形構造が第１の組の側壁と第２の組の側壁を含み、前記第２の線形構造が第３の組の側壁と第４の組の側壁を含み、前記一組の側壁スペーサが前記第４の組の側壁上に配置され、前記第１の組の側壁、前記第２の組の側壁、または前記第３の組の側壁上には配置されない、請求項１に記載の方法。
  3. 前記側壁スペーサを選択的に形成するステップは、
    前記第１の線形構造および前記第２の線形構造上にブランケット側壁層を堆積するステップと、
    前記第１の組の側壁、前記第２の組の側壁、および前記第３の組の側壁から前記ブランケット側壁層を選択的に除去するステップと、
    を含む請求項２に記載の方法。
  4. 前記側壁スペーサを選択的に形成するステップは、
    前記ブランケット側壁層を堆積した後、前記基板をプラズマチャンバに隣接するプロセスチャンバ内に供給するステップと、
    イオンビームを前記プラズマチャンバから抽出アパーチャを通してプロセスチャンバに抽出し、前記イオンビームは基板平面に対して非ゼロ入射角を規定する軌道を形成する、ステップと、
    前記基板が前記抽出アパーチャに対してスキャンされ、前記基板が前記イオンビームに暴露される複数のスキャンを実行するステップと、
    を含む、請求項３に記載の方法。
  5. 前記複数のスキャンを実行するステップは、
    第１のスキャンを実行して、前記第１の組の側壁を前記イオンビームに暴露するステップ、
    第２のスキャンを実行して、前記第２の組の側壁をイオンビームに暴露するステップ、および
    第３のスキャンを実行して、前記第３の組の側壁をイオンビームに暴露するステップ、
    を含み、
    前記第４の組の側壁は、前記第１のスキャン、前記第２のスキャン、または前記第３のスキャン中に前記イオンビームに暴露されない、
    請求項４に記載の方法。
  6. 前記第１の線形構造および前記一組の側壁スペーサが第１の分離パターンを画定し、前記方法は、前記第１の分離パターンを、前記パターニングスタックおよび前記基板ベースをエッチングすることによって、前記基板ベースに転写するステップをさらに含む、請求項１に記載の方法。
  7. 前記パターニングスタックは複数の層を含み、前記複数の層のうちの少なくとも２つの層は異なる材料を含み、さらに酸化ケイ素、窒化ケイ素、炭素、またはそれらの任意の組み合わせを含む、請求項１に記載の方法。
  8. ダイナミックランダムアクセスメモリを製造する方法であって、
    基板ベースおよび前記基板ベース上に配置されたパターニングスタックを備える基板を提供するステップと、
    前記パターニングスタック内に第１の方向に沿って細長い第１の線形構造を含む第１のパターンを形成するステップと、
    前記パターニングスタック内に前記第１の方向に対して非ゼロの角度を成す第２の方向に沿って細長い第２の線形構造を含む第２のパターンを形成するステップと、
    前記第２の線形構造の１組の側壁上に一組の側壁スペーサを選択的に形成するステップと、
    前記第１の線形構造及び前記一組の側壁スペーサを含む第１の分離パターンを形成するステップと、
    前記第１の分離パターンを前記基板ベースに転写するステップと、
    を含む、方法。
  9. 前記第１の分離パターンを前記基板ベースに転写するステップは、前記第１の分離パターンを使用して、前記パターニングスタックおよび前記基板ベースをエッチングするステップを含む、請求項８に記載の方法。
  10. 前記一組の側壁スペーサを選択的に形成するステップは、
    前記第１の線形構造および前記第２の線形構造上にブランケット側壁層を堆積するステップと、
    前記第１の線形構造上に堆積された第１の組の側壁および第２の組の側壁から前記ブランケット側壁層を選択的に除去するステップと、
    前記第２の線形構造上に堆積された第３の組の側壁から前記ブランケット側壁層を選択的に除去するステップと、
    を含む請求項８に記載の方法。
  11. 前記側壁スペーサを選択的に形成するステップは、
    前記ブランケット側壁層を堆積した後、前記基板をプラズマチャンバに隣接するプロセスチャンバ内に供給するステップと、
    イオンビームを前記プラズマチャンバから抽出アパーチャを通してプロセスチャンバに抽出し、前記イオンビームは基板平面に対して非ゼロ入射角を規定する軌道を形成する、ステップと、
    前記基板が前記抽出アパーチャに対してスキャンされ、前記基板が前記イオンビームに暴露される複数のスキャンを実行するステップと、
    を含む、請求項１０に記載の方法。
  12. 前記複数のスキャンを実行するステップは、
    第１のスキャンを実行して、前記第１の組の側壁を前記イオンビームに暴露するステップ、
    第２のスキャンを実行して、前記第２の組の側壁をイオンビームに暴露するステップ、および
    第３のスキャンを実行して、前記第３の組の側壁をイオンビームに暴露するステップ、
    を含み、
    前記第２の線形構造上に堆積された第４の組の側壁は、前記第１のスキャン、前記第２のスキャン、または前記第３のスキャン中に前記イオンビームに暴露されない、
    請求項１１に記載の方法。
  13. 前記第1の線形構造を形成するステップは、
    前記パターニングスタックの最上層にエッチングによって一組の線形前駆体構造を形成するステップと、
    前記一組の線形前駆体構造上にブランケット層を堆積させるステップと、
    前記ブランケット層をエッチングして、前記一組の線形前駆体構造上に一組の前駆体側壁スペーサを形成するステップと、
    前記一組の前駆体側壁スペーサを除去せずに、前記パターニングスタックの最上層を選択的に除去するステップと、
    を備え、
    前記一組の前駆体側壁スペーサが前記第１の線形構造を形成する、請求項１０に記載の方法。
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US10629437B2 (en) * 2018-05-09 2020-04-21 Varian Semiconductor Equipment Associates, Inc. Techniques and structure for forming dynamic random-access device using angled ions
US10903082B2 (en) * 2018-09-21 2021-01-26 Varian Semiconductor Equipment Associates, Inc. Spacer sculpting for forming semiconductor devices
US10943819B2 (en) * 2018-12-20 2021-03-09 Nanya Technology Corporation Semiconductor structure having a plurality of capped protrusions
CN113594095B (zh) 2020-04-30 2024-05-14 长鑫存储技术有限公司 半导体结构及其形成方法
US12040218B2 (en) * 2021-07-09 2024-07-16 Winbond Electronics Corp. Method of forming a semiconductor device
US20230128335A1 (en) * 2021-10-22 2023-04-27 Nanya Technology Corporation Manufacturing and measuring system for semiconductor structures

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011014750A (ja) 2009-07-03 2011-01-20 Elpida Memory Inc 半導体装置及びその製造方法
JP2011151061A (ja) 2010-01-19 2011-08-04 Elpida Memory Inc 半導体装置の製造方法
JP2014086719A (ja) 2012-10-26 2014-05-12 Samsung Electronics Co Ltd 活性領域を限定する線状のトレンチを有する半導体素子及びその形成方法
JP2014160802A (ja) 2013-01-24 2014-09-04 Canon Anelva Corp フィンｆｅｔの製造方法およびデバイスの製造方法
JP2016033968A (ja) 2014-07-31 2016-03-10 マイクロン テクノロジー， インク． 半導体装置の製造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6960510B2 (en) * 2002-07-01 2005-11-01 International Business Machines Corporation Method of making sub-lithographic features
US20040246355A1 (en) * 2003-06-06 2004-12-09 Ji Ung Lee Storage capacitor array for a solid state radiation imager
KR100718255B1 (ko) 2005-03-05 2007-05-15 삼성전자주식회사 디램 장치 및 그 제조 방법
US20080113483A1 (en) * 2006-11-15 2008-05-15 Micron Technology, Inc. Methods of etching a pattern layer to form staggered heights therein and intermediate semiconductor device structures
US7867912B2 (en) * 2007-02-20 2011-01-11 Qimonda Ag Methods of manufacturing semiconductor structures
JP5679628B2 (ja) 2008-12-16 2015-03-04 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
US8192641B2 (en) * 2009-07-23 2012-06-05 GlobalFoundries, Inc. Methods for fabricating non-planar electronic devices having sidewall spacers formed adjacent selected surfaces
US8143121B2 (en) 2009-10-01 2012-03-27 Nanya Technology Corp. DRAM cell with double-gate fin-FET, DRAM cell array and fabrication method thereof
KR101147523B1 (ko) 2010-06-15 2012-05-21 서울대학교산학협력단 스플릿게이트 구조를 갖는 1ｔ 디램 소자 및 이를 이용한 디램 어레이
US8293602B2 (en) * 2010-11-19 2012-10-23 Micron Technology, Inc. Method of fabricating a finFET having cross-hair cells
JP2012253122A (ja) * 2011-06-01 2012-12-20 Elpida Memory Inc 半導体装置の製造方法、並びにデータ処理システム
JP2013201173A (ja) 2012-03-23 2013-10-03 Elpida Memory Inc パターン形成方法
US9023723B2 (en) 2012-05-31 2015-05-05 Applied Materials, Inc. Method of fabricating a gate-all-around word line for a vertical channel DRAM
US8629048B1 (en) * 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US20140217577A1 (en) * 2013-02-04 2014-08-07 Infineon Technologies Ag Semiconductor Device and Method for Manufacturing a Semiconductor Device
KR102064266B1 (ko) 2013-04-19 2020-01-09 삼성전자주식회사 반도체 소자용 패턴 및 그 형성 방법
KR102084954B1 (ko) * 2013-05-02 2020-03-05 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9040371B2 (en) 2013-08-07 2015-05-26 International Business Machines Corporation Integration of dense and variable pitch fin structures
KR102109793B1 (ko) * 2013-11-04 2020-05-13 삼성전자주식회사 반도체 소자
US9406547B2 (en) * 2013-12-24 2016-08-02 Intel Corporation Techniques for trench isolation using flowable dielectric materials
TWI658509B (zh) * 2014-06-18 2019-05-01 L'air Liquide, Societe Anonyme Pour L'etude Et L'exploitation Des Procedes Georges Claude 用於ｔｓｖ／ｍｅｍｓ／功率元件蝕刻的化學物質
US9449971B2 (en) * 2014-12-01 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming FinFETs
US20170338114A1 (en) 2014-12-09 2017-11-23 Tokyo Electron Limited Pattern forming method, gas cluster ion beam irradiating device and pattern forming apparatus
US9368484B1 (en) * 2015-05-28 2016-06-14 United Microelectronics Corp. Fin type electrostatic discharge protection device
KR20170043683A (ko) * 2015-10-13 2017-04-24 에스케이하이닉스 주식회사 반도체장치 제조 방법
US9786653B1 (en) * 2016-08-19 2017-10-10 Amazing Microelectronic Corp. Self-balanced diode device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011014750A (ja) 2009-07-03 2011-01-20 Elpida Memory Inc 半導体装置及びその製造方法
JP2011151061A (ja) 2010-01-19 2011-08-04 Elpida Memory Inc 半導体装置の製造方法
JP2014086719A (ja) 2012-10-26 2014-05-12 Samsung Electronics Co Ltd 活性領域を限定する線状のトレンチを有する半導体素子及びその形成方法
JP2014160802A (ja) 2013-01-24 2014-09-04 Canon Anelva Corp フィンｆｅｔの製造方法およびデバイスの製造方法
JP2016033968A (ja) 2014-07-31 2016-03-10 マイクロン テクノロジー， インク． 半導体装置の製造方法

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