TW201931568A - 半導體裝置結構及其製作方法 - Google Patents

半導體裝置結構及其製作方法 Download PDF

Info

Publication number
TW201931568A
TW201931568A TW107138656A TW107138656A TW201931568A TW 201931568 A TW201931568 A TW 201931568A TW 107138656 A TW107138656 A TW 107138656A TW 107138656 A TW107138656 A TW 107138656A TW 201931568 A TW201931568 A TW 201931568A
Authority
TW
Taiwan
Prior art keywords
substrate
linear structure
ion beam
sidewalls
linear
Prior art date
Application number
TW107138656A
Other languages
English (en)
Other versions
TWI780251B (zh
Inventor
索尼 瓦吉斯
諾榭 瓦里安
Original Assignee
美商瓦里安半導體設備公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商瓦里安半導體設備公司 filed Critical 美商瓦里安半導體設備公司
Publication of TW201931568A publication Critical patent/TW201931568A/zh
Application granted granted Critical
Publication of TWI780251B publication Critical patent/TWI780251B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32357—Generation remote from the workpiece, e.g. down-stream
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32422—Arrangement for selecting ions or species in the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Element Separation (AREA)
  • Semiconductor Memories (AREA)
  • Superconductors And Manufacturing Methods Therefor (AREA)
  • Die Bonding (AREA)
  • Wire Bonding (AREA)

Abstract

一種方法可包括提供基底，所述基底包括基底基體及設置在所述基底基體上的圖案化堆疊。所述基底可包括：第一線性結構，位於所述圖案化堆疊中，所述第一線性結構沿第一方向伸長；以及第二線性結構，位於所述圖案化堆疊中，所述第二線性結構沿第二方向伸長，所述第二方向相對於所述第一方向形成非零角度。所述方法還可包括選擇性地在所述第二線性結構的一組側壁上形成一組側壁間隔件。

Description

形成動態隨機存取裝置的技術和結構
本實施例涉及半導體基底，且更具體來說，涉及對動態隨機存取裝置的處理。
隨著動態隨機存取記憶體（dynamic random access memory，DRAM）裝置按比例縮放到較小的尺寸，越來越強調用於形成三維結構的圖案化，所述三維結構包括用於儲存節點以及存取電晶體的溝槽。在當前的DRAM裝置中，電晶體可使用窄且高的半導體鰭結構形成，所述半導體鰭結構常常由單晶矽製成。根據預測的趨勢，這些鰭結構的高寬比（即，鰭的高度（深度）除以相鄰的鰭之間的間距）在未來幾年可達到20:1或大於20:1。此外，這些鰭結構在基底的平面內的絕對尺寸非常小，其中鰭結構不容易使用已知的深紫外光（deep ultraviolet）微影工具圖案化。
針對這些及其他考慮，提供本公開。
在一個實施例中，一種方法可包括提供基底，所述基底包括基底基體及設置在所述基底基體上的圖案化堆疊。所述基底可包括：第一線性結構，位於所述圖案化堆疊中，所述第一線性結構沿第一方向伸長；以及第二線性結構，位於所述圖案化堆疊中，所述第二線性結構沿第二方向伸長，所述第二方向相對於所述第一方向形成非零角度。所述方法還可包括選擇性地在所述第二線性結構的一組側壁上形成一組側壁間隔件。
在另一個實施例中，一種製作動態隨機存取記憶體的方法可包括提供基底，所述基底包括基底基體及設置在所述基底基體上的圖案化堆疊。所述方法還可包括：在所述圖案化堆疊中形成包括第一線性結構的第一圖案，所述第一線性結構沿第一方向伸長；以及在所述圖案化堆疊中形成包括第二線性結構的第二圖案，所述第二線性結構沿第二方向伸長，所述第二方向相對於所述第一方向形成非零角度。所述方法還可包括：選擇性地在所述第二線性結構的一組側壁上形成一組側壁間隔件；形成第一隔離圖案，所述第一隔離圖案包括所述第一線性結構及所述一組側壁間隔件；以及將所述第一隔離圖案轉移到所述基底基體中。
在另一個實施例中，一種裝置結構可包括基底基體，所述基底基體包括隔離圖案，所述隔離圖案界定鰭結構的二維陣列。所述鰭結構的所述二維陣列還可包括不表現出側壁粗糙度的一組線性溝槽，其中所述一組線性溝槽的溝槽寬度為20 nm或小於20 nm。
現在將參照其中示出一些實施例的附圖在下文中更充分地闡述本發明實施例。本公開的主題可實施為許多不同形式而不應被視為僅限於本文所述實施例。提供這些實施例是為了使本公開內容將透徹及完整，且將向所屬領域中的技術人員充分傳達所述主題的範圍。在所述圖式中，相同的編號自始至終指代相同的元件。
本發明實施例提供新穎技術及基底結構來形成由半導體鰭結構形成的裝置（例如，電晶體）。這些技術可尤其適用於DRAM裝置的形成，然而根據本公開的實施例還可形成其他裝置。各種非限制性實施例對於其中鰭結構的寬度或鰭結構之間的間距小於50 nm（且在一些實施例中，為20 nm或小於20 nm）的實施方式而言特別有用。
現轉至圖1，圖1示出根據本公開實施例的裝置結構100。裝置結構100形成在基底101的基底基體102中，其中基底基體可為單晶矽。裝置結構實施在基底基體102內，其中基底基體102包括界定鰭結構106的二維陣列的隔離圖案104，其中鰭結構106的二維陣列還包括一組線性溝槽（溝槽108）。根據本公開的各種實施例，鰭結構106以與基底基體102相同的材料以單片形式形成。在一些實施例中，鰭結構106可表現出10/1、15/1或20/1的高寬比，其中分子表示沿方向110（基底的平面（如圖中所示X-Y平面）的法線）的溝槽高度或鰭高度。分母可表示溝槽108的溝槽寬度，或作為另外一種選擇表示相鄰的鰭之間沿最短方向112（在本實例中平行於X軸）的節距。裝置結構100的特點是一組窄的溝槽（示出為溝槽108），其中這些溝槽不會表現出側壁粗糙度且在直線上延伸，而不表現出已知裝置所特有的波浪狀、線寬度粗糙度或線邊緣粗糙度。在一些實施例中，溝槽108的溝槽寬度可為50 nm、30 nm、20 nm、或小於20 nm，而溝槽108的粗糙度可為3 nm、2 nm、1 nm或小於1 nm。舉例來說，用於產生例如標稱寬度（nominal width）為20 nm、30 nm或50 nm的溝槽等結構的已知的圖案化技術舉例來說可產生大約幾奈米、五奈米、10奈米或大於10奈米的線邊緣粗糙度。這些粗糙程度對於產生陣列（例如，寬度為大約10 nm、20 nm或50 nm且由溝槽寬度為50 nm、20 nm、10 nm或小於10 nm的溝槽分隔開的鰭陣列）而言是無法接受的。就此而言，裝置結構100可用於製作具有優異性質的電晶體及裝置陣列（例如，DRAM陣列），所述裝置陣列包括在裝置之間具有更高的性能均勻性、且具有更高的裝置良率等的裝置。
圖2A到圖2D繪示根據本公開實施例的形成裝置結構的一個製程的概況圖。在圖2A中，示出基底基體102，其表示例如矽基底。在基底基體102上設置圖案化堆疊202，圖案化堆疊202由具有不同的圖案化材料的毯覆層形成。圖案化堆疊202可由已知的材料（包括例如氧化矽、氮化矽及碳）形成。所述實施例並非僅限於此上下文。在圖案化堆疊202的頂部上設置圖案化光阻層204。圖案化光阻層204可用於將圖案轉移到下伏的裝置結構（包括圖案化堆疊202及基底基體102）中的層中。
在圖2B中，示出圖案反轉製程（pattern reversal process）之後的裝置結構，此時圖案化光阻層204的負圖像（negative image）被轉移到頂部層206中，頂部層206可由頂部層材料形成，例如在一個實施例中為碳層。如以下詳細闡述，圖案反轉可通過以下步驟完成：首先對存在圖案化光阻層的頂部層206進行蝕刻，以形成一組結構。接著可在所述一組結構上形成側壁，並執行對頂部層206的材料的再沉積，隨後進行平坦化來產生圖2B所示結構。因此，圖2B所示結構包括由第一線性結構208形成的第一圖案，第一線性結構208沿第一方向（例如，平行於圖中所示笛卡爾座標系的Y軸）延伸。第一線性結構208與條紋206-A散佈在一起，條紋206-A區域可由來自頂部層206的材料形成。第一線性結構208可由氧化物、氮化物或其他材料形成，且被排列成由互相平行的線形成的陣列。
在圖2C中，示出進一步圖案化以形成由第二線性結構212形成的第二圖案之後的裝置結構，此時第二線性結構212形成由互相平行的線形成的陣列，所述互相平行的線沿第二方向伸長，所述第二方向在X-Y平面內（即，在基底101的平面內）相對於第一方向界定非零角度f。在一些實例中，的值可介於1度到89度之間。第二線性結構212可由頂部層206內的材料形成。第二線性結構212可通過以下步驟形成：對附加罩幕層（例如，光阻）進行進一步微影圖案化以及移除頂部層206的一些部分以形成圖中所示第二線性結構212。相對於圖2B所示第一線性結構以非零角度f 取向的第二線性結構212形成截斷結構（chop structure），所述截斷結構用於界定最終的隔離圖案以用於對基底基體102進行圖案化。在圖2C所示的這一處理階段中，選擇性地在相對較寬的第二線性結構212的僅一個側壁（圖2C所示左側）上形成一組側壁間隔件210。如以下詳細闡述，接著可使用所述一組側壁間隔件210來在形成在基底基體102中的最終裝置結構中形成用於將相鄰的半導體鰭隔離開的窄的溝槽。
在圖2D中，示出以填充材料對圖2C所示結構進行填充以及進行平坦化以使得填充材料排列成由島狀物形成的第一隔離圖案220，第一隔離圖案220將被轉移到下面的基底基體102。在圖2D中，第一線性結構208以及所述一組側壁間隔件210已被移除。由此，第一隔離圖案220包括由窄的、直的溝槽226（在圖2D中垂直地延伸）分隔開的島狀物224，溝槽226由圖2C所示的所述一組側壁間隔件210界定。接著可使用圖2D所示結構將相同的圖案轉移到基底基體102中以形成窄的半導體鰭結構的陣列。
圖3A到圖3W繪示根據本公開實施例的方法中涉及的示例性操作。在圖3A中，提供基底，基底包括基底基體102。基底基體102可為半導體，例如單晶矽。在圖3B中，沉積層252及層254，其中層252可為第一材料，且層254可為第二材料（例如，氧化矽與氮化矽）。在圖3C中，沉積頂部層206，其中頂部層206的材料可不同於層254及層256。作為一個實例，頂部層206可為碳或相似的罩幕材料。頂部層206、層254及層252可形成圖案化堆疊202來將圖案轉移到基底基體102。在一些實施例中，可使用較大數目的層或較少的層作為圖案化堆疊。在圖3D中，在圖案化堆疊202的頂部上形成圖案化光阻層204。
在圖3E中，例如通過非等向性蝕刻來將圖案化光阻層204的圖案轉移到頂部層206。
在圖3F中，移除圖案化光阻層204，從而暴露出條紋206-A。在圖3G中，在基底上沉積毯覆層260，從而在條紋206-A之上形成塗層。在圖3H中，執行蝕刻製程以將毯覆層260從水平表面移除，從而留下第一線性結構208。在圖3I中，執行層262的毯覆沉積。層262在一些實施例中可由與頂部層206相同的材料構成。在圖3J中，執行平坦化蝕刻，此時第一線性結構208被暴露出，在第一線性結構208之間散佈有呈條紋206-A形式的材料（例如，頂部層206的材料）。在這種情形中，裝置結構已相對於圖3D所示結構經歷了圖案反轉。在圖3K中，沉積光阻層264及圖案化以在下伏的基底中產生截斷特徵。在圖3L中，選擇性地移除頂部層206的材料，從而暴露出第一線性結構208，如圖中所示。舉例來說，頂部層206可由碳構成且可通過採用已知的蝕刻劑配方對碳進行灰化而被選擇性地移除，同時不會蝕刻第一線性結構208（所述結構可為氧化物）。
在圖3M中，選擇性地移除光阻層264，從而留下由第一線性結構208及第二線性結構212形成的圖案。在圖3N中，在第一線性結構208及第二線性結構212之上沉積毯覆側壁層266。在圖3O中，執行蝕刻以移除水平表面（平行於X-Y平面）中的毯覆側壁層266，從而留下多組側壁間隔件268，所述多組側壁間隔件268設置在第一線性結構208的多對側壁上且設置在第二線性結構212的多對側壁上。所述蝕刻可為已知的反應離子蝕刻（reactive ion etch，RIE）製程，其目標是用於間隔件隔離。
在圖3P中，選擇性地從第一線性結構208上的第一組側壁及第二組側壁（在圖中對角線地延伸）移除毯覆側壁層266，以及從第二線性結構212的第三組側壁移除毯覆側壁層266。在這種情形中，第四組側壁間隔件餘留下來且被示出為先前論述的所述一組側壁間隔件210。作為實例，儘管第二線性結構212可由碳或相似的材料形成，但是所述一組側壁間隔件210及第一線性結構208可由氧化物、氮化物或其他材料形成。應注意，第一線性結構208可由與所述一組側壁間隔件210不同的材料形成。
在圖3Q中，沉積毯覆層270，其中毯覆層270可由與頂部層206相似的材料或相同的材料形成。在替代實施例中，毯覆層270的材料可在移除前面的材料之後被填充或者通過使用毯覆層270的材料在空間中進行填充而被填充。
在圖3R中，執行平坦化蝕刻，此時，第一線性結構208及所述一組側壁間隔件210被暴露出，其中在第一線性結構208與所述一組側壁間隔件210之間散佈有材料（例如，頂部層206的材料）。頂部層206的材料被隔離成填充島狀物272，如圖中所示。由此，填充島狀物272、一組側壁間隔件210及第一線性結構208界定第一隔離圖案280，第一隔離圖案280將轉移到基底基體102中。
在圖3S中，選擇性地移除第一線性結構208及所述一組側壁間隔件210，從而留下界定第一隔離圖案280的由填充島狀物272形成的陣列274。選擇性地移除第一線性結構208及所述一組側壁間隔件210可通過適用於所述一組側壁間隔件210及第一線性結構208的材料的任何方便的選擇性蝕刻劑來完成。在圖3T中，將第一隔離圖案280轉移到圖案化堆疊202的下伏的層（例如，氧化物層或氮化物層）中。所述轉移可通過已知的蝕刻劑配方（例如，非等向性蝕刻劑配方）來完成。在這一階段中，頂部層206的材料已被移除，且第一隔離圖案280由形成在層252及層254中的島狀物276體現出來。
在圖3U中，基底基體102在適當的地方已蝕刻有島狀物276，從而將第一隔離圖案280轉移到基底基體102中。第一隔離圖案280在基底101內的最終實施方式是由隔離的半導體鰭結構界定的，如圖中所示，所述半導體鰭結構由深且窄的溝槽分隔開，如以上參照圖1所論述。在圖3V中，向半導體鰭結構之間的溝槽中引入絕緣體278，從而形成溝槽隔離結構282。在圖3W中，示出裝置結構290，此時在從圖3V所示結構得出的溝槽區中形成有閘極286。
圖3A到圖3W所示方法的特點是使用所述一組側壁間隔件210形成窄且直的溝槽。由於所述一組側壁間隔件210形成在第二線性結構212上，因此所述一組側壁間隔件210可繼承來自第二線性結構212的性質。有利的是，第二線性結構212可具有比所述一組側壁間隔件210大得多的寬度。具有相對較大的尺寸的第二線性結構212可使用已知的產出量高的微影製程（例如，深紫外光微影）來界定。舉例來說，第二線性結構212的寬度可為30 nm、50 nm或大於50 nm，且第二線性結構212中的相鄰的第二線性結構212之間的節距可更大。由此，可形成第二線性結構212而不具有常常與用於將特徵按比例縮小的製程相關聯的線邊緣粗糙度效應及線寬度粗糙度效應。應注意，可通過毯覆側壁層266的厚度來方便地界定所述一組側壁間隔件210的寬度。因此，可通過沉積具有相似厚度的毯覆層來容易地形成所述一組側壁間隔件210的側壁間隔件。此外，由於第二線性結構212可具有直的側壁（如在X-Y平面中所界定），因此所述一組側壁間隔件210也可在直線上延伸，如圖3R所示。
為執行圖3P中大體示出的操作，根據一些實施例，可將基底放置在包括相鄰的電漿腔室的設備的製程腔室中。為選擇性地從第一線性結構208的兩個側壁以及從第二線性結構212的一組側壁蝕刻側壁間隔件材料，可從電漿腔室提取定向離子束，如以下詳細闡述。可從電漿腔室通過提取開孔向製程腔室中提取定向離子束，所述提取開孔界定離子束的大小及形狀。在特定實施例中，離子束形成相對於基底平面的法線界定非零入射角度的軌跡，如以下所解釋。這種幾何形狀使得能夠以對側壁進行選擇的針對性方式來引導離子束，同時使其他側壁不受離子束的影響。
現轉至圖4A，圖4A示出以示意性形式繪示的處理設備300。處理設備300表示用於選擇性地蝕刻基底的一些部分（例如，側壁）的處理設備。處理設備300可為具有電漿腔室302的基於電漿的處理系統，電漿腔室302在其中通過所屬領域中所知的任何方便的方法（例如，使用電源321）來產生電漿304。可如圖中所示設置具有提取開孔308的提取板306，其中可執行選擇性蝕刻來選擇性地移除側壁層。在製程腔室322中設置有具有上述結構（如在圖3O中所示）的基底，例如基底101。基底101的基底平面由圖中所示笛卡爾座標系的X-Y平面表示，而基底101的平面的垂線沿Z軸（Z方向）定位。
在選擇性蝕刻操作期間，如圖中所示通過提取開孔308來提取離子束310。當如在已知系統中一樣，在電漿腔室302與基底101之間使用偏壓電源320施加電壓差時，可提取離子束310。偏壓電源320可耦合到製程腔室322，舉例來說，此時製程腔室322與基底101保持處於相同的電位。在各種實施例中，如在已知系統中一樣，離子束310可被提取為連續的束或者脈衝離子束。舉例來說，偏壓電源320可被配置成在電漿腔室302與製程腔室322之間供應電壓差作為脈衝直流（direct current，DC）電壓，其中脈衝電壓的電壓、脈衝頻率及工作循環可彼此獨立地進行調整。
通過相對於提取開孔308、且因此相對於離子束310沿掃描方向316對包括基底101的基底平臺314進行掃描，離子束310可對一組側壁間隔件進行蝕刻，其中所述一組側壁間隔件例如垂直於掃描方向316取向，如圖4B中進一步示出。在各種實施例中，舉例來說，離子束310可被作為具有沿圖4B所示笛卡爾座標系的X軸延伸的長軸的帶狀離子束提供。基底101可被配置成例如使第二線性結構212的一組側壁暴露到所述束。舉例來說，第二線性結構212可沿X軸以與提取開孔的長軸平行的長度方向進行取向。這樣一來，如圖4A所示，相對於Z軸（基底平面的法線）形成非零入射角度的離子束310可撞擊第二線性結構212的右側壁，從而移除側壁間隔件。離子束310可由任何方便的氣體混合物（包含惰性氣體、反應氣體）構成，且在一些實施例中可與其他氣態物質相結合地提供。在特定實施例中，離子束310與其他反應物質可作為蝕刻配方提供到基底101以執行對基底101的目標側壁的定向反應離子蝕刻。蝕刻配方可相對於第二線性結構212的材料為選擇性的，以移除毯覆側壁層266，而不對第二線性結構212進行蝕刻或者將第二線性結構212蝕刻較小的程度。
在圖4B所示的本實例中，基底101是圓形晶圓（例如，矽晶圓），提取開孔308是具有伸長形狀的伸長開孔。離子束310提供為沿X方向延伸到束寬度的帶狀離子束，其中束寬度足以暴露基底101的整個寬度，甚至在沿X方向最寬的部分也是如此。示例性束寬度可處於10 cm、20 cm、30 cm或大於30 cm的範圍內，而沿Y方向的示例性束長度可處於3 mm、5 mm、10 mm或20 mm的範圍內。所述實施例並非僅限於此上下文。
同樣如圖4B所示，基底101可在掃描方向316上（例如，沿Y方向）進行掃描，其中掃描方向316位於X-Y平面中。應注意，掃描方向316可表示沿Y方向對基底101進行的在兩個相對的（180度）方向上的掃描，或者僅朝左掃描或朝右掃描。如圖4B所示，離子束310的長軸沿X軸垂直於掃描方向316延伸。因此，如圖4B所示，當沿掃描方向316從基底101的左側到右側對基底101進行足夠長度的掃描時，整個基底101可暴露於離子束310。
同樣如圖4B所示，當在將基底101設置在第一旋轉方向（如由位於提取板306上的位置L下方的位於基底101上的位置P1所示）的同時對基底101進行掃描時，基底101可暴露到離子束310。舉例來說，位置P1可對應於晶圓上的缺口或平面的位置。根據各種實施例，可執行多次掃描來選擇性地從不同的側壁移除側壁間隔件，其中可通過多個不同的旋轉位置來對基底101進行旋轉，如上所述。舉例來說，位置P2可表示以給定扭轉角度（例如，相對於圖2C所示第二線性結構212與第一線性結構208之間的角度界定的非零角度f）旋轉的基底101的半徑上的位置。
因此，基底101可通過相對於圖4B所示旋轉位置呈30度的扭轉角度相對於X-Y平面的垂線或垂直平面旋轉。在此第二旋轉位置對基底101進行的處理可以與在圖4B所示旋轉位置中進行的處理相似地方式進行，其中再次沿掃描方向316對基底101進行掃描以在第二次掃描中使整個基底101暴露到離子束310。在第二旋轉位置中進行的此種第二操作可使位於第一線性結構208的一個側壁上的一組側壁間隔件暴露到離子束310，以對所述側壁進行選擇性蝕刻。在進一步的操作中，基底101可通過相對於第二旋轉位置呈180度的扭轉角度相對於X-Y平面的垂線旋轉到位置P3。這樣一來，第一線性結構的相對的側壁可暴露到離子束310。在以上製程中，可從第一組側壁、第二組側壁及第三組側壁將在開始時在第一線性結構208及第二線性結構212上形成側壁間隔件的毯覆側壁層移除，僅使所述一組側壁間隔件210餘留下來。
在目標實驗中，根據本公開的實施例研究了從第二線性結構212的一個實例選擇性地移除毯覆側壁層的結果。圖4C示出繪示示例性結果的樣本電子顯微照片。所獲得的結果包括橫截面電子顯微照片，其表明一組側壁間隔件210在基底101暴露到掃描之後餘留下來，所述掃描從右側壁將側壁層材料移除。在實驗結果中一組第二線性結構212的高度延伸了近似120 nm且寬度延伸了25 nm，而所述一組側壁間隔件210的寬度為近似10 nm。觀察到，已從右側壁完整地移除了側壁間隔件，而所述一組側壁間隔件210近乎延伸到第二線性結構212的頂部。
根據各種實施例，在圖3A到圖3W所示方法的額外操作中可採用處理設備300。在各種實施例中，圖3J所示平坦化操作、圖3R所示平坦化操作或這兩個平坦化操作可使用處理設備300執行。給定的平坦化操作可能需要在基底101暴露到離子束的同時通過多次掃描對基底101進行掃描，其中基底101在兩次掃描之間通過指定扭轉角度旋轉到新的旋轉位置。在一些實例中，給定的平坦化操作可包括4次掃描、6次掃描、8次掃描或多於8次掃描。所述實施例並非僅限於此上下文。可對平坦化操作的不同的掃描進行微調以對基底101進行平坦化以實現目標平整度。舉例來說，可在平坦化操作之前使用已知技術對基底101進行測量以提供二維厚度圖，因此舉例來說根據二維圖上每一點處的初始厚度來移除一定量的頂部層206的材料。因此，平坦化操作在一些情形中可涉及以不同的扭轉角度進行的一系列掃描，其中所述一系列掃描一起在X-Y平面中產生不均勻的蝕刻圖案，其中給定的基底層的厚度在平坦化之後比在平坦化之前更均勻。與化學機械研磨（chemical mechanical polishing，CMP）或其他已知的平坦化技術相比，使用掃描離子束執行這些平坦化操作的優點是需要進行平坦化的毯覆層的覆蓋度（overburden）較小。在CMP中，覆蓋度可能常常為要進行平坦化的最終層的厚度的三倍到四倍，從而導致很長的過程。另外，對於移除較薄的材料層來說，與其中材料移除是以原子級別進行的掃描離子束相比，CMP更難控制且相對昂貴。
圖5繪示根據本公開實施例的示例性製程流程500。在方塊502中，提供基底。基底可包括基底基體及設置在基底基體上的圖案化堆疊。在各種實施例中，基底基體可為單晶半導體，而圖案化堆疊包括不同的層，例如氧化物、氮化物、碳、碳化物等等。
在方塊504中，在圖案化堆疊中形成由第一線性結構形成的第一圖案，其中第一線性結構沿第一方向伸長。第一線性結構可構成由圖案化堆疊的至少一層形成的平行線陣列。在一些實例中，第一線性結構可由線性前體結構的側壁形成。
在方塊506中，在圖案化堆疊中形成由第二線性結構形成的第二圖案。第二線性結構可沿第二方向伸長，從而相對於第一方向形成非零角度。
在方塊508中，選擇性地在第二線性結構的一組側壁上形成一組側壁間隔件。在一些實施例中，所述一組側壁結構是通過在第一線性結構及第二線性結構之上沉積毯覆側壁層、接著選擇性地從第一線性結構的兩個側壁及第二線性結構的一個側壁移除毯覆側壁層形成。
在方塊510中，形成第一隔離圖案，第一隔離圖案包括第一線性結構以及所述一組側壁間隔件。在方塊512中，將第一隔離圖案轉移到基底基體中。這種轉移可通過一系列蝕刻操作完成。
本實施例提供優於用以形成裝置（例如用於形成DRAM電晶體的半導體結構陣列）的已知處理的各種優點。對於一個優點來說，由於將相鄰的鰭結構分隔開的溝槽是由具有低到10 nm、7 nm、5 nm或小於5 nm的可控寬度的側壁間隔件界定的，因此相鄰的鰭結構可彼此更接近地間隔開。對於另一種優點來說，由於界定間距的溝槽是從形成在相對較厚的線性前體結構上的直的側壁間隔件（即，前體側壁間隔件）衍生的，因此相鄰的鰭結構之間的間距的均勻性可得到更大程度的改善。因此，本實施例的另一個優點是能夠使用產出量相對高且挑戰性較少的深紫外光微影在隔離結構中形成窄的溝槽以界定隔離圖案。本實施例的另一個優點是由於直的側壁鰭結構產生比已知鰭結構的圓的特徵大的表面積。矽的面積越大，裝置功能便越好，這是因為較大的矽表面積會產生更多電子錶面、以及較大的接觸面積以減小接觸電阻。本實施例的另一個優點是使用選擇性間隔件形成實現的改善的解析度及覆蓋。
本公開的範圍不受本文所述具體實施例限制。實際上，通過閱讀以上說明及附圖，對所屬領域中的一般技術人員來說，除本文所述實施例及潤飾以外的本公開的其他各種實施例及對本公開的各種潤飾也將顯而易見。因此，這些其他實施例及潤飾都旨在落於本公開的範圍內。另外，儘管本文已針對特定目的而在特定環境中在特定實施方式的上下文中闡述了本公開，然而，所屬領域中的一般技術人員將認識到，本公開的效用性並非僅限於此，且可針對任何數目的目的在任何數目的環境中有利地實施本公開。因此，應考慮到本文中所闡述的本公開的全部範圍及精神來理解以下提出的申請專利範圍。
100、290‧‧‧裝置結構
101‧‧‧基底
102‧‧‧基底基體
104‧‧‧隔離圖案
106‧‧‧鰭結構
108、226‧‧‧溝槽
110、112‧‧‧方向
202‧‧‧圖案化堆疊
204‧‧‧圖案化光阻層
206‧‧‧頂部層
206-A‧‧‧條紋
208‧‧‧第一線性結構
210、268‧‧‧側壁間隔件
212‧‧‧第二線性結構
220、280‧‧‧第一隔離圖案
224、276‧‧‧島狀物
252、254、262‧‧‧層
260、270‧‧‧毯覆層
264‧‧‧光阻層
266‧‧‧毯覆側壁層
272‧‧‧填充島狀物
274‧‧‧陣列
278‧‧‧絕緣體
282‧‧‧溝槽隔離結構
286‧‧‧閘極
300‧‧‧處理設備
302‧‧‧電漿腔室
304‧‧‧電漿
306‧‧‧提取板
308‧‧‧提取開孔
310‧‧‧離子束
314‧‧‧基底平臺
316‧‧‧掃描方向
320‧‧‧偏壓電源
321‧‧‧電源
322‧‧‧製程腔室
500‧‧‧製程流程
502、504、506、508、510、512‧‧‧步驟
L、P1、P2、P3‧‧‧位置
X、Y、Z‧‧‧軸
f‧‧‧角度
圖1示出根據本公開實施例的裝置結構。
圖2A到圖2D繪示根據本公開實施例的形成裝置結構的一種製程的概況圖。
圖3A到圖3W繪示根據本公開實施例的方法中涉及的示例性操作。
圖4A、圖4B及圖4C分別示出根據本公開實施例的處理設備的側視圖及俯視圖。
圖5呈現根據本公開實施例的示例性製程流程。

Claims (15)

  1. 一種方法，包括： 提供基底，所述基底包括基底基體及設置在所述基底基體上的圖案化堆疊，所述基底還包括： 第一線性結構，位於所述圖案化堆疊中，所述第一線性結構沿第一方向伸長；以及 第二線性結構，位於所述圖案化堆疊中，所述第二線性結構沿第二方向伸長，所述第二方向相對於所述第一方向形成非零角度；以及 選擇性地在所述第二線性結構的一組側壁上形成一組側壁間隔件。
  2. 如申請專利範圍第1項所述的方法，其中所述第一線性結構包括第一組側壁及第二組側壁，且其中所述第二線性結構包括第三組側壁及第四組側壁，其中所述一組側壁間隔件設置在所述第四組側壁上而不設置在所述第一組側壁、所述第二組側壁或所述第三組側壁上。
  3. 如申請專利範圍第2項所述的方法，其中選擇性地形成所述側壁間隔件包括： 在所述第一線性結構及所述第二線性結構上沉積毯覆側壁層；以及 選擇性地從所述第一組側壁、所述第二組側壁及所述第三組側壁移除所述毯覆側壁層。
  4. 如申請專利範圍第3項所述的方法，其中選擇性地形成所述側壁間隔件包括： 在沉積所述毯覆側壁層之後，在與電漿腔室相鄰的製程腔室中提供所述基底； 從所述電漿腔室通過提取開孔向所述製程腔室中提取離子束，其中所述離子束形成相對於基底平面界定非零入射角度的軌跡；以及 當所述基底暴露到所述離子束時，執行其中相對於所述提取開孔來掃描所述基底的多次掃描。
  5. 如申請專利範圍第4項所述的方法，其中執行所述多次掃描包括： 執行第一掃描以將所述第一組側壁暴露到所述離子束； 執行第二掃描以將所述第二組側壁暴露到所述離子束；以及 執行第三掃描以將所述第三組側壁暴露到所述離子束，其中在所述第一掃描、所述第二掃描或所述第三掃描期間所述第四組側壁不暴露到所述離子束。
  6. 如申請專利範圍第1項所述的方法，其中所述第一線性結構及所述一組側壁間隔件界定第一隔離圖案，所述方法還包括通過對所述圖案化堆疊及所述基底基體進行蝕刻來將所述第一隔離圖案轉移到所述基底基體中。
  7. 如申請專利範圍第1項所述的方法，其中所述圖案化堆疊包括多個層，所述多個層中的至少兩個層包含不同的材料，且還包含氧化矽、氮化矽、碳或它們的任意組合。
  8. 一種製作動態隨機存取記憶體的方法，包括： 提供基底，所述基底包括基底基體及設置在所述基底基體上的圖案化堆疊； 在所述圖案化堆疊中形成包括第一線性結構的第一圖案，所述第一線性結構沿第一方向伸長； 在所述圖案化堆疊中形成包括第二線性結構的第二圖案，所述第二線性結構沿第二方向伸長，所述第二方向相對於所述第一方向形成非零角度； 選擇性地在所述第二線性結構的一組側壁上形成一組側壁間隔件； 形成第一隔離圖案，所述第一隔離圖案包括所述第一線性結構及所述一組側壁間隔件；以及 將所述第一隔離圖案轉移到所述基底基體中。
  9. 如申請專利範圍第8項所述的製作動態隨機存取記憶體的方法，將所述第一隔離圖案轉移到所述基底基體中包括使用所述第一隔離圖案蝕刻所述圖案化堆疊及所述基底基體。
  10. 如申請專利範圍第8項所述的製作動態隨機存取記憶體的方法，其中選擇性地形成所述一組側壁間隔件包括： 在所述第一線性結構及所述第二線性結構上沉積毯覆側壁層； 選擇性地從設置在所述第一線性結構上的第一組側壁及第二組側壁移除所述毯覆側壁層；以及 選擇性地從設置在所述第二線性結構上的第三組側壁移除所述毯覆側壁層。
  11. 如申請專利範圍第10項所述的製作動態隨機存取記憶體的方法，其中選擇性地形成所述側壁間隔件包括： 在沉積所述毯覆側壁層之後，在與電漿腔室相鄰的製程腔室中提供所述基底； 從所述電漿腔室通過提取開孔向所述製程腔室中提取離子束，其中所述離子束形成相對於基底平面界定非零入射角度的軌跡；以及 當所述基底暴露到所述離子束時，執行其中相對於所述提取開孔來掃描所述基底的多次掃描。
  12. 如申請專利範圍第11項所述的製作動態隨機存取記憶體的方法，其中執行所述多次掃描包括： 執行第一掃描以將所述第一組側壁暴露到所述離子束； 執行第二掃描以將所述第二組側壁暴露到所述離子束；以及 執行第三掃描以將所述第三組側壁暴露到所述離子束，其中在所述第一掃描、所述第二掃描或所述第三掃描期間，設置在所述第二線性結構上的第四組側壁不暴露到所述離子束。
  13. 如申請專利範圍第10項所述的製作動態隨機存取記憶體的方法，其中形成所述第一線性結構包括： 通過向所述圖案化堆疊的頂部層中進行蝕刻來形成一組線性前體結構； 向所述一組線性前體結構上沉積毯覆層； 對所述毯覆層進行蝕刻以在所述一組線性前體結構上形成一組前體側壁間隔件；以及 選擇性地移除所述圖案化堆疊的所述頂部層，而不移除所述一組前體側壁間隔件，其中所述一組前體側壁間隔件形成所述第一線性結構。
  14. 一種裝置結構，包括： 基底基體，所述基底基體包括隔離圖案，所述隔離圖案界定鰭結構的二維陣列，其中所述鰭結構的所述二維陣列還包括不表現出側壁粗糙度的一組線性溝槽，其中所述一組線性溝槽的溝槽寬度為20 nm或小於20 nm。
  15. 如申請專利範圍第14項所述的裝置結構，其中所述鰭結構的所述二維陣列包括值為15或大於15的高寬比，其中所述高寬比等於溝槽深度除以所述溝槽寬度。
TW107138656A 2017-11-03 2018-10-31 半導體裝置結構及其製作方法 TWI780251B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/803,283 US10607999B2 (en) 2017-11-03 2017-11-03 Techniques and structure for forming dynamic random access device
US15/803,283 2017-11-03

Publications (2)

Publication Number Publication Date
TW201931568A true TW201931568A (zh) 2019-08-01
TWI780251B TWI780251B (zh) 2022-10-11

Family

ID=66327656

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107138656A TWI780251B (zh) 2017-11-03 2018-10-31 半導體裝置結構及其製作方法

Country Status (6)

Country Link
US (2) US10607999B2 (zh)
JP (1) JP7142695B2 (zh)
KR (1) KR102329036B1 (zh)
CN (1) CN111279478B (zh)
TW (1) TWI780251B (zh)
WO (1) WO2019089277A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10629437B2 (en) * 2018-05-09 2020-04-21 Varian Semiconductor Equipment Associates, Inc. Techniques and structure for forming dynamic random-access device using angled ions
US10903082B2 (en) * 2018-09-21 2021-01-26 Varian Semiconductor Equipment Associates, Inc. Spacer sculpting for forming semiconductor devices
US10943819B2 (en) * 2018-12-20 2021-03-09 Nanya Technology Corporation Semiconductor structure having a plurality of capped protrusions
CN113594095B (zh) * 2020-04-30 2024-05-14 长鑫存储技术有限公司 半导体结构及其形成方法
US20230008819A1 (en) * 2021-07-09 2023-01-12 Winbond Electronics Corp. Semiconductor device and method of forming the same

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6960510B2 (en) * 2002-07-01 2005-11-01 International Business Machines Corporation Method of making sub-lithographic features
US20040246355A1 (en) * 2003-06-06 2004-12-09 Ji Ung Lee Storage capacitor array for a solid state radiation imager
KR100718255B1 (ko) 2005-03-05 2007-05-15 삼성전자주식회사 디램 장치 및 그 제조 방법
US20080113483A1 (en) * 2006-11-15 2008-05-15 Micron Technology, Inc. Methods of etching a pattern layer to form staggered heights therein and intermediate semiconductor device structures
US7867912B2 (en) * 2007-02-20 2011-01-11 Qimonda Ag Methods of manufacturing semiconductor structures
JP5679628B2 (ja) 2008-12-16 2015-03-04 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
JP2011014750A (ja) 2009-07-03 2011-01-20 Elpida Memory Inc 半導体装置及びその製造方法
US8192641B2 (en) * 2009-07-23 2012-06-05 GlobalFoundries, Inc. Methods for fabricating non-planar electronic devices having sidewall spacers formed adjacent selected surfaces
US8143121B2 (en) 2009-10-01 2012-03-27 Nanya Technology Corp. DRAM cell with double-gate fin-FET, DRAM cell array and fabrication method thereof
JP2011151061A (ja) 2010-01-19 2011-08-04 Elpida Memory Inc 半導体装置の製造方法
KR101147523B1 (ko) 2010-06-15 2012-05-21 서울대학교산학협력단 스플릿게이트 구조를 갖는 1ｔ 디램 소자 및 이를 이용한 디램 어레이
US8293602B2 (en) * 2010-11-19 2012-10-23 Micron Technology, Inc. Method of fabricating a finFET having cross-hair cells
JP2012253122A (ja) * 2011-06-01 2012-12-20 Elpida Memory Inc 半導体装置の製造方法、並びにデータ処理システム
JP2013201173A (ja) 2012-03-23 2013-10-03 Elpida Memory Inc パターン形成方法
US9023723B2 (en) 2012-05-31 2015-05-05 Applied Materials, Inc. Method of fabricating a gate-all-around word line for a vertical channel DRAM
US8629048B1 (en) * 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
KR101974350B1 (ko) * 2012-10-26 2019-05-02 삼성전자주식회사 활성 영역을 한정하는 라인 형 트렌치들을 갖는 반도체 소자 및 그 형성 방법
JP6271235B2 (ja) 2013-01-24 2018-01-31 キヤノンアネルバ株式会社 フィンｆｅｔの製造方法およびデバイスの製造方法
US20140217577A1 (en) * 2013-02-04 2014-08-07 Infineon Technologies Ag Semiconductor Device and Method for Manufacturing a Semiconductor Device
KR102064266B1 (ko) 2013-04-19 2020-01-09 삼성전자주식회사 반도체 소자용 패턴 및 그 형성 방법
KR102084954B1 (ko) * 2013-05-02 2020-03-05 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9040371B2 (en) 2013-08-07 2015-05-26 International Business Machines Corporation Integration of dense and variable pitch fin structures
KR102109793B1 (ko) * 2013-11-04 2020-05-13 삼성전자주식회사 반도체 소자
US9406547B2 (en) * 2013-12-24 2016-08-02 Intel Corporation Techniques for trench isolation using flowable dielectric materials
TWI733431B (zh) * 2014-06-18 2021-07-11 法商液態空氣喬治斯克勞帝方法研究開發股份有限公司 用於tsv/mems/功率元件蝕刻的化學物質
JP2016033968A (ja) 2014-07-31 2016-03-10 マイクロン テクノロジー， インク． 半導体装置の製造方法
US9449971B2 (en) * 2014-12-01 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming FinFETs
WO2016093087A1 (ja) 2014-12-09 2016-06-16 東京エレクトロン株式会社 パターン形成方法、ガスクラスターイオンビーム照射装置及びパターン形成装置
US9368484B1 (en) * 2015-05-28 2016-06-14 United Microelectronics Corp. Fin type electrostatic discharge protection device
KR20170043683A (ko) * 2015-10-13 2017-04-24 에스케이하이닉스 주식회사 반도체장치 제조 방법
US9786653B1 (en) * 2016-08-19 2017-10-10 Amazing Microelectronic Corp. Self-balanced diode device

Also Published As

Publication number Publication date
KR20200067214A (ko) 2020-06-11
US10607999B2 (en) 2020-03-31
KR102329036B1 (ko) 2021-11-22
US11462546B2 (en) 2022-10-04
US20200168612A1 (en) 2020-05-28
WO2019089277A9 (en) 2020-05-22
TWI780251B (zh) 2022-10-11
WO2019089277A1 (en) 2019-05-09
JP2021501991A (ja) 2021-01-21
US20190139964A1 (en) 2019-05-09
CN111279478B (zh) 2024-01-19
JP7142695B2 (ja) 2022-09-27
CN111279478A (zh) 2020-06-12

Similar Documents

Publication Publication Date Title
TWI780251B (zh) 半導體裝置結構及其製作方法
US10381232B2 (en) Techniques for manipulating patterned features using ions
JP4945740B2 (ja) フォトリソグラフィー構造よりも狭いピッチを有するパターン
US10109498B2 (en) Composite patterning mask using angled ion beam deposition
KR20170033830A (ko) 반복적인 셀프얼라인 패터닝
US10685865B2 (en) Method and device for power rail in a fin type field effect transistor
US9698015B2 (en) Method for patterning a semiconductor substrate
TW201926417A (zh) 半導體結構的形成方法
TWI689973B (zh) 基本無缺陷的多晶矽閘極陣列
CN108231759B (zh) 半导体结构
US10629437B2 (en) Techniques and structure for forming dynamic random-access device using angled ions
US11532483B2 (en) Spacer sculpting for forming semiconductor devices

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent