KR20230042657A - 3차원 집적 반도체 메모리의 수직 채널 구조 생성 방법 - Google Patents

3차원 집적 반도체 메모리의 수직 채널 구조 생성 방법 Download PDF

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프라운호퍼-게젤샤프트 추르 푀르데룽 데어 안제반텐 포르슝 에 파우
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Abstract

본 발명은 3차원 집적 반도체 메모리 제조의 특정 방법 단계(채널 홀 에칭)에 관한 것이다. 본 발명에 따르면, 본 방법 단계는 소위 채널 홀이라고 불리는 수직 채널 구조(112)가 양극 에칭 방법을 적용하여 생성되는 것을 특징으로 한다. 이로써, 종래 기술에 비해서 훨씬 더 많은 개별 층들(101, 102)을 갖는 층 스택(100)이 처리될 수 있다. 따라서, 처리될 층 스택(100) 내의 개별 층들(101, 102)의 개수가 증가될 수 있고, 이에 의해 층 스택(100)의 메모리 용량도 상당히 증가될 수 있다.

Description

3차원 집적 반도체 메모리의 수직 채널 구조 생성 방법{Method for Generating Vertical Channel Structures in Three-Dimensionally Integrated Semiconductor Memories}
여기에 설명된 혁신적인 개념은 3차원 집적 반도체 메모리를 생성하기 위한 방법에서 수직 채널 구조를 생성하기 위한 특정 방법 단계에 관한 것이다. 이와 관련하여, 이러한 수직 채널 구조를 수직 채널 홀이라고도 한다. 3D 반도체 메모리와 관련하여, 이 각각의 방법을 수직 채널 홀 에칭이라고도 한다. 여기에 설명된 혁신적인 개념은 수직 반도체 메모리의 층(layers)의 개수와 그에 따른 메모리 용량이 상당히 증가될 수 있도록, 높은 이방성(anisotropy)을 갖는 수직 채널 구조를 생성하는 새로운 방법을 설명한다.
본 발명은 3차원 NAND 플래시 메모리와 같은 3차원 집적 반도체 메모리를 제조하는 기술 분야에 관한 것이다. 종래의 평면 기술(x-y 방향)에 비해, 디바이스가 3차원 집적으로 수직 방향(z 방향)으로 추가적으로 생성된다.
소위 플래시 메모리 소자는 예를 들어 NAND 셀들에 의해 구현된다. 플래시 메모리의 높은 메모리 용량을 얻기 위해, 관련된 NAND 셀들이 차곡차곡 수직으로 배열되며, 이를 3차원 시스템 통합이라고도 한다. 수직으로 차곡차곡 배열된 여러 개의 메모리 셀을 갖는 이러한 3차원 메모리 디바이스를 3D NAND라고도 한다.
3D NAND 메모리를 생산하기 위한 기존의 제조 방법에서는 Si3N4-SiO2 (silicon nitride - silicon (di-)oxide)의 많은 개별 층들(individual layers)이 서로의 위에 적층되어 수직 층 스택이 생성된다. 층 스택(layer stack) 내의 수직으로 에칭된 홀에 의해, 이어서 Si3N4 층을 SiO2 층에 대해 선택적으로 에칭하기 위해 층 스택의 개별 층들이 측 방향으로 노출된다.
이것은 소위 "홀 채널 에칭"이라고도 알려진 수직 메모리 셀 구조 생산의 핵심 공정 중 하나이다. 이에 의해 생성된 전술한 수직으로 에칭된 홀은 기하학적 형상으로 인해 채널 구조로도 지칭될 수 있다. "홀 채널 에칭" 내에서 "홀 채널"이라고도 불리는 이러한 에칭된 채널 구조에서, 플래시 메모리 셀은 후속 공정에서 셋업된다. 가능한 한 높은 메모리 밀도 또는 메모리 용량을 얻기 위해, 오늘날에는 100개 수준까지 SiO2 및 Si3N4가 교번하여 적층되어, SiO2 및 Si3N4 층이 100개 수준까지 교번하여 적층된 수직 층 스택이 형성된다. 그런 다음 다시 수직 메모리 셀 구조를 형성한다. 이미 위에서 언급한 바와 같이, 이 수직 층 스택(차수 6-10μm)은 "홀 채널 에칭" 방법(홀 직경의 차수 약 100nm, 홀의 거리 차수 약 25nm)으로 처리된다.
따라서, 이러한 수직 층 스택의 메모리 용량을 증가시키기 위해서는 서로의 위에 적층되는 개별 층의 개수를 증가시켜야 한다. 분명히, 개별 층의 수가 증가함에 따라 수직 층 스택의 높이도 증가하고 따라서 수직 채널 구조는 더 깊어져야 한다. 즉, 수직 채널 구조의 종횡비(깊이 대 너비)가 증가해야 한다.
이미 위에서 언급한 바와 같이, 수직 채널 구조를 제공하는 것은 무엇보다도 서로의 위에 적층된 개별 층들에 대한 접근(access)을 제공하고 이 접근을 통해 SiO2 층에 대해 Si3N4 층을 선택적으로 에칭하는 효과를 갖는다. 그러나, 방금 언급한 수직 채널 구조의 종횡비의 증가로 인해, 기존에 알려진 방법으로 일정한 직경을 갖는 채널 홀을 생성하는 것이 점점 더 어려워지고 있다. 실제로, 에칭 속도(etching rate)는 (층 스택에 수직으로) 완벽하게 정렬되지 않고 측면 컴포넌트를 가지므로, 하단보다 상단에서 더 큰 직경을 갖는 채널 홀이 생성된다. 따라서 수직 채널 구조 내에서, 바닥으로 갈수록 가늘어지는 거의 깔때기 모양의 네킹(necking)이 형성된다.
이러한 이유로, 수직 채널 구조를 어떤 깊이로도 구현할 수 없다. 그렇지 않으면 매우 높은 종횡비로 인해 이상적인 채널 결과로부터 더욱 더 뚜렷한 편차가 생기기 때문이다. 요즘에는 이 기술(소위 고종횡비 채널 에칭)로 최대 100개까지 개별 층들을 에칭할 수 있다. 따라서 수직 층 스택 내의 개별 층의 개수는 거의 100개의 개별 층으로 제한된다. 그런데 이것은 수직 층 스택이 실질적으로 더 많은 개별 층을 갖지 않을 수 있음을 의미하며, 이에 따라 수직 층 스택의 메모리 용량도 다시 제한된다. 결과적으로 발생하는 문제는 수직 층 스택 내의 개별 층의 개수의 제한과 그에 따른 각각의 메모리 용량의 제한이다.
따라서, 수직 채널 구조들(채널 홀)을 생성할 때 에칭 속도 균일성(homogeneity)이 증가하도록 3차원 집적 반도체 메모리를 제조하는 기존 방법을 개선하는 것이 바람직할 것이다. 이에 의해, 층 스택 내의 개별 층들의 개수가 증가되어 그에 따라 반도체 메모리의 메모리 용량을 증가시킬 수 있다.
상기 목적은 청구항 1에 따른 방법에 의해 얻어진다. 본 방법의 추가 실시예 및 유리한 측면은 각각의 종속항에 기재되어 있다.
본 발명의 방법은 본질적으로 3차원 집적 반도체 메모리를 제조할 때 수직 층 스택에 수직 채널 구조들(채널 홀)을 생성하기 위한 것이다. 여기서, 먼저 기판이 제공된다. 기판상에, 제1 재료의 여러 개별 층들뿐만 아니라 상이한 제2 재료의 여러 개별 층들을 서로의 위에 교번하여 적층함으로써, 서로의 위에 교번하여 적층된 여러 개별 층들을 갖는 수직 층 스택이 생성된다. 제1 재료 및 제2 재료는 각각 전기 전도성 또는 반도전성이다. 하나 이상의 수직 채널 구조가 층 스택에 생성되고, 여기서 층 스택을 적어도 부분적으로 관통하는 수직 채널 구조가 수직 방향으로 연장되어, 개별 층들 중 하나 이상이 수직 채널 구조 내에 노출되고 수직 채널 구조에 의해 접근 가능하게 된다. 본 발명의 방법은 특히 양극 에칭 방법을 적용하여 수직 채널 구조를 구조화하는 것을 특징으로 한다. 여기서, 제1 전위는 층 스택의 제1 부분에 인가되고 상이한 제2 전위는 층 스택의 상이한 제2 부분에 인가된다. 따라서, 방향성(directional) 양극 에칭에 의해 층 스택에서 수직 채널 구조를 생성하는 전류가 제1 부분과 제2 부분 사이의 층 스택을 통과하여 수직으로 흐른다.
전술한 종래 기술의 주지의 수직 반도체 메모리에서, 수직 층 스택은 교번하여 연속되는 Si3N4 층들과 SiO2 층들로 생성된다. 이러한 층들을 에칭하기 위해, 방향성 이온빔 딥 에칭(directional ion beam deep etching)과 같은 이방성 에칭 방법이 사용된다. 이러한 이방성 에칭 방법에 의해 생성되는 수직 채널 구조들은 종횡비가 제한되기 때문에 개별 층의 개수도 제한된다.
그러나, 본 발명의 방법은 3차원 집적 반도체 메모리의 제조에서 소위 채널 홀 에칭을 위해 이전에 사용된 이방성 에칭 방법 대신에 방향성 양극 에칭(directional anodic etching) 방법을 사용하는 것을 제안한다. 종래에 사용된 에칭 기술(예: 이온빔 딥 에칭)과 비교하여 방향성 양극 에칭은 에칭 속도 균질성(etching rate homogeneity)이 상당히 높으며, 즉 수직 채널 구조들은 훨씬 더 큰 종횡비로 생성될 수 있으므로 층 스택 내에서 훨씬 더 깊은 채널 구조가 생성될 수 있다. 양극 에칭에서는 기존 기술과 같이 깔때기 모양의 네킹이 발생하지 않는다. 훨씬 더 깊은 채널 구조를 생성하는 옵션으로 인해, 수직 층 스택 내의 개별 층들의 개수가 크게 증가할 수 있으므로, 생성된 3차원 집적 반도체 메모리의 메모리 용량이 그에 따라 상당히 증가될 수 있다.
여기에 설명되는 3D 반도체 메모리의 생산에서 채널 홀 에칭을 위한 새로운 방법은 수많은 개별 층들에 걸쳐 상당히 뚜렷한 이방성을 갖는 수직 채널 홀들을 생성할 수 있게 하며, 이는 수직 층 스택에서 채널 홀을 따라 깔때기 모양의 네킹이 현저히 덜 뚜렷하게 발생함으로써, 층 스택 내의 개별 층들의 개수가 상당히 증가될 수 있으므로 그에 따라 반도체 메모리의 메모리 용량을 증가시킬 수 있다.
본 발명의 실시예가 도면에 예시적으로 도시되어 있으며 이하에서 설명될 것이다.
도 1a-1e는 종래 기술에 따른 종래 방법으로 종래의 3D 반도체 메모리를 제조하기 위한 개별 방법 단계를 예시하기 위한 개략적인 측단면도들이고,
도 1f는 종래에 사용된 방법에 존재하는 문제를 설명하기 위한 종래 기술에 따른 종래의 층 스택의 수직 리세스(recess)의 개략적인 측단면도이며,
도 2는 본 발명의 방법 단계에 따라 생성될 수 있는 층 스택의 개략적인 측단면도이고,
도 3a 내지 도 3n은 본 발명에 따른 방법에 따라 본 발명의 3D 반도체 메모리를 제조하기 위한 개별(부분적으로 선택적인) 방법 단계를 예시하기 위한 개략적인 측단면도들이다.
이하에서, 도면을 참조하여 실시예들을 더 상세히 설명하기로 하며, 동일하거나 유사한 기능을 갖는 요소에는 동일한 참조 번호가 제공된다.
본 개시내용 내에서 예시되거나 설명된 방법 단계들은 도시되거나 설명된 순서와는 다른 순서로도 구현될 수 있다. 또한, 장치의 특정 특징과 관련된 방법 단계들은 이 장치의 특징과 교환될 수도 있으며, 그 반대도 마찬가지이다.
본 개시내용이 수직 방향과 관련될 때, 이것은 개별 층에 걸쳐 있는 평면에 수직인 방향이다. 예를 들어 개별 층이 길이와 너비를 기준으로 x-y 평면에서 확장되는 경우 수직 방향은 z축에 해당한다. 이 경우, 예를 들어 개별 층의 길이와 너비는 x 또는 y 방향으로 측정되고 개별 층의 두께는 z 방향으로 측정된다. 층 스택 내에서, 각각의 개별 층은 이 수직 방향(z-축)을 따라 서로의 위에 적층되어, 기판으로부터 시작하여 층 스택이 상부를 향해 수직으로 연장된다.
본 개시내용이 측면 방향과 관련될 때, 이것은 개별 층에 걸쳐 있는 x-y 평면 내에서 또는 이에 평행하게 진행되거나, 층 스택의 수직 연장 방향(z-축)에 수직으로 진행되는 방향이다. 따라서 수직으로 연장되는 층 스택의 경우 측면 방향은 본질적으로 수평 방향과 동일할 수 있다.
본 발명의 방법을 설명하기 전에, 먼저 종래 기술에 대해 설명한다. 도 1a 내지 도 1e는 종래 기술에 따른 3차원 집적 반도체 메모리(10)의 제조 방법을 도시한 것이다. 도 1a에서 볼 수 있듯이, 먼저 여러 개의 개별 층들(1, 2)이 실리콘 기판(11) 상에 서로의 위에 교번하여 배열된다. 이들은 실리콘 산화물(SiO2)의 개별 층들(1)과 실리콘 질화물(Si3N4)의 개별 층들(2)이다. 서로의 위에 교번하여 배열된 이러한 개별 층들(1, 2)이 수직 층 스택(20)을 형성한다.
도 1b는 하나 이상의 수직 리세스들(6)이 수직 층 스택(20)으로 구조화되는 다음 공정 단계를 도시한다.
도 1c는 지지 구조(5)가 수직 리세스들(6)에서 생성될 수 있음을 나타낸다. 지지 구조(5)는 개별 층(1, 2)에 기계적으로 연결되고 개별 층(1, 2)을 안정화시킨다. 지지 구조(5)는 반도체 메모리에서 게이트 NAND 구조를 형성할 수 있다.
수직 채널 구조(7)는 2개의 지지 구조(5) 사이에 층 스택(20)으로 구조화된다. 이것은 소위 "홀 채널 에칭"으로 불린다. 수직 채널 구조(7)에 의해 개별 층들(1, 2)이 측면으로 노출되어 개별 층들(1, 2)이 수직 채널 구조(7) 내에서 자유롭게 접근할 수 있다.
습식 화학적 에칭 공정 중에, 뜨거운 인산이 수직 채널 구조(7)를 통하여 층 스택(20)안으로 들어갈 수 있다. 이에 따라, 뜨거운 인산이 상기 노출된 개별 층들(1, 2)에 도달하고, 실리콘 질화물 개별 층들(2)을 선택적으로 에칭하고, 실리콘 산화물 개별 층들(1)만 남게 된다(도 1d). 실리콘 산화물 개별 층들(1) 사이에서, 실리콘 질화물 개별 층들(2)이 있었던 위치에 공극(voids)(8)이 형성된다.
도 1e에서 보는 바와 같이, 이러한 공극(8)은 텅스텐(9)으로 채워진다. 이로 인해 텅스텐 개별 층들(19)뿐만 아니라 서로의 위에 교번하여 배열된 실리콘 산화물 개별 층들(1)을 포함하는 수직 층 스택(20)이 생긴다.
위에서 이미 언급했듯이, 3D NAND 메모리 셀의 제조는 볼륨당 메모리 용량을 늘리는 것을 목적으로 한다. 이것은 무엇보다도 실리콘 질화물(Si3N44)과 실리콘 산화물(SiO2)의 개별 층들을 서로의 위에 더욱 더 많이 교번하여 적층함으로써 얻어지지만, 이는 또한 수직 층 스택(20)의 전체 높이를 분명히 증가시킨다. 모든 실리콘 질화물 개별 층들(10)을 측면으로 에칭할 수 있도록, 전술한 바와 같이 수직 채널 구조(7)가 층 스택(20)으로 도입된다. 수직 채널 구조(7)에 의해, 뜨거운 인산이 수직 채널 구조(7) 내에서 노출되고 접근 가능한 실리콘 질화물 개별 층들(2)에 도달한다. 그러나, 층 스택(20)의 높이가 증가함에 따라, 수직 채널 구조(7)의 종횡비도 그에 따라 증가해야 하며, 즉 수직 채널 구조(7)가 더 깊어져야 한다. 그러나, 종횡비가 증가함에 따라, 수직 채널 구조(7)를 따라 더욱 더 많은 에칭 속도 불균일성을 초래하며, 즉, 바닥을 향해서, 그렇지 않았다면 이방성 에칭 부분 중에서 증가된 등방성 에칭 부분이 얻어진다. 따라서, 수직 채널 구조(7)의 바닥을 향해 일종의 깔때기 모양의 네킹(necking)이 발생한다.
이러한 깔때기 모양의 네킹은 층 스택(20)이 완전히 에칭될 수 없는 효과를 가질 수 있다. 깔때기 모양에 의해, 수직 채널 구조(7)는 깊이를 따라 상이한 치수를 가지며 목표 크기를 초과하거나 그 아래로 떨어질 수 있어 유용한 메모리 생산이 불가능하다.
도 1f는 이러한 문제를 도시한다. 여기에서, 서로의 위에 교번하여 배열된 여러 개별 층들(1, 2)을 갖는 층 스택 내의 수직 채널 구조(7)(채널 홀)의 부분이 단순히 개략적으로 도시되어 있다. 이들은 실리콘 산화물 층들(1) 및 실리콘 질화물 층들(2)이다. 실리콘 질화물 층들(2)이 실리콘 산화물 층들(1)에 대해 선택적으로 에칭된다.
도 1f에서 알 수 있듯이, 수직 채널 구조를 생성할 때(채널 홀 에칭), 깔때기 모양의 네킹이 발생하며, 여기서 수직 채널 구조(7)의 하단부 직경이 수직 채널 구조(7)의 상단부의 직경보다 현저히 작다.
결과적인 문제는 층 스택 내의 개별 층들의 개수의 제한과 이와 관련한 메모리 용량의 제한이다. 이것은 수직 채널 구조(7)가 어떤 깊이로도 구현될 수 없다는 것을 의미하며, 그렇지 않으면 여기에 도시된 깔때기 모양의 네킹으로 인해 점점 더 뚜렷한 수축이 발생한다. 현재 이 기술로 96개까지 개별 층들을 수직으로 에칭한 다음, 측면으로 선택적으로 에칭할 수 있다. 따라서, 층 스택 내의 개별 층들의 개수는 96개의 개별 층으로 제한된다. 이것은 또한 층 스택이 훨씬 더 많은 개별 층들을 포함하지 않을 수 있음을 의미하며, 그에 따라 층 스택의 메모리 용량을 제한한다.
여기에 설명되는 3D 반도체 메모리의 생산에서 채널 홀 에칭을 위한 새로운 방법은 수많은 개별 층들에 걸쳐 상당히 뚜렷한 이방성을 갖는 수직 채널 홀들을 생성할 수 있게 하며, 이는 수직 층 스택에서 채널 홀을 따라 깔때기 모양의 네킹이 현저히 덜 뚜렷하게 발생함으로써, 층 스택 내의 개별 층들의 개수가 상당히 증가될 수 있으므로 그에 따라 반도체 메모리의 메모리 용량을 증가시킬 수 있다.
먼저, 도 2는 본 발명의 방법(채널 홀 에칭)을 적용하여 생성된 수직 채널 구조(112)(채널 홀)를 갖는 본 발명의 수직 층 스택(100)의 개략도를 도시한다. 이 수직 채널 구조(112)는 또한 채널 홀이라고도 하며, 예를 들어 홀의 형상을 가질 수 있다.
본 발명의 방법에서는 먼저 기판(200)을 마련한다. 층 스택(100)이 기판(200) 상에 생성된다. 층 스택(100)은 여러 개의 개별 층들(101, 102)을 포함한다. 이 층 스택(100)은 제1 재료의 개별 층들(101)과 상이한 제2 재료의 여러 개별 층들(102)을 서로의 위에 교번하여 적층함으로써 생성된다. 개별 층들(101, 102)은 예를 들어 교번하여 적층되거나 에피택셜로 성장될 수 있다.
본 발명에 따르면, 제1 재료뿐만 아니라 제2 재료 모두 각각 전기 전도성 또는 반도전성이다. 예를 들어, 제1 재료의 개별 층들(101)은 제1 도핑된 반도체 재료를 포함할 수 있거나 제1 도핑된 반도체 재료로 구성될 수 있다. 대안적으로 또는 추가적으로, 제2 재료의 개별 층들(102)은 제2 도핑된 반도체 재료를 포함할 수 있거나 제2 도핑된 반도체 재료로 구성될 수 있으며, 여기서 제1 및 제2 도핑된 반도체 재료는 상이하다.
여기서, 예를 들어, 제1 도핑된 반도체 재료가 제2 도핑된 반도체 재료와 상이한 유형의 도핑 또는 상이한 도핑도(degree of doping)를 포함하는 것이 가능하다. 도핑 강도(doping strength )라고도 불리는 도핑도는 도핑의 강도이다. 여기서는 강한 도핑(n+; p+), 중간 도핑(n; p), 약한 도핑(n-, p-)으로 구분할 수 있다.
상이한 도핑(즉, 상이한 유형의 도핑 및/또는 상이한 도핑도)으로 인해, 두 반도체 재료는 또한 상이한 에칭 거동을 갖는다. 따라서, 이후의 방법 단계(도 3j)에서, 하나의 반도체 재료는 각각의 다른 반도체 재료에 대해 선택적으로 에칭될 수 있다. 선택적 에칭 및 하나의 재료의 다른 재료에 대한 가능한 한 큰 에칭 선택비(etching selectivity)와 관련한 필요성에 대해서는 도 3a 내지 3n을 참조하여 아래에서 더 상세히 논의될 것이다.
본 발명의 방법은 수직 층 스택(100)에 적어도 하나의 수직 채널 구조(112)(채널 홀)를 구조화 하는 것을 제공한다. 본 발명에 따르면, 이 수직 채널 구조(112)는 양극 에칭 공정을 적용함으로써 층 스택(100)에 구조화된다. 양극 에칭의 목적을 위해, 개별 층들(101, 102) 모두가 전기 전도성 또는 반도전성인 경우 유리하다.
도 2에 예시적으로 도시된 바와 같이, 양극 에칭 공정을 수행하기 위해, 제1 전위(U1)가 층 스택(100)의 제1 부분(210)에 인가될 수 있다. 또한, 제1 전위(U1)와는 상이한 제2 전위(U2)가 층 스택(100)의 상이한 제2 부분(220)에 인가될 수 있다. 이에 의해, 방향성(directional) 양극 에칭에 의해 층 스택(100)에서 수직 채널 구조(112)를 생성하는 전류가 제1 부분(210)과 제2 부분(220) 사이에 층 스택(100)을 통과하여 흐른다.
층 스택(100)의 제1 부분(210)은, 예를 들어, 기판(200)에 대향하는 부분(210)이거나 기판(200)에 가장 근접한 층 스택(100)의 부분(210)일 수 있다. 층 스택의 제1 부분(210)은 예를 들어 층 스택(100)의 바닥(bottom)일 수 있다. 이것은 예를 들어 가장 낮은 개별 층, 즉 기판(200)에 가장 가까운 층일 수 있다.
층 스택(100)의 제2 부분(220)은, 예를 들어, 기판(200)과 다른 방향이거나 기판(200)으로부터 가장 멀리 떨어져 있는 층 스택(100)의 부분(220)일 수 있다. 층 스택(100)의 제2 부분(220)은 예를 들어, 층 스택(100)의 상부(top)일 수 있다. 이것은 예를 들어 상부 개별 층(101, 102), 즉 기판(200)으로부터 가장 멀리 떨어진 개별 층일 수 있다.
그러나, 층 스택(100)의 제1 부분(210)은 층 스택(100)의 절반 아래쪽(in the bottom half)에 있는 임의의 개별 층일 수 있고, 층 스택(100)의 제2 부분(220)은 층 스택(100)의 절반 위쪽에(in the top half) 있는 임의의 개별층(101, 102)일 수도 있다.
이것은 무엇보다 얼마나 깊이 에칭되어야 하는지, 즉 어떤 깊이로 수직 채널 구조(112)가 생성되어야 하는지에 따라 달라질 수 있다. 만약, 예를 들어, 수직 채널 구조(112)가, 기판(200)을 향해 아래로, 전체 층 스택(100) 전체에 완전히 구조화되어야 하는 경우, 제1 부분은 층 스택(100)의 바닥 또는 가장 낮은 개별 층(101, 102)일 수 있다. 만약, 그러나 에칭이 층 스택(100)의 절반 아래쪽에서 특정 개별 층까지만 수행되어야 한다면, 제1 전위(U1)가 이 특정 개별 층에 인가될 수 있다.
도 2는 각각의 개별 층(101, 102)이 직접 접촉되는 층 스택(100)의 개략도를 나타낸다. 제1 전극 구조(본원에 명시적으로 도시되지 않음)가 기판 스택(100)의 제1 부분(210)(예를 들어, 하부 개별 층)에 접촉하거나 및/또는 제2 전극 구조(본원에 명시적으로 도시되지 않음)가 기판 스택(100)의 제2 부분(220)(예를 들어, 상부 개별 층)과 접촉할 수도 있다. 따라서, 전압이 각각의 전극 구조에 연결될 수 있다. 이것 역시 아래에서 논의될 것이다.
제1 전위(U1)는 제1 크기를 가질 수 있는 반면, 제2 전위(U2)는 상이한 제2 크기를 가질 수 있다. 예를 들어, 제1 전위(U1)는 접지 전위일 수 있고, 제2 전위(U2)는 접지 전위와 상이한 양의 부호 또는 음의 부호를 갖는 크기를 가질 수 있다.
따라서, 결과적으로 전류는 그 부호에 따라 수직 층 스택(100)을 통과하여 수직 방향으로 흐른다. 이것은 전류가 예를 들어 층 스택(100)의 제1 부분(210)(예를 들어, 하단)으로부터 층 스택을 통과하여 수직 방향으로 층 스택(100)의 제2 부분(220)(예를 들어, 상단) 방향으로 흐르고, 수직 채널 구조(112)를 생성한다는 것을 의미한다. 따라서, 이 예에서, 전류는 아래에서 위로 흐를 것이다.
수직 채널 구조(112)(채널 홀)는 무엇보다도 층 스택(100)의 내부로 에칭 매체(etching medium)의 접근을 제공하는 목적을 갖는다. 3차원 집적 반도체 층을 생성할 때, 채널 홀(112)을 통하여 층 스택(100)에 들어가는 에칭 매체에 의해, 하나의 재료의 개별 층들(101)은 각각의 다른 재료의 개별 층들(102)에 대해 선택적으로 에칭될 수 있다.
도 3a 내지 도 3n은 본 발명의 방법을 적용하여 3차원 집적 반도체 메모리를 생성하기 위한 개별 방법 단계를 개략적으로 도시한다. 여기서, 본 발명의 방법은 3차원 집적 반도체 메모리를 제조하기 위한 공정 중 특정 단계에 관한 것이다. 본 발명의 공정 단계(채널 홀 에칭)는 수직 채널 구조(112)(채널 홀)를 생성하는 역할을 하며, 본 발명에 따른 양극 에칭 공정을 적용하여 수행된다.
먼저, 도 3a는 본래 또는 시작 상태의 수직 또는 3차원 층 스택(100)을 도시한다. 층 스택(100)은 기판(200) 상에 배열된다. 층 스택(100)은 기판(200) 상에 제1 재료의 여러 개별 층들(101)뿐만 아니라 상이한 제2 재료의 여러 개별 층들(102)을 교번하여 적층함으로써 생성될 수 있다. 개별 층들(101, 10)은 예를 들어, 서로의 위에 적층될 수 있거나 에피택셜하게 성장될 수 있다.
개별 층들(101, 102) 또는 개별 층들(101, 102)의 재료는 서로에 대해 매우 높은 에칭 선택비(etching selectivity)를 갖도록 선택된다. 예를 들어, 제1 재료의 개별 층들(101)은 게르마늄(Ge) 또는 실리콘 게르마늄(SiGe)을 포함할 수 있거나 게르마늄 또는 실리콘 게르마늄으로 구성될 수 있다. 반편, 제2 재료의 개별 층들(102)은 실리콘(Si)을 포함할 수 있거나 실리콘으로 구성될 수 있다.
전술한 바와 같이, 개별 층들(101, 102) 각각이 상이한 유형의 도핑 및/또는 도핑도를 갖는다는 점에서 2가지 유형의 개별 층들(101, 102) 사이에 높은 에칭 선택비가 또한 얻어질 수 있다. 제1 재료의 개별 층들(101)과 제2 재료의 개별 층들(102) 사이에 높은 에칭 선택비가 존재해야 하는 이유는 도 3j를 참조하여 이하에서 더 상세히 논의될 것이다.
에칭 선택비와는 별개로, 도핑 유형 또는 도핑도는 또 다른 이유가 있다. 이하에서 더 상세히 설명될 양극 에칭의 목적을 위해서는, 두 가지 유형의 개별 층들(101, 102), 즉 제1 재료의 개별 층들(101) 및 제2 재료의 개별 층들(102) 모두가 전기 전도성일 때 유리하다. 이것은 또한 각각의 개별 층들(101, 102)의 도핑도 및/또는 도핑 유형에 의해 조정될 수도 있다.
본 발명의 방법에서, 제1 재료의 개별 층들(101) 및/또는 제2 재료의 개별 층들(102)은 추가로 비정질 구조(amorphous structure)를 가질 수 있다. 이것은 개별 층들(101, 102)이 반드시 결정 구조를 가질 필요는 없다는 것을 의미한다. 예를 들어, 개별 층들(101, 102)은 비정질 실리콘 또는 비정질 실리콘 게르마늄을 포함할 수 있거나 이로 구성될 수 있다.
도 3a에 도시된 예에서, 제1 재료(예를 들어, SiGe)의 개별 층(101)은 단지 예시적으로 기판(200) 상의 바닥 또는 제1 층으로서 배열된다. 이어서, 제1 재료의 추가 개별 층들(101)뿐만 아니라 제2 재료의 추가 개별 층들(102)이 이 제1 개별 층(101) 위에 서로의 위에 교번하여 배열된다. 이것은 제1 재료 및 제2 재료의 여러 개별 층(101, 102)이 교번하여 배열된 수직 층 스택(100)을 발생한다. 개별 층들(101, 102)의 순서는 또한 예를 들어 제2 재료의 개별 층(102)이 기판(200) 상의 제1 층으로서 배열되도록 변경될 수도 있다.
제1 전극 구조(250)가 기판(200)과 최하위 개별 층(101, 102) 사이에 배열되는 것이 가능할 것이다. 이러한 제1 전극 구조(250)는 전기적 접촉을 위한 접촉부(251)를 포함할 수 있다. 접촉부(251)에는 전위(U1)가 인가될 수 있다. 제1 전위(U1)가 인가되는 소자를 제1 전위 접촉부라고도 한다.
제1 전위(U1)는 특정한 값을 가질 수 있다. 예를 들어, 제1 전위(U1)는 접지 전위일 수 있다.
제1 전극 구조(250)는 전기 전도성 방식(electrically conductive manner)으로 층 스택(100)의 제1 또는 최하위 개별 층(101)에 연결될 수 있어서, 최하위 개별 층(101)은 또한 제1 전위 (U1)에 있고 따라서 제1 전위 접촉부를 형성한다. 도 2를 참조하여 예시적으로 전술한 바와 같이, 제1 전극 구조(250) 대신에 최하위 개별 층(101)이 직접 접촉될 수도 있다.
기판(200)과 반대측, 즉 층 스택(100)의 상부에, 마지막 또는 상부 개별 층이 배열된다. 도 3a에 도시된 예에서, 이것은 제2 재료의 개별 층(102)이다. 제1 재료의 개별 층(101)이 상부 층을 형성하는 것도 가능하다.
제2 전극 구조(252)는 이러한 상부 층(102) 상에 배열될 수 있다. 여기서, 상부 층(102)은 미리 정의된 방식으로 구조화될 수 있다. 여기서는, 도 3b를 참조한다. 여기서, 하나 또는 여러 개의 수직 리세스들(recesses)(111)이 생성됨을 알 수 있다.
도 3a에서 다시 알 수 있는 바와 같이, 상부 층(102)은 상부 층(102)의 부분(102A)이 후속 공정 단계(도 3b)에서 수직 리세스들(111)(도 3b)이 형성되어야 하는 위치에 남도록 구조화될 수 있다. 다른 위치, 즉 리세스들(111)이 형성되지 않아야 하는 위치에 있는 상부층(102)은 제거될 수 있다.
상부의 제2 전극 구조(252)는 구조화된 상부 층(102) 또는 구조화된 상부 층(102)의 나머지 부분들(102A) 상에 배열될 수 있어서, 구조화된 상부 층(102)이 전기 전도성 방식으로 제2 전극 구조(252)와 접촉한다.
제2 전극 구조(252)는 전기 접촉을 위한 접촉부(253)를 포함할 수 있다. 접촉부(253)에는 제2 전위(U2)가 인가될 수 있다. 제2 전위(U2)가 인가되는 소자를 제2 전위 접촉부라고도 한다.
전위(U2)는 제1 전위(U1)와 다른 값을 가질 수 있어서, 전위 강하 또는 전압이 형성될 수 있다. 이것은 전기 교류 전압 또는 직류 전압일 수 있다.
제2 전극 구조(252)가 전기 전도성 방식으로 층 스택(100)의 마지막 또는 상부 구조화된 개별 층(102)에 연결됨에 따라, 상부 구조화된 개별 층(102)도 전위(U2) 에 있다. 따라서, 본 예에서, 구조화된 상부 개별 층(102)이 제2 전위 접촉부를 형성한다. 상부 구조화된 개별 층(102)은 또한 도 2를 참조하여 예시적으로 전술한 바와 같이 직접 접촉될 수도 있다.
두 전위(U1, U2) 중 하나는 접지 전위일 수 있다. 두 전위 접촉부에서 발생하는 전압은 직류 전압 또는 교류 전압일 수 있다. 예를 들어, 직류 전압 또는 교류 전압이 제1 전위 접촉부 또는 층 스택(100)의 제1 부분(210)(예를 들어, 하부 개별 층(101))과 제2 전위 접촉부 또는 층 스택(100)의 제2 부분(220)(예를 들어, 상부 구조화된 개별 층(102)) 사이에 인가될 수 있다. 이를 위해, 예를 들어, 적절한 전압 소스가 2개의 전극(250, 252) 또는 전위 접촉부에 연결될 수 있다.
인가된 전압 또는 두 전위(U1 및 U2) 사이의 전위차로 인해, 전류(260)가 2개의 전위 접촉부 사이, 본 예에서 상부 구조화된 층(102)과 하부 층(101) 사이에서 흐른다.
도 3b에서 알 수 있는 바와 같이, 층 스택(100)에 하나 또는 여러 개의 수직 리세스들(111)이 생성된다. 이러한 수직 리세스들(111)은 기판 스택(100)에 구조화된다. 이를 위해 양극 에칭 방법이 적용될 수 있다.
그러나, 여기서 수직 리세스들(111)을 생성하기 위한 양극 에칭 방법의 적용은 단지 선택적인 사항에 불과하다는 점을 언급해야 한다. 수직 리세스들(111)은 소위 채널 홀들이 아니라 지지 구조(105)(도 3e)가 후속적으로 생성될 리세스들(recesses)이다. 이러한 지지 구조(105)는 예를 들어 게이트 NAND 구조를 형성할 수 있다. 따라서, 여기에 설명되는 수직 리세스들(111)은 다른 에칭 방법으로도 생성될 수 있다.
본 발명의 공정 단계는 수직 채널 구조들(112)(채널 홀들)을 생성하기 위한 소위 채널 홀 에칭의 단계에 관한 것이며, 이에 대해서는 도 3e 내지 도 3h를 참조하여 더 상세히 설명될 것이다. 이를 위해, 본 발명에 따라, 양극 에칭 방법이 사용된다. 이것은 층 스택(100)이 전체적으로 더 많은 개별 층들(101, 102)을 포함할 수 있다는 장점을 제공한다. 이러한 이유로, 양극 에칭 방법을 사용하여, 도 3a 내지 도 3d를 참조하여 설명된 수직 리세스들(111)을 생성하는 것도 적합할 수 있다. 그러나 이것은 순전히 선택적인 사항이다.
양극 에칭 방법이 수직 리세스(111)를 생성하기 위해 사용되는 한, 도 3a에 도시된 예에서 전류(260)는 제2 전위 접촉부(예를 들어, 제2 전극 구조(252) 또는 그에 접촉되는 마지막 또는 상부 구조화된 개별 층(102)으로부터 제1 전위 접촉부(예를 들어, 제1 전극(250) 또는 이와 연결된 첫번째 또는 하부 개별 층(101)) 방향으로 수직으로 아래로 흐른다.
전류(260)는 전체 층 스택(100)을 통과하여 흐를 수 있고 전류 흐름 방향으로 제1 및 제2 전위 접촉부 사이에 적층된 개별 층들(101, 102)을 제거할 수 있다. 이것을 양극 에칭이라고도 한다. 장점은 이전에 일반적으로 사용되던 대략 100개의 개별층들보다 훨씬 더 많이 매우 높은 이방성으로 에칭할 수 있다는 점이다. 이것은 종래 기술에서와 같은 수직 리세스들(111)(도 1f 참조)의 깔때기형 네킹이 에칭 방향으로 형성되지 않는다는 것을 의미한다.
도 3b에서 알 수 있는 바와 같이, 수직 리세스들(111)은 층 스택(100)을 관통하여 완전히 또는 전체적으로, 즉 모든 기존 개별 층들(101, 102)을 통과하여 연장된다. 여기에 명시하지 않은 다른 실시예에서, 양극 에칭에 의해 생성된 채널 구조들(111)은 개별 층들(101, 102) 중 적어도 하나를 통과하거나 여러 개(전부는 아님)의 개별 층들(101, 102)을 관통하여 연장될 수도 있다. 이는 제1 전위 및 제2 전위(U1, U2 )가 인가되는 개별층 즉, 제1 또는 제2 전위 접촉부를 형성하는 개별층에 따라 달라진다. 전류(260)는 각각의 두 전위 접촉부(또는 개별 층) 사이에서만 흐르기 때문에, 이들 두 전위 접촉부(또는 개별 층) 사이에 위치한 개별 층들만이 제거되거나 양극 에칭된다. 따라서, 예를 들어, 층 스택(100)을 부분적으로만 관통하여 연장되는 수직 리세스들(111)은, 예를 들어 층 스택(100)의 상부로부터 기판(200)까지 내려가지 않고 층 스택(100) 내에서 생성될 수 있다.
도 3c는 수직 리세스들(111)을 양극 에칭하기 위한 대안적인 옵션을 도시하며, 여기서 도 3a 및 3b에서와 동일한 구성요소는 동일한 참조 번호가 부여된다.
여기서, 먼저, 서로의 위에 교번하여 배열된 제1 재료의 개별 층들(101) 및 제2 재료의 개별 층들(102)을 갖는 층 스택(100)을 볼 수 있다. 제1 또는 하부 개별 층(101)은 선택적으로 제1 전극 구조(250)에 의해 제1 전위 접촉부를 형성할 수 있다. 제1 전위 접촉부는 제1 전위(U1)를 포함할 수 있다.
도 3a를 참조하여 설명한 실시예와의 차이점은 선택적으로 여러 개의 전극 부분(252A, 252B)을 갖는 제2 전극 구조(252)가 층 스택(100)의 마지막 또는 상부 개별 층(102) 상에 배열될 수 있다는 점이다. 상부 개별 층(110)이 도 3a와 같이 구성될 수 있지만 반드시 그래야 하는 것은 아니다. 이것은 본 실시예에서 마지막 또는 상부 개별 층(102)이 완전할 수 있고 따라서 구조화되지 않을 수 있음을 의미한다.
제2 전극 구조(252) 또는 그 전극 부분들(252A, 252B)은 이후 수직 리세스들(111)이 생성될 그 부분에 다시 배치된다(도 3d).
제2 전극 구조(252) 또는 그 전극 부분들(252A, 252B)은 제2 전위 접촉부를 형성할 수 있고 제2 전위(U2)에 연결될 수 있다. 제2 전극 구조(252) 또는 그 전극 부분들(252A, 252B)은 마지막 또는 상부 개별 층(102) 상에서 깊이 방향을 따라, 즉 도시된 도면의 평면내로 연장될 수 있다.
다시, 상기 제1 및 제2 전위 접촉부 사이에는 중간 개별층들을 양극으로 에칭 또는 제거하는 전류(260)가 흐른다.
이후의 도면에서 알 수 있듯이, 미리 생성된 수직 리세스들(111)은 각각의 수직 리세스(111) 내에 각각 하나의 지지 구조(105)가 형성되도록 재료로 채워질 수 있다. 이러한 지지 구조(105)는 각각의 개별 층들(101, 102)에 연결되어 이를 기계적으로 지지하거나 안정화한다.
이러한 지지 구조(105)를 생성하기 위해, 수직 리세스들(111)은, 예를 들어, 게이트를 위한 절연체(isolator) 및 채널영역과 그 후의 NAND 메모리 셀의 충전 메모리를 형성하는 층 시스템으로 채워지거나 마련될 수 있다. 수직 리세스들(111)을 점유하거나 채우기 위해 층들이 NAND 메모리의 절연체 및 채널 영역(게이트 절연체/메모리 및 채널 구성요소)을 생성하는데 사용된다. 상기 점유 또는 충전에 사용되는 재료는, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘으로 이루어진 그룹 중에서 하나 또는 여러 성분을 포함할 수 있다. 가능한 층 배열순서는 (내부에서 외부로) 실리콘 산화물, 실리콘 질화물, 실리콘 산화물, 실리콘일 수 있다. 충전 후, 각각의 수직 리세스(111)는 층 적층(depositions)에 의해 덮힐 수 있다.
도 3e 내지 도 3h는 본 발명의 방법에 할당될 공정 단계(채널 홀 에칭)를 도시한다. 이러한 공정 단계는 3차원 집적 반도체 메모리의 생산 중에 층 스택(100)에 수직 채널 구조들(112, 채널 홀들)을 생성하는 역할을 한다.
층 스택(100)에는 수직 채널 구조(112)(채널 홀)가 생성될 수 있다(도 3f 및 도 3h 참조). 여기서 수직 채널 구조(112)는 예를 들어 지지 구조들(105)(NAND 게이트 구조) 사이에 형성될 수 있다. 전술한 수직 리세스들(111)을 생성하기 위해 양극 에칭 방법을 단지 선택적으로 적용할 수 있지만, 도 3e 내지 도 3h를 참조하여 후술하는 수직 채널 구조(112)를 생성하기 위한 양극 에칭은 본 명세서에 개시되는 진보된 방법이다.
도 3e에서 알 수 있는 바와 같이, 제1 전극 구조(250)는 기판(200)과 제1 또는 하부 개별 층(101, 102) 사이에 배열될 수 있다. 제1 전극 구조(250)는 전기 접촉을 위한 접촉 부(251)를 포함할 수 있다. 접촉부(251)에는 전위(U1)가 인가될 수 있다. 제1 전위(U1)가 인가되는 소자를 제1 전위 접촉부라고도 한다.
제1 전위(U1)는 일정한 값을 가질 수 있다. 제1 전위(U1)는 예를 들어 접지 전위일 수 있다.
제1 전극 구조(250)는 전기 전도성 방식으로 층 스택(100)의 제1 또는 최하부 개별 층(101)에 연결될 수 있어서, 하부 개별 층(101)이 또한 제1 전위(U1)에 있고 이에 따라 제1 전위 접촉부를 형성한다. 도 2를 참조하여 예시적으로 전술한 바와 같이, 제1 전극 구조(250) 대신에, 하부 개별 층(101)이 또한 직접 접촉될 수 있다.
기판(200)의 반대쪽, 즉, 층 스택(100)의 상부에, 마지막 또는 상부 개별 층이 배치된다. 도 3e에 도시된 예에서는, 이것이 제2 재료의 개별 층(102)이다. 제1 재료의 개별 층(101)이 상부 층을 형성하는 것도 물론 가능하다.
제2 전극 구조(252)는 이러한 상부 층(102) 상에 배열될 수 있다. 여기서, 상부 층(102)은 미리 정의된 방식으로 구조화될 수 있다. 도 3f에서 볼 수 있는 바와 같이, 수직 채널 구조(112)(채널 홀)가 생성되어야 하며, 이는 에칭 매체(예: 에칭 가스, 습식 화학적 에칭 용액 등)을 층 스택(100) 내로 도입하기 위해 3차원 집적 반도체 메모리의 제조 방법에 사용된다. 에칭 매체는 상기 노출된 제2 재료의 개별 층들(102)에 대해 선택적으로 수직 채널 구조(112) 내에 노출된 제1 재료의 개별 층들(101)을 에칭 또는 제거하는 데 사용된다. 이는 두 가지 재료 중 하나를 선택적으로 각각의 다른 재료에 대해 에칭하거나 제거하는 에칭 매체가 수직 채널구조(112)를 통해 도입됨을 의미한다. 하나의 재료의 개별 층들은 제거되지만 각각의 다른 재료의 개별 층들은 제거되지 않는다. 즉, 동일하게 유지된다. 이것이 수직 채널 구조(112)가 위에서 설명한 수직 리세스들(111)과 구별되는 점이다. 전술한 바와 같이, 리세스들(111)는 소위 채널 홀이 아니다.
양극 에칭에 의해 수직 채널 구조(112)를 생성하기 위해서, 나중에 수직 채널 구조(112)가 생성될 상부 개별 층(102)의 위치에 제2 전극 구조(252)가 배치될 수 있다(도 3f).
제2 전극 구조(252)는 제2 전위(U2)에 연결될 수 있고 그에 따라 제2 전위 접촉부를 형성할 수 있다.
여기서 다시, 중간 개별 층들(101, 102)을 양극 에칭 또는 제거하는 전류(260)가 제1 및 제2 전위 접촉부 사이에 흐른다. 그 결과, 도 3f에 도시된 수직 채널 구조(112)(채널 홀)가 형성된다.
본 발명에 따라 양극 에칭 방법에 의해 생성된 수직 채널 구조(112)는 층 스택(100)의 제1 또는 바닥 부분(210)(예를 들어, 제1 전위 접촉부 또는 가장 낮은 개별 층)과 제2 또는 상부 부분(220)(예를 들어, 층 스택(100)의 제2 전위 접촉부 또는 상부 층) 사이에 연장될 수 있으며, 본질적으로 층 스택(100)을 통과하는 직선으로 형성된다.
본 발명에 따라 양극 에칭 방법에 의해 생성된 수직 채널 구조(112)는 추가적으로, 길이 및 폭에 대한 종횡비가 50:1 초과 또는 100:1 초과할 수 있다.
본 발명의 방법으로, 서로의 위에 적층된 100개, 200개 또는 심지어 300개 이상의 개별 층들(101, 102)의 층 스택(100)이 처리될 수 있다. 이는 100개, 200개 또는 심지어 300개 이상의 개별 층들(101, 102)이 양극 에칭에 의해 에칭되거나 제거되어 수직 채널 구조(112)(채널 홀)를 생성할 수 있음을 의미한다. 1000개 이상의 개별 층들(101, 102)도 처리될 수 있다. 양극 에칭은 매우 높은 이방성을 가지며, 이것이 생성된 수직 채널 구조(112)가 큰 종횡비에도 불구하고 전체 길이에 걸쳐 비교적 일정한 직경을 갖는 이유이다.
본 발명에 따라 양극 에칭 방법에 의해 생성된 수직 채널 구조(112)는 예를 들어 20 nm 내지 150 nm의 직경을 가질 수 있다. 수직 채널 구조(112)의 직경은 채널 구조(112)의 전체 길이에 걸쳐 10% 미만 또는 50% 미만의 편차를 가질 수 있고 이에 따라 거의 일정하게 유지될 수 있다. 그러나 종래 기술(도 1f)에서는 이미지화된 96개 이상의 층을 에칭하면 깔때기 모양의 네킹이 바닥을 향해 점점 가늘어져서, 수직 채널 구조(7)의 바닥 영역에서의 직경이 상단 영역의 직경에서 50% 이상 벗어나게 된다
도 3g 및 도 3h는 양극 에칭에 의해 수직 채널 구조(112)를 생성하기 위한 대안적인 변형을 도시하며, 여기서 도 3e 및 도 3f와 동일한 구성요소는 동일한 참조 번호가 부여된다.
또한 여기서, 먼저 서로의 위에 교번하여 배열된 제1 재료의 여러 개별 층들(101) 및 제2 재료의 개별 층들(102)을 갖는 층 스택(100)이 도시된다. 제1 또는 하부 개별 층(101)은 선택적으로 제1 전극 구조(250)에 의해 제1 전위 접촉부를 형성할 수 있다. 제1 전위 접촉부는 제1 전위(U1)를 가질 수 있다.
도 3e를 참조하여 전술한 실시예와의 차이점은, 제2 전극 구조(252)가 층 스택(100)의 마지막 또는 상부 개별 층(102) 상에 배열될 수 있다는 것이며, 여기서 이러한 상부 개별 층(102)은 미리 정의된 방식으로 구조화된다. 상부 층(102)은 상부 층(102)의 적어도 일부(102A)가 후속 공정 단계(도 3h)에서 수직 채널 구조(112)가 형성될 위치에 남도록 구조화될 수 있다. 다른 위치, 즉 수직 채널 구조(112)가 형성되지 않는 위치에서는, 상부층(102)이 제거될 수 있다.
이제 제2 전극 구조(252)는 구조화된 상부 층(102) 또는 구조화된 상부 층(102)의 나머지 부분(102A) 상에 배열될 수 있어서, 구조화된 상부 층(102)이 전기 전도성 방식으로 전극 구조(252)와 접촉한다.
제2 전극 구조(252)는 전기 접촉을 위한 접촉부(253)를 포함할 수 있다. 접촉부(253)에는 제2 전위(U2)가 인가될 수 있다. 제2 전위(U2)가 인가되는 소자를 제2 전위 접촉부라고도 한다.
전위 강하 또는 전압이 형성되도록, 전위(U2)가 제1 전위(U1)와 다른 값을 가질 수 있다. 이것은 전기 교류 전압 또는 직류 전압일 수 있다.
제2 전극 구조(253)가 층 스택(100)의 마지막 또는 상부 구조화된 개별 층(102)에 전기 전도성 방식으로 연결될 때, 상부 구조화된 개별 층(102)도 전위(U2)에 있다. 따라서, 본 예에서, 구조화된 상부 개별 층(102)은 제2 전위 접촉부를 형성한다. 그러나, 상부 구조화된 개별 층(102)은 도 2를 참조하여 예시적으로 전술한 바와 같이 직접 접촉될 수도 있다.
두 전위(U1, U2) 중 하나는 접지 전위일 수 있다. 전위차로 인해 두 전위 접촉부에서 발생하는 전압은 직류 전압 또는 교류 전압일 수 있다. 예를 들어 제1 전위 접촉부 또는 층 스택(100)의 제1 부분(210)(예를 들어, 하부 개별 층(101))과 제2 전위 접촉부 또는 층 스택의 제2 부분(220)(예를 들어, 상부 구조화된 개별 층(102) 사이에 직류 전압 또는 교류 전압이 인가될 수 있다. 이를 위해, 적절한 전압 소스가 2개의 전극(250, 252) 또는 전위 접촉부들에 연결될 수 있다.
인가된 전압 또는 2개의 전위(U1 및 U2) 사이의 전위차로 인해, 다시 전류(260)가 두 전위 접촉부 사이, 본 예에서 상부 구조화된 층(102)과 하부 층(101) 사이에서 흐른다.
본 예에서, 전류(260)는 제2 전위 접촉부(예를 들어, 제2 전극 구조(252) 또는 이에 의해 접촉된 마지막 또는 상부 구조화된 개별 층(102)으로부터 제1 전위 접촉부(예를 들어, 제1 전극(250) 또는 제1 또는 그와 연결된 최하위 또는 최하위 개별 층(101)) 방향으로 수직으로 아래로 흐른다.
도 3h에서 볼 수 있는 바와 같이, 수직 채널 구조(112)(채널 홀)가 전류 흐름 방향을 따라 층 스택(100)에 생성된다. 본 발명에 따르면, 수직 채널 구조(112)는 양극 에칭 방법에 의해 층 스택(100)에 구조화된다.
여기서, 전류(260)는 전체 층 스택(100)을 통과하여 흐를 수 있고 전류 흐름 방향으로 제1 및 제2 전위 접촉부 사이에 적층된 개별 층들(101, 102)을 제거할 수 있다.
도 3h에서 추가적으로 볼 수 있는 바와 같이, 수직 채널 구조(112)는 층 스택(100)을 관통하여 완전히 또는 전체적으로, 즉 모든 존재하는 개별 층들(101, 102)을 관통하여 연장된다. 여기에 명시하지는 않았으나, 다른 실시예에서, 양극 에칭에 의해 생성된 수직 채널 구조(112)는 개별 층(101, 102) 중 적어도 하나를 통해 또는 여러(전부는 아님) 개별 층들(101, 102)을 관통하여 연장될 수도 있다. 이것은 제1 또는 제2 전위(U1, U2)가 어떤 개별 층에 인가되는지, 즉 어떤 개별 층이 제1 또는 제2 전위 접촉을 형성하는지에 따라 달라진다. 전류(260)가 각각의 두 전위 접촉부(또는 개별 층) 사이에서만 흐르기 때문에, 이들 두 전위 접촉(또는 개별 층들) 사이에 위치된 개별 층들만이 제거되거나 양극 에칭된다. 따라서, 예를 들어, 층 스택(100)을 관통하여 부분적으로만 연장되는 수직 채널 구조(112)는, 예를 들어 층 스택(100)의 상부에서 기판(200)까지 완전히 아래까지 내려가지 않고, 층 스택(100) 내에서 생성될 수 있다.
수직 채널 구조(112) 내에서, 개별 층들(101, 102)은 측면으로 노출되고, 즉 수직 채널 구조(112)는 층 스택(100)의 각각의 개별 층들(101, 102)에 대한 접근(access)을 형성하는데, 본 케이스에서는 이때 층 스택(100)에 존재하는 제1 및 제2 재료의 개별층들(101, 102)에 대해서이다. 따라서, 수직 채널 구조(112) 내에서, 서로의 위에 배열된 개별 층들(101, 102)이 부분 부분 노출되어, 이러한 개별 층(101, 102)이 수직 채널 구조(112)를 통해 자유롭게 접근 가능하다.
전술한 바와 같이, 3차원 집적 반도체 메모리의 제조 방법에서, 수직 채널 구조(112)는 에칭 매체(예를 들어, 에칭 가스, 습식 화학적 에칭 용액 등)를 층 스택(100)에 도입하는 역할을 한다. 이 에칭 매체는 노출된 제2 재료의 개별 층들(102)에 대해 선택적으로 수직 채널 구조(112) 내에 노출된 제1 재료의 개별 층들(101)을 에칭 또는 제거하는 데 사용된다. 이것은 두 재료 중 하나가 수직 채널 구조(112)를 통하여 각각의 다른 재료에 대해 선택적으로 에칭되거나 제거되거나 방출(release)됨을 의미한다.
예를 들어, 에칭 매체는 수직 채널 구조(112)를 통하여 층 스택(100) 내로 흐를 수 있고 각각 접근 가능한 제1 및 제2 재료의 개별 층들(101, 102)에 도달할 수 있다.
따라서, 본 발명의 방법은 제2 재료의 개별 층(102)을 유지하면서 층 스택(100)에서 접근 가능한 제1 재료의 개별 층들(101)을 선택적으로 제거하는 단계를 포함한다. 바람직하게는, 이는 에칭 매체가 수직 채널 구조(112)를 통하여 층 스택(100)에 도달하고, 수직 채널 구조(112) 내에서 노출되고 접근 가능한 제1 및 제2 재료의 개별 층들(101, 102)에 도달하며, 층 스택(100)으로부터 두 재료 중 하나의 재료로 된 개별 층만을 선택적으로 에칭하는 에칭 공정을 적용함으로써 발생한다.
전술한 이유로 인해, 제1 재료의 개별 층들(101)이 제2 재료의 개별 층들(102)에 대해 높은 에칭 선택비(etching selectivity)를 가질 때 유리하다. 전술한 바와 같이, 이것은 무엇보다도 각각의 개별 층(101, 102)의 도핑(도핑 유형 및/또는 도핑도)에 의해 조정될 수 있다.
특정 개별 층을 선택적으로 에칭하기 위해, 여기에 사용되는 에칭 공정 동안 사용되는 에칭 매체(예: 에칭 가스)는 먼저 수직 채널 구조(112)를 통해 부분적으로 노출되는 층 스택(100)의 제1 및 제2 재료의 개별 층들(101, 102)에 도달한다. 사용된 에칭 매체와 조합하여, 두 재료는 서로에 대해 매우 높은 에칭 선택비를 갖는다. 사용된 에칭 매체에 의해, 하나의 재료의 개별 층들이 각각의 다른 재료의 개별 층들에 대해 매우 선택적으로 제거될 수 있다.
예를 들어, 에칭 매체는 바람직하게는 측 방향으로 제1 재료의 개별 층들(101)을 제2 재료의 개별 층들(102)에 대해 선택적으로 에칭할 수 있다. 측 방향은 층 스택(100)의 (수직) 층 방향에 본질적으로 직교하는 방향이다. 본 예에서, 층 방향은 개별 층들(101, 102)이 서로의 위에 적층되는 방향으로, 예를 들어, 기판(200)으로부터 시작하여 상부를 향해 수직인 방향이다. 그 경우, 측 방향은 예를 들어 수평 방향일 것이다. 따라서, 제1 재료의 개별 층들(101)이 수직 채널 구조(112)로부터 시작하여 거의 수평 방향으로 층 스택(100)에서 에칭될 수 있다. 반면에, 제2 재료의 개별 층들(102)은 사용된 에칭 매체에 의해 거의 침범받지 않으므로 에칭되지 않아서 층 스택(100)에 남게 된다.
도 3j는 제1 재료의 개별 층들(101)을 선택적으로 에칭한 후의 결과적인 층 스택(100)을 도시한다. 여기서, 제2 재료의 개별 층들(102)만 남게 된다. 남아 있는 제2 재료의 개별 층들(102) 사이에는, 제거된 제1 물질의 개별 층(101)이 있었다가 제거된 위치에 공극(voids)(108)이 형성된다. 남겨진 제2 재료의 개별 층들(102)은 지지 구조들(105) 상에서 지지가 된다. 지지 구조들(105)은 기판(200)에 연결된다.
도 3k는 3차원 집적 반도체 메모리를 생성하기 위한 선택적인(optional) 추가 공정 단계를 도시한다. 남겨진 제2 재료의 개별 층들(102) 사이에 형성된 공극(108) 내로 제3 재료가 도입될 수 있다. 여기서, 제3 재료의 개별 층(103)은 남겨진 제2 재료의 개별 층들(102) 사이의 이들 공극(108)에 형성된다. 이는 제2 재료의 개별 층들(102) 및 제3 재료의 개별 층들(103)이 서로의 상부에 교번하여 배열된 수직 층 스택(100)을 초래한다.
남겨진 제2 재료의 개별 층들(102) 사이의 공극(108) 내로 제3 재료를 도입하는 것은 예를 들어, 바람직하게는 기상(gas phase)의 첨가제 건조 공정에 의해 수행될 수 있다. 예를 들어, 제3 재료는 LPCVD 공정(LPCVD: Low Pressure Chemical Vapor Deposition(저압 화학 기상 증착))을 적용함으로써 공극(108) 내로 도입될 수 있다. 여기서, 공정 가스는 공정 챔버(층 스택(100)이 위치하는 곳)에 도입될 수 있다. 공정 가스는 특히 수직 채널 구조(112)를 통해 제2 재료의 개별 층들(102) 사이의 공극(108)에 도달하고 공극(108) 내에서 확산한다(expand). 제2 재료의 개별층들(102)에 공정 가스의 가스 분자가 충돌하는 것은 제3 재료(예를 들어, SiO2)가 남겨진 제2 재료(예를 들어, Si)의 개별 층들(102) 사이의 공극(108)에서 성장하는 효과를 갖는다.
제3 재료는 제2 재료와 상이할 수 있다. 바람직하게는, 제3 재료는 전기 절연 특성을 가질 수 있다. 제3 재료는 예를 들어 실리콘 (다이)옥사이드(SiO2)을 포함하거나 실리콘 (다이)옥사이드로 구성될 수 있다.
도 3l은 3차원 집적 반도체 메모리를 생성하기 위한 추가적인 선택적 공정 단계를 도시한다. 여기서, 적어도 하나의 추가 수직 채널 구조(113)가 층 스택(100) 내로 구조화된다. 도 3l에 예시적으로 도시된 바와 같이, 이러한 추가 수직 채널 구조(113)가 지지 구조(105) 사이에서 다시 생성될 수 있다. 추가적으로, 추가 수직 채널 구조(112)는 전술한 방식으로 양극 에칭 방법에 의해 생성될 수 있다.
이러한 추가 수직 채널 구조(130)는 또한 예를 들어, 층 스택(100)을 수직으로 관통하여 예를 들어, 층 스택(100)의 제1 부분(210)(예, 바닥)과 층 스택(100)의 제2 부분(220)(예, 상부) 사이에 위에서 아래로 연장된다. 이러한 추가 수직 채널구조(130)는 적어도 하나의 개별 층들(102, 103), 바람직하게는 여러 개의 개별 층들(102, 103), 더욱 바람직하게는 기판(200)까지 내려가는 층 스택(100)의 모든 개별 층들(102, 103)을 관통하여 연장된다. 본 예에서, 이들은 제2 재료의 개별 층들(102) 및 제3 재료의 개별 층들(103)이다.
추가 수직 채널 구조(113)는 층 스택(100)의 각각의 개별 층들(102, 103)에 대한 접근을 형성하며, 이 경우에는 이때 층 스택(100)에 존재하는 제2 및 제3 재료의 개별 층들(102, 103)에 대한 접근을 형성한다. 이에 따라 제2 및 제3 재료의 개별 층들(102, 103)은 추가 수직 채널 구조(113) 내에서 노출되고, 이 추가 수직 채널 구조(113)를 통해 접근 가능하게 된다.
이 추가 수직 채널 구조(113)는 또한 채널 홀로도 지칭될 수 있다. 따라서, 본 발명에 따른 방법은 또한 양극 에칭 방법을 적용함으로써 이러한 추가 수직 채널 구조(113)를 생성하는 단계를 포함하며, 여기서 제1 재료의 층들(101) 및 제2 재료의 층들(102)과 관련하여 전술한 모든 내용이, 제3 재료의 층들(103)뿐만 아니라 제2 재료의 층들(102)에 대한 (예를 들어, 수직 채널 구조(113)를 생성하는) 이 단계에서 유사하게 적용된다.
추가적인 선택적 방법 단계는 각각의 다른 재료의 개별 층에 대해 접근 가능하게 된 하나의 재료의 개별 층들을 선택적으로 제거하는 단계를 포함한다. 이 경우, 이 방법은 제3 재료의 개별 층들(103)에 대해 선택적으로 제2 재료의 개별 층들(102)을 선택적으로 제거하는 단계를 포함한다. 이러한 선택적 제거는 추가 수직 채널 구조(113)를 통해 층 스택(100)으로 들어가는 적절한 에칭 매체에 의해 측면 방향으로 지향된 에칭 공정을 적용함으로써 일어난다. 이러한 에칭 단계에서, 에칭 매체는 에칭 가스(건식 에칭) 또는 습식 화학 에칭 용액(습식 에칭)이 될 수 있다.
건식 에칭 공정의 경우, 불소 함유 가스를 사용하는 적어도 하나의 플라즈마-지원 에칭(plasma-supported etching) 단계를 포함할 수 있다. 건식 에칭은 예를 들어 불소 함유 가스를 사용한 등방성 CDE 공정(CDE: Chemical Dry Etching)으로 수행될 수 있으며, 여기서 예를 들어 실리콘(개별 층들(102)의 가능한 재료)이 SiO2 (개별 층들(103)의 가능한 재료)에 대해 매우 선택적으로 에칭될 수 있다. 예를 들어, SF6 이 에칭 가스로서 사용될 수 있다. 특히, 매우 높은 SF6 유동(flow), 낮은 O2 유동 및 높은 공정 압력을 갖는 플라즈마 에칭은 이러한 에칭에 필요한 등방성 에칭 거동으로 Si와 SiO2 사이에서 매우 선택적인 에칭을 허용한다.
에칭 매체(예, SF6 가스)는 추가 수직 채널 구조(113)를 통해, 추가 수직 채널 구조(113) 내에서 노출되고 접근 가능하게 된 제2 및 제3 재료의 개별 층들(102, 103)에 도달한다. 여기서, 에칭 매체는 제3 재료의 개별 층(103)에 대해 선택적으로 측 방향으로 제2 재료의 개별층들(102)을 제거하며, 그래서 제2 재료의 개별 층들(102)을 선택적으로 제거한 후 제3 재료의 개별 층들(103)만 남게 된다. 이것은 제2 재료의 개별 층들(102)이 층 스택(100)에서 에칭된다는 것을 의미한다.
도 3m은 제2 재료의 개별 층들(102)을 선택적으로 에칭한 후에 형성된 층 스택(100)을 도시한다. 여기서, 제3 재료의 개별 층들(103)만 남게 된다. 공극(voids)(109)이 제2 재료의 개별 층들(102)이 있었지만 현재는 제거된 위치에, 남겨진 제3 재료의 개별 층들(103) 사이에 형성된다. 남겨진 제3 재료의 개별 층들(103)은 지지 구조들(105)에 의해 지지된다.
도 3n은 최종적으로 3차원 집적 반도체 메모리(1000)가 생성되는 선택적 추가 공정 단계를 도시한다. 제4 재료가 무엇보다도 추가 수직 채널 구조(113)를 통해 남겨진 제3 재료의 개별 층들(103) 사이에 형성된 공극(109)으로 도입될 수 있다. 여기서, 제4 재료의 개별 층들(104)은 남겨진 개별 층들(103) 사이의 공극(109) 내에 각각 형성된다. 이는 제3 재료의 개별 층들(103)과 제4 재료의 개별 층들(104)이 서로의 위에 교번하여 적층된 수직 층 스택(100)을 생성한다.
제4 재료는 제3재료와 상이할 수 있다. 바람직하게는, 제4 재료는 텅스텐, 코발트, 몰리브덴, 도핑된 실리콘 및 루테늄으로 이루어진 그룹 중에서 적어도 하나의 성분을 포함하거나 그 성분으로 구성될 수 있다. 제4 재료의 개별 층들(104)은 이제 생성되는 3차원 집적 반도체 메모리(1000)의 워드 라인(word line)을 형성할 수 있다.
3차원 집적 반도체(1000)는 특히 3D NAND 플래시 메모리일 수 있다. 따라서, 가능한 실시예에 따르면, 3차원 집적 반도체(1000)는 예를 들어 3D NAND 플래시 메모리일 수 있다.
게이트 NAND 구조는 지지 구조(105) 중 하나에 통합될 수 있거나, 층 스택(100)에 추가 수직 채널 구조를 생성하고 이 추가 수직 채널 구조를 각각의 층으로 점유함으로써 층 스택(100)을 제4 재료(예: 텅스텐)로 채운 후에 생성될 수 있다.
본 명세서에 설명된 본 발명의 방법에 대해, 제1 재료의 개별 층(101)이 게르마늄(Ge) 또는 실리콘 게르마늄(SiGe)을 포함하거나 이들로 구성될 때 특히 유리한 것으로 보여준다. Ge 또는 SiGe는 특히 HCl 가스를 적용함으로써 건식 에칭 방법에 의해 매우 정밀하게 에칭될 수 있으며, 추가로 예를 들어 실리콘(개별 층(102)의 재료로서)에 대해 매우 높은 선택비를 갖는다. 또한, 실리콘 및 실리콘 게르마늄은 모두 전기 전도성이므로, 이들 재료는 여기에 설명된 양극 에칭 공정을 적용하여 수직 채널 구조(112)(채널 홀)를 생성하는 데 매우 적합하다. 종래 기술에서는 실리콘 산화물과 실리콘 질화물로 된 개별 층이 사용된다. 그러나 실리콘 질화물은 전도성이 없기 때문에 양극 에칭 방법을 거기에 적용할 수 없다.
양극 에칭의 중요한 장점은 매우 높은 이방성, 즉 종래 기술에서 알려진 깔때기 모양의 네킹이 더 이상 발생하지 않는다는 것이다(도 1f). 이에 의해, 수직 채널 구조(112)가 훨씬 더 많은 개별 층(101, 102)을 관통하여 생성될 수 있어, 층 스택(10)의 메모리 용량이 상당히 증가될 수 있다.
따라서, 여기에 설명된 방법의 기본 아이디어는 양극 에칭에 의해 매우 높은 종횡비 및 높은 균일성을 갖는 수직 채널 구조들(112)(예를 들어, 홀들 또는 소위 채널 홀들)를 생성하는 것으로 구성된다.
이를 위해서는 전도성/반도전성 물질이 필요하다. 층 시퀀스는 예를 들어 다중 층(수백 층의 시퀀스)으로서 에피택셜 성장되는 Si/SiGe 층들(101, 102)로 구성될 수 있다. 양극 에칭 방법은 비정질 재료에서도 작용하므로 본 발명은 결정질(crystalline) 층에 한정되지 않는다. 두 재료가 다층 시스템에 대해 반도전성이고 다른 에칭 거동에 의해 선택적으로 에칭될 수 있다는 것이 결정적이다. 에칭 선택비는 플래시 셀의 후속 생산에 중요하다.
Si-SiGe의 대안으로서, 다음과 같은 특성을 갖는 다른 재료 시스템이 사용될 수 있다: 여러 상이한 수백 개의 레벨(A-B-A-B-...)를 갖는 층 스택(100)은 두 상이한 재료 A 및 B로부터 생성될 수 있다. 전체 층 스택(100)이 전도성을 가지므로 양극 에칭에 의해 방향성으로 에칭될 수 있고, 따라서 수직 채널 구조들(112)(채널 홀들)이 생성될 수 있다. 재료 A와 B는 상이한 에칭 매체에 대해 상이한 에칭 거동을 가지므로 후속 에칭을 위해 재료 A는 재료 B에 대해 선택적으로 에칭되거나 또는 그 반대도 마찬가지이다(공정 순서: (1) 재료 A 및 B로 이루어진 다층 스택 생성, (2) 채널 홀 에칭, (3) 3D 메모리 셀 생산을 위해 A 대 B의 선택적 에칭).
양극 에칭을 사용함으로써, 매우 큰 종횡비를 얻을 수 있는 옵션(option)이 있다. 또한, 많은 층을 갖는 층 시스템에서 홀 채널 에칭을 수행하는 옵션이 있다.
가능한 실시예에 따르면, 양극 에칭 방법이 적용되는 동안, 소정의 파장을 갖는 직접 광원을 층 스택(100)으로 직접 지향하여 층 스택(100)에서의 전하 캐리어 밀도를 증가시키고, 이에 의해 방향성 양극 에칭 공정을 지원할 수 있다.
광원은 층 스택(100)으로 직접 향하는 직접 광원이다. 이 광은 공정실(예: 클린룸)에 존재하는 공간적인 조명에 추가로 제공된다. 광원은, 예를 들어, 층 스택(100)의 개별 층(101, 102)의 각각의 재료의 밴드 갭보다 더 큰 소정의 파장을 가질 수 있다.
광원에 의해 방출된 광자는 각각의 개별 층(101, 102)에서 전자를 여기시킬 수 있다. 이에 의해, 각각의 개별 층들(101, 102)에서 전하 캐리어 밀도가 증가될 수 있다. 증가된 전하 캐리어 밀도로 인해 양극 에칭 공정이 최적화될 수 있다. 이것은 예를 들어, 양극 에칭 공정이 가속화될 수 있고/있거나, 예를 들어, 방향성 에칭 효과, 즉 양극 에칭 공정의 이방성이 증가될 수 있음을 의미한다.
웨이퍼 상에 더 많은 층 스택(100)이 생성되는 경우, 광원은 웨이퍼 상에 위치된 층 스택(100)을 조명하기 위해 웨이퍼 상으로 지향될 수 있다.
전술한 실시예는 단지 본 발명의 원리를 설명하기 위한 것이다. 본 명세서에 설명된 세부 사항 및 배열의 변경 및 수정은 당업자에게 명백할 것으로 이해된다. 따라서, 본 발명은 본 명세서의 실시예들의 설명 및 기술을 통해 제공된 구체적인 세부사항에 의해 제한되는 것이 아니라 첨부된 청구범위에 의해서만 제한되는 것을 의도한다.
일부 양태가 장치의 맥락에서 설명되었지만, 이러한 양태는 또한 해당 방법의 설명을 나타내므로, 장치의 블록 또는 디바이스가 또한 각각의 방법 단계 또는 방법 단계의 특징에 해당한다. 유사하게, 방법 단계의 맥락에서 설명된 양태는 또한 대응하는 블록의 설명 또는 대응하는 장치의 세부사항 또는 특징을 나타낸다.

Claims (15)

  1. 3차원 집적 반도체 메모리(1000)를 제조할 때 층 스택(100)에 수직 채널 구조(112)를 생성하는 방법에 있어서,
    기판(200) 위에 배열되는 여러 개별 층들(101, 102)을 포함하는 층 스택(100)을 상기 기판(200)에 마련하는 단계로서, 제1 재료의 여러 개별 층들(101) 및 상이한 제2 재료의 여러 개별 층들(102)이 서로의 위에 교번하여 적층되고, 상기 제1 재료 및 상기 제2 재료는 각각 전기 전도성 또는 반도전성인, 단계;
    상기 층 스택(100)에 적어도 하나의 수직 채널 구조(112)를 생성하는 단계로서, 상기 수직 채널 구조(112)는 상기 층 스택(100)을 적어도 부분적으로 관통하여 수직 방향으로 연장되어, 상기 개별 층들(101, 102) 중 적어도 하나 이상이 상기 수직 채널 구조(111, 112) 내에 노출되고 상기 수직 채널 구조(112)에 의해 접근 가능하게 되는, 단계를 포함하고;
    양극 에칭 방법을 적용하여 상기 층 스택(100)에서 상기 수직 채널 구조(112)를 구조화하는 것이 수행되고, 제1 전위 (U1)가 상기 층 스택(100)의 제1 부분(210)에 인가되고, 상이한 제2 전위(U2)가 상기 층 스택(100)의 상이한 제2 부분(220)에 인가되며, 전류(260)가 상기 제1 및 상기 제2 부분(210, 220) 사이에서 상기 층 스택(100)을 통과하여 수직으로 흐르며, 상기 전류(260)가 방향성(directional) 양극 에칭에 의해 상기 층 스택(100)에 상기 수직 채널 구조(112)를 생성하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 양극 에칭 방법에 의해 생성된 상기 수직 채널 구조(112)는 길이 대 폭에 대한 종횡비가 50:1 이상 또는 100:1 이상인 방법.
  3. 제1항에 있어서,
    상기 양극 에칭 방법에 의해 생성된 상기 수직 채널 구조(112)는 상기 수직 채널 구조(112)의 전체 길이에 걸쳐 50% 미만의 편차를 갖는 직경을 갖고, 이에 따라 거의 일정하게 유지되는 방법.
  4. 제1항에 있어서,
    상기 수직 채널 구조(112)는 상기 층 스택(100)의 상기 제1 부분(210)과 상기 층 스택(100)의 상기 제2 부분(220) 사이에 직선으로 연장되는 방법.
  5. 제1항에 있어서,
    상기 수직 리세스(recess)(112)가 상기 층 스택(100)의 상기 개별 층들(101, 102) 중 여러 개를 관통하여 연장되거나, 상기 수직 리세스(112)가 상기 층 스택(100)의 모든 개별 층들(101, 102)을 관통하여 연장되는 방법.
  6. 제1항에 있어서,
    100개 이상의 개별 층들(101, 102) 또는 200개 이상의 개별 층들(101, 102) 또는 300개 이상의 개별 층들(101, 102)을 갖는 층 스택(100)에서 복수의 수직 채널 구조들(112)이 적용된 상기 양극 에칭 방법으로 생성될 수 있는 방법.
  7. 제1항에 있어서,
    상기 제2 재료의 상기 개별 층들(102)을 유지함으로써 상기 층 스택(100)으로부터 상기 제1 재료의 상기 개별 층들(101)을 선택적으로 제거하는 단계를 더 포함하고,
    에칭 공정을 적용함으로써, 에칭 매체가 상기 수직 채널 구조(112)를 통하여 상기 층 스택(100)에 도달하고, 상기 수직 채널 구조(112) 내에서 노출되고 접근 가능하게 된 상기 제1 및 제2 재료의 상기 개별 층들(101, 102)에 도달하며, 상기 층 스택(100)으로부터 상기 제1 재료의 상기 개별 층들(101)을 선택적으로 방출(release)하는 방법.
  8. 제1항에 있어서,
    상기 제1 재료의 상기 개별 층들(101) 및 상기 제2 재료의 상기 개별 층들(102)이 특정 에칭 매체에 대해 상이한 에칭 거동을 포함하여, 상기 제1 재료가 상기 제2 재료에 비해 높은 에칭 선택비(selectivity)를 포함하는 방법.
  9. 제1항에 있어서,
    상기 제1 재료의 상기 개별 층들(101)은 제1 도핑된 반도체 재료를 포함하거나 제1 도핑된 반도체 재료로 구성되고, 및/또는
    상기 제2 재료의 상기 개별 층들(102)은 제2 도핑된 반도체 재료를 포함하거나 제2 도핑된 반도체 재료로 구성되고,
    상기 제 1 및 상기 제 2 도핑된 반도체 재료는 상이한 방법.
  10. 제9항에 있어서,
    상기 제1 도핑된 반도체 재료는 상기 제2 도핑된 반도체 재료와 비교하여 상이한 도핑 유형 또는 상이한 도핑도(degree of doping)를 포함하는 방법.
  11. 제1항에 있어서,
    상기 제1 재료의 상기 개별 층들(101)은 게르마늄 또는 실리콘 게르마늄을 포함하거나 게르마늄 또는 실리콘 게르마늄으로 구성되고, 및/또는
    상기 제2 재료의 상기 개별 층들(102)은 실리콘을 포함하거나 실리콘으로 구성되는 방법.
  12. 제1항에 있어서,
    상기 제 1 재료의 상기 개별 층들(101) 및/또는 상기 제 2 재료의 상기 개별 층들(102) 각각은 비정질 구조(amorphous structure)를 포함하는 방법.
  13. 제1항에 있어서,
    상기 양극 에칭 거동을 적용하는 동안, 소정의 파장을 갖는 직접 광원을 상기 층 스택(100) 쪽으로 직접 지향하게 해서, 상기 층 스택(100)에 전하 캐리어 밀도를 증가시키고 그럼으로써 상기 방향성 양극 에칭 공정을 지원하는 방법.
  14. 3차원 집적 반도체 메모리(1000)의 제조에 사용하기 위한 층 스택(100)에 관한 것으로,
    상기 층 스택(100)은 제1항에 따른 방법에 따라 생성된 복수의 수직 채널 구조들(112)을 포함하는 층 스택(100).
  15. 제14항에 따른 층 스택(100)을 갖는 3차원 집적 반도체 메모리(1000).
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