TW202315056A - 用於在三維集成半導體記憶體中產生垂直通道結構的方法 - Google Patents

用於在三維集成半導體記憶體中產生垂直通道結構的方法 Download PDF

Info

Publication number
TW202315056A
TW202315056A TW111134636A TW111134636A TW202315056A TW 202315056 A TW202315056 A TW 202315056A TW 111134636 A TW111134636 A TW 111134636A TW 111134636 A TW111134636 A TW 111134636A TW 202315056 A TW202315056 A TW 202315056A
Authority
TW
Taiwan
Prior art keywords
layer
layer stack
vertical channel
individual layers
channel structure
Prior art date
Application number
TW111134636A
Other languages
English (en)
Other versions
TWI836598B (zh
Inventor
克里斯多夫 卡特
Original Assignee
弗勞恩霍夫爾協會
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 弗勞恩霍夫爾協會 filed Critical 弗勞恩霍夫爾協會
Publication of TW202315056A publication Critical patent/TW202315056A/zh
Application granted granted Critical
Publication of TWI836598B publication Critical patent/TWI836598B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Inorganic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本發明關於一種在三維集成半導體記憶體的生產中的特定方法步驟(通道孔蝕刻)。根據本發明，該方法步驟的特徵在於，通過應用陽極蝕刻方法來產生由此待產生的垂直通道結構，即所謂的通道孔。由此，可以處理具有比常規技術中顯著更多的單獨層的層堆疊。因此，可以增加待處理的層堆疊內的單獨層的數量，從而可以顯著增加層堆疊的儲存容量。

Description

用於在三維集成半導體記憶體中產生垂直通道結構的方法
本文中描述的創新概念關於一種在用於產生三維集成半導體記憶體的方法中用於產生垂直通道結構的特定方法步驟。在本說明書中，這些垂直通道結構也被稱為垂直通道孔。在3D半導體記憶體的說明中，相應的方法也被稱為垂直通道孔蝕刻。本文中所描述的創新概念描述了一種用於產生具有高非等向性的垂直通道結構的新穎方法，從而可以顯著增加垂直半導體記憶體中的層數，從而顯著增加其儲存容量。
本發明屬於生產三維集成半導體記憶體的技術領域，諸如三維NAND快閃記憶體。與常規的平面技術(x-y方向)相比，在三維集成中在垂直方向(z方向)上另外產生設備。
所謂的快閃記憶體元件是例如由NAND單元實現的。為了獲得快閃記憶體的高儲存容量，所涉及的NAND單元垂直地彼此上下佈置，這也被稱為三維系統集成。這種具有垂直地彼此上下佈置的數個記憶體單元的三維記憶體設備也被稱為3D NAND。
在用於生產3D NAND記憶體的常規生產方法中，Si 3N 4-SiO 2(氮化矽–(二)氧化矽)的許多單獨層彼此上下堆疊，從而產生垂直層堆疊。通過層堆疊內的垂直地蝕刻的孔，層堆疊的單獨層然後橫向暴露，以便隨後相對於SiO 2層選擇性地蝕刻Si 3N 4層。
這是垂直記憶體單元結構的生產中的核心製程之一，也被稱為所謂的“孔通道蝕刻”。由於其幾何形狀，由此產生的上述垂直地蝕刻的孔也可以被稱為通道結構。在這些蝕刻的通道結構中，其也可以被稱為“孔通道蝕刻”內的“孔通道”，快閃記憶體單元將在後續製程中設定。為了獲得盡可能高的儲存密度或儲存容量，如今，沉積至多100個交替層級的SiO 2和Si 3N 4，從而相應地形成具有至多100個交替的SiO 2和Si 3N 4層的垂直層堆疊，它然後又形成垂直記憶體單元結構。如上所述，該垂直層堆疊(約6至10μm)是用“孔通道蝕刻”(孔直徑近似100nm的量級，孔的距離近似25nm的量級)的方法處理的。
因此，為了增加這種垂直層堆疊的儲存容量，必須增加彼此上下堆疊的單獨層的數量。顯然，隨著單獨層的數量的增加，垂直層堆疊的高度也增加，因此必須使垂直通道結構更深，即必須增加垂直通道結構的縱橫比(深度與寬度之比)。
如上文已經提到的，提供垂直通道結構尤其具有提供到彼此上下堆疊的單獨層的通路以及經由該通路相對於SiO 2層選擇性地蝕刻Si 3N 4層的效果。然而，由於剛才提到的垂直通道結構的縱橫比的增加，利用以前已知的方法產生具有恒定直徑的通道孔變得越來越困難。實際上，蝕刻速率不是完全對準的(垂直於層堆疊)，而是具有橫向分量，從而產生在頂部處的直徑大於在底部處的直徑的通道孔。因此，在垂直通道結構內，形成了向底部逐漸變細的近似漏斗形頸縮。
出於這個原因，垂直通道結構不能在任何深度處實施，因為否則，由於極高的縱橫比，產生與理想通道的越來越明顯的偏差。如今，利用該技術可以蝕刻至多100個單獨層(所謂的高縱橫比通道蝕刻)。因此，垂直層堆疊內的單獨層的數量被限制為近似100個單獨層。然而，這也意味著垂直層堆疊可能不具有實質上更多的單獨層，這再次相應地限制了垂直層堆疊的儲存容量。由此產生的問題是垂直層堆疊內的單獨層的數量的限制，並因此是儲存容量的相應限制。
因此，期望改進用於生產三維集成半導體記憶體的常規方法，從而在產生垂直通道結構(通道孔)時增加蝕刻速率均勻性，從而可以增加層堆疊內的單獨層的數量以相應地增加半導體記憶體的儲存容量。
這個目的是通過如請求項1的方法來獲得的。該方法的進一步實施例和有利方面在相應的從屬請求項中陳述。
當生產三維集成半導體記憶體時，本發明的方法基本上用於在垂直層堆疊中產生垂直通道結構(通道孔)。這裡，首先，提供基板。在基板上，通過彼此上下交替地沉積第一材料的數個單獨層以及不同的第二材料的數個單獨層產生了具有彼此上下層疊的數個單獨層的垂直層堆疊。第一材料和第二材料各自是導電的或半導電的。在層堆疊中產生至少一個垂直通道結構，其中至少部分地穿過層堆疊的垂直通道結構在垂直方向上延伸，使得單獨層中的一個或數個暴露在垂直通道結構內並且能夠通過垂直通道結構接近。本發明方法的具體特徵在於，通過應用陽極蝕刻方法來進行結構化垂直通道結構。這裡，將第一電壓電勢施加到層堆疊的第一部分並且將不同的第二電壓電勢施加到層堆疊的不同的第二部分。因此，通過定向陽極蝕刻在層堆疊中產生垂直通道結構的電流在第一部分和第二部分之間垂直地流過層堆疊。
在上述已知的常規技術的垂直半導體記憶體中，垂直層堆疊是由交替連續的Si 3N 4層和SiO 2層來產生的。為了蝕刻這些層，使用了諸如定向離子束深蝕刻的非等向性蝕刻方法。將通過這些非等向性蝕刻方法產生的垂直通道結構的縱橫比是有限的，從而單獨層的數量也是有限的。
然而，本發明的方法建議在三維集成半導體記憶體的生產中使用用於所謂的通道孔蝕刻的定向陽極蝕刻方法，而不是以前使用的非等向性蝕刻方法。與以前使用的蝕刻技術(例如，離子束深蝕刻)相比，定向陽極蝕刻具有顯著更高的蝕刻速率均勻性，即可以產生具有顯著更大縱橫比的垂直通道結構，由此可以在層堆疊內產生顯著更深的通道結構。在陽極蝕刻中，不會出現如在常規技術中的漏斗形頸縮。由於可以選擇產生顯著更深的通道結構，所以可以顯著增加垂直層堆疊內的單獨層的數量，從而可以相應地顯著增加由此產生的三維集成半導體記憶體的儲存容量。
在下文中，將參考附圖更詳細地描述實施例，其中具有相同或相似功能的元件具有相同的參考符號。
在本公開中圖示或描述的方法步驟也可以以與所示出或描述的順序不同的順序來實施。此外，與裝置的特定特徵相關的方法步驟也可以與該裝置的特徵互換，反之亦然。
當在本公開涉及垂直方向時，這是垂直於單獨層所跨越的平面的方向。例如，如果單獨層的長度和寬度在x-y平面中延伸，則垂直方向對應於z-軸。在這種情況下，例如，在x或y方向上測量單獨層的長度和寬度，而在z方向上測量單獨層的厚度。在層堆疊內，相應的單獨層沿著該垂直方向(z-軸)彼此上下堆疊，使得層堆疊從基板開始朝向頂部垂直延伸。
當本公開涉及橫向方向時，這是在由單獨層跨越的x-y平面內或平行於x-y平面延伸的方向，或者是垂直於層堆疊的垂直延伸方向(z-軸)延伸的方向。因此，在垂直延伸的層堆疊的情況下，橫向方向可以基本上等於水平方向。
在描述本發明的方法之前，首先將討論常規技術。圖1A至圖1E示出了根據常規技術來生產三維集成半導體記憶體10的方法。如圖1A可以看到的，首先，數個單獨層1、2在矽基板11上彼此上下交替地佈置。這些是氧化矽(SiO 2)的單獨層1以及氮化矽(Si 3N 4)的單獨層2。這些彼此上下交替地佈置的單獨層1、2形成垂直層堆疊20。
圖1B示出了下一個製程步驟，其中一個或數個垂直凹部6被結構化到垂直層堆疊20中。
圖1C示出了支撐結構5可以在垂直凹部6中產生。支撐結構5機械地連接至單獨層1、2，並且穩定單獨層1、2。支撐結構5可以在半導體記憶體中形成閘極NAND結構。
垂直通道結構7在層堆疊20中在兩個支撐結構5之間結構化。這就是所謂的“孔通道蝕刻”。通過該垂直通道結構7，單獨層1、2橫向暴露，使得單獨層1、2在垂直通道結構7內可自由接近。
在濕式化學蝕刻製程期間，熱磷酸可以通過垂直通道結構7進入層堆疊20中。由此，熱磷酸到達暴露的單獨層1、2並選擇性地蝕除氮化矽單獨層2，使得僅保留氧化矽單獨層1(圖1D)。在氧化矽單獨層1之間，在氮化矽單獨層2原先所在的位置處產生空隙8。
如圖1E中可以看到的，然後用鎢9填充這些空隙8。由此，產生垂直層堆疊20，其包括彼此上下交替佈置的氧化矽單獨層1以及鎢單獨層19。
如上文已經提到的，3D NAND記憶體單元的生產旨在增加其每單位體積的儲存容量。這尤其是通過彼此上下交替堆疊越來越多的氮化矽(Si 3N 4)和氧化矽(SiO 2)的單獨層來獲得的，但這顯然也增加了垂直層堆疊20的總高度。如上文已經提到的，為了能夠橫向蝕刻所有氮化矽單獨層10，將垂直通道結構7引入層堆疊20中。通過垂直通道結構7，熱磷酸到達在垂直通道結構7內被暴露並能夠接近的氮化矽單獨層2。然而，隨著層堆疊20的高度增加，垂直通道結構7的縱橫比也必須相應地增加，即垂直通道結構7必須變得更深。然而，隨著縱橫比的增加，沿垂直通道結構7，即朝向底部，導致越來越多的蝕刻速率不均勻性，獲得了原本非等向性蝕刻部分的增加的等向性部分。因此，產生向垂直通道結構7的底部的某種漏斗形頸縮。
這種漏斗形頸縮可以具有層堆疊20不能被完全蝕刻穿過的效果。通過漏斗形狀，垂直通道結構7沿其深度具有不同的尺寸，這可以超過和低於目標尺寸，這使得記憶體的有用生產變得不可能。
圖1F圖示了這個問題。這裡，僅僅示意性地示出了在層堆疊內的垂直通道結構7(通道孔)的一部段，該層堆疊具有彼此上下交替佈置的數個單獨層1、2。這些是氧化矽層1和氮化矽層2。相對於氧化矽層1選擇性地蝕刻氮化矽層2。
如圖1F中可以看到的，當產生垂直通道結構(通道孔蝕刻)時，會產生漏斗形頸縮，其中在垂直通道結構7的底端處的直徑顯著小於在垂直通道結構7的頂端處的直徑。
由此產生的問題是層堆疊內的單獨層的數量的限制以及相關聯的儲存容量的限制。這意味著垂直通道結構7不能以任何深度實施，否則會產生越來越明顯的具有本文中所示的漏斗形頸縮的收縮。目前，通過該技術可以垂直蝕刻至多96個單獨層，然後將其選擇性地橫向蝕刻。因此，層堆疊內的單獨層的數量限於這96個單獨層。然而，這也意味著層堆疊可能不包括顯著更多的單獨層，然而這相應地限制了層堆疊的儲存容量。
本文中描述的用於3D半導體記憶體的生產中的通道孔蝕刻的新穎方法允許在具有顯著不同的非等向性的大量單獨層上產生垂直通道孔，這導致沿在垂直層堆疊中的通道孔的漏斗形頸縮大大減少，使得層堆疊內的單獨層的數量可以顯著增加以相應地增加半導體記憶體的儲存容量。
首先，圖2示出了具有通過應用本發明的方法(通道孔蝕刻)而產生的垂直通道結構112(通道孔)的本發明的垂直層堆疊100的示意圖。該垂直通道結構112還被稱為通道孔並且可以具有例如孔的形狀。
在本發明的方法中，首先，提供基板200。在基板200上產生層堆疊100。層堆疊100包括數個單獨層101、102。該層堆疊100是通過彼此上下交替地沉積第一材料的單獨層101以及不同的第二材料的數個單獨層102來產生的。單獨層101、102可以例如交替地沉積或外延生長。
根據本發明，第一材料以及第二材料兩者都是導電的或半導電的。例如，第一材料的單獨層101可以包括第一摻雜半導體材料或者可以由第一摻雜半導體材料組成。替代地或附加地，第二材料的單獨層102可以包括第二摻雜半導體材料或者可以由第二摻雜半導體材料組成，其中第一摻雜半導體材料和第二摻雜半導體材料是不同的。
這裡，例如，第一摻雜半導體材料可以包括與第二摻雜半導體材料不同的摻雜類型或不同的摻雜程度。摻雜程度還被稱為摻雜強度，是摻雜的強度。這裡，可以區分強摻雜(n +；p +)、中等摻雜(n；p)和弱摻雜(n -，p -)。
由於不同的摻雜(即，不同的摻雜類型和/或不同的摻雜程度)，兩種半導體材料也具有不同的蝕刻行為。因此，在稍後的方法步驟(圖3J)中，可以將一種半導體材料相對於相應的另一種半導體材料選擇性地被蝕刻。在下文中參考圖3A至圖3N將更詳細地討論選擇性蝕刻以及一種材料相對於另一種材料的盡可能大的蝕刻選擇性的相關聯的必要性。
本發明的方法提供在垂直層堆疊100中結構化至少一個垂直通道結構112(通道孔)。根據本發明，通過應用陽極蝕刻製程將該垂直通道結構112結構化到層堆疊100中。出於陽極蝕刻的目的，當兩個單獨層101、102都是導電的或半導電的時是有利的。
如圖2中示例性地所示，為了進行陽極蝕刻製程，可以將第一電勢U 1施加到層堆疊100的第一部分210。此外，可以將不同於第一電壓電勢U 1的第二電壓電勢U 2施加到層堆疊100的不同的第二部分220。由此，通過定向陽極蝕刻在層堆疊100中產生垂直通道結構112的電流在第一部分210和第二部分220之間流過層堆疊100。
層堆疊100的第一部分210可以例如是層堆疊100的面向基板200或最靠近基板200的部分210。層堆疊的第一部分210可以例如是層堆疊100的底部。這可以是例如最低的單獨層，即最靠近基板200的單獨層。
層堆疊100的第二部分220可以例如是層堆疊100的背離基板200或離基板200最遠的部分220。層堆疊100的第二部分220可以是例如層堆疊100的頂部。這可以是例如頂部單獨層101、102，即離基板200最遠的單獨層。
然而，層堆疊100的第一部分210也可以是層堆疊100的下半部分中的任何單獨層，並且層堆疊100的第二部分220也可以是層堆疊100的上半部分中的任何單獨層101、102。
這可以是尤其由於待蝕刻多深的事實，即待產生的垂直通道結構112達到什麼深度。例如，如果垂直通道結構112將在整個層堆疊100上向下結構化到基板200，則第一部分可以是層堆疊100的底部或最低的單獨層101、102。然而，如果將蝕刻僅進行到層堆疊100的下半部分中的特定單獨層，則可以將第一電勢U 1施加到該特定單獨層。
圖2僅僅示出了層堆疊100的示意圖，其中相應的單獨層101、102直接接觸。第一電極結構(本文中未明確圖示)與層堆疊100的第一部分210(例如，底部單獨層)接觸和/或第二電極結構(本文中未明確圖示)與層堆疊100的第二部分220(例如，頂部單獨層)接觸也是可能的。因此，可以將電壓連接到相應的電極結構。這也將在下文討論。
第一電勢U 1可以具有第一量，而第二電勢U 2可以具有不同的第二量。例如，第一電壓電勢U 1可以是接地電勢，而第二電壓電勢U 2可以具有與接地電勢不同的正號或負號的量。
因此，所得的電流根據其符號在垂直方向上流過垂直層堆疊100。這意味著電流例如從層堆疊100的第一部分210(例如，底部)在層堆疊100的第二部分220(例如，頂部)的方向在垂直方向上流過層堆疊100，並且產生垂直通道結構112。因此，在該示例中，電流將從底部流向頂部。
垂直通道結構112(通道孔)尤其具有為蝕刻介質提供進入層堆疊100內部的通路的目的。借助於蝕刻介質穿過通道孔112進入層堆疊100，當生產三維集成半導體層時，一種材料的單獨層101可以相對於相應的另一種材料的單獨層102選擇性地被蝕刻。
圖3A至圖3N示意性地示出了通過應用本發明的方法來產生三維集成半導體記憶體的單獨方法步驟。這裡，本發明的方法關於在用於生產三維集成半導體記憶體的製程期間的特定步驟。本發明的製程步驟(通道孔蝕刻)用於產生垂直通道結構112(通道孔)並且通過應用根據本發明的陽極蝕刻製程來進行。
首先，圖3A示出了處於原始狀態或起始狀態的垂直或三維層堆疊100。層堆疊100佈置在基板200上。層堆疊100可以通過在基板200上交替地沉積第一材料的數個單獨層101以及不同的第二材料的數個單獨層102來產生。單獨層101、102可以例如彼此上下沉積或者外延生長。
選擇單獨層101、102或單獨層101、102的材料，使得它們相對於彼此具有非常高的蝕刻選擇性。例如，第一材料的單獨層101可以包括鍺(Ge)或矽鍺(SiGe)或者可以由鍺或矽鍺組成。另一方面，第二材料的單獨層102可以包括矽(Si)或者可以由矽組成。
如上文所提到的，還可以在兩種類型的單獨層101、102之間獲得高的蝕刻選擇性，因為單獨層101、102各自具有不同的摻雜類型和/或摻雜程度。下文將參考圖3J更詳細地討論在第一材料的單獨層101和第二材料的單獨層102之間應該存在高的蝕刻選擇性的原因。
除了蝕刻選擇性之外，摻雜類型或摻雜程度還有另一個原因。出於隨後將在下文更詳細地描述的陽極蝕刻的目的，當兩種類型的單獨層101、102，即第一材料的單獨層101以及第二材料的單獨層102兩者都是導電的時是有利的。這也可以通過相應單獨層101、102的摻雜類型和/或摻雜程度來調整。
在本發明的方法中，第一材料的單獨層101和/或第二材料的單獨層102可以另外具有非晶結構。這意味著單獨層101、102不一定需要具有結晶結構。例如，單獨層101、102可以包括非晶矽或非晶矽鍺或者可以由非晶矽或非晶矽鍺組成。
在圖3A所示的示例中，第一材料(例如，SiGe)的單獨層101僅僅示例性地佈置為基板200上的底層或第一層。然後，第二材料的另外的單獨層102以及第一材料的另外的單獨層101各自在該第一單獨層101上彼此上下交替地佈置。這導致具有交替佈置的第一材料的數個單獨層101和第二材料的數個單獨層102的垂直層堆疊100。也可以互換單獨層101、102的順序，使得例如將第二材料的單獨層102佈置為在基板200上的第一層。
可以將第一電極結構250佈置在基板200和最低的單獨層101、102之間。該第一電極結構250可以包括用於電接觸的接觸部分251。可以將電勢U 1施加到接觸部分251。在其上施加第一電勢U 1的元件也被稱為第一電勢觸點。
第一電勢U 1可以具有特定值。例如，第一電勢U 1可以是接地電勢。
第一電極結構250可以以導電方式連接至層堆疊100的第一或最低的單獨層101，使得最低的單獨層101也處於第一電勢U 1並因此形成第一電勢觸點。代替第一電極結構250，也可以直接接觸最低的單獨層101，如上文參考圖2示例性討論的。
在與基板200相對的一側上，即在層堆疊100的頂部上，佈置最後或頂部的單獨層。在圖3A所示的示例中，這是第二材料的單獨層102。第一材料的單獨層101也可以形成頂層。
第二電極結構252可以佈置在該頂層102上。這裡，頂層102可以以預定方式結構化。這裡，參考圖3B。這裡，可以看出待產生一個或數個垂直凹部111。
如可以在圖3A中再次看到的，頂層102可以被結構化使得頂層102的部分102A保留在後續的製程步驟(圖3B)中待形成垂直凹部111(圖3B)的那些位置處。在其他位置，即不待形成凹部111的位置，可以移除頂層102。
頂部第二電極結構252可以佈置在經結構化的頂層102上或經結構化的頂層102的剩餘部分102A上，使得經結構化的頂層102以導電方式接觸第二電極結構252。
第二電極結構252可以包括用於電接觸的接觸部分253。可以將第二電勢U 2施加到接觸部分253。在其上施加第二電勢U 2的元件也被稱為第二電勢觸點。
電勢U 2可以具有不同於第一電勢U 1的值，從而形成電勢降或電壓。這可以是交流電壓或直流電壓。
由於第二電極結構252以導電方式連接到層堆疊100的最後或頂部經結構化的單獨層102，所以頂部經結構化的單獨層102也處於電勢U 2。因此，在該示例中，經結構化的頂部單獨層102形成第二電勢觸點。如上文參考圖2示例性地討論的，也可以直接接觸頂部經結構化的單獨層102。
兩個電勢U 1、U 2中的一個可以是接地電勢。在兩個電勢觸點處產生的電壓可以是直流電壓或交流電壓。例如，可以在層堆疊100的第一電勢觸點或第一部分210(例如，底部單獨層101)與層堆疊100的第二電勢觸點或第二部分220(例如，頂部經結構化的單獨層102)之間施加直流電壓或交流電壓。為此，例如，可以將合適的電壓源連接到兩個電極250、252或電勢觸點。
由於施加的電壓或由於在兩個電勢U 1和U 2之間的電勢差，電流260在兩個電勢觸點之間流動，在該示例中，在頂部經結構化的層102和底層101之間流動。
如圖3B所示，在層堆疊100中產生一個或數個垂直凹部111。這些垂直凹部111在層堆疊100中結構化。為此，可以應用陽極蝕刻方法。
然而，這裡應該提到的是，用於產生垂直凹部111的陽極蝕刻方法的應用僅僅是任選的。垂直凹部111不是所謂的通道孔，而是在其中隨後待產生支撐結構105(圖3E)的凹部。這些支撐結構105可以例如形成閘極NAND結構。因此，本文中所描述的垂直凹部111也可以用其他蝕刻方法產生。
本發明的製程步驟關於用於產生垂直通道結構112(通道孔)的所謂通道孔蝕刻的步驟，將參考圖3E至圖3H更詳細地討論該步驟。為此，根據本發明，使用陽極蝕刻方法。這提供了層堆疊100作為整體可以包括更多單獨層101、102的優點。出於這個原因，還可以適當地通過使用陽極蝕刻方法來產生參考圖3A至圖3D描述的垂直凹部111。儘管如此，這仍然完全是任選的。
在圖3A所示的示例中，只要使用陽極蝕刻方法用於產生垂直凹部111，電流260就從第二電勢觸點(例如，第二電極結構252或與其接觸的最後或頂部經結構化的單獨層102)在第一電勢觸點(例如，第一電極250或與其連接的第一或底部單獨層101)的方向上垂直向下流動。
電流260可以流過整個層堆疊100，並且可以移除在電流流動方向上的在第一電勢觸點和第二電勢觸點之間的堆疊的單獨層101、102。這也被稱為陽極蝕刻。其優點是可以以非常高的非等向性蝕刻遠遠超過以前常見的近似100個單獨層。這意味著不會如在常規技術中那樣在蝕刻方向上形成垂直凹部111的漏斗形頸縮(參見圖1F)。
如圖3B中可以看到的，垂直凹部111完全或完整延伸穿過層堆疊100，即穿過所有存在的單獨層101、102。在本文中未明確圖示的其他實施例中，通過陽極蝕刻產生的垂直通道結構111也可以延伸穿過單獨層101、102中的至少一個或穿過數個(但不是所有)單獨層101、102。這取決於將第一電勢U 1或第二電勢U 2施加到哪個單獨層，即哪些單獨層形成第一電勢觸點或第二電勢觸點。由於電流260僅在相應的兩個電勢觸點(或單獨層)之間流動，因此僅位於這兩個電勢觸點(或單獨層)之間的單獨層被移除或陽極蝕刻。因此，例如，可以在層堆疊100內產生僅部分地延伸穿過層堆疊100的垂直凹部111，例如從層堆疊100的頂部而不是一直向下延伸到基板200。
圖3C示出了用於陽極蝕刻垂直凹部111的替代選項，其中與圖3A和圖3B中相同的元件具有相同的參考符號。
這裡，首先，可以看到具有彼此上下交替佈置的第一材料的數個單獨層101和第二材料的單獨層102的層堆疊100。第一或底部單獨層101可以任選地通過第一電極結構250形成第一電勢觸點。第一電勢觸點可以包括第一電勢U 1。
與參考圖3A討論的實施例的不同之處在於，第二電極結構252可以佈置在層堆疊100的最後或頂部單獨層102上，第二電極結構252任選地具有數個電極部分252A、252B。頂部單獨層102可以但不一定如圖3A中那樣結構化。這意味著在該實施例中，最後或頂部單獨層102可以是完整的，因此是非結構化的。
第二電極結構252或其電極部分252A、252B再次佈置在層堆疊100的隨後待產生垂直凹部111(圖3D)的那些部分處。
第二電極結構252或其電極部分252A、252B可以形成第二電勢觸點，並且可以連接到第二電勢U 2。第二電極結構252或其電極部分252A、252B可以在最後或頂部單獨層102上沿深度方向，即進入所示的附圖平面中延伸。
再次，陽極蝕刻或移除中間單獨層的電流260在第一電勢觸點和第二電勢觸點之間流動。
如在後續的附圖中可以看到的，可以用材料填充以前產生的垂直凹部111，使得在相應的垂直凹部111內各自形成一個支撐結構105。該支撐結構105連接到相應的單獨層101、102，以便機械地穩定或支撐該單獨層101、102。
為了產生這樣的支撐結構105，垂直凹部111可以例如設有或填充有層系統，該層系統形成用於稍後的NAND記憶體單元的閘極和電荷記憶體的通道區和隔離器。為了佔據或填充垂直凹部111，層被用來產生NAND記憶體的隔離器和通道區(閘極隔離器/記憶體和通道組件)。用於佔據或填充的材料可以包括例如氧化矽、氮化矽和矽的組中的一種或幾種組分。可能的層順序可以是(從內部到外部)：氧化矽、氮化矽、氧化矽、矽。在填充之後，可以通過層沉積來封閉相應的垂直凹部111。
圖3E至圖3H示出了待分配給本發明的方法的製程步驟(通道孔蝕刻)。這些製程步驟用於在三維集成半導體記憶體的生產期間在層堆疊100中產生垂直通道結構112(通道孔)。
在層堆疊100中，可以產生垂直通道結構112(通道孔)(參見圖3F和圖3H)。這裡，垂直通道結構112可以形成例如在支撐結構105(NAND閘極結構)之間。雖然陽極蝕刻方法僅僅任選地應用於產生上述垂直凹部111，但是下文參考圖3E至圖3H描述的用於產生垂直通道結構112的陽極蝕刻是在本文中公開的方法的本發明的步驟。
如圖3E中可以看到的，第一電極結構250可以佈置在基板200和第一或底部單獨層101、102之間。第一電極結構250可以包括用於電接觸的接觸部分251。可以將電勢U 1施加到接觸部分251。在其上施加第一電勢U 1的元件也被稱為第一電勢觸點。
第一電勢U 1可以具有一定的值。第一電勢U 1可以例如是接地電勢。
第一電極結構250可以以導電方式連接至層堆疊100的第一或最低單獨層101，使得底部單獨層101也處於第一電勢U 1，從而形成第一電勢觸點。代替第一電極結構250，也可以直接接觸底部單獨層101，如上文參考圖2示例性地討論的。
在與基板200相對的一側上，即在層堆疊100的頂部上，設置最後或頂部單獨層。在圖3E所示的示例中，這是第二材料的單獨層102。第一材料的單獨層101也可以形成頂層。
第二電極結構252可以佈置在該頂層102上。這裡，頂層102可以以預定方式結構化。如圖3F中可以看到的，待產生垂直通道結構112(通道孔)，垂直通道結構112在三維集成半導體記憶體的生產方法中使用以將蝕刻介質(例如，蝕刻氣體、濕式化學蝕刻溶液等)引入層堆疊100中。蝕刻介質用於相對於暴露的第二材料的單獨層102選擇性地蝕刻或移除在垂直通道結構112內暴露的第一材料的單獨層101。這意味著蝕刻介質穿過垂直通道結構112引入，該蝕刻介質將兩種材料中的一種相對於相應的另一種材料選擇性地蝕刻或移除。一種材料的單獨層被移除，而相應的另一種材料的單獨層不被移除，即其被保持。這將垂直通道結構112與上述垂直凹部111區分開來。如已經提到的，凹部111不是所謂的通道孔。
為了通過陽極蝕刻產生垂直通道結構112，第二電極結構252可以設置在頂部單獨層102的稍後待產生垂直通道結構112的那些位置處(圖3F)。
第二電極結構252可以連接至第二電勢U 2，並因此形成第二電勢觸點。
這裡，再次，陽極蝕刻或移除中間單獨層101、102的電流260在第一電勢觸點和第二電勢觸點之間流動。結果，形成了圖3F中所示的垂直通道結構112(通道孔)。
通過根據本發明的陽極蝕刻方法產生的垂直通道結構112可以在層堆疊100的第一或底部部分210(例如，第一電勢觸點或最低的單獨層)和層堆疊100的第二或頂部部分220(例如，第二電勢觸點或頂層)之間延伸，基本上以直線穿過層堆疊100延伸。
根據本發明通過陽極蝕刻方法產生的垂直通道結構112可以另外具有大於50:1或大於100:1的關於其長度和寬度的縱橫比。
利用本發明的方法，可以處理具有彼此上下堆疊的超過100、200或甚至300個單獨層101、102的層堆疊100。這意味著可以通過陽極蝕刻來蝕刻或移除超過100、200或甚至超過300個單獨層101、102以產生垂直通道結構112(通道孔)。甚至可以處理至多1000個或更多個單獨層101、102。陽極蝕刻具有非常高的非等向性，這就是儘管縱橫比較大，而由此產生的垂直通道結構112在其整個長度上具有相對恒定的直徑的原因。
根據本發明通過陽極蝕刻方法產生的垂直通道結構112可以例如具有在20 nm和150 nm之間的直徑。垂直通道結構112的直徑可以在通道結構112的整個長度上具有小於10%或小於50%的偏差，因此可以保持近似恒定。然而，在常規技術(圖1F)中，超過成像的96層的蝕刻將具有向底部逐漸變細的漏斗形頸縮的效果，使得在垂直通道結構7(圖1)的底部區域中的直徑與在頂部區域中的直徑的偏差超過50%。
圖3G和圖3H示出了用於通過陽極蝕刻產生垂直通道結構112的替代變體，其中與圖3E和圖3F中相同的元件具有相同的參考符號。
同樣，這裡首先示出了具有彼此上下交替地佈置的第一材料的數個單獨層101和第二材料的單獨層102的層堆疊100。第一或底部單獨層101可以任選地通過第一電極結構250形成第一電勢觸點。第一電勢觸點可以具有第一電勢U 1。
與上文參考圖3E討論的實施例的不同之處在於，第二電極結構252可以佈置在層堆疊100的最後或頂部單獨層102上，其中該頂部單獨層102以預定方式結構化。頂層102可以被結構化為使得頂層102的至少部分102A保留在後續製程步驟中待形成垂直通道結構112(圖3H)的位置處。在其他位置，即在不待形成垂直通道結構112的位置處，可以移除頂層102。
第二電極結構252現在可以佈置在經結構化的頂層102上或經結構化的頂層102的剩餘部分102A上，使得經結構化的頂層102以導電方式接觸電極結構252。
第二電極結構252可以包括用於電接觸的接觸部分253。可以將第二電勢U 2施加到接觸部分253。在其上施加第二電勢U 2的元件也被稱為第二電勢觸點。
電勢U 2可以具有不同於第一電勢U 1的值，從而形成電勢降或電壓。這可以是交流電壓或直流電壓。
由於第二電極結構252以導電方式連接到層堆疊100的最後或頂部經結構化的單獨層102，所以頂部經結構化的單獨層102也處於電勢U 2。因此，在該示例中，經結構化的頂部單獨層102形成第二電勢觸點。然而，也可以如上文參考圖2示例性地討論的那樣直接接觸頂部經結構化的單獨層102。
兩個電勢U 1、U 2中的一個可以是接地電勢。由於電勢差而在兩個電勢觸點處產生的電壓可以是直流電壓或交流電壓。例如，可以在層堆疊100的第一電勢觸點或第一部分210(例如，底部單獨層101)與層堆疊100的第二電勢觸點或第二部分220(例如，頂部經結構化的單獨層102)之間施加直流電壓或交流電壓。為此，可以將合適的電壓源連接到兩個電極250、252或電勢觸點。
由於施加的電壓或由於在兩個電勢U 1和U 2之間的電勢差，電流260再次在兩個電勢觸點之間流動，在該示例中，在頂部經結構化的層102和底層101之間流動。
在該示例中，電流260從第二電勢觸點(例如，第二電極結構252或與其接觸的最後或頂部經結構化的單獨層102)在第一電勢觸點(例如，第一電極250或與其接觸的第一或最低或最底部的單獨層101)的方向上垂直向下流動。
如圖3H中可以看到的，垂直通道結構112(通道孔)沿電流流動方向在層堆疊100中產生。根據本發明，垂直通道結構112是通過陽極蝕刻方法在層堆疊100中結構化的。
這裡，電流260可以流過整個層堆疊100並且可以移除在電流流動方向上的在第一電勢觸點和第二電勢觸點之間的堆疊的單獨層101、102。
如圖3H中另外可以看到的，垂直通道結構112完全或完整延伸穿過層堆疊100，即穿過所有存在的單獨層101、102。在本文中未明確圖示的其他實施例中，通過陽極蝕刻產生的垂直通道結構112也可以延伸穿過單獨層101、102中的至少一個或穿過數個(但不是所有)單獨層101、102。這取決於將第一電勢U 1或第二電勢U 2施加到哪個單獨層，即哪些單獨層形成第一電勢觸點或第二電勢觸點。由於電流260僅在相應的兩個電勢觸點(或單獨層)之間流動，因此僅位於這兩個電勢觸點(或單獨層)之間的單獨層被移除或陽極蝕刻。因此，例如，可以在層堆疊100內產生僅部分地延伸穿過層堆疊100的垂直通道結構112，例如從層堆疊100的頂部而不是一直向下延伸到基板200。
在垂直通道結構112內，單獨層101、102橫向暴露，即垂直通道結構112形成到層堆疊100的相應的單獨層101、102的通路，在這種情況下是到此時存在於層堆疊100中的第一材料的單獨層101和第二材料的單獨層102的通路。因此，在垂直通道結構112內，彼此上下佈置的單獨層101、102逐部分地暴露，使得這些單獨層101、102經由垂直通道結構112可自由接近。
如上文提到的，在三維集成半導體記憶體的生產方法中，垂直通道結構112用於將蝕刻介質(例如，蝕刻氣體、濕式化學蝕刻溶液等)引入層堆疊100中。該蝕刻介質用於相對於暴露的第二材料的單獨層102選擇性地蝕刻或移除在垂直通道結構112內暴露的第一材料的單獨層101。這意味著穿過垂直通道結構112將兩種材料中的一種相對於相應的另一種材料選擇性地蝕刻或移除或釋放。
例如，蝕刻介質可以流過垂直通道結構112進入層堆疊100中並到達第一材料和第二材料的分別能夠接近的單獨層101、102。
因此，本發明的方法包括選擇性地移除層堆疊100的能夠接近的第一材料的單獨層101，同時保持第二材料的單獨層102的步驟。較佳地，這通過應用蝕刻製程來進行，其中蝕刻介質穿過垂直通道結構112到達層堆疊100中，並且到達在垂直通道結構112內暴露和能夠接近的第一材料的單獨層101和第二材料的單獨層102，並且僅僅選擇性地從層堆疊100中蝕除兩種材料中的一種的單獨層。
出於上述原因，當第一材料的單獨層101相對於第二材料的單獨層102具有高的蝕刻選擇性時是有利的。如上文提到的，這尤其可以通過相應的單獨層101、102的摻雜(摻雜類型和/或摻雜程度)來調整。
為了選擇性地蝕除特定的單獨層，在本文中使用的蝕刻製程期間使用的蝕刻介質(例如，蝕刻氣體)首先到達層堆疊100的第一材料的單獨層101和第二材料的單獨層102，單獨層101、102穿過垂直通道結構112部分地暴露在其中。與所使用的蝕刻介質結合，這兩種材料相對於彼此具有非常高的蝕刻選擇性。通過所使用的蝕刻介質，一種材料的單獨層可以相對於相應的另一種材料的單獨層非常有選擇地移除。
例如，蝕刻介質可以較佳地在橫向方向上相對於第二材料的單獨層102選擇性地蝕除第一材料的單獨層101。橫向方向是基本上正交於層堆疊100的(垂直)層方向延伸的方向。層方向是單獨層101、102彼此上下堆疊的方向，在當前情況下，例如，從基板200開始向頂部垂直堆疊。在這種情況下，橫向方向例如是水平方向。因此，第一材料的單獨層101可以從垂直通道結構112開始近似在水平方向上從層堆疊100中蝕除。另一方面，第二材料的單獨層102不會受到所使用的蝕刻介質的顯著侵蝕，因此不會被蝕除而是保留在層堆疊100中。
圖3J示出了在選擇性蝕除第一材料的單獨層101之後得到的層堆疊100。這裡，僅保留第二材料的單獨層102。同時在第二材料的保留的單獨層102之間在已經被移除的第一材料的單獨層101原本所在的位置處形成空隙108。第二材料的保留的單獨層102由支撐結構105支撐。支撐結構105連接到基板200。
圖3K示出了用於產生三維集成半導體記憶體的任選的進一步製程步驟。可以將第三材料引入在保留的第二材料的單獨層102之間形成的空隙108中。這裡，第三材料的單獨層103形成在第二材料的保留的單獨層102之間的這些空隙108中。這產生了垂直層堆疊100，其中第二材料的單獨層102和第三材料的單獨層103彼此上下交替地佈置。
將第三材料引入在第二材料的保留的單獨層102之間的空隙108中可以例如借助於添加乾燥(additive drying)製程，較佳從氣相進行。例如，可以通過應用LPCVD製程(LPCVD：低壓化學氣相沉積)將第三材料引入空隙108中。這裡，可以將製程氣體引入製程腔室(層堆疊100所在的位置)中。尤其經由垂直通道結構112，製程氣體到達在第二材料的單獨層102之間的空隙108並在空隙108中膨脹。製程氣體的氣體分子撞擊到第二材料的單獨層102上具有第三材料(例如，SiO 2)在第二材料(例如，Si)的保留的單獨層102之間的空隙108中生長的效果。
第三材料可以不同於第二材料。較佳地，第三材料可以具有電絕緣特性。第三材料可以包括例如(二)氧化矽(SiO 2)或者可以由(二)氧化矽組成。
圖3L示出了用於產生三維集成半導體記憶體的進一步任選的製程步驟。這裡，至少一個另一垂直通道結構113被結構化到層堆疊100中。如圖3L中示例性所示，該另一垂直通道結構113可以再次在支撐結構105之間產生。此外，另一垂直通道結構112可以通過陽極蝕刻方法以上文描述的方式來產生。
該另一垂直通道結構113也從頂部到底部垂直地延伸穿過層堆疊100，例如，在層堆疊100的第一部分210(例如，底部)和層堆疊100的第二部分220(例如，頂部)之間。該另一垂直通道結構113另外延伸穿過單獨層102、103中的至少一個，較佳地穿過數個單獨層102、103，並且更佳地穿過層堆疊100的所有單獨層102、103向下到基板200。在這種情況下，這些是第二材料的單獨層102和第三材料的單獨層103。
另一垂直通道結構113形成到層堆疊100的相應的單獨層102、103的通路，在這種情況下到此時存在於層堆疊100中的第二材料的單獨層102和第三材料的單獨層103。這些第二材料的單獨層102和第三材料的單獨層103相應地暴露在另一垂直通道結構113內並且能夠經由該另一垂直通道結構113接近。
該另一垂直通道結構113也可以被稱為通道孔。因此，本發明的方法還包括通過應用陽極蝕刻方法來產生該另一垂直通道結構113，其中上文關於第一材料的層101和第二材料的層102描述的所有內容在該步驟(例如，產生垂直通道結構113)中類似地適用於第二材料的層102以及第三材料的層103。
進一步任選的方法步驟包括將已經能夠接近的一種材料的單獨層相對於相應其他材料的單獨層選擇性地移除。在當前情況下，該方法包括選擇性地相對於第三材料的單獨層103選擇性地移除第二材料的單獨層102。該選擇性移除是借助於穿過另一垂直通道結構113進入層堆疊100中的合適的蝕刻介質通過應用在橫向方向上導向的蝕刻製程來進行的。在該蝕刻步驟中，蝕刻介質可以是蝕刻氣體(乾式蝕刻)或濕式化學蝕刻溶液(濕式蝕刻)。
在乾式蝕刻製程的情況下，該乾式蝕刻製程可以包括至少一個利用含氟氣體的等離子體支援的蝕刻步驟。乾式蝕刻可以例如作為利用含氟氣體的等向性CDE製程(CDE：化學乾式蝕刻)來進行，其中例如矽(作為單獨層102的可能材料)可以非常有選擇性地相對於SiO 2(作為單獨層103的可能材料)被蝕刻。例如，SF 6可以用作蝕刻氣體。特別是，具有非常高的SF 6流量、低O 2流量和高製程壓力的等離子體蝕刻允許在Si和SiO 2之間進行非常有選擇性的蝕刻，具有這種蝕刻所期望的等向性蝕刻行為。
穿過另一垂直通道結構113，蝕刻介質(例如，SF 6氣體)到達在另一垂直通道結構113內暴露並且能夠接近的第二材料和第三材料的單獨層102、103。這裡，蝕刻介質相對於第三材料的單獨層103選擇性地在橫向方向上移除第二材料的單獨層102，使得在選擇性地移除第二材料的單獨層102之後，僅保留第三材料的單獨層103。這意味著從層堆疊100中蝕除第二材料的單獨層102。
圖3M示出了在選擇性地蝕除第二材料的單獨層102之後形成的層堆疊100。這裡，僅保留第三材料的單獨層103。同時在第三材料的保留的單獨層103之間在已經被移除的第二材料的單獨層102原本所在的位置處形成空隙109。第三材料的保留的單獨層103由支撐結構105支撐。
圖3N示出了任選的進一步製程步驟，在該製程步驟結束時產生三維集成半導體記憶體1000。第四材料尤其可以經由另一垂直通道結構113引入到在保留的第三材料的單獨層103之間形成的空隙109中。這裡，第四材料的單獨層104各自形成在保留的單獨層103之間的這些空隙109內。這產生了垂直層堆疊100，其中第三材料的單獨層103以及第四材料的單獨層104彼此上下交替堆疊。
第四材料可以不同於第三材料。較佳地，第四材料可以包括鎢、鈷、鉬、摻雜矽和釕的組中的至少一種組分，或者可以由鎢、鈷、鉬、摻雜矽和釕的組中的至少一種組分組成。第四材料的單獨層104可以形成現在產生的三維集成半導體記憶體1000的字線。
三維集成半導體1000特別地可以是3D NAND快閃記憶體。根據可能的實施例，三維集成半導體1000因此可以是例如3D NAND快閃記憶體。
閘極NAND結構可以集成在支撐結構105中的一個中，或者可以在用第四材料(例如，鎢)填充層堆疊100之後通過在層堆疊100中產生另一垂直通道結構並用相應的層佔據該另一垂直通道結構來產生。
對於本文中描述的本發明方法，其被示出為當第一材料的單獨層101包括鍺(Ge)或矽鍺(SiGe)或者由鍺(Ge)或矽鍺(SiGe)組成時是特別有利的。借助於乾式蝕刻方法，特別是通過應用HCl氣體，可以非常精確地蝕刻Ge或SiGe，並且此外，它相對於例如矽(作為單獨層102的材料)具有非常高的選擇性。此外，矽以及矽鍺二者都是導電的，使得這些材料非常適合通過應用本文中所描述的陽極蝕刻製程來產生垂直通道結構112(通道孔)。在常規技術中，使用氧化矽和氮化矽的單獨層。然而，由於氮化矽不導電，這裡不能應用陽極蝕刻方法。
陽極蝕刻中的顯著優點是非常高的非等向性，即不再發生常規技術中已知的漏斗形頸縮(圖1F)。由此，垂直通道結構112可以穿過顯著更多的單獨層101、102來產生，從而可以顯著增加層堆疊10的儲存容量。
因此，本文所描述的方法的基本思想在於通過陽極蝕刻產生具有極高縱橫比和高均勻性的垂直通道結構112(例如，孔或所謂的通道孔)。
為此，需要導電/半導體材料。層序列可以由例如作為多層外延生長的Si/SiGe層101、102組成(數百層的序列)。本發明不限於結晶層，因為陽極蝕刻方法也適用於非晶材料。對於多層系統來說，這兩種材料都是半導電的並且可以通過不同的蝕刻行為進行選擇性蝕刻是決定性的。蝕刻選擇性對於快閃記憶體單元的後續生產是很重要的。
作為Si–SiGe的替代，可以使用具有以下特性的不同材料系統：具有數百個不同級別A-B-A-B-......的層堆疊100可以從兩種不同的材料A和B產生。整個層堆疊100具有導電性，使得可以通過陽極蝕刻對其進行定向蝕刻，從而可以產生垂直通道結構112(通道孔)。材料A和B對於不同的蝕刻介質具有不同的蝕刻行為，使得對於後續的蝕刻，材料A可以相對於材料B被選擇性蝕刻，反之亦然(製程順序：(1)生產材料A和B的多層堆疊，(2)通道孔蝕刻，(3)A相對於B的選擇性蝕刻以產生記憶體單元)。
通過使用陽極蝕刻，可以選擇獲得極大的縱橫比。此外，還可以選擇在具有許多層的層系統中進行孔通道蝕刻。
根據可能的實施例，在陽極蝕刻方法的應用期間，可以將具有預定波長的直接光源引導至層堆疊100以增加層堆疊100中的電荷載流子密度，從而支援定向陽極蝕刻製程。
光源是直接引導至層堆疊100上的直接光源。除了在製程室(例如，潔淨室)中以其他方式存在的空間照明之外，還提供該光。光源可以具有例如大於層堆疊100的單獨層101、102的相應材料的帶隙的預定波長。
由光源發射的光子可以激發相應的單獨層101、102中的電子。由此，可以增加相應的單獨層101、102中的電荷載流子密度。由於增加了電荷載流子密度，因此可以優化陽極蝕刻製程。這意味著例如可以加速陽極蝕刻製程，和/或可以增加定向蝕刻效果，即可以增加陽極蝕刻製程的非等向性。
如果在晶片上產生更多的層堆疊100，則可以將光源引導至晶片上以照亮位於其上的層堆疊100。
上述實施例僅僅用於說明本發明的原理。應當理解的是，對在本文中描述的佈置和細節的修改和變化對於本領域的其他技術人員來說是顯而易見的。因此，本發明的意圖是僅受所附申請專利範圍的範圍限制，而不受通過本文中的實施例的描述和解釋而呈現的特定細節限制。
儘管已經在裝置的說明中描述了一些態樣，但是明顯的是，這些態樣也表示對應方法的描述，使得裝置的方塊或設備也對應於相應的方法步驟或方法步驟的特徵。類似地，在方法步驟的說明中描述的態樣也表示對應裝置的對應方塊或細節或特徵的描述。
10:三維集成半導體記憶體 1:單獨層、氧化矽層 2:單獨層、氮化矽層 11:矽基板 20:層堆疊 5:支撐結構 6:垂直凹部 7:垂直通道結構 8:空隙 9:鎢 19:鎢單獨層 100:層堆疊 101:單獨層、底層、第一或底部單獨層、第一或最低單獨層、層、底層 102:單獨層、層、頂層 102A:部分、剩餘部分 103:單獨層、層 104:單獨層 105:支撐結構 108:空隙 109:空隙 111:垂直凹部、凹部、垂直通道結構 112:垂直通道結構、通道孔 113:垂直通道結構 200:基板 210:第一電勢觸點或第一部分、第一或底部部分、第一部分 220:第二部分、部分、第二電勢觸點或第二部分、第二或頂部部分 250:第一電極結構、電極、第一電極 251:接觸部分 252:第二電極結構、電極結構、電極 252A, 252B:電極部分 253:接觸部分 260:電流 1000:三維集成半導體記憶體、三維集成半導體 U 1:第一電勢、第一電壓電勢、電勢 U 2:第二電壓電勢、第二電勢、電勢
本發明的一些實施例在附圖中示例性地圖示，並將在下文討論。其中： 圖1A-1E示出了用於圖示根據常規技術用常規方法生產常規3D半導體記憶體的單獨方法步驟的示意性截面側視圖， 圖1F示出了根據常規技術的常規層堆疊中的垂直凹部的示意性截面側視圖的一部段，用於圖示以前使用的方法存在的問題， 圖2示出了根據本發明的方法步驟可以產生的層堆疊的示意性截面側視圖，和 圖3A-3N示出了用於圖示根據本發明的方法來生產本發明的3D半導體記憶體的單獨的(部分任選的)方法步驟的示意性截面側視圖。
100:層堆疊
101:單獨層、底層、第一或底部單獨層、第一或最低單獨層、層、底層
102:單獨層、層、頂層
200:基板
250:第一電極結構、電極、第一電極
251:接觸部分
252:第二電極結構、電極結構、電極
252A,252B:電極部分
260:電流
U1:第一電勢、第一電壓電勢、電勢
U2:第二電壓電勢、第二電勢、電勢

Claims (15)

  1. 一種用於在生產三維集成半導體記憶體時在層堆疊中產生垂直通道結構的方法，所述方法包括： 提供一基板，其中包括數個單獨層的層堆疊佈置在所述基板上，其中一第一材料的數個單獨層以及不同的一第二材料的數個單獨層彼此上下交替地沉積， 其中所述第一材料和所述第二材料各自是導電的或半導電的， 在所述層堆疊中產生至少一個垂直通道結構，其中所述垂直通道結構在垂直方向上至少部分地延伸穿過所述層堆疊，使得所述單獨層中的一個或數個暴露在所述垂直通道結構內並能夠通過所述垂直通道結構接近， 其特徵在於 通過應用一陽極蝕刻方法來進行在所述層堆疊中結構化所述垂直通道結構，其中將一第一電壓電勢施加到所述層堆疊的一第一部分，並且其中將不同的一第二電壓電勢施加到所述層堆疊的不同的一第二部分，其中一電流在所述第一部分和所述第二部分之間垂直地流過所述層堆疊，其通過定向陽極蝕刻在所述層堆疊中產生所述垂直通道結構。
  2. 如請求項1所述的方法， 其中通過所述陽極蝕刻方法產生的所述垂直通道結構包括大於50:1或大於100:1的關於其長度與寬度的縱橫比。
  3. 如請求項1所述的方法， 其中通過所述陽極蝕刻方法產生的所述垂直通道結構包括在所述垂直通道結構的整個長度上偏差小於50%的直徑，因此保持近似恒定。
  4. 如請求項1所述的方法， 其中所述垂直通道結構在所述層堆疊的所述第一部分和所述層堆疊的所述第二部分之間以直線延伸。
  5. 如請求項1所述的方法， 其中所述垂直凹部延伸穿過所述層堆疊的所述單獨層中的數個，或者其中所述垂直凹部延伸穿過所述層堆疊的所有單獨層。
  6. 如請求項1所述的方法， 其中利用所應用的所述陽極蝕刻方法可以在具有超過100個單獨層或超過200個單獨層或超過300個單獨層的層堆疊中產生多個垂直通道結構。
  7. 如請求項1所述的方法， 還包括通過應用一蝕刻製程，通過保持所述第二材料的所述單獨層從所述層堆疊中選擇性地移除所述第一材料的所述單獨層的步驟， 其中一蝕刻介質穿過所述垂直通道結構到達所述層堆疊，並且到達在所述垂直通道結構內暴露並且能夠接近的所述第一材料的所述單獨層和所述第二材料的所述單獨層，並且從所述層堆疊中選擇性地釋放所述第一材料的所述單獨層。
  8. 如請求項1所述的方法， 其中所述第一材料的所述單獨層和所述第二材料的所述單獨層包括對於特定蝕刻介質不同的蝕刻行為，使得所述第一材料相對於所述第二材料包括高的蝕刻選擇性。
  9. 如請求項1所述的方法， 其中所述第一材料的所述單獨層包括一第一摻雜半導體材料或者由一第一摻雜半導體材料組成，和/或 其中所述第二材料的所述單獨層包括一第二摻雜半導體材料或者由一第二摻雜半導體材料組成， 其中所述第一摻雜半導體材料和所述第二摻雜半導體材料是不同的。
  10. 如請求項9所述的方法， 其中所述第一摻雜半導體材料包括與所述第二摻雜半導體材料相比不同的摻雜類型或不同的摻雜程度。
  11. 如請求項1所述的方法， 其中所述第一材料的所述單獨層包括鍺或矽鍺或者由鍺或矽鍺組成，和/或 其中所述第二材料的所述單獨層包括矽或者由矽組成。
  12. 如請求項1所述的方法， 其中所述第一材料的所述單獨層和/或所述第二材料的所述單獨層各自包括非晶結構。
  13. 如請求項1所述的方法， 其中在所述陽極蝕刻行為的應用期間，具有一預定波長的直接光源被引導到所述層堆疊上以增加所述層堆疊中的電荷載流子密度並由此支援所述定向陽極蝕刻製程。
  14. 一種用於三維集成半導體記憶體的生產中的層堆疊， 其中所述層堆疊包括如請求項1所述的方法生產的多個垂直通道結構。
  15. 一種具有如請求項14所述的層堆疊的三維集成半導體記憶體。
TW111134636A 2021-09-20 2022-09-14 用於在三維集成半導體記憶體中產生垂直通道結構的方法 TWI836598B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP21197599.0 2021-09-20
EP21197599.0A EP4152394A1 (de) 2021-09-20 2021-09-20 Verfahren zum erzeugen von vertikalen kanalstrukturen in dreidimensional integrierten halbleiterspeichern

Publications (2)

Publication Number Publication Date
TW202315056A true TW202315056A (zh) 2023-04-01
TWI836598B TWI836598B (zh) 2024-03-21

Family

ID=77951469

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111134636A TWI836598B (zh) 2021-09-20 2022-09-14 用於在三維集成半導體記憶體中產生垂直通道結構的方法

Country Status (5)

Country Link
US (1) US20230092338A1 (zh)
EP (1) EP4152394A1 (zh)
KR (1) KR20230042657A (zh)
CN (1) CN115843177A (zh)
TW (1) TWI836598B (zh)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009042321A1 (de) * 2009-09-21 2011-03-31 Martin-Luther-Universität Halle-Wittenberg Poren aufweisender n-dotierter Siliziumkörper sowie Verfahren zu seiner Herstellung
US8445347B2 (en) * 2011-04-11 2013-05-21 Sandisk Technologies Inc. 3D vertical NAND and method of making thereof by front and back side processing
US9768234B2 (en) * 2014-05-20 2017-09-19 Crossbar, Inc. Resistive memory architecture and devices
US9666799B2 (en) * 2014-10-31 2017-05-30 Sandisk Technologies Llc Concave word line and convex interlayer dielectric for protecting a read/write layer
US9941299B1 (en) * 2017-05-24 2018-04-10 Sandisk Technologies Llc Three-dimensional ferroelectric memory device and method of making thereof
CN111670493B (zh) * 2017-11-28 2024-06-28 德克萨斯大学系统董事会 受催化剂影响的图案转移技术
US11127756B2 (en) * 2019-07-16 2021-09-21 Macronix International Co., Ltd. Three-dimensional memory device and manufacturing method thereof
US11069410B1 (en) * 2020-08-05 2021-07-20 Sandisk Technologies Llc Three-dimensional NOR-NAND combination memory device and method of making the same

Also Published As

Publication number Publication date
EP4152394A1 (de) 2023-03-22
TWI836598B (zh) 2024-03-21
KR20230042657A (ko) 2023-03-29
US20230092338A1 (en) 2023-03-23
CN115843177A (zh) 2023-03-24

Similar Documents

Publication Publication Date Title
US9941299B1 (en) Three-dimensional ferroelectric memory device and method of making thereof
CN109087916B (zh) 形成三维存储器的方法
TW201834215A (zh) 三維記憶體裝置的溝槽結構
US7081383B2 (en) Method for fabricating memory cells and memory cell array
US8558326B2 (en) Semiconductor devices having nanochannels confined by nanometer-spaced electrodes
CN110121777A (zh) 存储器装置的阶梯结构
US20190027322A1 (en) Method of producing a super-capacitor
CN110211965A (zh) 3d nand存储器及其形成方法
KR100842730B1 (ko) 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법
KR102329036B1 (ko) 반도체 디바이스 및 그 제조 방법
CN109952644A (zh) 三维存储器件中的阶梯形成
JP2021501041A (ja) 原子層堆積及びエッチングを使用してポア径を縮小させるための方法
JP2022534200A (ja) 半導体デバイス
DE102015206996A1 (de) Verfahren zum Herstellen von mikroelektromechanischen Strukturen in einer Schichtenfolge und ein entsprechendes elektronisches Bauelement mit einer mikroelektromechanischen Struktur
US7659164B1 (en) Method for fabricating capacitor of semiconductor device
CN117044420A (zh) 用于三维动态随机存取存储器的方法与结构
US10050195B2 (en) Resistive random access memory device having nano-scale tip and nanowire, memory array using the same and fabrication method thereof
TWI836598B (zh) 用於在三維集成半導體記憶體中產生垂直通道結構的方法
US7579253B2 (en) Method for cleaning a semiconductor wafer
CN112397524A (zh) 在导电层面中具有导电轨的三维存储器以及相关设备、系统及方法
EP4117022A1 (en) A method for selective etching of nanostructures
CN111048517A (zh) 一种nand存储器及其制作方法
TWI843201B (zh) 製造三維集成半導體記憶體的方法
Bopp et al. 3D stacked arrays of fins and nanowires on bulk silicon
US20230087266A1 (en) Method for Producing a Three-Dimensionally Integrated Semiconductor Memory