KR102216507B1 - 적층 세라믹 커패시터 및 그의 실장 기판 - Google Patents

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Abstract

본 발명의 일 실시예는 제1 및 제2 유전층을 포함하고, 적층 방향으로 서로 대향하는 제1면 및 제2면, 상기 제1면 및 제2면과 서로 연결되고 서로 대향하는 제3면 및 제4면, 제1면 내지 제4면과 연결되고 서로 대향하는 제5면 및 제6면을 포함하는 바디; 상기 제1 유전층에 배치되고, 상기 제3면, 제5면 및 제6면을 통해 노출되며, 상기 제4면으로부터 제1 공간만큼 이격되어 배치되는 제1 내부 전극; 상기 제2 유전층에 상기 제1 또는 제2 유전층을 사이에 두고 상기 제1 내부 전극과 대향하도록 배치되고, 상기 제4면, 제5면 및 제6면을 통해 노출되며, 상기 제3면으로부터 제2 공간만큼 이격되어 배치되는 제2 내부 전극; 상기 제1 공간의 적어도 일부에 배치되는 제1 유전체 패턴; 상기 제2 공간의 적어도 일부에 배치되는 제2 유전체 패턴; 및 상기 바디의 제5면 및 제6면에 배치되는 측면 절연층;를 포함하는 적층 세라믹 커패시터에 관한 것이다.

Description

적층 세라믹 커패시터 및 그의 실장 기판{MULTI LAYER CERAMIC CAPACITOR AND BOARD HAVING THE SAME}
본 발명은 신뢰성이 향상된 적층 세라믹 커패시터 및 그의 실장 기판에 관한 것이다.
커패시터는 전기를 저장할 수 있는 소자로서, 기본적으로 2개의 전극을 대향시켜, 전압을 걸면 각 전극에 전기가 축적되는 것이다. 직류 전압을 인가한 경우에는 전기가 축전되면서 커패시터 내부에 전류가 흐르지만, 축적이 완료되면 전류가 흐르지 않게 된다. 한편, 교류 전압을 인가한 경우, 전극의 극성이 교변하면서 교류 전류가 계속 흐르게 된다.
이러한 커패시터는 전극간에 구비되는 절연체의 종류에 따라서, 알루미늄으로 전극을 구성하고 상기 알루미늄 전극 사이에 얇은 산화막을 구비하는 알루미늄 전해 커패시터, 전극 재료로 탄탈륨을 사용하는 탄탈륨 커패시터, 전극 사이에 티타늄 바륨과 같은 고유전율의 유전체를 사용하는 세라믹 커패시터, 전극 사이에 구비되는 유전체로 고유전율계 세라믹을 다층 구조로 사용하는 적층 세라믹 커패시터(Multi-Layer Ceramic Capacitor, MLCC), 전극 사이의 유전체로 폴리스티렌 필름을 사용하는 필름 커패시터 등 여러 종류로 구분될 수 있다.
이 중에서 적층 세라믹 커패시터는 온도 특성 및 주파수 특성이 우수하고 소형으로 구현 가능하다는 장점을 가지고 있어 최근 고주파 회로 등 다양한 분야에서 많이 응용되고 있다.
종래 기술에 따른 적층 세라믹 커패시터는 복수개의 유전체 시트가 적층되어 적층체를 형성하며, 상기 적층체 외부에 서로 다른 극성을 갖는 외부 전극이 형성되고, 상기 적층체의 내부에 교대로 적층된 내부 전극이 상기 각각의 외부 전극에 전기적으로 연결될 수 있다.
최근 전자 제품의 소형화 및 고집적화에 따라 적층 세라믹 커패시터의 경우에도 소형화 고집적화를 위한 연구가 많이 이루어지고 있다. 특히 적층 세라믹 커패시터의 경우 고용량화 및 소형화를 위하여 유전체층을 박층화하여 고적층화하면서 내부 전극의 연결성을 향상시키고자 하는 다양한 시도가 이루어지고 있다.
특히, 초고용량의 적층 세라믹 개발에 있어서, 박막 유전층 및 내부전극의 고적층 제품에 대한 신뢰성 확보가 더욱 중요해지고 있다. 적층 수가 증가함에 따라서, 내부전극과 유전층의 두께 차이에 의한 단차가 증가한다. 이러한 단차는 바디를 압착하는 치밀화 공정에서 유전층의 횡방향 연신으로 인해 전극 끝단부의 휨 현상이 발생하게 된다.
즉, 내부전극의 끝단은 단차를 채우기 위해 휘어지며, 마진부는 커버의 함몰과 마진폭의 감소에 의해 단차로 인한 빈 공간을 제거하게 된다. 단차로 인한 빈공간을 제거됨에 따라 감소하는 마진폭만큼 용량층도 연신하게 된다. 이와 같은 내부 전극의 구조적인 불규칙 연신에 의해 적층 세라믹 커패시터의 내전압 특성 등의 신뢰성이 감소하게 된다.
이와 같은 단차 발생은 적층 세라믹 커패시터의 적층 방향에 수직한 제1 방향과 적층 방향 및 제1 방향에 수직한 제2 방향 모두에서 문제될 수 있는바, 이를 해결하기 위한 방안이 필요하다.
한국 등록특허공보 제10-114157호 한국 공개특허공보 제2005-0075903호 한국 공개특허공보 제2013-0063234호
본 발명은 유전층 및 내부전극의 두께로 인한 단차 문제를 해결할 수 있는 구조를 가지는 적층 세라믹 커패시터를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 제1 및 제2 유전층을 포함하고, 적층 방향으로 서로 대향하는 제1면 및 제2면, 상기 제1면 및 제2면과 서로 연결되고 서로 대향하는 제3면 및 제4면, 제1면 내지 제4면과 연결되고 서로 대향하는 제5면 및 제6면을 포함하는 바디; 상기 제1 유전층에 배치되고, 상기 제3면, 제5면 및 제6면을 통해 노출되며, 상기 제4면으로부터 제1 공간만큼 이격되어 배치되는 제1 내부 전극; 상기 제2 유전층에 상기 제1 또는 제2 유전층을 사이에 두고 상기 제1 내부 전극과 대향하도록 배치되고, 상기 제4면, 제5면 및 제6면을 통해 노출되며, 상기 제3면으로부터 제2 공간만큼 이격되어 배치되는 제2 내부 전극; 상기 제1 공간의 적어도 일부에 배치되는 제1 유전체 패턴; 상기 제2 공간의 적어도 일부에 배치되는 제2 유전체 패턴; 및 상기 바디의 제5면 및 제6면에 배치되는 측면 절연층;를 포함한다.
본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 제1 및 제2 내부 전극이 바디의 폭방향의 양 단면인 제5면 및 제6면으로 노출되어 폭 방향의 양 단면에서 내부 전극으로 인한 단차가 발생하지 않으며, 길이 방향의 양 끝의 단차를 보완하는 제1 및 제2 유전체 패턴을 포함하여 길이 방향의 양단면에서 내부 전극으로 인한 단차가 발생하는 것을 방지하여 적층 세라믹 커패시터의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 사시도를 개략적으로 도시한 것이다.
도 2는 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 바디의 사시도를 개략적으로 도시한 것이다.
도 3은 도 1의 I-I`에 따른 단면도를 개략적으로 도시한 것이다.
도 4는 도 1의 II-II`에 따른 단면도를 개략적으로 도시한 것이다.
도 5(a)는 비교예에 따른 적층 세라믹 커패시터의 단면을 개략적으로 도시한 것이며, 도 5(b)는 비교예에 따른 적층 세라믹 커패시터의 단면 중 길이 방향의 단부의 단면을 확대한 것으로 내부 전극의 변형각을 측정한 것이다.
도 6(a)는 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 단면을 개략적으로 도시한 것이며, 도 6(b)는 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 단면 중 길이 방향의 단부의 단면을 확대한 것으로 내부 전극의 변형각을 측정한 것이다.
도 7은 마진부를 가지는 비교예의 적층 세라믹 단면도를 촬영한 것으로 내전압 특성이 불량이 되는 위치(P)를 표시한 것이다.
도 8(a) 및 도 8(b)는 제조 과정 중 세라믹 시트 상에 배치된 내부 전극 및 유전체 패턴 사이의 간격 나타내는 도면이다.
도 9(a) 및 9(b)는 제조 과정 중 세라믹 시트 상에 내부 전극 및 유전체 패턴이 인쇄되는 형상을 개략적으로 도시한 것이다.
도 10(a) 및 도 10(b)는 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터의 제1 내부 전극 및 제2 내부 전극의 평면도를 개략적으로 도시된 것이다.
도 11은 본 발명의 또 다른 실시예에 따른 적층 세라믹 커패시터의 실장기판의 사시도를 개략적으로 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예를 상세하게 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여 명세서 전체에서, 어떤 구성요소를 '포함' 한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
적층 세라믹 전자부품
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 사시도를 개략적으로 도시한 것이며, 도 2는 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 바디의 사시도를 개략적으로 도시한 것이다. 또한, 도 3은 도 1의 I-I`에 따른 단면도를 개략적으로 도시한 것이고, 도 4는 도 1의 II-II`에 따른 단면도를 개략적으로 도시한 것이다.
이하, 도 1 내지 도 4를 참조하여, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)에 대해 설명하도록 한다.
본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 복수개의 제1 및 제2 유전층(111a, 111b)이 적층된 바디(110), 제1 외부 전극(151), 제2 외부 전극(152)을 포함한다.
바디(110)는 복수의 유전층(111a, 111b)을 두께 방향으로 적층한 다음 소성한 것이다. 유전층(111a, 111b)의 수는 적절히 조절 가능하며, 수십 내지 수백층을 적층하는 것도 가능하다. 이때, 바디(110)의 서로 인접하는 각각의 유전층(111a, 111b) 끼리는 경계를 확인하기 어려울 정도로 일체화될 수 있다. 또한, 바디(110)는 육면체 형상일 수 있으나, 이에 한정되는 것은 아니다.
바디(110)가 6면체인 경우, 바디(110)는 적층 방향으로 서로 대향하는 제1면(1) 및 제2면(2), 상기 제1면(1) 및 제2면(2)과 서로 연결되고 서로 대향하는 제3면(3) 및 제4면(4), 제1면 내지 제4면(1, 2, 3, 4)과 연결되고 서로 대향하는 제5면(5) 및 제6면(6)을 포함할 수 있다.
이 때, 적층 방향을 두께 방향 또는 제1 방향(Z)이라 할 수 있으며, 제3면 및 제4면이 형성된 방향을 길이 방향 또는 제2 방향(X)이라 할 수 있으며, 제5면 및 제6면이 형성된 방향을 폭 방향 또는 제3 방향(Y)이라 할 수 있다.
바디(110)의 최하부의 내부 전극의 하부 및 최상부의 내부 전극의 상부에는 소정 두께의 하부 및 상부 커버층(112, 113)이 형성될 수 있다. 이때, 하부 커버층(112) 및 상부 커버층(113)은 유전층(111a, 111b)과 동일한 조성으로 이루어질 수 있으며, 내부 전극을 포함하지 않는 유전층을 바디(110)의 최상부의 내부 전극의 상부와 최하부의 내부 전극의 하부에 각각 적어도 1개 이상 적층하여 형성될 수 있다.
제1 및 제2 유전층(111a, 111b)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3(티탄산바륨)계 세라믹 분말 등을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 상기 BaTiO3계 세라믹 분말은, 예를 들면 BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다. 또한, 유전층(111a, 111b)에는 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 중 적어도 하나 이상이 더 포함될 수 있다. 상기 세라믹 첨가제는, 예를 들어 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.
제1 유전층(111a)에는 제1 내부 전극(121)이 배치된다. 제1 내부 전극(121)은 바디(110)의 제3면(3), 제5면(5) 및 제6면(6)을 통해 노출되도록 제1 유전층(111a)에 배치된다. 이 때, 제1 내부 전극(121)은 제4면(4)에서는 소정 거리 이격되도록 배치된다. 제1 내부 전극(121)과 제4면(4)의 사이의 이격된 영역을 제1 공간(121`)이라고 정의할 수 있다.
제2 유전층(111b)에는 제2 내부 전극(122)이 배치된다. 제2 내부 전극(122)은 바디(110)의 제4면(4), 제5면(5) 및 제6면(6)을 통해 노출되도록 제2 유전층(111b)에 배치된다. 이 때, 제2 내부 전극(122)은 제3면(3)에서는 소정 거리 이격되도록 배치된다. 제2 내부 전극(122)과 제3면(3)의 사이의 이격된 영역을 제2 공간(122`)이라고 정의할 수 있다.
제1 및 제2 내부 전극(121, 122)은 제1 유전층(111a) 및 제2 유전층(111b)을 형성하는 세라믹 시트 상에 형성되어 적층된 다음, 소성에 의하여 하나의 유전층(111a, 111b)을 사이에 두고 바디(110) 내부에 두께 방향으로 번갈아 배치된다.
이러한 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전층(111a, 111b)의 적층 방향을 따라 서로 대향되게 배치되며, 중간에 배치된 유전층(111a, 111b)에 의해 서로 전기적으로 절연될 수 있다.
내부전극이 바디의 외측으로 노출되면, 전도성 이물질 등의 유입에 의해 단락이 발생하여 적층 세라믹 커패시터의 신뢰성이 감소하게 된다. 따라서, 종래에는 유전층에 내부 전극을 형성할 때, 유전층의 면적을 내부 전극의 면적보다 크게 형성하여 내부 전극 중 외부 전극과 연결되는 부분을 제외한 나머지 둘레 부분에 마진부를 형성하였다. 즉, 마진부는 내부 전극이 형성되지 않은 유전체의 영역을 의미한다. 제조 공정에서 유전층에 내부 전극을 형성하면 내부 전극이 마진부로부터 돌출된 것과 같은 형상을 가지게 된다. 이와 같은 돌출된 형상으로 인해 단차가 발생하며, 수십 내지 수백층의 유전층을 적층하게 되면 유전층이 단차를 메우기 위하여 연신하게 된다. 유전층이 연신하게 되면 내부 전극도 함께 휘게 된다. 내부 전극이 휘게 되면 해당 부분에서 내전압 특성(BDV; Breakdown Voltage)이 감소하는 문제가 발생하게 된다.
따라서, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 바디(110)의 제5면(5) 및 제6면(6)에 마진부를 제거하여 내부 전극으로 인한 단차가 발생하는 것을 방지하였다. 이에 따라 폭 방향으로 내부 전극이 휘는 것을 방지하여 내전압 특성이 감소하는 문제를 예방함으로써, 적층 세라믹 커패시터의 신뢰성을 향상시킬 수 있다.
제3면(3)과 제4면(4)에는 각각 제1 내부 전극(121) 또는 제2 내부 전극(122)이 인출되도록 형성되나, 이 후 제3면(3)에 제1 외부 전극(151)이 형성되고, 제4면(4)에는 제2 외부 전극(152)이 형성되기 때문에 제1 내부 전극(121)과 제2 내부 전극(122)은 외부로 노출되지 않고 각각 제1 외부 전극(151) 및 제2 외부 전극(152)에 의해 보호받을 수 있다.
그러나, 제5면(5)과 제6면(6)에는 제1 내부 전극(121)과 제2 내부 전극(122)이 모두 노출되도록 형성되기 때문에 별도의 측면 절연층(140)를 배치하여 내부에 형성된 내부 전극들을 보호할 필요가 있다.
측면 절연층(140)를 형성하기 위하여, 바디(110)를 세라믹을 포함하는 슬러리에 딥핑(dipping)할 수 있다. 슬러리는 세라믹 파우더, 유기 바인더 및 유기 용제를 포함할 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 측면 절연층(140)를 형성할 때에 내열성 및 내구성이 우수하여 작동 가동 범위가 넓은 물질이 사용될 수 있다.
상기 세라믹 파우더는 이에 제한되는 건은 아니나 티탄산 바륨계 재료, 납 복합 페로브스카이트계 재료, 티탄산스트론튬계 재료 등을 사용할 수 있으며, 바람직하게는 티탄산바륨 파우더가 사용될 수 있다.
유기 바인더는 슬러리 내부에서 세라믹 파우더의 분산성을 확보하기 위한 것으로, 이에 제한되는 것은 아니나 에틸 셀룰로오스, 폴리 비닐 부티랄 및 이들의 혼합물이 사용될 수 있다.
상기와 같이 제조된 슬러리에 바디(110)를 딥핑(dipping)하면 바디(110)가 슬러리와 접착된 면에 슬러리가 도포되어 측면 절연층(140)가 형성될 수 있다. 그리고, 원하는 두께를 갖는 바디(110)를 형성하기 위하여 딥핑(dipping)하고 건조하는 것을 반복하여 원하는 양의 슬러리를 바디(110)에 도포할 수 있다.
바디(110)가 슬러리에 딥핑(dipping)된 경우 바디(110)의 제3면(3)과 제4면(4)에는 외부 전극(151, 152)이 형성되어야 하기 때문에 슬러리의 도포를 방지할 필요가 있다. 따라서 제3면(3)과 제4면(4)은 외부로 노출되지 않게 하기 위해 제3면(3)과 제4면(4)에 필름을 부착하여 슬러리에 딥핑(dipping)할 수 있고, 이에 제한되는 것은 아니나 제3면(3)과 제4면(4)이 절단되기 전에 제3면(3)과 제4면(4)은 노출되지 않은 상태에서 딥핑(dipping)이 이루어질 수 있다. 즉, 이와 같은 딥핑(dipping)에 의해, 바디(110)의 제5면(5) 및 제6면(6)에 슬러리가 도포될 수 있다.
측면 절연층(140)가 제5면(5) 및 제6면(6)에 배치됨으로써, 제5면(5) 및 제6면(6)으로 노출된 내부 전극으로 전도성 이물질이 유입되는 것을 방지할 수 있다.
또한, 측면 절연층(140)은 폴리머를 이용하여 형성될 수 있다. 예를 들어, 에폭시를 바디(110)의 측면에 도포하여 형성될 수 있다.
특히, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 제5면(5) 및 제6면(6)에 마진부를 제거함으로써, 최대 유효 용량 면적을 확보하여 적층 세라믹 커패시터의 용량을 더욱 향상시킬 수 있다. 즉, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 마진부 대신 마진부보다 상대적으로 얇으면서도 전도성 이물질 유입되는 것을 방지할 수 있는 측면 절연층(140)를 바디(110)의 제5면(5) 및 제6면(6)에 배치함으로써, 적층 세라믹 커패시터(100)에서 용량을 구형할 수 있는 부피를 증가시킬 수 있다.
하지만, 폭 방향의 마진부로 인한 단차 발생과 마찬가지로, 내부 전극이 외부 전극과 연결되는 길이 방향에서도 단차가 발생한다. 즉, 폭 방향의 마진부로 인한 단차 발생을 해결한다고 할지라도, 길이 방향의 단차로 인해 적층 세라믹 커패시터의 내전압 특성이 목표치 만큼 향상되지 못한다.
제1 및 제2 내부 전극(121, 122)은 각각 바디의 길이 방향의 양 단면인 제3면(3) 및 제4면(4)으로 교번하여 노출되어, 제1 및 제2 외부 전극(151, 152)과 연결된다.
즉, 제1 내부 전극(121)은 오직 제1 외부 전극(151)과 연결되고, 제2 내부 전극(122)은 오직 제2 외부 전극(152)과 연결된다. 따라서, 제1 내부 전극(121)은 제4면(4)에서 일정거리 이격되어 형성되고, 제2 내부 전극(122)은 제3면(3)에서 일정거리 이격되어 형성된다.
이와 같은 형상을 가지는 내부 전극이 형성된 유전층을 적층하는 경우, 제1 및 제2 내부 전극(121, 122)이 교번하여 제3면(3) 및 제4면(4)으로 노출되는 것으로 인하여, 적층 방향(Z)으로 제1 내부 전극(121)만 또는 제2 내부 전극(122)만 형성된 부분에 단차가 발생하게 된다.
수십 내지 수백의 유전층(111)을 적층하는 경우, 적층 방향(Z)으로 제1 내부 전극(121)만 또는 제2 내부 전극(122)만 형성된 부분에 단차로 인해 유전층(111)이 연신하게 된다. 유전층의 연신에 의해 도 5(a) 및 5(b)와 같이 적층방향으로 제1 내부 전극만 또는 제2 내부 전극만 형성된 부분의 제1 내부 전극 또는 제2 내부 전극이 함께 휘어진다. 도 5(b)에서 보여지는 내부 전극이 휘어진 부분에서 주로 내전압 특성이 감소하는 문제가 발생하게 된다.
하지만, 본 발명의 일 실시예에 따른 커패시터(100)는 제1 내부 전극(121)과 제4면(4)의 사이의 이격된 영역을 제1 공간(121`)이라고 정의할 경우에 제1 공간(121`)에 제1 유전체 패턴(131)이 배치되고, 제2 내부 전극(122)과 제3면(3)의 사이의 이격된 영역을 제2 공간(122`)이라고 정의할 경우에 제2 공간(122`)에 제2 유전체 패턴(132)이 배치되어 제1 내부 전극(121)만 또는 제2 내부 전극(122)만 형성된 부분에 단차가 발생하는 것을 방지할 수 있다.
즉, 본 발명의 일 실시예에 따른 커패시터는 제1 및 제2 유전체 패턴(131, 132)을 포함하기 때문에, 제1 및 제2 내부 전극(121, 122) 중 제1 내부 전극(121)만 또는 제2 내부 전극(122)만 형성된 부분에서 단차가 발생하는 것을 방지하여 내부 전극이 휘어진 부분에서 발생하는 내전압 특성이 감소하는 문제를 해소할 수 있다.
따라서, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 제5면(5) 및 제6면(6)에 마진부를 제거하고 측면 절연층(140)을 배치함으로써 폭 방향의 단차로 인한 내전압 특성 감소를 방지하고, 동시에 제1 및 제2 유전체 패턴(131, 132)로 제1 및 제2 내부 전극(121, 122) 중 제1 내부 전극(121)만 또는 제2 내부 전극(122)만 형성된 부분에서 단차가 발생하는 것을 방지함으로써 길이 방향의 단차로 인한 내전압 특성 감소를 해결하여, 실질적으로 적층 세라믹 커패시터(100) 전체의 내전압 특성을 향상시킬 수 있다.
도 5(a)는 비교예에 따른 적층 세라믹 커패시터의 단면을 촬영한 것이며, 도 5(b)는 비교예에 따른 적층 세라믹 커패시터의 단면 중 길이 방향의 단부의 단면을 확대한 것으로 내부 전극의 변형각을 측정한 것이다.
도 6(a)는 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 단면을 촬영한 것이며, 도 6(b)는 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 단면 중 길이 방향의 단부의 단면을 확대한 것으로 내부 전극의 변형각을 측정한 것이다.
도 5(b) 및 도 6(b)의 내부 전극의 변형각은 내부 전극의 길이 방향(X)의 끝 부분의 꺽인 각도를 의미한다. 도 5(b)를 참조하면, 제1 및 제2 유전체 패턴이 형성되지 않은 비교예의 적층 세라믹 커패시터의 내부 전극의 변형 각(θ)은 25 내지 50°가 된다. 하지만, 도 6(b)를 참조하면, 제1 및 제2 유전체 패턴(131, 132)이 각각 제1 및 제2 내부 전극(121, 122)이 형성되지 않은 영역인 제1 및 제2 공간(121`, 122`)에 형성된 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 내부 전극의 변형 각(θ)은 0 내지 15°임을 확인할 수 있었다.
이와 같은 내부 전극의 변형 각은 제1 및 제2 유전체 패턴(131, 132)을 형성하는 세라믹 페이스트에 포함되는 고형분의 함량과 인쇄 두께에 의해 결정될 수 있다. 즉, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 제1 및 제2 유전체 패턴(131, 132)이 각각 제1 및 제2 내부 전극(121, 122)이 형성되지 않은 영역인 제1 및 제2 공간(121`, 122`)에 형성되기 때문에 내부 전극으로 인한 단차를 줄여 내부 전극의 변형 각을 종래에 비해 현저히 감소시킬 수 있으며, 이에 따라 적층 세라믹 커패시터의 내전압 특성을 향상시킬 수 있다.
제1 및 제2 유전체 패턴(131, 132)는 저온 소성이 가능한 유전체를 포함하도록 할 수 있다. 도 7과 같이, 내전압 특성의 불량 위치(P)는 칩의 모서리 부분에 고장이 집중되는 것을 알 수 있다. 이는 단차에 따른 영향이 가장 큰 상부를 제외하면 소성 치밀도가 상대적으로 낮은 커버층 또는 마진부에 고장의 위치가 집중되어 있음을 알 수 있다. 따라서, 제1 및 제2 유전체 패턴(131, 132)을 저온 소성이 가능한 유전체를 포함하는 페이스트로 형성함으로써, 소결성 저하 위치에 대한 소결성을 촉진하여 적층 세라믹 커패시터의 신뢰성을 향상시킬 수 있다. 저온 소성이 가능한 유전체란 저온 소성 조제를 포함하는 BaTiO3 를 의미 할 수 있다. 저온 소성 조제는 Na, Li 등의 알카리 금속을 포함하는 유리 성분이 포함된 것을 의미한다.
도 8(a) 및 도 8(b)는 제조 과정 중 세라믹 시트 상에 배치된 내부 전극 및 유전체 패턴 사이의 간격을 나타내는 도면이고, 도 9(a) 및 9(b)는 제조 과정 중 세라믹 시트 상에 내부 전극 및 유전체 패턴이 인쇄되는 형상을 개략적으로 도시한 것이다.
도 8 및 9를 참조하면, 일반적으로 적층 세라믹 커패시터의 제조 과정 중 내부 전극 및 유전체 패턴을 형성하는 단계는 지그(10)에 세라믹 시트(11)를 형성하고, 세라믹 시트(11)의 일면에 내부 전극(20)을 인쇄한 후에 인쇄된 내부 전극의 길이 방향(X)의 사이에 유전체 패턴(30)을 인쇄하게 된다.
이때, 유전체 패턴(30)을 원하는 위치에 정확히 형성하는 것이 불량율을 낮추는 중요한 요인이 된다. 따라서, 도 8(a)와 같이 유전체 패턴(30)이 내부 전극(20)의 사이에 정확히 형성되어야 하는데 제조 오차로 인해 유전체 패턴(30)이 목표하는 위치에 정확히 인쇄하지 않으면 도 8(b)와 같이 유전체 패턴(30)이 일측으로 쏠려 형성하게 된다. 도 8(b)와 같이 유전체 패턴(30)이 내부 전극(20) 사이에서 일 측으로 치우치게 형성되서, 유전체 패턴(30)이 타측의 내부 전극(20)과 접하지 못하면 유전체 패턴(30)이 형성되었음에도 불구하고 내부 전극(20)으로 인한 단차 문제를 해결할 수 없다.
이와 같은 제조 오차로 인해 유전체 패턴(30)이 내부 전극(20) 사이에서 일 측에 치우쳐 형성되는 것을 방지하기 위해, 유전체 패턴(30)은 내부 전극(20)의 단부를 덮는 오버랩 부(O)를 가지도록 배치될 수 있다. 도 9(a) 및 도 9(b)를 참조하면, 유전체 패턴(30)이 내부 전극(20)의 단부를 덮도록 배치됨으로써, 도 9(a)처럼 유전체 패턴(30)이 원하는 위치에 정확히 형성된 경우뿐만 아니라, 도 9(b)처럼 유전체 패턴(30)이 내부 전극(20) 사이에서 일 측에 치우쳐 형성되는 경우에도 내부 전극(20)으로 인한 단차 문제를 해소할 수 있다. 더욱이, 유전체 패턴(30)을 내부 전극(20)에 비해 두껍게 형성함으로써 압착시 유전층 및 내부 전극의 밀림 현상으로 적층 방향으로 내부 전극(20) 사이에서 단락이 발생하는 것을 방지할 수 있다.
따라서, 도 3을 참조하면, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 제1 유전체 패턴(131)은 제1 공간(121`)로부터 제1 내부 전극(121)의 단부를 덮도록 배치되고, 제2 유전체 패턴(132)은 제2 공간(122`)로부터 제2 내부 전극(122)의 단부를 덮도록 배치될 수 있다. 제1 유전체 패턴(131)은 제1 공간(121`)로부터 제1 내부 전극(121)의 단부를 덮도록 배치하고, 제2 유전체 패턴(132)은 제2 공간(122`)로부터 제2 내부 전극(122)의 단부를 덮도록 배치함으로써, 압착시 제1 및 제2 유전체 패턴이 밀려 단차 해소 역할을 제대로 수행하지 못하는 문제를 해소할 수 있다.
결론적으로, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 제1 및 제2 내부 전극(121, 122)이 제5면(5) 및 제6면(6)으로 노출되도록 배치함으로써 마진부로 인해 발생하는 단차 문제를 해소할 수 있으며, 제1 및 제2 내부 전극(121, 122) 중 제1 내부 전극(121)만 또는 제2 내부 전극(122)만 형성된 부분과 대응하는 위치인 제1 및 제2 공간(121`, 122`)에 제1 및 제2 유전체 패턴(131, 132)을 배치함으로써 제1 및 제2 내부 전극(121, 122) 중 제1 내부 전극(121)만 또는 제2 내부 전극(122)만 형성된 부분으로 인해 발생하는 단차 문제를 해소할 수 있다.
따라서, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 종래의 적층 세라믹 커패시터에 비해 내전압 특성이 현저히 향상될 수 있다.
도 10(a) 및 도 10(b)는 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터의 제1 내부 전극 및 제2 내부 전극의 평면도를 개략적으로 도시된 것이다.
상술한 본 발명의 일 실시예와 동일한 구성에 대해서는 설명을 생략하도록 한다.
도 10(a) 및 도 10(b)을 참조하면, 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터의 제1 내부 전극(221)은 제1 용량부(221a) 및 제1 리드부(221b)를 포함하고, 제2 내부 전극(222)은 제2 용량부(222a) 및 제2 리드부(222b)를 포함할 수 있다.
제1 및 제2 리드부(221b, 222b)는 제1 및 제2 용량부(221a, 222a)에 비해 폭이 좁고, 제1 및 제2 외부 전극과 연결되는 부분을 의미한다.
전술한 바와 같이 제1 및 제2 내부 전극(221, 222)이 제5면 및 제6면으로 노출되도록 배치하는 경우, 전도성 이물질로 인한 단락, 커버층의 딜라미네이션 현상 등의 문제가 발생할 수 있다.
제5면(5) 및 제6면(6)의 경우, 측면 절연층을 제5면(5) 및 제6면(6)에 배치함으로써 전도성 이물질로 인한 단락 등의 문제를 해소할 수 있으나, 제3면(3) 또는 제4면(4)의 경우 외부 전극만 배치되어 내습 신뢰성과 같은 전도성 이물질에 의한 신뢰성 감소가 문제된다.
이와 같은 문제를 해소하기 위하여, 제1 및 제2 리드부(221b, 222b)의 폭을 제1 및 제2 용량부(221a, 222a)의 폭의 10 내지 50 %가 되도록 할 수 있다.
하기의 표 1은 고온고습 신뢰성 평가 및 ESR(Equivalent Series Resistance, 등가직렬저항)을 측정한 것이다.
샘플 wa/wt, wb/wt 고온고습 신뢰성 평가 (%) ESR (mohm)
1 0 4 13.2
2 5 2 12.5
3 10 1 13.1
4 25 0 13.3
5 50 0 13.5
6 60 2 15.0
고온고습 신뢰성 평가는 폭(wt)에 대한 제1 및 제2 리드부(221b, 222b)의 폭(wa, wb)의 비(wa/wt, wb/wt)에 따른 흡습 신뢰성을 100개의 칩에 대하여 고온고습 조건 하에서 시간의 흐름에 따른 저항을 측정하여, 저항이 급감한 칩의 수를 계산하여 측정하였다.
표 1을 참조하면, 제1 및 제2 리드부(221b, 222b)의 폭이 제1 및 제2 용량부(221a, 222a)의 폭의 10 % 미만인 경우, 고온고습 신뢰성 증가 효과가 미미하다. 이와 달리, 제1 및 제2 리드부(221b, 222b)의 폭(wa, wb)이 제1 및 제2 용량부(221a, 222a)의 폭(wt)의 50 %를 초과하는 경우, 외부 전극과 내부 전극의 접촉 면소 감소로 인해 ESR이 증가하는 문제가 있다.
따라서, 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터는 제1 및 제2 리드부(221b, 222b)의 폭(wa, wb)을 제1 및 제2 용량부(221a, 222a)의 폭(wt)의 10 내지 50 %가 되도록 함으로써, 전도성 이물질로 인한 단락 등의 문제를 해소할 수 있다. 또는, 고온고습 신뢰성을 현저히 향상시키기 위하여, 제1 및 제2 리드부(221b, 222b)의 폭(wa, wb)을 제1 및 제2 용량부(221a, 222a)의 폭(wt)의 10 % 초과, 50 % 이하가 되도록 할 수 있다.
제1 및 제2 리드부(221b, 222b)의 폭이 제1 및 제2 용량부(221a, 222a)의 폭보다 작기 때문에, 제1 및 제2 유전층(211a, 211b)에 내부 전극이 형성되지 않는 영역이 발생한다. 즉, 제1 및 제2 리드부(221b, 222b)와 제1 및 제2 용량부(221a, 222a)가 만나는 지점에 내부 전극의 두께로 인한 단차가 발생하게 된다. 이와 같이, 제1 및 제2 리드부(221b, 222b)와 제1 및 제2 용량부(221a, 222a)가 만나는 지점에 발생한 단차는 유전층의 적층 및 압착시 유전층의 연신과 내부 전극의 연신을 유발하게 된다. 이에 따라, 내부 전극이 휜 부분에서 내전압 특성이 감소하게 된다.
그러므로, 제1 용량부(221a) 및 제1 리드부(221b)가 만나는 부분에 제3 유전체 패턴(233)을 배치하고, 제2 용량부(222a) 및 제2 리드부(222b)가 만나는 부분에 제4 유전체 패턴(234)을 배치하여 단차 문제를 해소할 수 있다. 즉, 제3 유전체 패턴(233)은 제3면으로 노출되고, 제1 유전층(211a)의 제1 용량부(221a) 및 제1 리드부(221b)가 접하는 부분에 배치될 수 있다. 또한, 제4 유전체 패턴(234)은 제4면으로 노출되고, 제2 유전층(211b)의 제2 용량부(222a) 및 제2 리드부(222b)가 접하는 부분에 배치될 수 있다. 이때, 제3 및 제4 유전체 패턴(233, 234)는 전술한 저온 소성이 가능한 유전체 패턴으로 형성함으로써, 해당 부분의 소결성을 향상시킬 수 있다.
또한, 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터도 일 실시예와 마찬가지로 제1 및 제2 유전체 패턴(231, 232)를 포함할 수 있다.
적층 세라믹 커패시터의 실장 기판
도 11은 본 발명의 또 다른 실시예에 따른 적층 세라믹 커패시터의 실장기판의 사시도를 개략적으로 도시한 것이다.
도 11을 참조하면, 본 발명의 또 다른 실시예에 따른 적층 세라믹 커패시터의 실장기판(1000)은 기판(1100), 패드(1201, 1202) 및 적층 세라믹 커패시터(100)를 포함한다.
기판(1100)은 인쇄회로기판(PCB) 일 수 있으며, 이에 제한되는 것은 아니다. 기판(1100)의 일면에는 제1 및 제2 패드(1201, 1202)가 배치될 수 있다. 제1 패드(1201)는 적층 세라믹 커패시터(100)의 제1 외부 전극(151)과 연결되고, 제2 패드(1202)는 제2 외부 전극(152)과 연결된다.
적층 세라믹 커패시터의 실장 기판(1000)에 실장되는 적층 세라믹 커패시터(100)는 본원 명세서에서 설명하고 있는 다양한 실시예의 적층 세라믹 커패시터(100)를 이용할 수 있다.
예를 들어, 본 발명의 또 다른 실시예에 따른 적층 세라믹 커패시터의 실장기판(1000)에 실장되는 적층 세라믹 커패시터(100)는 도 1 내지 4에 도시된 바와 같이, 제1 및 제2 유전층(111a, 111b)을 포함하고, 적층 방향으로 서로 대향하는 제1면(1) 및 제2면(2), 상기 제1면(1) 및 제2면(2)과 서로 연결되고 서로 대향하는 제3면(3) 및 제4면(4), 제1면 내지 제4면(1, 2, 3, 4)과 연결되고 서로 대향하는 제5면(5) 및 제6면(6)을 포함하는 바디(110); 상기 제1 유전층(111a)에 배치되고, 상기 제3면(3), 제5면(5) 및 제6면(6)을 통해 노출되며, 상기 제4면(4)으로부터 제1 공간(121`)만큼 이격되어 배치되는 제1 내부 전극(121); 상기 제2 유전층(111b)에 상기 제1 유전층(111a) 또는 제2 유전층(111b)을 사이에 두고 상기 제1 내부 전극(121)과 대향하도록 배치되고, 상기 제4면(4), 제5면(5) 및 제6면(6)을 통해 노출되며, 상기 제3면(3)으로부터 제2 공간(122`)만큼 이격되어 배치되는 제2 내부 전극(122); 상기 제1 공간(121`)의 적어도 일부에 배치되는 제1 유전체 패턴(131); 상기 제2 공간(122`)의 적어도 일부에 배치되는 제2 유전체 패턴(132); 및 상기 바디(110)의 제5면(5) 및 제6면(6)에 배치되는 측면 절연층(140);를 포함할 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 바디
111: 유전층
121, 122: 내부 전극
131, 132: 유전체 패턴
140: 측면 절연층
151, 152: 외부 전극

Claims (20)

  1. 제1 및 제2 유전층을 포함하고, 적층 방향으로 서로 대향하는 제1면 및 제2면, 상기 제1면 및 제2면과 서로 연결되고 서로 대향하는 제3면 및 제4면, 제1면 내지 제4면과 연결되고 서로 대향하는 제5면 및 제6면을 포함하는 바디;
    상기 제1 유전층에 배치되고, 상기 제3면, 제5면 및 제6면을 통해 노출되며, 상기 제4면으로부터 제1 공간만큼 이격되어 배치되는 제1 내부 전극;
    상기 제2 유전층에 상기 제1 또는 제2 유전층을 사이에 두고 상기 제1 내부 전극과 대향하도록 배치되고, 상기 제4면, 제5면 및 제6면을 통해 노출되며, 상기 제3면으로부터 제2 공간만큼 이격되어 배치되는 제2 내부 전극;
    상기 제1 공간의 적어도 일부에 배치되는 제1 유전체 패턴; 상기 제2 공간의 적어도 일부에 배치되는 제2 유전체 패턴;
    상기 바디의 제5면 및 제6면에 배치되는 측면 절연층;
    상기 바디의 제3면에 배치되어 상기 제1 내부 전극과 연결되는 제1 외부 전극; 및
    상기 바디의 제4면에 배치되어 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하고,
    상기 제1 유전체 패턴은 상기 제1 공간으로부터 상기 제1 내부 전극의 단부를 덮도록 배치되되, 상기 제1 내부 전극의 상기 제5면 및 제6면을 통해 노출되는 단면은 덮지 않도록 배치되며,
    상기 제2 유전체 패턴은 상기 제2 공간으로부터 상기 제2 내부 전극의 단부를 덮도록 배치되되, 상기 제2 내부 전극의 상기 제5 및 제6면으로 노출되는 단면은 덮지 않도록 배치되는 적층 세라믹 커패시터.
  2. 삭제
  3. 제1항에 있어서,
    상기 제3면에 노출된 부분의 상기 제1 내부 전극의 상기 제2면에 대한 각도를 변형 각이라 할 때, 상기 제1 내부 전극의 변형각은 0 내지 15°인 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제1 및 제2 유전체 패턴은 저온 소성이 가능한 유전체를 포함하는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 제1 내부 전극은 제1 용량부 및 상기 제1 용량부와 상기 제1 외부 전극을 연결하며 상기 제1 용량부에 비해 폭이 좁은 제1 리드부를 포함하는 적층 세라믹 커패시터.
  6. 제5항에 있어서,
    상기 제1 용량부에 대한 상기 제1 리드부의 폭은 10 내지 50%인 적층 세라믹 커패시터.
  7. 제5항에 있어서,
    상기 제1 유전층의 상기 제1 용량부 및 상기 제1 리드부가 접하는 부분에 배치되는 제3 유전체 패턴을 더 포함하는 적층 세라믹 커패시터.
  8. 제7항에 있어서,
    상기 제3 유전체 패턴은 알칼리 금속을 포함하는 유리 성분을 포함된 저온 소성 조제를 포함하는 유전체를 포함하는 적층 세라믹 커패시터.
  9. 제1항에 있어서,
    상기 측면 절연층은 폴리머 또는 세라믹을 포함하는 적층 세라믹 커패시터.
  10. 제1항에 있어서,
    상기 측면 절연층은 유전체를 포함하는 적층 세라믹 커패시터.
  11. 일면에 제1 및 제2 패드가 배치된 기판 및 상기 기판에 실장되는 적층 세라믹 커패시터를 포함하고,
    상기 적층 세라믹 커패시터는,
    제1 및 제2 유전층을 포함하고, 적층 방향으로 서로 대향하는 제1면 및 제2면, 상기 제1면 및 제2면과 서로 연결되고 서로 대향하는 제3면 및 제4면, 제1면 내지 제4면과 연결되고 서로 대향하는 제5면 및 제6면을 포함하는 바디; 상기 제1 유전층에 배치되고, 상기 제3면, 제5면 및 제6면을 통해 노출되며, 상기 제4면으로부터 제1 공간만큼 이격되어 배치되는 제1 내부 전극; 상기 제2 유전층에 상기 제1 또는 제2 유전층을 사이에 두고 상기 제1 내부 전극과 대향하도록 배치되고, 상기 제4면, 제5면 및 제6면을 통해 노출되며, 상기 제3면으로부터 제2 공간만큼 이격되어 배치되는 제2 내부 전극; 상기 제1 공간의 적어도 일부에 배치되는 제1 유전체 패턴; 상기 제2 공간의 적어도 일부에 배치되는 제2 유전체 패턴; 상기 바디의 제5면 및 제6면에 배치되는 측면 절연층; 상기 바디의 제3면에 배치되어 상기 제1 내부 전극과 연결되는 제1 외부 전극; 및 상기 바디의 제4면에 배치되어 상기 제2 내부 전극과 연결되는 제2 외부 전극;을 포함하고,
    상기 제1 유전체 패턴은 상기 제1 공간으로부터 상기 제1 내부 전극의 단부를 덮도록 배치되되, 상기 제1 내부 전극의 상기 제5면 및 제6면을 통해 노출되는 단면은 덮지 않도록 배치되며,
    상기 제2 유전체 패턴은 상기 제2 공간으로부터 상기 제2 내부 전극의 단부를 덮도록 배치되되, 상기 제2 내부 전극의 상기 제5 및 제6면으로 노출되는 단면은 덮지 않도록 배치되는 적층 세라믹 커패시터의 실장 기판.
  12. 삭제
  13. 제11항에 있어서,
    상기 제3면에 노출된 부분의 상기 제1 내부 전극의 상기 제2면에 대한 각도를 변형 각이라 할 때, 상기 제1 내부 전극의 변형각은 0 내지 15°인 적층 세라믹 커패시터의 실장 기판.
  14. 제11항에 있어서,
    상기 제1 및 제2 유전체 패턴은 저온 소성이 가능한 유전체를 포함하는 적층 세라믹 커패시터의 실장 기판.
  15. 제11항에 있어서,
    상기 제1 내부 전극은 제1 용량부 및 상기 제1 용량부와 상기 제1 외부 전극을 연결하며 상기 제1 용량부에 비해 폭이 좁은 제1 리드부를 포함하는 적층 세라믹 커패시터의 실장 기판.
  16. 제15항에 있어서,
    상기 제1 용량부에 대한 상기 제1 리드부의 폭은 10 내지 50%인 적층 세라믹 커패시터의 실장 기판.
  17. 제15항에 있어서,
    상기 제1 유전층의 상기 제1 용량부 및 상기 제1 리드부가 접하는 부분에 배치되는 제3 유전체 패턴을 더 포함하는 적층 세라믹 커패시터의 실장 기판.
  18. 제17항에 있어서,
    상기 제3 유전체 패턴은 알칼리 금속을 포함하는 유리 성분을 포함된 저온 소성 조제를 포함하는 유전체를 포함하는 적층 세라믹 커패시터의 실장 기판.
  19. 제11항에 있어서,
    상기 측면 절연층은 폴리머 또는 세라믹을 포함하는 적층 세라믹 커패시터의 실장 기판.
  20. 제11항에 있어서,
    상기 측면 절연층은 유전체를 포함하는 적층 세라믹 커패시터의 실장 기판.
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