KR102170001B1 - 반도체 장치 및 그 제작 방법 - Google Patents

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Abstract

본 발명은 전기적 특성이 우수한 트랜지스터 및 그 제작 방법을 제공한다.
상기 트랜지스터는 절연 표면 위에 형성된 소스 영역, 드레인 영역, 및 채널 형성 영역을 갖는 산화물 반도체층, 상기 산화물 반도체층 위에 형성된 게이트 절연막, 상기 게이트 절연막 위에 형성되고, 채널 형성 영역과 중첩되는 게이트 전극, 소스 영역과 접촉하는 소스 전극, 드레인 영역과 접촉하는 드레인 영역을 갖고, 소스 영역 및 드레인 영역은 채널 형성 영역보다 산소 농도가 높은 부분을 갖는 구성으로 한다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치, 및 그 제작 방법에 관한 것이다.
또한, 본 명세서에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치이다.
본 발명은 반도체 장치, 및 그 제작 방법에 관한 것이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(박막 트랜지스터(TFT)라고도 함)를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어, 트랜지스터의 활성층으로서 인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유한 비정질 산화물 반도체를 사용한 트랜지스터가 개시(開示)되어 있다(특허문헌 1 참조).
일본국 특개2006-165528호 공보
산화물 반도체 내의 산소 결손이나, 불순물로서 함유되는 수소는 도너(donor)가 되는 것이 알려져 있으며, 트랜지스터의 채널 형성 영역에 산화물 반도체를 사용하는 경우에는 산소 결손, 수소, 및 수분 등이 가능한 한 적은 산화물 반도체층을 사용하는 것이 바람직하다. 그러나, 산화물 반도체층이나 상기 산화물 반도체층에 접촉하는 절연막 등에 대해서 탈수화 또는 탈수소화 처리로서 수행하는 열처리에서는 산화물 반도체층으로부터 산소도 동시에 이탈된다.
산화물 반도체층으로부터 산소가 이탈되는 것은 트랜지스터의 전기적 특성 변동의 요인이 되기 때문에, 산화물 반도체층으로부터 이탈된 산소를 보충할 필요가 있다. 그러므로, 산화물 반도체층에 산소를 공급하는 능력이 높은 방법의 개발이 요구되고 있다.
따라서, 본 발명의 일 형태는 트랜지스터의 채널 형성 영역에 산소를 공급하는 능력이 높으며 전기적 특성이 우수한 트랜지스터를 제공하는 것을 목적 중 하나로 한다. 또한, 상기 트랜지스터의 제작 방법을 제공하는 것을 목적 중 하나로 한다.
본 명세서에 제시되는 본 발명의 일 형태는 소스 영역 및 드레인 영역의 산소 농도가 채널 형성 영역보다 높은 트랜지스터 및 그 제작 방법에 관한 것이다.
본 명세서에 제시되는 본 발명의 일 형태는 절연 표면 위에 형성된, 소스 영역, 드레인 영역, 및 채널 형성 영역을 갖는 산화물 반도체층과, 산화물 반도체층 위에 형성된 게이트 절연막과, 게이트 절연막 위에 형성되며 채널 형성 영역과 중첩되는 게이트 전극과, 소스 영역과 접촉하는 소스 전극과, 드레인 영역과 접촉하는 드레인 전극을 포함하고, 소스 영역 및 드레인 영역은 채널 형성 영역보다 산소 농도가 높은 부분을 갖는 것을 특징으로 하는 반도체 장치이다.
상기 산화물 반도체층에 있어서, 채널 형성 영역은 c축으로 배향된 결정을 포함하며, 소스 영역 및 드레인 영역 내의, 채널 형성 영역보다 산소 농도가 높은 부분은 비정질인 것이 바람직하다.
또한, 소스 영역 및 드레인 영역 내의, 채널 형성 영역보다 산소 농도가 높은 부분에는 산화물 반도체층의 도전율을 높이는 불순물이 첨가되어 있는 것이 바람직하다.
또한, 게이트 전극, 소스 전극, 및 드레인 전극 중 적어도 하나는 상기 산화물 반도체층과 상이한 밴드 갭(band gap)을 갖는 반도체층을 포함한 반도체 장치와 전기적으로 접속되어 있어도 좋다.
또한, 게이트 절연막 위 및 게이트 전극 위에는 산화 알루미늄을 함유한 절연막이 형성되어 있는 것이 바람직하다.
또한, 본 명세서에 제시되는 본 발명의 다른 일 형태는 절연 표면을 갖는 기판을 마련하는 공정과, 절연 표면 위에 산화물 반도체층을 형성하는 공정과, 산화물 반도체층 위에 게이트 절연막을 형성하는 공정과, 게이트 절연막 위에 산화물 반도체층과 중첩되도록 게이트 전극을 형성하는 공정과, 산화물 반도체층에서 게이트 전극과 중첩되지 않은 영역에 산소를 첨가하는 공정과, 산화물 반도체층에서 게이트 전극과 중첩되지 않은 영역에 불순물을 첨가하여 소스 영역, 드레인 영역, 및 채널 형성 영역을 형성하는 공정과, 게이트 절연막 및 게이트 전극 위에 절연막을 형성하는 공정과, 산화물 반도체층을 열처리하는 공정과, 소스 영역과 접촉하는 소스 전극, 및 드레인 영역과 접촉하는 드레인 전극을 형성하는 공정을 이 순서로 수행하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
또한, 본 명세서에 제시되는 본 발명의 다른 일 형태는 절연 표면을 갖는 기판을 마련하는 공정과, 절연 표면 위에 산화물 반도체층을 형성하는 공정과, 산화물 반도체층과 접촉하는 소스 전극 및 드레인 전극을 형성하는 공정과, 산화물 반도체층, 소스 전극, 및 드레인 전극 위에 게이트 절연막을 형성하는 공정과, 게이트 절연막 위에 산화물 반도체층과 중첩되도록 게이트 전극을 형성하는 공정과, 산화물 반도체층에서 게이트 전극, 소스 전극, 및 드레인 전극과 중첩되지 않은 영역에 산소를 첨가하는 공정과, 산화물 반도체층에서 게이트 전극, 소스 전극, 및 드레인 전극과 중첩되지 않은 영역에 불순물을 첨가하여 소스 영역, 드레인 영역, 및 채널 형성 영역을 형성하는 공정과, 게이트 절연막 및 게이트 전극 위에 절연막을 형성하는 공정과, 산화물 반도체층을 열처리하는 공정을 이 순서로 수행하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
또한, 상술한 2개의 반도체 장치의 제작 방법에 있어서, 산화물 반도체층에 대한 불순물 첨가는 산화물 반도체층에 산소를 첨가하기 전, 절연막을 형성한 후, 또는 산화물 반도체층을 열처리한 후에 수행하여도 좋다.
또한, 본 명세서에 제시되는 본 발명의 다른 일 형태는 절연 표면을 갖는 기판을 마련하는 공정과, 절연 표면 위에 소스 전극 및 드레인 전극을 형성하는 공정과, 소스 전극 및 드레인 전극과 접촉하는 산화물 반도체층을 형성하는 공정과, 소스 전극, 드레인 전극, 및 산화물 반도체층 위에 게이트 절연막을 형성하는 공정과, 게이트 절연막 위에 소스 전극, 드레인 전극, 및 산화물 반도체층 각각의 일부와 중첩되는 게이트 전극을 형성하는 공정과, 산화물 반도체층에서 게이트 전극과 중첩되지 않은 영역에 산소를 첨가하는 공정과, 게이트 절연막 및 게이트 전극 위에 절연막을 형성하는 공정과, 산화물 반도체층을 열처리하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
상술한 반도체 장치의 제작 방법에 있어서, 절연막은 산화 알루미늄을 함유한 절연막인 것이 바람직하다.
본 발명의 일 형태를 이용함으로써, 채널 형성 영역에 산소를 공급하는 능력이 높으며 전기적 특성이 우수한 트랜지스터를 제공할 수 있다.
도 1a는 본 발명의 일 형태인 반도체 장치를 도시한 상면도이고, 도 1b는 그 단면도.
도 2a는 본 발명의 일 형태인 반도체 장치를 도시한 상면도이고, 도 2b는 그 단면도.
도 3a는 본 발명의 일 형태인 반도체 장치를 도시한 상면도이고, 도 3b는 그 단면도.
도 4a 내지 도 4d는 본 발명의 일 형태인 반도체 장치의 제작 방법에 대하여 설명하기 위한 도면.
도 5a 내지 도 5d는 본 발명의 일 형태인 반도체 장치의 제작 방법에 대하여 설명하기 위한 도면.
도 6a 내지 도 6d는 본 발명의 일 형태인 반도체 장치의 제작 방법에 대하여 설명하기 위한 도면.
도 7a는 반도체 장치의 일 형태를 도시한 단면도이고, 도 7b는 그 회로도.
도 8a는 반도체 장치의 일 형태를 도시한 회로도이고, 도 8b는 그 사시도.
도 9a는 CPU의 구성예를 도시한 블록도이고, 도 9b 및 도 9c는 그 일부의 회로의 구성예를 도시한 도면.
도 10a 내지 도 10c는 전자 기기를 도시한 도면.
도 11a 내지 도 11c는 전자 기기를 도시한 도면.
도 12a 내지 도 12c는 전자 기기를 도시한 도면.
도 13a 내지 도 13c는 과잉 산소의 이동을 계산하는 데에 사용한 모델도.
도 14는 도 13a 내지 도 13c에 도시한 모델도의 계산 결과.
도 15a 내지 도 15c는 산소 결손의 이동을 계산하는 데에 사용한 모델도.
도 16은 도 15a 내지 도 15c에 도시한 모델도의 계산 결과.
실시형태에 대하여, 도면을 사용하여 상세하게 설명한다. 다만, 본 발명은 이하에 기재되는 설명에 한정되지 않고, 본 발명의 취지 및 그 범위를 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 제시되는 실시형태의 기재 내용에 한정되어 해석되는 것이 아니다. 또한, 이하에서 설명하는 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면들에 공통적으로 이용하며, 그 반복되는 설명은 생략하는 경우가 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태인 반도체 장치, 및 그 제작 방법을 설명한다.
도 1a는 본 발명의 일 형태인 트랜지스터의 상면도이고, 도 1b는 도 1a에 도시된 선분 A1-A2 부분의 단면도이다. 또한, 도 1a에서는 명료화를 위해서 구성 요소의 일부를 생략하였다.
도 1a 및 도 1b에 도시한 트랜지스터(191)는 기판(100) 위에 형성된 하지 절연막(110), 상기 하지 절연막 위에 형성된 산화물 반도체층(120), 상기 산화물 반도체층 위에 형성된 게이트 절연막(130), 상기 게이트 절연막 위에 형성된 게이트 전극(140), 상기 게이트 절연막 및 상기 게이트 전극 위에 형성된 보호막(160), 상기 보호막 위에 형성된 평탄화막(170), 상기 보호막 및 상기 평탄화막에 형성된 콘택트 홀을 통하여 상기 산화물 반도체층과 접촉하는 소스 전극(150a) 및 드레인 전극(150b)을 갖는다. 또한, 보호막(160) 및 평탄화막(170)은 필요에 따라 제공하면 좋다.
또한, 도 1a 및 도 1b는 본 발명의 일 형태에 사용할 수 있는 자기 정합형 상부 게이트(top-gate)형 트랜지스터의 일례를 도시한 것이며, 각 구성 요소의 종류, 형상, 및 위치 관계를 한정하는 것이 아니다.
또한, 트랜지스터의 '소스'나 '드레인'의 기능은 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 서로 바꿀 수 있다. 따라서, 본 명세서에서는 '소스'나 '드레인'이라는 용어는 서로 바꿔 사용할 수 있다.
기판(100)은 단순히 지지 재료에 한정되지 않으며, 다른 트랜지스터 등의 디바이스가 형성된 기판이어도 좋다. 이 경우에는 트랜지스터(191)의 게이트 전극(140), 소스 전극(150a), 및 드레인 전극(150b) 중 적어도 하나는 다른 디바이스와 전기적으로 접속되어도 좋다.
하지 절연막(110)은 기판(100)으로부터의 불순물 확산을 방지하는 역할뿐만 아니라, 산화물 반도체층(120)에 산소를 공급하는 역할도 가질 수 있기 때문에, 산소를 함유한 절연막인 것이 바람직하다. 또한, 상술한 바와 같이 기판(100)이 다른 디바이스가 형성된 기판인 경우, 하지 절연막(110)은 층간 절연막으로서의 기능도 갖는다. 이 경우에는 표면이 평탄하게 되도록 CMP(Chemical Mechanical Polishing)법 등으로 평탄화 처리를 수행하는 것이 바람직하다.
산화물 반도체층(120)은 섬 형상으로 가공되어 있으며, 게이트 절연막(130)을 개재(介在)하여 게이트 전극(140)과 중첩되어 있다. 산화물 반도체층(120)에서, 게이트 전극(140)과 중첩된 영역은 채널 형성 영역(120a)이 되고, 게이트 전극(140)과 중첩되지 않은 영역은 소스 영역 또는 드레인 영역(120b)이 된다.
채널 형성 영역(120a)은 c축으로 배향된 결정을 포함한 산화물 반도체로 형성한다. 여기서 c축으로 배향된 결정이란, 결정축의 c축이 막의 피형성면(막이 형성되는 면)의 법선 벡터 또는 막의 표면의 법선 벡터에 평행한 방향으로 정렬된 결정을 가리킨다.
한편, 소스 영역 또는 드레인 영역(120b)은 비정질로 한다. 비정질인 소스 영역 또는 드레인 영역(120b)은 게터링 사이트(gettering site)가 되는 결함 등을 많이 함유하기 때문에, 채널 형성 영역(120a), 하지 절연막(110), 및 게이트 절연막(130)에 함유되는 수소나 수분 등을 게터링할 수 있다. 또한, 비정질인 소스 영역 또는 드레인 영역(120b)에서는 트랜지스터의 제조 공정이나 동작 환경에서 채널 형성 영역(120a)으로 혼입하려고 하는 수소나 수분 등을 게터링할 수도 있다.
여기서, 소스 영역 또는 드레인 영역(120b)은 채널 형성 영역(120a)보다 많은 산소를 함유하여 형성되어 있다. 이 소스 영역 또는 드레인 영역(120b)에 함유된 과잉 산소를 채널 형성 영역(120a)으로 확산시킴으로써, 트랜지스터의 제작 공정 중의 가열 공정 등에서 발생한 채널 형성 영역(120a)의 산소 결손 등을 보전할 수 있다. 또한, 트랜지스터의 장기 동작이나 동작 환경에 기인하여 발생하는 채널 형성 영역(120a)의 산소 결손 등도 보전할 수 있다.
c축으로 배향된 결정을 포함한 산화물 반도체로 형성된 채널 형성 영역(120a)은 가로 방향(c축에 대략 수직인 방향)으로 산소 원자가 이동하기 쉽다는 특징을 갖기 때문에, 소스 영역 또는 드레인 영역(120b)의 방향으로부터 채널 형성 영역(120a)에 산소를 효율적으로 확산시킬 수 있다. 또한, 채널 형성 영역(120a)은 화학양론적 조성보다 많은 산소를 함유한, 산소 과잉 상태인 것이 바람직하다.
또한, 소스 영역 또는 드레인 영역(120b)에는 산화물 반도체층의 도전율을 높이는 불순물이 첨가되어 있는 것이 바람직하다. 상기 불순물에는 예를 들어, 인(P), 비소(As), 안티몬(Sb), 붕소(B), 알루미늄(Al), 질소(N), 아르곤(Ar), 헬륨(He), 네온(Ne), 인듐(In), 불소(F), 염소(Cl), 티타늄(Ti), 아연(Zn), 탄소(C) 중에서 선택된 하나 이상을 사용할 수 있다.
게이트 절연막(130) 및 게이트 전극(140) 위에는 보호막(160)으로서 산화 알루미늄을 함유한 절연막이 형성되어 있는 것이 바람직하다. 산화 알루미늄막은 수소나 수분 등의 불순물, 및 산소 양쪽 모두에 대해 막을 투과시키지 않는 차단 효과(블록 효과)가 높다. 따라서, 산화 알루미늄막은 제작 공정 중 및 제작 후에 있어서, 트랜지스터의 전기적 특성의 변동 요인이 되는 수소나 수분 등의 불순물이 산화물 반도체층(120)으로 혼입하거나, 산화물 반도체층(120)을 구성하는 주성분 재료인 산소가 산화물 반도체층으로부터 방출되는 것을 방지하는 보호막으로서 사용하는 데에 적합하다. 또한, 게이트 절연막(130) 및 게이트 전극(140)과, 보호막(160) 사이에 다른 절연막이 형성되어 있어도 좋다.
또한, 본 발명의 일 형태에 사용할 수 있는 트랜지스터는 도 2a 및 도 2b에 도시한 구조를 가져도 좋다.
도 2a는 트랜지스터의 상면도이고, 도 2b는 도 2a에 도시된 선분 B1-B2 부분의 단면도이다. 또한, 도 2a에서는 명료화를 위해서 구성 요소의 일부를 생략하였다.
도 2a 및 도 2b에 도시한 트랜지스터(192)는 기판(100) 위에 형성된 하지 절연막(110), 상기 하지 절연막 위에 형성된 산화물 반도체층(120), 상기 산화물 반도체층에 접촉하여 형성된 소스 전극(150a) 및 드레인 전극(150b), 상기 산화물 반도체층, 상기 소스 전극, 및 상기 드레인 전극 위에 형성된 게이트 절연막(130), 상기 게이트 절연막 위에 형성된 게이트 전극(140), 상기 게이트 절연막 및 상기 게이트 전극 위에 형성된 보호막(160), 상기 보호막 위에 형성된 평탄화막(170)을 갖는다. 또한, 보호막(160) 및 평탄화막(170)은 필요에 따라 제공하면 좋다.
트랜지스터(192)는 소스 전극(150a) 및 드레인 전극(150b)의 위치가 트랜지스터(191)와 다르다. 또한 이에 따라, 산화물 반도체층(120)에는 채널 형성 영역(120a), 소스 영역 또는 드레인 영역(120b)에 더하여, 영역(120c)이 형성된다.
소스 영역 또는 드레인 영역(120b)은 게이트 전극(140)을 형성한 후에 산소나, 도전율을 높이는 불순물을 이온 주입법 등으로 첨가함으로써 형성한다. 트랜지스터(191)에서는 게이트 전극(140)이 마스크가 되어, 산화물 반도체층(120)에서 게이트 전극(140)과 중첩되지 않은 영역 모두에 산소나, 도전율을 높이는 불순물이 첨가됨으로써, 소스 영역 또는 드레인 영역(120b)이 형성된다. 한편, 트랜지스터(192)에서는 소스 전극(150a) 및 드레인 전극(150b)도 마스크가 되기 때문에, 산화물 반도체층(120)에는 영역(120c)이 형성된다.
영역(120c)은 채널 형성 영역(120a)과 마찬가지로 도전율을 높이는 불순물이 첨가되지 않은 영역이지만, 소스 전극(150a) 및 드레인 전극(150b)인 금속 재료가 접촉하는 영역이며, 그 저항은 무시할 수 있다. 따라서, 영역(120c)은 소스 영역 또는 드레인 영역의 일부라고 할 수 있다.
또한, 본 발명의 일 형태에 사용할 수 있는 트랜지스터는 도 3a 및 도 3b에 도시한 구조이어도 좋다.
도 3a는 트랜지스터의 상면도이고, 도 3b는 도 3a에 도시된 선분 C1-C2 부분의 단면도이다. 또한, 도 3a에서는 명료화를 위해서 구성 요소의 일부를 생략하였다.
도 3a 및 도 3b에 도시한 트랜지스터(193)는 기판(100) 위에 형성된 하지 절연막(110), 상기 하지 절연막 위에 형성된 소스 전극(150a) 및 드레인 전극(150b), 상기 소스 전극 및 상기 드레인 전극에 접촉하여 형성된 산화물 반도체층(120), 상기 소스 전극, 드레인 전극, 및 산화물 반도체층(120) 위에 형성된 게이트 절연막(130), 상기 게이트 절연막 위에 형성된 게이트 전극(140), 상기 게이트 절연막 및 상기 게이트 전극 위에 형성된 보호막(160), 상기 보호막 위에 형성된 평탄화막(170)을 갖는다. 또한, 보호막(160) 및 평탄화막(170)은 필요에 따라 제공하면 좋다.
트랜지스터(193)는 트랜지스터(191) 및 트랜지스터(192)와 달리, 소스 전극(150a) 및 드레인 전극(150b)의 일부와 게이트 전극(140)의 일부가 중첩되는 구조이다. 따라서, 채널 형성 영역(120a)과, 소스 전극(150a) 또는 드레인 전극(150b)이 접촉한 상태가 되기 때문에, 소스 영역 또는 드레인 영역(120b)에 불순물을 첨가하여 저저항화시키는 공정을 생략할 수도 있다.
다음에, 도 1a 및 도 1b에 도시한 트랜지스터(191)의 제작 방법에 대해서 도 4a 내지 도 4d를 사용하여 설명한다.
우선, 기판(100) 위에 하지 절연막(110)을 형성한다. 기판(100)의 재료는 한정되지 않으며, 이후의 가열 공정 등에 견딜 수 있는 재질이면 좋다. 예를 들어, 유리 기판 등의 절연 기판이나 실리콘 웨이퍼와 같은 반도체 기판 등을 사용할 수 있다. 또한 상술한 바와 같이, 다른 디바이스가 형성된 기판이어도 좋다.
하지 절연막(110)은 플라즈마 CVD법 또는 스퍼터링법 등에 의해, 산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 산화 하프늄, 산화 갈륨 등의 산화물 절연막, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등의 질화물 절연막, 또는 이들이 혼합된 재료를 사용하여 형성할 수 있다. 또한, 상기 재료의 적층이어도 좋고, 적어도 산화물 반도체층(120)과 접촉하는 상층은 산화물 반도체층(120)에 대한 산소의 공급원이 될 수 있는, 산소를 함유한 재료로 형성하는 것이 바람직하다.
다음에, 하지 절연막(110) 위에 산화물 반도체막을 형성하고, 이것을 포토리소그래피법 및 에칭법을 이용하여 섬 형상으로 가공하여 산화물 반도체층(120)을 형성한다(도 4a 참조).
산화물 반도체막을 형성한 후에, 상기 산화물 반도체막에 함유된 과잉 수소(물이나 수산기를 포함함)를 저감 또는 제거(탈수화 또는 탈수소화)하기 위한 열처리를 수행하는 것이 바람직하다. 열처리의 온도는 300℃ 이상 700℃ 이하, 또는 기판에 유리 기판 등을 사용하는 경우에는 기판의 편형점 미만으로 한다. 열처리는 감압하, 질소나 희가스 등의 불활성 분위기하, 또는 산소를 함유한 분위기하에서 수행하는 것이 바람직하다.
이 열처리에 의해, n형 도전성을 부여하는 불순물인 수소를 산화물 반도체막으로부터 저감 또는 제거할 수 있다. 또한, 하지 절연막(110)으로서 산소를 함유한 절연층을 적용한 경우에는, 하지 절연막(110)에 함유된 산소가 이 열처리에 의하여 산화물 반도체막에 공급될 수 있다. 산소를 하지 절연막(110)으로부터 공급함으로써, 탈수화 또는 탈수소화 처리에 의하여 증가된 산화물 반도체막의 산소 결손을 보전할 수 있다.
또한, 탈수화 또는 탈수소화를 위한 열처리는 섬 형상의 산화물 반도체층(120)을 형성한 후에 수행하여도 좋다. 또한, 트랜지스터의 제작 공정의 다른 열처리를 겸하여 수행하여도 좋다.
상기 열처리에서는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스, 산소 등에 수분이나 수소 등이 함유되지 않는 것이 바람직하다. 또는, 상기 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 열처리로 산화물 반도체막을 가열한 후, 가열 온도를 유지, 또는 그 가열 온도로부터 서서히 냉각시키면서 같은 노(furnace)에 고순도 산소 가스, 고순도 일산화 이질소 가스, 또는 초건조 공기(CRDS(캐비티 링다운 레이저 분광법(cavity ring down laser spectroscopy)) 방식의 이슬점 측정기를 사용하여 측정한 경우의 수분량이 20ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 더 바람직하게는 10ppb 이하의 공기)를 도입하여도 좋다. 산소 가스 또는 일산화 이질소 가스에 물이나 수소 등이 함유되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 산소 가스 또는 일산화 이질소 가스의 순도를 6N 이상, 바람직하게는 7N 이상(즉 산소 가스 또는 일산화 이질소 가스 내의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 산소 가스 또는 일산화 이질소 가스의 작용으로 인하여, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정으로 증가된 산소 결손을 보전하기 위해 산소를 공급함으로써, 산화물 반도체막을 고순도화 및 i형(진성)화시킬 수 있다.
또한, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법(plasma immersion ion implantation method), 플라즈마 처리법 등에 의해, 산화물 반도체막에 산소를 공급하는 방법을 이용하여도 좋다. 이 경우에는 산화물 반도체막에 직접 산소를 공급하는 외에, 이후에 형성되는 게이트 절연막(130)을 통하여 산소를 공급하여도 좋다.
산화물 반도체막으로의 산소 도입은 탈수화 또는 탈수소화 처리 후에 수행하면 좋고, 공정 순서는 특별히 한정되지 않는다. 또한, 상기 탈수화 또는 탈수소화 처리가 수행된 산화물 반도체막으로의 산소 도입은 복수회 수행하여도 좋다.
산화물 반도체막은 비정질이어도 좋고, 결정 성분을 가져도 좋다. 비정질 산화물 반도체막을 사용하는 경우에는 이후의 제작 공정에서 산화물 반도체막에 열처리를 수행함으로써, 결정성 산화물 반도체막으로 하여도 좋다. 비정질 산화물 반도체막을 결정화시키는 열처리의 온도는 250℃ 이상 700℃ 이하, 바람직하게는 400℃ 이상, 더 바람직하게는 500℃ 이상, 보다 바람직하게는 550℃ 이상으로 한다. 또한, 상기 열처리는 제작 공정에서의 다른 열처리를 겸할 수도 있다.
산화물 반도체막의 형성 방법으로서는 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 이용할 수 있다. 또한, 산화물 반도체막은 스퍼터링 타깃 표면에 대해 대략 수직으로 복수의 기판 표면이 고정된 상태로 막을 형성하는 스퍼터링 장치를 이용하여 형성하여도 좋다.
산화물 반도체막을 형성할 때, 가능한 한 산화물 반도체막에 함유되는 수소 농도를 저감시키는 것이 바람직하다. 수소 농도를 저감시키기 위해서는, 예를 들어 스퍼터링법을 이용하여 형성하는 경우, 스퍼터링 장치의 성막실 내에 공급하는 분위기 가스로서 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 희가스(대표적으로는 아르곤), 산소, 및 희가스와 산소의 혼합 가스를 적절히 사용한다.
또한, 성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하여 막을 형성함으로써, 형성된 산화물 반도체막의 수소 농도를 저감시킬 수 있다. 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형 진공 펌프, 예를 들어, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프(titanium sublimation pump)를 이용하는 것이 바람직하다. 또한, 터보 분자 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프는 예를 들어, 수소 분자나 물(H2O) 등 수소 원자를 함유한 화합물(더 바람직하게는 탄소 원자를 함유한 화합물도) 등의 배기 능력이 높기 때문에, 크라이오 펌프를 이용하여 배기된 성막실에서 형성된 산화물 반도체막에 함유되는 불순물의 농도를 저감시킬 수 있다.
또한, 산화물 반도체막을 스퍼터링법을 이용하여 형성하는 경우에는, 막 형성에 사용하는 금속 산화물 타깃의 상대 밀도(충전율)는 90% 이상, 바람직하게는 95% 이상으로 한다. 상대 밀도가 높은 금속 산화물 타깃을 사용함으로써, 치밀한 산화물 반도체막을 형성할 수 있다.
또한, 기판을 고온으로 유지한 상태에서 산화물 반도체막을 형성하는 것도, 산화물 반도체막 내에 함유될 수 있는 불순물 농도를 저감시키는 데에 유효하다. 기판을 가열하는 온도는 150℃ 이상 450℃ 이하로 하면 좋고, 바람직하게는 기판 온도를 200℃ 이상 350℃ 이하로 하면 좋다. 또한, 막을 형성할 때 기판을 고온으로 가열함으로써, 결정성 산화물 반도체층을 형성할 수 있다.
상기 산화물 반도체막에 사용하는 산화물 반도체로서는 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 특히 In과 Zn 양쪽 모두를 함유하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기적 특성의 편차를 감소시키기 위한 스테빌라이저(stabilizer)로서, In과 Zn에 더하여 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 지르코늄(Zr)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 한 종류 또는 복수 종류를 가져도 좋다.
예를 들어, 산화물 반도체로서, 산화 인듐, 산화 주석, 산화 아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
여기서 예를 들어, In-Ga-Zn계 산화물이란, In, Ga, 및 Zn을 주성분으로서 함유한 산화물을 뜻하고, In, Ga, 및 Zn의 비율에 제한은 없다. 또한, In과 Ga와 Zn 이외의 금속 원소가 함유되어 있어도 좋다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 및 m은 정수가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Fe, Mn, 및 Co 중에서 선택된 어느 하나 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In2SnO5(ZnO)n(n>0, 및 n은 정수)으로 표기되는 재료를 사용하여도 좋다.
또한, 스퍼터링법을 이용하여 산화물 반도체막을 형성하는 것이 바람직하다. 스퍼터링법으로서는 RF 스퍼터링법, DC 스퍼터링법, AC 스퍼터링법 등을 이용할 수 있다. 특히, 막을 형성할 때 발생하는 먼지를 저감할 수 있고, 막 두께 분포도 균일하게 할 수 있기 때문에 DC 스퍼터링법을 이용하는 것이 바람직하다.
예를 들어, 원자수비가 In: Ga: Zn= 1: 1: 1(= 1/3: 1/3: 1/3), In: Ga: Zn= 2: 2: 1(= 2/5: 2/5: 1/5), 또는 In: Ga: Zn= 3: 1: 2(= 1/2: 1/6: 1/3)인 In-Ga-Zn계 산화물이나 이것과 근방의 조성을 갖는 산화물을 사용할 수 있다. 또는, 원자수비가 In: Sn: Zn= 1: 1: 1(= 1/3: 1/3: 1/3), In: Sn: Zn= 2: 1: 3(= 1/3: 1/6: 1/2) 또는 In: Sn: Zn= 2: 1: 5(= 1/4: 1/8: 5/8)인 In-Sn-Zn계 산화물이나 이것과 근방의 조성을 갖는 산화물을 사용하면 좋다.
그러나, 상술한 값에 한정되지 않고, 필요한 반도체 특성(이동도, 문턱값, 편차 등)에 따라 적절한 조성을 갖는 것을 사용하면 좋다. 또한, 필요한 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절하게 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물은 비교적 용이하게 높은 이동도를 얻을 수 있다. 그러나, In-Ga-Zn계 산화물을 사용한 경우에도 벌크 내 결함 밀도를 낮게 함으로써 이동도를 향상시킬 수 있다.
또한, 예를 들어, In, Ga, Zn의 원자수비가 In: Ga: Zn= a: b: c(a+b+c=1)인 산화물의 조성이, 원자수비가 In: Ga: Zn= A: B: C(A+B+C=1)인 산화물의 조성의 근방이라는 것은 a, b, c가 (a-A)2+(b-B)2+(c-C)2≤r2을 만족시키는 것을 뜻하며, r는 예를 들어, 0.05로 하면 좋다. 이것은 다른 산화물도 마찬가지이다.
또한, 산화물 반도체막을 형성할 때 사용하는 스퍼터링 가스로서, 수소, 물, 수산기, 또는 수소화물(hydride)과 같은 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
또한, 초기의 산화물 반도체층(120)은 단결정, 다결정(폴리크리스탈이라고도 함), 또는 비정질 등의 상태를 갖는 막을 사용할 수 있다. 바람직하게는, 산화물 반도체층은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 하는 것이 좋다.
CAAC-OS막으로 구성된 산화물 반도체막은 스퍼터링법에 의해서도 제작할 수 있다. 스퍼터링법에 의해 CAAC-OS막을 얻기 위해서는 산화물 반도체막의 퇴적 초기 단계에서 육방정의 결정이 형성되도록 하는 것과, 이 결정을 종(seed)으로 하여 결정이 성장되도록 하는 것이 중요하다. 그렇게 하기 위해서는 타깃과 기판의 거리를 넓게 하고(예를 들어, 150mm 내지 200mm 정도), 기판 가열 온도를 100℃ 내지 500℃, 적합하게는 200℃ 내지 400℃, 더 적합하게는 250℃ 내지 300℃로 하면 바람직하다. 또한, 이것에 더하여, 막을 형성할 때의 기판 가열 온도보다 높은 온도로, 퇴적된 산화물 반도체막을 열처리함으로써 막 내에 포함되는 미소한 결함이나 적층 계면의 결함을 수복(修復)할 수 있다.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의하여 CAAC-OS막에는 입계(그레인 바운더리라고도 함)는 확인되지 않는다. 그러므로, CAAC-OS막은 입계에 기인한 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직인 방향으로부터 보아 삼각형 또는 육각형의 원자 배열을 갖고, c축에 수직인 방향으로부터 보아 금속 원자가 층상으로 배열되거나 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 상이한 결정부 사이에서 a축 및 b축의 방향이 각각 상이하여도 좋다. 본 명세서에서 단순히 '수직'이라고 기재하는 경우에는 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 '평행'이라고 기재하는 경우에는 -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에서 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면 측으로부터 결정 성장시키는 경우에는, 피형성면 근방보다 표면 근방에서 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써 상기 불순물 첨가 영역에서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 막을 형성함으로써, 또는 막 형성 후에 열처리 등의 결정화 처리를 수행함으로써, 결정부가 형성된다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기적 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, CAAC-OS막을 형성하기 위해서, 이하의 조건을 적용하는 것이 바람직하다.
막을 형성할 때의 불순물 혼입을 저감시킴으로써, 불순물로 인하여 결정 상태가 흐트러지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물(수소, 물, 이산화탄소, 및 질소 등)을 저감시키면 좋다. 또한, 성막 가스 내의 불순물을 저감시키면 좋다. 구체적으로는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 이용한다.
또한, 막을 형성할 때의 기판 가열 온도를 높게 함으로써, 스퍼터링 입자가 기판에 도달한 후에 스퍼터링 입자의 마이그레이션(migration)이 발생한다. 구체적으로는, 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 막을 형성한다. 막을 형성할 때의 기판 가열 온도를 높게 함으로써, 평판 형상의 스퍼터링 입자가 기판에 도달한 경우에, 기판 위에서 마이그레이션이 일어나 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 중의 산소 비율을 높이고 전력을 최적화함으로써, 막을 형성할 때의 플라즈마로 인한 손상을 경감시키면 바람직하다. 성막 가스 중의 산소 비율은 30vol％ 이상, 바람직하게는 100vol％로 한다.
또한, 산화물 반도체층(120)은 복수의 산화물 반도체층이 적층된 구조이어도 좋다. 예를 들어, 산화물 반도체층(120)을 제 1 산화물 반도체층과 제 2 산화물 반도체층의 적층으로 하며, 제 1 산화물 반도체층과 제 2 산화물 반도체층에 각각 상이한 조성을 갖는 금속 산화물을 사용하여도 좋다.
또한, 제 1 산화물 반도체층과 제 2 산화물 반도체층의 구성 원소는 동일하게 하고, 조성을 서로 상이하게 하여도 좋다. 예를 들어, 제 1 산화물 반도체층의 원자수비를 In: Ga: Zn=1: 1: 1로 하고, 제 2 산화물 반도체층의 원자수비를 In: Ga: Zn=3: 1: 2로 하여도 좋다. 또한, 제 1 산화물 반도체층의 원자수비를 In: Ga: Zn=1: 3: 2로 하고, 제 2 산화물 반도체층의 원자수비를 In: Ga: Zn=2: 1: 3으로 하여도 좋다.
이 때, 제 1 산화물 반도체층과 제 2 산화물 반도체층 중, 게이트 전극에 가까운 측(채널 측)의 산화물 반도체층의 In과 Ga의 함유율을 In＞Ga로 하면 좋다. 또한, 게이트 전극에서 떨어진 측(백채널 측)의 산화물 반도체층의 In과 Ga의 함유율을 In≤Ga(Ga의 함유율을 In의 함유율 이상)로 하면 좋다.
산화물 반도체에서는 주로 중금속의 s궤도가 캐리어 전도에 기여하고, In의 함유율을 많게 함으로써 s궤도의 오버랩(overlap)이 많아질 경향이 있기 때문에, 조성이 In＞Ga가 되는 산화물은 조성이 In≤Ga가 되는 산화물과 비교하여 높은 이동도를 갖는다. 또한, Ga는 In과 비교하여 산소 결손의 형성 에너지가 크고 산소 결손이 발생하기 어렵기 때문에 조성이 In≤Ga가 되는 산화물은 조성이 In＞Ga가 되는 산화물과 비교하여 안정된 특성을 갖는다.
채널 측에 조성이 In＞Ga가 되는 산화물 반도체를 적용하고 백채널 측에 조성이 In≤Ga가 되는 산화물 반도체를 적용함으로써, 트랜지스터의 이동도 및 신뢰성을 더 향상시킬 수 있게 된다.
또한, 제 1 산화물 반도체층과 제 2 산화물 반도체층에, 결정성이 서로 상이한 산화물 반도체를 적용하여도 좋다. 즉 단결정 산화물 반도체막, 다결정 산화물 반도체막, 비정질 산화물 반도체막, 또는 CAAC-OS막을 적절히 조합한 구성으로 하여도 좋다. 또한, 제 1 산화물 반도체층과 제 2 산화물 반도체층 중 적어도 하나에 비정질 산화물 반도체막을 적용하면, 산화물 반도체층(120)의 내부 응력이나 외부로부터 가해지는 응력을 완화하여, 트랜지스터의 특성 변동이 저감되고, 또 트랜지스터의 신뢰성을 더 향상시킬 수 있게 된다.
한편, 비정질 산화물 반도체막은 수소 등 도너가 되는 불순물을 흡수하기 쉽고, 또 산소 결손이 발생하기 쉽기 때문에 n형화되기 쉽다. 그러므로, 채널 측의 산화물 반도체층은 CAAC-OS 등의 결정성을 갖는 산화물 반도체를 적용하는 것이 바람직하다.
또한, 산화물 반도체층(120)을 3층 이상의 적층 구조로 하고, 결정성을 갖는 복수의 산화물 반도체층으로 비정질 산화물 반도체층을 끼운 구조로 하여도 좋다. 또한, 결정성을 갖는 산화물 반도체층과 비정질 산화물 반도체층을 교대로 적층하는 구조로 하여도 좋다.
또한, 산화물 반도체층(120)을 복수의 층의 적층 구조로 하는 경우의 상기 구성들은 서로 적절히 조합하여 사용할 수 있다.
또한, 산화물 반도체층(120)을 복수의 층의 적층 구조로 하고, 각 산화물 반도체층을 형성한 후에 산소를 도입하여도 좋다. 산소의 도입은 산소 분위기하에서 수행하는 열처리나, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 산소를 포함하는 분위기하에서 수행하는 플라즈마 처리 등을 이용할 수 있다.
각 산화물 반도체층을 형성할 때마다 산소를 도입함으로써, 산화물 반도체 내의 산소 결손을 저감시키는 효과를 높일 수 있다.
본 실시형태에서는 CAAC-OS막을 초기의 산화물 반도체층(120)에 사용하는 예를 설명한다.
다음에, 산화물 반도체층(120) 위에 게이트 절연막(130)을 플라즈마 CVD법 또는 스퍼터링법 등에 의해 형성한다. 게이트 절연막(130)에는 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화질화 실리콘막, 산화질화 알루미늄막, 또는 질화산화 실리콘막을 사용할 수 있다.
또한, 게이트 절연막(130)의 재료로서 산화 하프늄, 산화 이트륨, 하프늄실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄실리케이트, 하프늄알루미네이트(HfAlxOy(x＞0, y＞0)), 산화 란탄 등의 high-k 재료를 사용함으로써 게이트 누설 전류를 저감시킬 수 있다. 또한, 게이트 절연막(130)은 상기 재료의 단층 구조에 한정되지 않으며, 적층 구조이어도 좋다.
또한, 게이트 절연막(130)은 산화물 반도체층(120)과 접촉하는 절연막이기 때문에, 산소를 함유한 절연막으로 하는 것이 바람직하며, 가능한 한 물이나 수소 등 불순물이 함유되지 않는 것이 바람직하다. 그러나, 플라즈마 CVD법에서는 원료 가스에 수소가 함유되기 때문에, 스퍼터링법에 비해 막 내의 수소 농도를 저감시키기 어렵다. 따라서, 플라즈마 CVD법으로 게이트 절연막(130)을 형성하는 경우에는 막을 형성한 후에 수소를 저감 또는 제거하는 것을 목적으로 한 열처리(탈수화 또는 탈수소화 처리)를 수행하는 것이 바람직하다.
열처리의 온도는 250℃ 이상 650℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하, 또는 유리 기판을 사용한 경우에는 유리 기판의 변형점 미만으로 한다. 예를 들어, 열처리 장치의 하나인 전기로에 기판을 도입하고, 게이트 절연막(130)에 대해서 진공(감압) 분위기하에서 650℃로 1시간의 열처리를 수행한다.
또한, 열처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 이용하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 방사되는 빛(전자기파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 사용하여 열처리를 수행하는 장치이다. 고온의 가스로서는, 아르곤 등의 희가스, 또는 질소와 같은, 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다. 또한, 열처리 장치로서 GRTA 장치를 이용하는 경우에는 그 처리 시간이 짧기 때문에, 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에서 기판을 가열하여도 좋다.
열처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 수행하면 좋지만, 상기 질소, 산소, 초건조 공기, 또는 희가스 등의 분위기에 물이나 수소 등이 포함되지 않는 것이 바람직하다. 또한, 열처리 장치에 도입하는 질소, 산소, 또는 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
열처리에 의해 게이트 절연막(130)의 탈수화 또는 탈수소화를 수행할 수 있어, 트랜지스터의 특성 변동을 일으키는 수소 또는 물 등의 불순물이 제거된 게이트 절연막(130)을 형성할 수 있다.
탈수화 또는 탈수소화 처리를 수행하는 열처리에서, 게이트 절연막(130)의 표면은 수소 또는 수분 등의 방출을 방해하는 상태(예를 들어, 수소 또는 수분 등을 통과시키지 않는 막 등을 제공함 등)로 하지 않고, 게이트 절연막(130)의 표면을 노출시킨 상태로 하는 것이 바람직하다.
또한, 탈수화 또는 탈수소화를 위한 열처리를 복수회 수행하여도 좋고, 다른 열처리를 겸하여 수행하여도 좋다.
또한, 탈수화 또는 탈수소화된 게이트 절연막(130)에 가(加)산소화 처리를 수행하여도 좋다. 예를 들어, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리법 등에 의해, 게이트 절연막(130)에 산소를 공급할 수 있다. 이 처리에서, 동시에 산화물 반도체층(120)에 산소를 공급하여도 좋다.
다음에, 게이트 절연막(130) 위에 스퍼터링법 등으로 도전막을 형성하고, 포토리소그래피법 및 에칭법을 이용하여 게이트 전극(140)을 형성한다(도 4b 참조).
게이트 전극(140)이 되는 도전막으로서는 예를 들어, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료, 또는 이들을 주성분으로 함유한 합금 재료를 사용할 수 있다. 또한, 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용하여도 좋다. 게이트 전극(140)은 단층 구조이든 적층 구조이든 어느 구조로 하여도 좋다.
또한, 게이트 전극(140)의 재료는 산화 인듐 산화 주석, 산화 텅스텐을 함유한 인듐 산화물, 산화 텅스텐을 함유한 인듐 아연 산화물, 산화 티타늄을 함유한 인듐 산화물, 산화 티타늄을 함유한 인듐 주석 산화물, 산화 인듐 산화 아연, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 도전성 재료를 사용할 수도 있다. 또한, 상기 도전성 재료와 상기 금속 재료의 적층 구조로 할 수도 있다.
또한, 게이트 전극(140)으로서, 질소를 함유한 금속 산화물, 구체적으로는 질소를 함유한 In-Ga-Zn-O막이나, 질소를 함유한 In-Sn-O막이나, 질소를 함유한 In-Ga-O막이나, 질소를 함유한 In-Zn-O막이나, 질소를 함유한 Sn-O막이나, 질소를 함유한 In-O막이나, 금속 질화막(InN, SnN 등)을 사용할 수 있다. 이들 막은 5eV(전자 볼트) 이상, 바람직하게는 5.5eV 이상의 일함수를 갖고, 게이트 전극으로서 사용한 경우, 트랜지스터의 문턱 전압을 양(positive)의 값으로 할 수 있어 소위 노멀리-오프(normally-off)의 스위칭 소자를 실현할 수 있다.
예를 들어, 중간층에 구리, 상층 또는 하층 중 한쪽에 구리의 확산을 방지하는 질화 텅스텐, 다른 쪽에 질화 탄탈을 형성한 3층 구조의 도전층을 게이트 전극(140)으로서 사용할 수 있다. 또한, 상기 전극 구조에서는 구리를 가두기 위한 포토리소그래피 공정 및 에칭 공정이 증가되지만, 구리의 확산을 억제하는 효과는 매우 높여, 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 게이트 전극(140), 및 이들과 동시에 형성할 수 있는 다른 전극이나 배선은 단부를 테이퍼 형상으로 하는 것이 바람직하다. 전극이나 배선의 단부를 테이퍼 형상으로 함으로써, 이들의 상부에 형성되는 절연막 등의 피복성을 향상시킬 수 있고, 상기 피복성 불량으로 인한 전기적 특성의 저하 및 신뢰성의 저하를 억제할 수 있다. 또한, 전극이나 배선의 단부의 테이퍼각은 40° 내지 80°로 하는 것이 더 바람직하다.
게이트 전극(140)을 형성한 후에 열처리를 수행하여도 좋다. 예를 들어, GRTA 장치에 의해 650℃로 1분 내지 5분간의 열처리를 수행하면 좋다. 또한, 전기로에 의해 500℃로 30분 내지 1시간의 열처리를 수행하여도 좋다.
다음에, 게이트 전극(140)을 마스크로서 이용하여, 산소(101)를 산화물 반도체층(120)에 첨가함으로써 채널 형성 영역(120a), 및 소스 영역 또는 드레인 영역(120b)을 형성한다(도 4c 참조). 예를 들어, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리법 등에 의해, 게이트 절연막(130)을 통하여 산화물 반도체층(120)에 산소를 공급할 수 있다. 이 처리에서, 동시에 게이트 절연막(130)에 산소를 공급하여도 좋다.
본 실시형태에서는 이온 주입법을 이용하여, 소스 영역 또는 드레인 영역(120b)이 되는 영역에 산소(101)를 주입한다. 예를 들어, 산화물 반도체층(120)의 막 두께가 30nm, 게이트 절연막(130)의 막 두께가 20nm인 경우, 가속 전압을 5kV 내지 30kV로 하고, 도즈량 1×1015/cm2 내지 5×1016/cm2의 O+를 주입하면 좋다. 또는, 가속 전압을 10kV 내지 60kV로 하고, 도즈량 5×1014/cm2 내지 2.5×1016/cm2의 O2 +를 주입하면 좋다.
여기서, 초기의 산화물 반도체층(120)은 CAAC-OS막이며, 채널 형성 영역은 그 형태를 유지하지만, 소스 영역 또는 드레인 영역(120b)이 되는 영역은 산소 원자가 주입됨으로써 발생한 손상으로 인하여, 결정 성분을 구성하는 원자의 질서성(秩序性)이 흐트러져 비정질화된다.
다음에, 산화물 반도체층(120)에 있어서, 소스 영역 또는 드레인 영역(120b)이 되는 영역을 저저항화시키기 위해서, 상기 영역에 불순물을 첨가하여 소스 영역 또는 드레인 영역(120b)을 형성한다. 상기 불순물의 첨가 방법으로서는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 이용할 수 있다.
산화물 반도체층(120)의 도전율을 높이는 불순물로서는 예를 들어, 인(P), 비소(As), 안티몬(Sb), 붕소(B), 알루미늄(Al), 질소(N), 아르곤(Ar), 헬륨(He), 네온(Ne), 인듐(In), 불소(F), 염소(Cl), 티타늄(Ti), 아연(Zn), 및 탄소(C) 중에서 선택된 하나 이상을 사용할 수 있다.
상기 불순물의 첨가 공정은 가속 전압, 도즈량 등의 주입 조건이나, 불순물이 통과되는 막의 막 두께를 적절히 설정하여 제어하면 좋다. 예를 들어, 소스 영역 또는 드레인 영역(120b)이 되는 영역에 첨가되는 불순물로서 인을 사용하는 경우, 불순물이 첨가되는 영역의 불순물 농도를 5×1018/cm3 이상 1×1022/cm3 이하로 하는 것이 바람직하다.
또한, 상기 이온 주입 공정에서, CO+ 또는 CO2 +를 주입함으로써, 소스 영역 또는 드레인 영역(120b)에 산소와 탄소를 동시에 첨가할 수 있어, 이온 주입 공정을 한 번으로 할 수 있다. 또한, CO2 +는 O2 +보다 질량이 크기 때문에, 주입 프로파일의 피크 위치를 더 얕게 할 수 있어, 박막에 주입하는 데에 적합하다고 할 수 있다.
또한, 불순물 첨가는 기판을 가열하면서 수행하여도 좋다. 또한, 산화물 반도체층(120)으로의 불순물 첨가 처리는 복수회 수행하여도 좋고, 복수 종류의 불순물을 사용하여도 좋다. 또한, 불순물의 첨가는 소스 영역 또는 드레인 영역(120b)이 되는 영역에 산소를 첨가하기 전, 보호막(160) 형성 후, 또는 산화물 반도체층(120)의 열처리 후에 수행하여도 좋다.
다음에, 게이트 절연막(130) 및 게이트 전극(140) 위에 보호막(160)을 형성하는 것이 바람직하다. 보호막(160)으로서 예를 들어, 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화질화 실리콘막, 산화질화 알루미늄막, 또는 질화산화 실리콘막 등의 절연막을 사용할 수 있다.
또한, 보호막(160)으로서는 산화 알루미늄막을 사용하는 것이 더 바람직하다. 산화 알루미늄막은 수소나 수분 등의 불순물, 및 산소 양쪽 모두에 대해 막을 투과시키지 않는 차단 효과(블록 효과)가 높다.
또한, 산화 알루미늄막은 산화 알루미늄막을 스퍼터링법 등으로 직접 형성하거나, 또는 알루미늄(Al)막을 스퍼터링법 등으로 형성한 후에 산소 플라즈마 처리, 산소 이온의 주입, 산소 이온의 도핑 등을 수행함으로써, 형성할 수 있다.
또한, 보호막(160)은 산화 실리콘막, 산화 갈륨막, 질화 실리콘막, 산화질화 실리콘막, 산화질화 알루미늄막, 또는 질화산화 실리콘막 중에서 선택된 하나 이상의 절연막과, 산화 알루미늄막의 적층이어도 좋다.
또한, 보호막(160)에 가산소화 처리를 수행하여도 좋다. 예를 들어, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리법 등에 의해 보호막(160)에 산소를 공급할 수 있다.
다음에, 산화물 반도체층(120)의 열처리를 수행함으로써, 소스 영역 또는 드레인 영역(120b)에 첨가되어 있는 산소의 가로 방향으로의 확산을 촉진시켜, 먼저 수행한 게이트 절연막(130)의 탈수화 또는 탈수소화를 위한 열처리 등으로 인하여 채널 형성 영역(120a)에 형성된 산소 결손을 보전한다. 산화물 반도체층(120)의 열처리는 게이트 절연막(130)의 탈수화 또는 탈수소화를 위한 열처리와 같은 방법을 사용할 수 있다. 또한, 이 열처리는 소스 영역 또는 드레인 영역(120b)이 되는 영역에 산소를 첨가하는 공정 후이면 어느 단계에서 수행하여도 좋지만, 보호막(160)을 형성한 후에 수행하는 것이 더 바람직하다. 보호막(160)에 의해, 상기 보호막보다 외측에 산소가 방출되는 것을 방지할 수 있어, 소스 영역 또는 드레인 영역(120b)에 첨가되어 있는 산소를 효율적으로 채널 형성 영역(120a)으로 확산시킬 수 있다.
또한, 소스 영역 또는 드레인 영역(120b)으로부터 채널 형성 영역(120a)으로 확산되는 산소는 소스 영역 또는 드레인 영역(120b)에 첨가되어 있는 산소의 일부이며, 소스 영역 또는 드레인 영역(120b)에 함유되는 산소가 채널 형성 영역(120a)보다 많은 상태가 유지된다. 따라서, 상시적으로 소스 영역 또는 드레인 영역(120b)은 채널 형성 영역(120a)에 대한 산소 공급원이며, 트랜지스터의 장기 동작이나 동작 환경에 기인하여 발생하는 채널 형성 영역(120a)의 산소 결손 등도 보전할 수 있다. 또한, 소스 영역 또는 드레인 영역(120b)에 함유되는 과잉의 산소는 상온(常溫)에서도 채널 형성 영역(120a)에 확산시킬 수 있다.
다음에, 필요에 따라 보호막(160) 위에 평탄화막(170)을 형성한다. 상기 평탄화막으로서는 보호막(160)으로서 사용할 수 있는 절연막 외에, 폴리이미드계 수지, 아크릴계 수지, 폴리이미드아미드계 수지, 벤조사이클로부텐계 수지, 폴리아미드계 수지, 에폭시계 수지 등 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 외에 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인 유리), BPSG(인붕소 유리) 등을 사용할 수 있다. 또한, 상술한 재료로 형성된 복수의 절연막을 적층함으로써 평탄화막을 형성하여도 좋다. 또한, 형성된 막의 표면을 CMP법 등으로 평탄화 처리하여도 좋다.
예를 들어, 평탄화막(170)으로서 막 두께 1500nm의 아크릴 수지막을 형성하면 좋다. 아크릴 수지막은 도포법에 의해 도포된 후, 소성(예를 들어 질소 분위기하에서 250℃로 1시간)하여 형성할 수 있다.
다음에, 포토리소그래피법 및 에칭법을 이용하여 평탄화막(170), 보호막(160), 및 게이트 절연막(130)에 콘택트 홀을 형성한다. 그리고, 상기 콘택트 홀을 충전하는 도전막을 스퍼터링법 등을 이용하여 평탄화막(170) 위에 형성하고, 포토리소그래피법 및 에칭법을 이용하여 소스 전극(150a) 및 드레인 전극(150b)을 형성한다(도 4d 참조).
또한, 상기 도전막으로서는 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 등 중에서 선택된 원소, 또는 상술한 원소를 성분으로 함유한 합금, 또는 상술한 원소를 조합한 합금 등을 사용할 수 있다. 또한, 상기 도전막은 단층 구조 또는 2층 이상을 적층한 구조로 하여도 좋다. 예를 들어, 알루미늄이나 구리 등의 금속막의 아래쪽, 또는 위쪽, 또는 그 양쪽 모두에 크롬, 탄탈, 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속막이나 이들의 도전성 질화막을 적층한 구성으로 할 수도 있다. 또한, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나의 재료, 또는 복수를 조합한 재료를 사용하여도 좋다.
상술한 바와 같이 하여, 도 1a 및 도 1b에 도시한 트랜지스터(191)를 제작할 수 있다.
또한, 도 2a 및 도 2b에 도시한 트랜지스터(192)의 제작 방법은 다음과 같다.
우선, 기판(100) 위에 형성한 하지 절연막(110) 위에 산화물 반도체층(120)을 형성한다(도 5a 참조).
다음에, 상기 산화물 반도체층의 일부와 접촉하는 소스 전극(150a) 및 드레인 전극(150b)을 형성하고, 상기 산화물 반도체층, 상기 소스 전극, 및 상기 드레인 전극 위에 게이트 절연막(130)을 형성한다(도 5b 참조).
다음에, 이온 주입법 등에 의해 게이트 전극(140), 소스 전극(150a), 및 드레인 전극(150b)을 마스크로서 이용하여 산화물 반도체층(120)에 산소 및 도전율을 높이는 불순물을 첨가하여, 채널 형성 영역(120a), 소스 영역 또는 드레인 영역(120b), 및 영역(120c)을 형성한다(도 5c 참조).
다음에, 보호막(160)을 형성한 후에 열처리를 수행하여, 소스 영역 또는 드레인 영역(120b)으로부터 채널 형성 영역(120a)으로 산소를 확산시킨다.
그리고 필요에 따라 평탄화막(170)을 형성한다(도 5d 참조).
상술한 바와 같이 하여, 도 2a 및 도 2b에 도시한 트랜지스터(192)를 제작할 수 있다. 또한, 트랜지스터(192)는 트랜지스터(191)와 같은 재료를 사용하여 형성할 수 있으며, 그 자세한 사항에 대해서는 트랜지스터(191)의 제작 방법을 참조할 수 있다.
또한, 도 3a 및 도 3b에 도시한 트랜지스터(193)의 제작 방법은 다음과 같다.
우선, 기판(100) 위에 형성한 하지 절연막(110) 위에 소스 전극(150a) 및 드레인 전극(150b)을 형성한다.
다음에, 소스 전극(150a) 및 드레인 전극(150b)의 일부와 접촉하도록 산화물 반도체층(120)을 형성한다(도 6a 참조).
다음에, 소스 전극(150a), 드레인 전극(150b), 및 산화물 반도체층(120) 위에 게이트 절연막(130)을 형성하고, 상기 게이트 절연막 위에 게이트 전극(140)을 형성한다(도 6b 참조).
다음에, 이온 주입법 등에 의해 게이트 전극(140)을 마스크로서 이용하여 산화물 반도체층(120)에 산소를 첨가함으로써, 채널 형성 영역(120a), 소스 영역 또는 드레인 영역(120b)을 형성한다(도 6c 참조). 또한, 소스 영역 또는 드레인 영역(120b)에는 도전율을 높이는 불순물을 첨가하여도 좋다.
다음에, 보호막(160)을 형성한 후에 열처리를 수행하여, 소스 영역 또는 드레인 영역(120b)으로부터 채널 형성 영역(120a)으로 산소를 확산시킨다.
그리고 필요에 따라 평탄화막(170)을 형성한다(도 6d 참조).
상술한 바와 같이 하여, 도 3a 및 도 3b에 도시한 트랜지스터(193)를 제작할 수 있다. 또한, 트랜지스터(193)는 트랜지스터(191)와 같은 재료를 사용하여 형성할 수 있으며, 그 자세한 내용에 대해서는 트랜지스터(191)의 제작 방법을 참조할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 형태인 트랜지스터가 사용되어 있으며, 전력이 공급되지 않는 상황에서도 기억 내용을 유지할 수 있고, 기록 횟수에 대한 제한도 없는 반도체 장치(기억 장치)의 일례를 도면을 사용하여 설명한다.
도 7a 및 도 7b는 반도체 장치의 구성의 일례이다. 도 7a에 반도체 장치의 단면도를 도시하였고, 도 7b에 반도체 장치의 회로도를 도시하였다.
도 7a 및 도 7b에 도시한 반도체 장치는 하부에 제 1 반도체 재료를 사용한 트랜지스터(3200)를 갖고, 상부에 제 2 반도체 재료를 사용한 트랜지스터(3202) 및 용량 소자(3204)를 갖는다. 여기서는, 트랜지스터(3202)로서 실시형태 1에서 설명한 도 1a 및 도 1b의 트랜지스터를 적용하는 예를 제시한다. 또한, 용량 소자(3204)는 전극 중 하나에 트랜지스터(3202)의 게이트 전극과 같은 재료, 전극 중 다른 하나에 트랜지스터(3202)의 소스 전극 또는 드레인 전극과 같은 재료, 유전체에 트랜지스터(3202)의 보호막 및 평탄화막과 같은 재료를 사용하는 구조로 함으로써, 트랜지스터(3202)와 동시에 형성할 수 있다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 서로 다른 밴드 갭을 갖는 재료로 하는 것이 바람직하다. 예를 들어, 제 1 반도체 재료를 산화물 반도체 외의 반도체 재료(실리콘 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 외의 재료를 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는 그 특성 때문에 오랫동안의 전하 유지를 가능하게 한다.
또한, 상기 트랜지스터들은 모두가 n채널형 트랜지스터임을 전제로 하여 설명하지만, 물론 p채널형 트랜지스터도 사용할 수 있다. 또한, 정보를 유지하기 위해서 산화물 반도체를 사용한 실시형태 1에 기재된 바와 같은 트랜지스터를 사용하기만 하면, 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성은 여기서 기재하는 것에 한정할 필요는 없다.
도 7a에 도시한 트랜지스터(3200)는 반도체 재료(예를 들어, 결정성 실리콘 등)를 포함한 기판(3000)에 제공된 채널 형성 영역과, 채널 형성 영역을 끼우도록 제공된 불순물 영역과, 불순물 영역과 접촉하는 금속간 화합물 영역과, 채널 형성 영역 위에 제공된 게이트 절연막과, 게이트 절연막 위에 제공된 게이트 전극을 갖는다. 또한 도면에 있어서, 명시적으로는 소스 전극이나 드레인 전극을 갖지 않는 경우가 있지만, 편의상 이러한 상태를 포함하여 트랜지스터라고 부르는 경우가 있다. 또한, 이 경우에는 트랜지스터의 접속 관계를 설명하기 위해서 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극이라고 표현하는 경우가 있다. 즉 본 명세서에서, 소스 전극이라는 기재에는 소스 영역이 포함될 수 있다.
기판(3000) 위에는 트랜지스터(3200)를 둘러싸도록 소자 분리 절연층(3106)이 제공되어 있고, 트랜지스터(3200)를 덮도록 절연층(3220)이 제공되어 있다. 또한, 소자 분리 절연층(3106)은 LOCOS(Local Oxidation of Silicon)나 STI(Shallow Trench Isolation)와 같은 소자 분리 기술을 이용하여 형성할 수 있다.
예를 들어, 결정성 실리콘 기판을 사용한 트랜지스터(3200)는 고속 동작이 가능하다. 따라서, 상기 트랜지스터를 판독용 트랜지스터로서 사용함으로써 정보를 고속으로 판독할 수 있다. 트랜지스터(3202) 및 용량 소자(3204)를 형성하기 전의 처리로서, 트랜지스터(3200)를 덮는 절연층(3220)에 CMP 처리를 수행하여 절연층(3220)을 평탄화함과 동시에 트랜지스터(3200)의 게이트 전극의 상면을 노출시킨다.
트랜지스터(3200)의 게이트 전극 위에는 상기 게이트 전극과 전기적으로 접속되는 접속 배선(3210)이 제공되어 있다. 또한, 절연층(3220) 위에는 트랜지스터(3202)가 제공되고, 그 소스 전극 또는 드레인 전극 중 하나와 접속 배선(3210)은 전기적으로 접속된다. 또한, 접속 배선(3210)은 용량 소자(3204)의 전극 중 하나로서도 작용한다.
도 7a에 도시한 트랜지스터(3202)는 산화물 반도체층에 채널이 형성되는 상부 게이트형 트랜지스터이다. 트랜지스터(3202)는 오프 전류가 작기 때문에, 이것을 사용함으로써 오랫동안 기억 내용을 유지할 수 있다. 즉 리프레시 동작이 필요 없거나 또는 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 할 수 있기 때문에, 소비 전력을 충분히 저감시킬 수 있다.
도 7a에 도시한 바와 같이, 트랜지스터(3200)와 용량 소자(3204)를 중첩하도록 형성할 수 있기 때문에, 그 점유 면적을 저감시킬 수 있다. 따라서, 반도체 장치의 집적도를 높일 수 있다.
다음에, 도 7a에 대응하는 회로 구성의 일례를 도 7b에 도시하였다.
도 7b에 있어서, 제 1 배선(1st Line)과 트랜지스터(3200)의 소스 전극은 전기적으로 접속되어 있고, 제 2 배선(2nd Line)과 트랜지스터(3200)의 드레인 전극은 전기적으로 접속되어 있다. 또한, 제 3 배선(3rd Line)과 트랜지스터(3202)의 소스 전극 및 드레인 전극 중 하나는 전기적으로 접속되어 있고, 제 4 배선(4th Line)과 트랜지스터(3202)의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 트랜지스터(3200)의 게이트 전극과, 트랜지스터(3202)의 소스 전극 또는 드레인 전극 중 다른 하나는 용량 소자(3204)의 전극 중 하나와 전기적으로 접속되어 있고, 제 5 배선(5th Line)과 용량 소자(3204)의 전극 중 다른 하나는 전기적으로 접속되어 있다.
도 7b에 도시한 반도체 장치에서는 트랜지스터(3200)의 게이트 전극의 전위가 유지 가능하다는 특징을 살림으로써, 다음과 같이 정보의 기록, 유지, 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선의 전위를 트랜지스터(3202)가 온 상태가 되는 전위로 설정하여 트랜지스터(3202)를 온 상태로 한다. 이로써, 제 3 배선의 전위가 트랜지스터(3200)의 게이트 전극, 및 용량 소자(3204)에 공급된다. 즉 트랜지스터(3200)의 게이트 전극에는 소정의 전하가 공급된다(기록). 여기서는 다른 2개의 전위 레벨을 공급하는 전하(이하에서, Low 레벨 전하, High 레벨 전하라고 함) 중 하나가 공급되는 것으로 한다. 이 후, 제 4 배선의 전위를 트랜지스터(3202)가 오프 상태가 되는 전위로 설정하여 트랜지스터(3202)를 오프 상태로 함으로써, 트랜지스터(3200)의 게이트 전극에 공급된 전하가 유지된다(유지).
트랜지스터(3202)의 오프 전류는 매우 작기 때문에, 트랜지스터(3200)의 게이트 전극의 전하가 오랫동안 유지된다.
다음에, 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정전위)를 공급한 상태에서 제 5 배선에 적절한 전위(판독 전위)를 공급하면, 트랜지스터(3200)의 게이트 전극에 유지된 전하량에 따라 제 2 배선의 전위가 달라진다. 이것은 일반적으로 트랜지스터(3200)를 n채널형으로 하면, 트랜지스터(3200)의 게이트 전극에 High 레벨 전하가 공급되어 있는 경우의 외견상의 문턱 전압 Vth_H는 트랜지스터(3200)의 게이트 전극에 Low 레벨 전하가 공급되어 있는 경우의 외견상의 문턱 전압 Vth_L보다 낮기 때문이다. 여기서 외견상의 문턱 전압이란, 트랜지스터(3200)를 온 상태로 하는 데에 필요한 제 5 배선의 전위를 가리킨다. 따라서, 제 5 배선의 전위를 Vth_H와 Vth_L 사이의 전위 V0으로 함으로써, 트랜지스터(3200)의 게이트 전극에 공급된 전하를 판별할 수 있다. 예를 들어, 기록 동작할 때 High 레벨 전하가 공급되어 있는 경우에는, 제 5 배선의 전위가 V0(＞Vth_H)이 되면 트랜지스터(3200)는 온 상태가 된다. Low 레벨 전하가 공급되어 있는 경우에는, 제 5 배선의 전위가 V0(＜Vth_L)이 되어도 트랜지스터(3200)는 그대로 오프 상태가 유지된다. 그러므로, 제 2 배선의 전위를 판별함으로써, 유지된 정보를 판독할 수 있다.
또한, 메모리셀을 어레이 형태로 배치하여 사용하는 경우에는, 원하는 메모리셀의 정보만을 판독할 수 있을 필요가 있다. 이와 같이 정보를 판독하지 않는 메모리셀에서는 게이트 전극의 상태에 상관없이 트랜지스터(3200)가 오프 상태가 되는 전위, 즉 Vth_H보다 작은 전위를 제 5 배선에 공급하면 좋다. 또는, 게이트 전극의 상태에 상관없이 트랜지스터(3200)가 온 상태가 되는 전위, 즉 Vth_L보다 큰 전위를 제 5 배선에 공급하면 좋다.
본 실시형태에 제시된 반도체 장치에서는 채널 형성 영역에 산화물 반도체를 사용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써, 매우 오랫동안 기억 내용을 유지할 수 있다. 즉 리프레시 동작을 수행할 필요가 없거나, 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있으므로 소비 전력을 충분히 저감할 수 있다. 또한, 전력이 공급되지 않는 경우(다만, 전위는 고정되는 것이 바람직함)에도 오랫동안 기억 내용을 유지할 수 있다.
또한, 본 실시형태에 제시되는 반도체 장치에서는 정보의 기록에 높은 전압을 필요로 하지 않으며, 소자의 열화 문제도 없다. 예를 들어, 종래의 비휘발성 메모리와 달리, 플로팅 게이트(floating gate)에 전자를 주입하거나, 플로팅 게이트로부터 전자를 추출할 필요가 없기 때문에, 게이트 절연막의 열화와 같은 문제가 전혀 생기지 않는다. 즉 본 발명에 따른 반도체 장치에서는 종래의 비휘발성 메모리에서 문제가 되어 있는 재기록 가능 횟수에 제한이 없으며, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태와 오프 상태에 따라 정보가 기록되기 때문에 고속 동작도 용이하게 실현할 수 있다.
상술한 바와 같이, 미세화 및 고집적화되고 또 높은 전기적 특성을 갖는 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1에 제시된 트랜지스터를 사용하여, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고 기록 횟수에도 제한이 없는 반도체 장치에 대해서, 실시형태 2에 제시된 구성과 다른 구성을 설명한다.
도 8a는 반도체 장치의 회로 구성의 일례를 도시한 것이고, 도 8b는 반도체 장치의 일례를 도시한 개념도이다. 또한, 상기 반도체 장치에 포함되는 트랜지스터(4162)로서는 실시형태 1에서 설명한 트랜지스터를 사용할 수 있다. 또한, 용량 소자(4254)는 실시형태 2에서 설명한 용량 소자(3204)와 마찬가지로, 트랜지스터(4162)의 제작 공정에서 동시에 제작할 수 있다.
도 8a에 도시한 반도체 장치에서 비트 라인 BL과 트랜지스터(4162)의 소스 전극은 전기적으로 접속되어 있고, 워드 라인 WL과 트랜지스터(4162)의 게이트 전극은 전기적으로 접속되어 있고, 트랜지스터(4162)의 드레인 전극과 용량 소자(4254)의 제 1 단자는 전기적으로 접속되어 있다.
다음에, 도 8a에 도시한 반도체 장치(메모리셀(4250))에 정보의 기록 및 정보의 유지를 수행하는 경우에 대하여 설명한다.
우선, 워드 라인 WL의 전위를 트랜지스터(4162)가 온 상태가 되는 전위로 설정하여 트랜지스터(4162)를 온 상태로 한다. 이로써, 비트 라인 BL의 전위가 용량 소자(4254)의 제 1 단자에 공급된다(기록). 이 후, 워드 라인 WL의 전위를 트랜지스터(4162)가 오프 상태가 되는 전위로 설정하여 트랜지스터(4162)를 오프 상태로 함으로써, 용량 소자(4254)의 제 1 단자의 전위가 유지된다(유지).
산화물 반도체를 사용한 트랜지스터(4162)는 오프 전류가 매우 적다는 특징을 갖는다. 그러므로 트랜지스터(4162)를 오프 상태로 함으로써, 용량 소자(4254)의 제 1 단자의 전위(또는 용량 소자(4254)에 축적된 전하)를 매우 오랫동안 유지할 수 있다.
다음에, 정보의 판독에 대해서 설명한다. 트랜지스터(4162)가 온 상태가 되면, 부유 상태인 비트 라인 BL과 용량 소자(4254)가 도통되어, 비트 라인 BL과 용량 소자(4254) 간에서 전하가 다시 분배된다. 이로써, 비트 라인 BL의 전위가 변화한다. 비트 라인 BL의 전위의 변화량은 용량 소자(4254)의 제 1 단자의 전위(또는 용량 소자(4254)에 축적된 전하)에 따라 값이 달라진다.
예를 들어, 용량 소자(4254)의 제 1 단자의 전위를 V, 용량 소자(4254)의 용량을 C, 비트 라인 BL이 갖는 용량 성분(이하, 비트 라인 용량이라고도 부름)을 CB, 전하가 다시 분배되기 전의 비트 라인 BL의 전위를 VB0으로 하면, 전하가 다시 분배된 후의 비트 라인 BL의 전위는 (CB×VB0＋C×V)/(CB＋C)가 된다. 따라서, 메모리셀(4250)의 상태로서 용량 소자(4254)의 제 1 단자의 전위가 V1 및 V0(V1＞V0)의 2개의 상태를 취한다고 가정하면, 전위 V1을 유지하고 있는 경우의 비트 라인 BL의 전위(=(CB×VB0＋C×V1)/(CB＋C))는 전위 V0을 유지하고 있는 경우의 비트 라인 BL의 전위(=(CB×VB0＋C×V0)/(CB＋C))보다 높은 것을 알 수 있다.
그리고, 비트 라인 BL의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다.
이와 같이, 도 8a에 도시한 반도체 장치에서는 트랜지스터(4162)의 오프 전류가 매우 작다는 특징 때문에, 용량 소자(4254)에 축적된 전하를 오랫동안 유지할 수 있다. 즉 리프레시 동작을 수행할 필요가 없거나, 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있으므로 소비 전력을 충분히 저감할 수 있다. 또한, 전력이 공급되지 않는 경우에도 오랫동안 기억 내용을 유지할 수 있다.
다음에, 도 8b에 도시한 반도체 장치에 대하여 설명한다.
도 8b에 도시한 반도체 장치는 위쪽 부분에 기억 회로로서 도 8a에 도시된 복수의 메모리셀(4250)을 갖는 메모리셀 어레이(4251)(메모리셀 어레이(4251a) 및 메모리셀 어레이(4251b))를 갖고, 아래쪽 부분에 메모리셀 어레이(4251)를 동작시키는 데에 필요한 주변 회로(4253)를 갖는다. 또한, 주변 회로(4253)는 메모리셀 어레이(4251)와 전기적으로 접속되어 있다.
도 8b에 도시한 구성으로 함으로써, 주변 회로(4253)를 메모리셀 어레이(4251)의 바로 아래에 제공할 수 있기 때문에 반도체 장치의 소형화를 도모할 수 있다.
주변 회로(4253)에 제공되는 트랜지스터로서는 트랜지스터(4162)와 다른 반도체 재료를 사용하는 것이 바람직하다. 예를 들어, 실리콘, 게르마늄, 실리콘게르마늄, 탄화실리콘, 또는 갈륨비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 더 바람직하다. 이 외에, 유기 반도체 재료 등을 사용하여도 좋다. 이러한 반도체 재료를 사용하는 트랜지스터는 충분한 고속 동작이 가능하다. 따라서, 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 상기 트랜지스터에 의하여 적합하게 실현할 수 있다.
또한, 도 8b에 도시한 반도체 장치에서는 메모리셀 어레이(4251)가 메모리셀 어레이(4251a)와 메모리셀 어레이(4251b)의 적층 구성인 예를 도시하였지만, 적층하는 메모리셀 어레이의 개수는 이것에 한정되지 않는다. 3개 이상의 메모리셀 어레이가 적층된 구성이어도 좋고, 단층이어도 좋다.
트랜지스터(4162)는 산화물 반도체를 사용하여 형성되어 있다. 산화물 반도체를 사용한 트랜지스터는 오프 전류가 작기 때문에 이것을 사용함으로써 오랫동안 기억 내용을 유지할 수 있다. 즉 리프레시 동작의 빈도를 매우 낮게 할 수 있으므로 소비 전력을 충분히 저감시킬 수 있다.
또한, 산화물 반도체 외의 재료를 사용한 트랜지스터(바꿔 말하면, 충분한 고속 동작을 할 수 있는 트랜지스터)를 사용한 주변 회로와, 산화물 반도체를 사용한 트랜지스터(더 넓은 의미로서는 오프 전류가 충분히 작은 트랜지스터)를 사용한 기억 회로를 일체로 구비함으로써 여태까지 없었던 특징을 갖는 반도체 장치를 실현할 수 있다. 또한, 주변 회로와 기억 회로를 적층 구조로 함으로써 반도체 장치의 집적화를 도모할 수 있다.
상술한 바와 같이, 미세화 및 고집적화되고, 또 높은 전기적 특성을 갖는 반도체 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는 상술한 실시형태에서 제시한 트랜지스터를 적어도 일부에 사용하여 구성된 CPU(Central Processing Unit)에 대하여 설명한다.
도 9a는 CPU의 구체적인 구성을 도시한 블록도이다. 도 9a에 도시한 CPU는 기판(1190) 위에, 연산 회로(ALU: Arithmetic logic unit)(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(Bus I/F)(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(ROM I/F)(1189)를 갖는다. 기판(1190)으로서는 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM I/F(1189)는 다른 칩에 제공하여도 좋다. 물론 도 9a에 도시한 CPU는 그 구성을 간략화하여 제시한 일례에 불과하며, 실제의 CPU는 그 용도에 따라 다양한 구성을 갖는다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되어 디코드(decode)된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 및 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코드된 명령에 기초하여 각종 제어를 수행한다. 구체적으로는 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램을 실행하는 동안에 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태에 따라 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)에 대해 데이터를 판독하거나 기록한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 컨트롤러(1195)는 기준 클럭 신호 CLK1을 바탕으로 하여 내부 클럭 신호 CLK2를 생성하는 내부 클럭 생성부를 구비하고 있으며, 내부 클럭 신호 CLK2를 상기 각종 회로에 공급한다.
도 9a에 도시한 CPU에서는 레지스터(1196)에 메모리셀이 제공되어 있다. 레지스터(1196)의 메모리셀에는 상술한 실시형태에 기재된 메모리셀을 사용할 수 있다.
도 9a에 도시한 CPU에 있어서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)에서의 유지 동작의 선택을 수행한다. 즉 레지스터(1196)가 갖는 메모리셀에서, 논리 반전 소자에 의해 데이터를 유지할지, 또는 용량 소자에 의해 데이터를 유지할지를 선택한다. 논리 반전 소자에 의한 데이터 유지가 선택되어 있는 경우, 레지스터(1196) 내의 메모리셀에 전원 전압이 공급된다. 용량 소자에서의 데이터 유지가 선택되어 있는 경우, 용량 소자의 데이터가 재기록되고, 레지스터(1196) 내의 메모리셀에 대한 전원 전압의 공급을 정지할 수 있다.
도 9b 또는 도 9c에 도시한 바와 같이, 메모리셀군과, 전원 전위 VDD 또는 전원 전위 VSS가 공급되어 있는 노드 사이에 스위칭 소자를 제공함으로써, 전원 정지를 수행할 수 있다. 이하에서는 도 9b 및 도 9c에 도시한 회로에 대해서 설명한다.
도 9b 및 도 9c에는, 메모리셀에 대한 전원 전위의 공급을 제어하는 스위칭 소자에, 상술한 실시형태에서 제시한 트랜지스터를 포함하는 기억 회로의 구성의 일례를 도시하였다.
도 9b에 도시한 기억 장치는 스위칭 소자(1141)와, 복수의 메모리셀(1142)을 갖는 메모리셀군(1143)을 갖는다. 구체적으로는 각 메모리셀(1142)에는 상술한 실시형태에 기재된 메모리셀을 사용할 수 있다. 메모리셀군(1143)이 갖는 각 메모리셀(1142)에는 스위칭 소자(1141)를 통하여 HIGH 레벨의 전원 전위 VDD가 공급되어 있다. 또한, 메모리셀군(1143)이 갖는 각 메모리셀(1142)에는 신호 IN의 전위와, LOW 레벨의 전원 전위 VSS의 전위가 공급되어 있다.
도 9b에서는 스위칭 소자(1141)로서 상술한 실시형태에서 제시한 트랜지스터를 사용하며, 상기 트랜지스터는 그 게이트 전극에 공급되는 신호 SigA에 의하여 스위칭이 제어된다.
또한, 도 9b에서는 스위칭 소자(1141)가 트랜지스터를 하나만 갖는 구성을 도시하였지만, 이것에 특별히 한정되지 않으며 복수의 트랜지스터를 가져도 좋다. 스위칭 소자(1141)가, 스위칭 소자로서 기능하는 복수의 트랜지스터를 갖는 경우에는, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
또한, 도 9b에서는 스위칭 소자(1141)에 의해, 메모리셀군(1143)이 갖는 각 메모리셀(1142)에 대한 HIGH 레벨의 전원 전위 VDD의 공급이 제어되지만, 스위칭 소자(1141)에 의해, LOW 레벨의 전원 전위 VSS의 공급이 제어되어도 좋다.
또한, 도 9c에는 메모리셀군(1143)이 갖는 각 메모리셀(1142)에 스위칭 소자(1141)를 통하여 LOW 레벨의 전원 전위 VSS가 공급되는 기억 장치의 일례를 도시하였다. 스위칭 소자(1141)에 의해, 메모리셀군(1143)이 갖는 각 메모리셀(1142)에 대한 LOW 레벨의 전원 전위 VSS의 공급을 제어할 수 있다.
상술한 실시형태에서 제시한 메모리셀에서는 전원 전압의 공급을 정지한 경우에도 데이터를 유지할 수 있다. 따라서, 메모리셀군(1143)을 포함하는 CPU 전체에 대한 전원 전압의 공급이 적절히 정지되는 경우에도 상기 CPU의 동작이 지연되는 일이 없다. 구체적으로는, 상기 메모리셀군(1143)에서는 전원 전압의 공급이 정지되는 기간 동안, 원하는 데이터가 유지된다. 그리고, 상기 CPU는 전원 전압의 공급이 다시 시작할 때, 상기 유지된 데이터를 사용하여 즉시 동작할 수 있다. 또한, 이와 같이 CPU에 대한 전원 전압의 공급을 적절히 정지함으로써, 소비 전력을 저감할 수 있다.
여기서는 CPU를 예로 들어 설명하였지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 명세서에서 기재한 반도체 장치는 다양한 전자 기기(오락기도 포함함)에 적용할 수 있다. 전자 기기로서는 텔레비전이나 모니터 등의 표시 장치, 조명 장치, 데스크탑 또는 노트북 퍼스널 컴퓨터, 워드 프로세서, 광 디스크와 같은 기록 매체에 정지 영상 또는 동영상을 기록 또는 재생하는 장치, 오디오 플레이어, 라디오, 스테레오, 전화기, 트랜시버, 휴대 무선기, 휴대 전화기, 게임기, 계산기, 휴대 정보 단말, 전자 수첩, 전자 서적, 전자 번역기, 음성 입력 기기, 비디오 카메라, 디지털 스틸 카메라, 전기 면도기, 전자 레인지 등 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 전기 청소기, 에어 컨디셔너와 같은 공기 조절 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 연기 감지기, 반사선 측정기, 투석 장치와 같은 의료기기 등을 들 수 있다. 또한, 유도등, 신호기, 벨트컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 및 전력 저장 시스템과 같은 산업 기기도 들 수 있다. 또한, 내연 기관이나 전력을 사용하는 전동기에 의해 추진하는 이동체 등 전자 제어되는 것도 전자 기기의 범주에 포함되는 것으로 한다. 상기 이동체로서, 예를 들어 전기 자동차(EV), 내연 기관과 전동기 양쪽 모두를 갖는 하이브리드 자동차(HEV), 플러그인 하이브리드 자동차(PHEV), 이들의 타이어 바퀴를 무한궤도로 바꾼 궤도 차량(tracked vehicles), 전동 보조 자전거를 포함하는 모터 자전거(motorized bicycles), 자동 이륜차, 전동 휠체어, 골프용 카트, 소형 또는 대형 선박, 잠수함, 헬리콥터, 항공기, 로켓, 인공 위성, 우주 탐사기, 혹성 탐사기, 우주선을 들 수 있다. 이들 전자 기기의 구체적인 예의 일부를 도 10a 내지 도 12c에 도시하였다.
도 10a는 표시부를 갖는 테이블을 도시한 것이다. 테이블(9000)은 하우징(9001)에 표시부(9003)가 내장되어 있으며, 표시부(9003)로 영상을 표시할 수 있다. 여기서는, 4개의 다리부(9002)에 의해 하우징(9001)을 지탱한 구성을 도시하였다. 그리고, 전력을 공급하기 위한 전원 코드(9005)를 하우징(9001)에 갖는다.
실시형태 1에 도시한 트랜지스터는 표시부(9003)에 사용할 수 있으며, 전자 기기에 높은 신뢰성을 부여할 수 있다.
표시부(9003)는 터치 입력 기능을 가지며, 테이블(9000)의 표시부(9003)에 표시된 표시 버튼(9004)을 손가락 등으로 터치함으로써 화면을 조작하거나 정보를 입력할 수 있고, 또한 다른 가전 제품과의 통신이나 다른 가전 제품의 제어를 가능하게 함으로써, 화면 조작에 의해 다른 가전 제품을 제어하는 제어 장치로 하여도 좋다. 예를 들어, 이미지 센서 기능을 갖는 반도체 장치를 사용하면, 표시부(9003)에 터치 입력 기능을 부여할 수 있다.
또한, 하우징(9001)에 제공된 힌지(hinge)에 의해, 표시부(9003)의 화면을 바닥에 대해 수직으로 세울 수도 있으며, 텔레비전 장치로서도 이용할 수 있다. 좁은 방에서는 화면이 큰 텔레비전 장치를 설치하면 자유 공간이 좁아지지만, 테이블에 표시부가 내장되어 있으면 방의 공간을 유효하게 이용할 수 있다.
도 10b는 오디오 플레이어이며, 본체(5021)에는 표시부(5023)와, 귀에 장착하기 위한 고정부(5022)와, 스피커, 조작 버튼(5024), 외부 메모리 슬롯(5025) 등이 제공되어 있다. 실시형태 1에서 제시한 트랜지스터 또는 실시형태 2에서 제시한 메모리를 본체(5021)에 내장된 메모리나 CPU 등에 적용함으로써, 소비 전력이 더 절약화된 오디오 플레이어로 할 수 있다.
또한, 도 10b에 도시한 오디오 플레이어에 안테나나 마이크 기능이나 무선 기능을 부여하며 휴대 전화기와 연계시키면, 승용차 등을 운전하면서 와이어리스를 이용한 핸즈프리 통화도 가능하게 된다.
도 10c는 컴퓨터이며, CPU를 포함한 본체(9201), 하우징(9202), 표시부(9203), 키보드(9204), 외부 접속 포트(9205), 포인팅 디바이스(9206) 등을 포함한다. 컴퓨터는 그 표시부(9203)에 실시형태 1에서 제시한 트랜지스터를 사용할 수 있다. 또한, 실시형태 4에서 제시한 CPU를 이용하면, 소비 전력이 절약화된 컴퓨터로 할 수 있다.
도 11a 및 도 11b는 폴더형 태블릿 단말이다. 도 11a는 펼친 상태를 도시한 것이며, 태블릿 단말은 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 후크(9033), 조작 스위치(9038)를 갖는다.
도 11a 및 도 11b에 도시한 바와 같은 휴대 기기에서는, 영상 데이터의 일시 기억 등에 메모리가 사용되고 있다. 예를 들어, 실시형태 2 또는 실시형태 3에서 설명한 반도체 장치를 메모리로서 사용할 수 있다. 상술한 실시형태에서 설명한 반도체 장치를 메모리에 채용함으로써, 정보의 기록 및 판독을 고속으로 수행하고, 기억한 정보를 오랫동안 유지할 수 있고, 또 소비 전력을 충분히 저감시킬 수 있다.
또한, 표시부(9631a)는 일부를 터치 패널의 영역(9632a)으로 할 수 있고, 표시된 조작 키(9638)를 터치함으로써 데이터를 입력할 수 있다. 또한, 도면에서는 일례로서 표시부(9631a)의 영역의 절반이 표시만 하는 기능을 갖는 구성이고 영역의 나머지 반이 터치 패널 기능을 갖는 구성을 도시하였지만, 이 구성에 한정되지 않는다. 표시부(9631a)의 모든 영역이 터치 패널 기능을 갖는 구성으로 하여도 좋다. 예를 들어, 표시부(9631a)의 전체면에 키보드 버튼을 표시시켜 터치 패널로 하고, 표시부(9631b)를 표시 화면으로서 사용할 수 있다.
또한, 표시부(9631b)도 표시부(9631a)와 마찬가지로 표시부(9631b)의 일부를 터치 패널의 영역(9632b)으로 할 수 있다. 또한, 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치를 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼을 표시할 수 있다.
또한, 터치 패널의 영역(9632a)과 터치 패널의 영역(9632b)에 대하여 동시에 터치 입력을 수행할 수도 있다.
또한, 표시 모드 전환 스위치(9034)는 세로 표시 또는 가로 표시 등 표시 방향의 전환, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는 태블릿 단말에 내장된 광 센서로 검출되는, 사용시의 외광의 광량에 따라 표시의 휘도를 최적으로 할 수 있다. 태블릿 단말은 광 센서뿐만 아니라, 자이로, 가속도 센서 등 기울기를 검출하는 센서와 같은 다른 검출 장치를 내장하여도 좋다.
또한, 도 11a에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 같은 예를 도시하였지만, 이것에 특별히 한정되지 않고, 서로 크기가 상이하여도 좋고 표시 품질이 상이하여도 좋다. 예를 들어, 한쪽이 다른 쪽보다 고정세한 표시가 가능한 표시 패널로 하여도 좋다.
도 11b는 닫은 상태를 도시한 것이며, 태블릿 단말은 하우징(9630), 태양 전지(9633), 충방전 제어 회로(9634), 배터리(9635), DCDC 컨버터(9636)를 갖는다. 또한, 도 11b에서는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 갖는 구성을 도시하였다.
또한, 태블릿 단말은 접을 수 있기 때문에, 사용하지 않을 때는 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a) 및 표시부(9631b)를 보호할 수 있기 때문에, 내구성이 우수하며 장기 사용의 관점에서 보아도 신뢰성이 우수한 태블릿 단말을 제공할 수 있다.
또한, 도 11a 및 도 11b에 도시한 태블릿 단말은 상술한 기능 외에도 다양한 정보(정지 영상, 동영상, 텍스트 영상 등)를 표시하는 기능, 달력, 날짜, 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작하거나 편집하는 터치 입력 기능, 각종 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다.
태블릿 단말의 표면에 장착된 태양 전지(9633)에 의해, 전력을 터치 패널, 표시부, 또는 영상 신호 처리부 등에 공급할 수 있다. 또한, 태양 전지(9633)를 하우징(9630)의 한쪽 면 또는 양쪽 면에 설치할 수 있어, 배터리(9635)를 효율적으로 충전할 수 있는 구성으로 할 수 있다. 또한, 배터리(9635)로서는 리튬 이온 전지를 사용하면, 소형화를 도모할 수 있는 등의 장점이 있다.
또한, 도 11b에 도시한 충방전 제어 회로(9634)의 구성 및 동작에 대해서 도 11c에 도시한 블록도를 사용하여 설명한다. 도 11c에는 태양 전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치 SW1 내지 스위치 SW3, 표시부(9631)에 대해 도시하여 있으며, 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치 SW1 내지 스위치 SW3이 도 11b에 도시한 충방전 제어 회로(9634)에 대응하는 부분이다.
우선, 외광을 이용하여 태양 전지(9633)에 의해 발전되는 경우의 동작 예에 대해서 설명한다. 태양 전지에 의해 발전된 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)로 승압 또는 강압된다. 그리고, 표시부(9631)의 동작에 태양 전지(9633)로부터의 전력이 사용될 때는 스위치 SW1을 온 상태로 하여, 컨버터(9637)에서 표시부(9631)에 필요한 전압으로 승압 또는 강압한다. 또한, 표시부(9631)에서 표시를 수행하지 않을 때는 스위치 SW1을 오프 상태로 하고 스위치 SW2를 온 상태로 하여 배터리(9635)를 충전하는 구성으로 하면 좋다.
또한 태양 전지(9633)에 대해서는 발전 수단의 일례로서 제시하였지만, 이것에 특별히 한정되지 않으며 압전 소자(피에조 소자)나 열전 변환 소자(펠티어 소자) 등 다른 발전 수단에 의하여 배터리(9635)를 충전하는 구성이어도 좋다. 예를 들어, 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나, 다른 충전 수단을 조합하여 수행하는 구성으로 하여도 좋다.
도 12a에서, 텔레비전 장치(8000)는 하우징(8001)에 표시부(8002)가 내장되어 있으며, 표시부(8002)에 의해 영상을 표시하고 스피커부(8003)로부터 음성을 출력할 수 있다. 실시형태 1에서 제시한 트랜지스터를 사용하여 표시부(8002)에 사용할 수 있다.
표시부(8002)에는 액정 표시 장치, 유기 EL 소자와 같은 발광 소자를 각 화소에 구비한 발광 장치, 전기 영동 표시 장치, DMD(Digital Micromirror Device), PDP(Plasma Display Panel)와 같은 반도체 표시 장치를 사용할 수 있다.
텔레비전 장치(8000)는 수신기나 모뎀 등을 가져도 좋다. 텔레비전 장치(8000)는 수신기에 의하여 일반적인 텔레비전 방송을 수신할 수 있고, 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자들간 등)의 정보 통신을 할 수도 있다.
또한, 텔레비전 장치(8000)는 정보 통신을 수행하기 위한 CPU나 메모리를 가져도 좋다. 텔레비전 장치(8000)에는 실시형태 2 내지 실시형태 5 중 어느 실시형태에 제시된 메모리나 CPU를 사용할 수 있다.
도 12a에 있어서, 실내기(8200) 및 실외기(8204)를 갖는 에어 컨디셔너는 실시형태 4에 제시된 CPU를 사용한 전자 기기의 일례이다. 구체적으로는 실내기(8200)는 하우징(8201), 송풍구(8202), CPU(8203) 등을 갖는다. 도 12a에서 CPU(8203)가 실내기(8200)에 제공된 경우를 예시하였지만, CPU(8203)는 실외기(8204)에 제공되어 있어도 좋다. 또는, 실내기(8200)와 실외기(8204) 양쪽 모두에 CPU(8203)가 제공되어 있어도 좋다. 실시형태 4에 제시된 CPU는 산화물 반도체를 사용한 CPU이기 때문에, 내열성이 우수하며, 신뢰성이 높은 에어 컨디셔너를 실현할 수 있다.
도 12a에 도시한 전기 냉동 냉장고(8300)는 산화물 반도체를 사용한 CPU를 구비한 전자 기기의 일례이다. 구체적으로는 전기 냉동 냉장고(8300)는 하우징(8301), 냉장실용 문(8302), 냉동실용 문(8303), CPU(8304) 등을 갖는다. 도 12a에서는 CPU(8304)가 하우징(8301)의 내부에 제공되어 있다. 실시형태 4에서 제시한 CPU를 전기 냉동 냉장고(8300)의 CPU(8304)에 사용함으로써, 소비 전력을 절약화할 수 있다.
도 12b에 전자 기기의 일례인 전기 자동차의 예를 도시하였다. 도 12c는 상기 전기 자동차의 내부에 관한 도면이다. 전기 자동차(9700)에는 이차 전지(9701)가 탑재되어 있다. 이차 전지(9701)의 전력은 제어 회로(9702)에 의하여 출력이 조정되어 구동 장치(9703)에 공급된다. 제어 회로(9702)는 ROM, RAM, CPU(도시하지 않았음) 등을 갖는 처리 장치(9704)에 의해 제어된다. 실시형태 2 내지 실시형태 5 중 어느 형태에서 제시한 메모리나 CPU를 전기 자동차(9700)에 사용함으로써 소비 전력을 절약화할 수 있다.
구동 장치(9703)는 직류 전동기 또는 교류 전동기 단독으로 구성되거나, 또는 전동기와 내연 기관이 조합되어 구성된다. 처리 장치(9704)는 전기 자동차(9700)의 운전자의 조작 정보(가속, 감속, 정지 등)나 주행시의 정보(오르막길인지 내리막길인지 등의 정보, 구동륜에 가해지는 부하 정보 등)의 입력 정보에 따라 제어 회로(9702)에 제어 신호를 출력한다. 제어 회로(9702)는 처리 장치(9704)의 제어 신호에 의하여 이차 전지(9701)로부터 공급되는 전기 에너지를 조정하여, 구동 장치(9703)의 출력을 제어한다. 교류 전동기가 탑재되어 있는 경우에는, 직류를 교류로 변환시키는 인버터도 내장된다(도시하지 않았음).
또한, 상술한 전자 기기는 태양 전지, 압전 소자, 열전 변환 소자, 및/또는 무접점 전력 전송 모듈 등의 전력 공급 수단에 의해, 직접 전력이 공급되는 구성을 가져도 좋다. 또한, 축전 장치를 통하여 전력이 공급되는 구성을 가져도 좋다.
본 실시형태는 다른 실시형태에 기재된 구성과 적절히 조합하여 실시할 수 있다.
<참고예 1>
본 명세서에 제시된 트랜지스터의 구조는 채널 형성 영역이 CAAC-OS막으로 형성되는 트랜지스터의 구조로서 유용하다. 이하에서, CAAC-OS막에서는 가로 방향으로 산소가 확산되기 쉽다는 점에 대해서 자세히 설명한다.
여기서는 산화물 반도체막의 일례로서, In-Ga-Zn계 산화물(이하, IGZO라고 부름)막에서의 과잉 산소(화학양론비보다 과잉으로 존재하는 산소 원자) 및 산소 결손의 움직임성에 대해서 화학 기술 계산한 결과를 참조하여 설명한다.
또한, 계산은 원자수비가 In: Ga: Zn=3: 1: 2인 IGZO의 In-O면에 과잉 산소 또는 산소 결손이 하나 존재하는 모델을 구조 최적화에 의해 작성(도 13a 내지 도 13c, 및 도 15a 내지 도 15c 참조)하여, NEB(Nudged Elastic Band)법을 이용하여 최소 에너지 경로를 따른 중간 구조에 대한 에너지를 각각 산출하였다.
계산은 밀도 범함수 이론(DFT)에 의거한 계산 프로그램 소프트웨어 'OpenMX'를 이용하여 수행하였다. 파라미터에 대해서 이하에서 설명한다.
기저 함수에는 의사 원자 국재 기저 함수(pseudo-atomic localized basis function)를 이용하였다. 이 기저 함수는 분극 기저계(polarization basis set)의 STO(Slater Type Orbital)로 분류된다.
범함수에는 GGA/PBE(Generalized-Gradient-Approximation/Perdew-Burke-Ernzerhof)를 이용하였다.
컷-오프 에너지는 200Ry로 설정하였다.
샘플링 k점은 5×5×3으로 하였다.
과잉 산소의 움직임성을 계산할 때는 계산 모델 내에 존재하는 원자의 개수를 85개로 하고, 산소 결손의 움직임성을 계산할 때는 계산 모델 내에 존재하는 원자의 개수를 83개로 하였다.
과잉 산소 또는 산소 결손의 움직임성은 과잉 산소 또는 산소 결손이 각각의 사이트(site)로 이동할 때 뛰어넘어야 되는 에너지 장벽(energy barrier)의 높이 Eb를 계산함으로써 평가된다. 즉 이동할 때 뛰어넘는 에너지 장벽의 높이 Eb가 높으면 이동하기 어렵고, 에너지 장벽의 높이 Eb가 낮으면 이동하기 쉽다.
우선, 과잉 산소의 이동에 대해서 설명한다. 과잉 산소의 이동을 계산하는 데 사용한 모델을 도 13a 내지 도 13c에 도시하였다. 또한, 모델의 세로 방향이 결정축의 c축이다. 계산은 이하에 제시하는 2개의 전이 형태에 대하여 수행하여, 계산 결과를 도 14에 도시하였다. 도 14에서는 가로축을 (과잉 산소의 이동의) 경로 길이로 하고, 세로축을 도 13a에 도시된 모델 A의 상태의 에너지에 대한 (이동에 필요한) 에너지로 하였다.
과잉 산소의 이동에 대해서 상기 2개의 전이 형태 중 제 1 전이는 모델 A로부터 모델 B로의 전이이다. 제 2 전이는 모델 A로부터 모델 C로의 전이이다.
또한, 도 13a 내지 도 13c에서 '1'이라고 표기된 산소 원자를 모델 A의 제 1 산소 원자라고 부른다. 도 13a 내지 도 13c에서 '2'라고 표기된 산소 원자를 모델 A의 제 2 산소 원자라고 부른다. 도 13a 내지 도 13c에서 '3'이라고 표기된 산소 원자를 모델 A의 제 3 산소 원자라고 부른다.
도 14를 보면 알 수 있듯이, 제 1 전이의 에너지 장벽의 높이 Eb의 최대값(Ebmax)은 0.53eV이고, 제 2 전이의 에너지 장벽의 높이 Eb의 최대값(Ebmax)은 2.38eV이다. 그러므로, 제 1 전이에서는 제 2 전이보다 에너지 장벽의 높이 Eb의 최대값(Ebmax)이 낮다. 따라서, 제 1 전이에 필요한 에너지는 제 2 전이에 필요한 에너지보다 작으며, 제 1 전이는 제 2 전이보다 일어나기 쉽다고 할 수 있다.
즉 모델 A의 제 1 산소 원자는 모델 A의 제 3 산소 원자를 밀어내는 방향보다 모델 A의 제 2 산소 원자를 밀어내는 방향으로 이동하기 쉽다고 할 수 있다. 따라서, 산소 원자는 인듐 원자의 층을 가로지르도록 이동하기보다 인듐 원자의 층을 따라 이동하기 쉽다고 할 수 있다.
다음에, 산소 결손의 이동에 대해서 설명한다. 산소 결손의 이동을 계산하는 데 사용한 모델을 도 15a 내지 도 15c에 도시하였다. 계산은 이하에 제시되는 2개의 전이 형태에 대해서 수행하여, 계산 결과를 도 16에 도시하였다. 도 16에서는 가로축을 (산소 결손의 이동의) 경로 길이로 하고, 세로축을 도 15a에 도시된 모델 A의 상태의 에너지에 대한 (이동에 필요한) 에너지로 하였다.
산소 결손의 이동에 대해서 상기 2개의 전이 형태 중 제 1 전이는 모델 A로부터 모델 B로의 전이이다. 제 2 전이는 모델 A로부터 모델 C로의 전이이다.
또한, 도 15a 내지 도 15c에서 점선으로 표기된 동그라미는 산소 결손을 나타낸다.
도 16을 보면 알 수 있듯이, 제 1 전이의 에너지 장벽의 높이 Eb의 최대값(Ebmax)은 1.81eV이고, 제 2 전이의 에너지 장벽의 높이 Eb의 최대값(Ebmax)은 4.10eV이다. 그러므로, 제 1 전이에서는 제 2 전이보다 에너지 장벽의 높이 Eb의 최대값(Ebmax)이 낮다. 따라서, 제 1 전이에 필요한 에너지는 제 2 전이에 필요한 에너지보다 작으며, 제 1 전이는 제 2 전이보다 일어나기 쉽다고 할 수 있다.
즉 모델 A의 산소 결손은 모델 C의 산소 결손의 위치로 이동하기보다 모델 B의 산소 결손의 위치로 이동하기 쉽다고 할 수 있다. 따라서, 산소 결손도 인듐 원자의 층을 가로지르도록 이동하기보다 인듐 원자의 층을 따라 이동하기 쉽다고 할 수 있다.
다음에, 상술한 4개의 전이 형태가 어느 정도 일어나기 쉬운지를, 다른 관점에 의해 비교하기 위해서 이들 전이의 온도 의존성에 대해서 설명한다. 상술한 4개의 전이 형태란, (1)과잉 산소의 제 1 전이, (2)과잉 산소의 제 2 전이, (3)산소 결손의 제 1 전이, (4)산소 결손의 제 2 전이이다.
이들 전이의 온도 의존성은 단위 시간당 이동 빈도에 의해 비교한다. 여기서, 어느 임의의 온도 T(K)에서의 이동 빈도 Z(/초)는 화학적으로 안정된 위치에서의 산소 원자의 진동수 Zo(/초)를 이용하면 다음 수학식 1로 표현된다.
Figure 112020034127238-pat00001
또한, 수학식 1에서 Ebmax는 각 전이에서의 에너지 장벽의 높이 Eb의 최대값이며, k는 볼츠만 상수(Boltzmann constant)이다. 또한, Zo=1.0×1013(/초)를 계산에 사용하였다.
과잉 산소 또는 산소 결손이 1초간당 한 번만 에너지 장벽의 높이 Eb의 최대값(Ebmax)을 초과하여 이동하는 경우(Z=1(/초)의 경우), 수학식 1을 T에 대해서 계산하면 다음과 같다.
(1)과잉 산소의 제 1 전이 Z=1에서 T=206K(-67℃)
(2)과잉 산소의 제 2 전이 Z=1에서 T=923K(650℃)
(3)산소 결손의 제 1 전이 Z=1에서 T=701K(428℃)
(4)산소 결손의 제 2 전이 Z=1에서 T=1590K(1317℃)
한편, T=300K(27℃)의 경우의 Z는 다음과 같다.
(1)과잉 산소의 제 1 전이 T=300K에서 Z=1.2×104(/초)
(2)과잉 산소의 제 2 전이 T=300K에서 Z=1.0×10-27(/초)
(3)산소 결손의 제 1 전이 T=300K에서 Z=4.3×10-18(/초)
(4)산소 결손의 제 2 전이 T=300K에서 Z=1.4×10-56(/초)
또한, T=723K(450℃)의 경우의 Z는 다음과 같다.
(1)과잉 산소의 제 1 전이 T=723K에서 Z=2.0×109(/초)
(2)과잉 산소의 제 2 전이 T=723K에서 Z=2.5×10-4(/초)
(3)산소 결손의 제 1 전이 T=723K에서 Z=2.5(/초)
(4)산소 결손의 제 2 전이 T=723K에서 Z=2.5×10-16(/초)
상기 계산 결과를 보면, 과잉 산소는 T=300K의 경우에도 T=723K의 경우에도 인듐 원자의 층을 가로지르도록 이동하기보다 인듐 원자의 층을 따라 이동하기 쉽다고 할 수 있다. 또한, 산소 결손도 T=300K의 경우에도 T=723K의 경우에도 인듐 원자의 층을 가로지르도록 이동하기보다 인듐 원자의 층을 따라 이동하기 쉽다고 할 수 있다.
또한, T=300K에서, 인듐 원자의 층을 따른 과잉 산소의 이동은 매우 쉽게 일어나지만, 다른 전이 형태는 일어나기 어렵다. T=723K에서는 인듐 원자의 층을 따른 과잉 산소의 이동뿐만 아니라 인듐 원자의 층을 따른 산소 결손의 이동도 쉽게 일어나지만, 과잉 산소 및 산소 결손은 양쪽 모두 인듐 원자의 층을 가로지르도록 이동하기 어렵다.
따라서, 예를 들어 CAAC-OS막과 같이, 인듐 원자의 층이 상기 막의 피형성면 또는 표면에 평행한 면 위에 존재하는 경우에는 과잉 산소 및 산소 결손 양쪽 모두가 상기 막의 피형성면 또는 표면을 따라 이동하기 쉽다고 할 수 있다.
여기까지 설명한 바와 같이, CAAC-OS막에서는 상기 막의 피형성면 또는 표면을 따라 과잉 산소 원자가 이동하기 쉽다. 따라서, 트랜지스터의 채널 형성 영역이 CAAC-OS막인 경우, 채널 형성 영역에 대해 세로 방향(하지 절연막 및 게이트 절연막)으로부터보다 가로 방향(소스 영역 및 드레인 영역)으로부터 산소가 더 확산되기 쉽다고 할 수 있다.
또한, 상술한 설명에서는 과잉 산소 또는 산소 결손이 인듐 원자의 층을 가로지르는 경우에 대해서 설명하였지만, 산화물 반도체막에 함유된 인듐 이외의 금속에 대해서도 마찬가지이다.
100: 기판
101: 산소
110: 하지 절연막
120: 산화물 반도체층
120a: 채널 형성 영역
120b: 소스 영역 또는 드레인 영역
120c: 영역
130: 게이트 절연막
140: 게이트 전극
150a: 소스 전극
150b: 드레인 전극
160: 보호막
170: 평탄화막
191: 트랜지스터
192: 트랜지스터
193: 트랜지스터
1141: 스위칭 소자
1142: 메모리셀
1143: 메모리셀군
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 컨트롤러
1193: 인스트럭션 디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198: 버스 인터페이스
1199: ROM
3000: 기판
3106: 소자 분리 절연층
3200: 트랜지스터
3202: 트랜지스터
3204: 용량 소자
3210: 접속 배선
3220: 절연층
4162: 트랜지스터
4250: 메모리셀
4251: 메모리셀 어레이
4251a: 메모리셀 어레이
4251b: 메모리셀 어레이
4253: 주변 회로
4254: 용량 소자
5021: 본체
5022: 고정부
5023: 표시부
5024: 조작 버튼
5025: 외부 메모리 슬롯
8000: 텔레비전 장치
8001: 하우징
8002: 표시부
8003: 스피커부
8200: 실내기
8201: 하우징
8202: 송풍구
8203: CPU
8204: 실외기
8300: 전기 냉동 냉장고
8301: 하우징
8302: 냉장실용 문
8303: 냉동실용 문
8304: CPU
9000: 테이블
9001: 하우징
9002: 다리부
9003: 표시부
9004: 표시 버튼
9005: 전원 코드
9033: 후크
9034: 스위치
9035: 전원 스위치
9036: 스위치
9038: 조작 스위치
9201: 본체
9202: 하우징
9203: 표시부
9204: 키보드
9205: 외부 접속 포트
9206: 포인팅 디바이스
9630: 하우징
9631: 표시부
9631a: 표시부
9631b: 표시부
9632a: 영역
9632b: 영역
9633: 태양 전지
9634: 충방전 제어 회로
9635: 배터리
9636: DCDC 컨버터
9637: 컨버터
9638: 조작 키
9639: 버튼
9700: 전기 자동차
9701: 이차 전지
9702: 제어 회로
9703: 구동 장치
9704: 처리 장치

Claims (6)

  1. 반도체 장치의 제작 방법에 있어서,
    절연 표면 위에 산화물 반도체층을 형성하는 단계와;
    상기 산화물 반도체층의 일부와 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계와;
    상기 산화물 반도체층, 상기 소스 전극, 및 상기 드레인 전극 위에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 게이트 전극을 형성하는 단계와;
    상기 소스 전극, 상기 드레인 전극 및 상기 게이트 전극과 중첩되지 않은 영역 내의 상기 산화물 반도체층에 상기 게이트 절연막을 통해 산소를 첨가하는 단계와 - 소스 영역, 드레인 영역, 및 채널 형성 영역은 상기 산화물 반도체층 내에 형성됨 -;
    상기 산소를 첨가하는 단계 이후에 열처리를 수행하여 상기 첨가된 산소가 상기 소스 영역 또는 상기 드레인 영역으로부터 상기 채널 형성 영역으로 확산되게 하는 단계를 포함하는, 반도체 장치의 제작 방법.
  2. 반도체 장치의 제작 방법에 있어서,
    절연 표면 위에 산화물 반도체층을 형성하는 단계와;
    상기 산화물 반도체층의 일부와 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계와;
    상기 산화물 반도체층, 상기 소스 전극 및 상기 드레인 전극 위에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위에 게이트 전극을 형성하는 단계와;
    상기 소스 전극, 상기 드레인 전극 및 상기 게이트 전극과 중첩되지 않은 영역 내의 상기 산화물 반도체층에 상기 게이트 절연막을 통해 산소를 첨가하는 단계와 - 소스 영역, 드레인 영역, 및 채널 형성 영역은 상기 산화물 반도체층 내에 형성됨 -;
    상기 게이트 전극 위에 보호막을 형성하는 단계와;
    상기 산소를 첨가하는 단계 이후에 열처리를 수행하여 상기 첨가된 산소가 상기 소스 영역 또는 상기 드레인 영역으로부터 상기 채널 형성 영역으로 확산되게 하는 단계를 포함하는, 반도체 장치의 제작 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 산화물 반도체층은 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스레이저 퇴적법, 또는 ALD(Atomic Layer Deposition)법에 의해 형성되는, 반도체 장치의 제작 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 산화물 반도체층은 인듐 및 아연을 함유하는, 반도체 장치의 제작 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 산소는 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 또는 플라즈마 처리법에 의해 첨가되는, 반도체 장치의 제작 방법.
  6. 제1항 또는 제2항에 있어서,
    산소를 첨가하는 것과 동시에 도전율을 높이기 위한 불순물이 상기 영역에 첨가되고,
    상기 도전율을 높이기 위한 불순물은 인 또는 붕소인, 반도체 장치의 제작 방법.
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