KR102148623B1 - 화소 구동 회로, 화소 구조 및 제조 방법 - Google Patents

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Abstract

본 발명은 기존 패널의 화소가 화소 구동 회로의 영향을 받고 화소밀도가 매우 낮은 기술적 문제를 해결하기 위한, 고화소밀도에 적용되는 화소 구동 회로를 제공한다. 스위치관을 포함하되, 상기 스위치관은 듀얼 게이트 전계 효과 트랜지스터를 이용하며, 상기 듀얼 게이트 전계 효과 트랜지스터는 제1 게이트 전극과 제2 게이트 전극을 포함하고, 상기 제1 게이트 전극과 제2 게이트 전극이 동일한 스캔 라인에 연결된다. 본 발명의 실시예는 우선 듀얼 게이트 전계 효과 트랜지스터를 스위치관으로 구성함으로써, 별도의 보상 회로를 이용하여 간섭 요소를 극복함으로 인해 화소 복잡화가 초래되고 화소 PPI의 향상에 영향을 미치는 것을 방지한다. 본 발명은 또한, 고화소밀도에 적용되는 화소 구조 및 제조 방법을 더 포함한다.

Description

화소 구동 회로, 화소 구조 및 제조 방법
본 발명은 출원인에 의해 2017년 8월 29일에 출원된, 출원번호가 CN2017107604720이고 "고화소밀도에 적용되는 화소 구동 회로, 화소 구조 및 제조 방법"을 명칭으로 한 출원에 대해 우선권을 주장한다. 상기 출원의 모든 내용은 전체적인 인용을 통해 본 발명에 통합된다
본 발명은 표시 화면 표시 기술에 관한 것으로서, 특히 고화소밀도에 적용되는 화소 구동 회로, 화소 구조 및 제조 방법에 관한 것이다.
VR(가상 현실) 기술의 발전과 더불어, 표시 패널 화소의 PPI(즉 인치당 화소밀도) 요구도 점차 높아지고 있다. 화소(또는 하위화소)가 통상적으로 트랜지스터 구동 회로와 발광 소재로 구성되며, PPI를 향상시키기 위해 트랜지스터 구동 회로의 사이즈를 더 한층 축소시켜야 한다.
이를 감안하여, 본 발명의 실시예는, 기존 패널의 화소가 화소 구동 회로의 영향을 받고 화소밀도가 매우 낮은 기술적 문제를 해결하기 위한, 고화소밀도에 적용되는 화소 구동 회로, 화소 구조 및 화소 제조 방법을 제공하고자 한다.
본 발명의 고화소밀도에 적용되는 화소 구동 회로는, 스위치관을 포함하되, 상기 스위치관은 듀얼 게이트 전계 효과 트랜지스터를 이용하며, 상기 듀얼 게이트 전계 효과 트랜지스터는 제1 게이트 전극과 제2 게이트 전극을 포함하고, 상기 제1 게이트 전극과 제2 게이트 전극이 동일한 스캔 라인에 연결된다.
본 발명의 일 실시예에 있어서, 상기 스위치관의 입력단이 소스 전극이고, 상기 스위치관의 출력단이 드레인 전극이다.
본 발명의 일 실시예에 있어서, 상기 제1 게이트 전극과 제2 게이트 전극이 탑 게이트형이거나, 또는 상기 제1 게이트 전극과 제2 게이트 전극이 바텀 게이트형이거나, 또는 상기 제1 게이트 전극이 탑 게이트형이고 상기 제2 게이트 전극이 바텀 게이트형이거나, 또는 상기 제1 게이트 전극이 바텀 게이트형이고 상기 제2 게이트 전극이 탑 게이트형이다.
본 발명의 고화소밀도에 적용되는 화소 구조는, 인접된 제1 화소와 제2 화소를 포함하되, 상기 제1 화소와 제2 화소가 각각 상기 고화소밀도에 적용되는 화소 구동 회로를 포함하며, 상기 제1 화소와 제2 화소 내의 상기 스위치관의 입력단이 동일한 데이터 라인에 연결된다.
본 발명의 일 실시예에 있어서, 상기 제1 화소의 상기 스위치관의 제1 게이트 전극과 제2 게이트 전극 사이에 제1 활성 영역이 구비되고, 상기 제2 화소의 상기 스위치관의 제1 게이트 전극과 제2 게이트 전극 사이에 제2 활성 영역이 구비되며, 상기 제1 활성 영역과 상기 제2 활성 영역이 공용 부분을 포함한다.
본 발명의 일 실시예에 있어서, 상기 제1 화소와 상기 제2 화소의 상기 화소 구동 회로가 수평으로 대향 배치되고, 상기 화소 구동 회로의 상기 스위치관이 인접된다.
본 발명의 일 실시예에 있어서, 상기 제1 화소와 상기 제2 화소가 각각 행으로 배열되고, 서로 대응되는 상기 제1 화소와 상기 제2 화소가 열로 배열되며, 동일한 열에서 상기 제1 화소와 상기 제2 화소의 상기 스위치관의 입력단이 동일한 데이터 라인에 연결되고, 동일한 행의 상기 제1 화소 또는 상기 제2 화소의 상기 스위치관의 상기 제1 게이트 전극과 제2 게이트 전극이 동일한 스캔 라인에 연결된다.
상기 화소 구동 회로는 구동관 및 홀드업 커패시터를 더 포함하되, 상기 스위치관의 드레인 전극이 구동관의 게이트 전극에 연결되고, 상기 스위치관의 소스 전극이 데이터 라인에 연결되며, 상기 구동관은 전계 효과 트랜지스터를 이용하고, 구동관의 소스 전극에 동작 전압이 연결되고, 구동관의 드레인 전극에 동작 그라운드가 연결된다.
본 발명의 고화소밀도에 적용되는 화소 제조 방법은, 활성층을 형성하는 단계를 포함하되, 상기 활성층을 형성하는 단계는,
인접된 화소 내의 화소 구동 회로의 스위치관의 공용 부분 패턴으로서, 스트립 형상 패턴을 활성층에 형성하는 단계; 및
각각 상기 인접된 화소 내의 상기 화소 구동 회로의 상기 스위치관의 패턴으로서, 상기 스트립 형상 패턴의 양단에서 단변을 따라 상기 스트립 형상 패턴의 일측을 향해 하나의 듀얼 게이트 전계 효과 트랜지스터 패턴을 연장 형성하고, 상기 스트립 형상 패턴의 양단에서 단변을 따라 상기 스트립 형상 패턴의 타측을 향해 다른 하나의 듀얼 게이트 전계 효과 트랜지스터 패턴을 연장 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 스트립 형상 패턴의 장변 방향에 기반하여, 상기 스트립 형상 패턴의 양측에 대칭되게, 상기 인접된 화소의 상기 화소 구동 회로 내의 구동관의 패턴을 형성하는 단계를 더 포함한다.
상기 방법은, 활성층 상에 제1 절연층과 제1 금속층을 형성하고, 상기 제1 금속층에 스캔 라인의 패턴을 형성하는 단계를 더 포함하되, 상기 듀얼 게이트 전계 효과 트랜지스터는 제1 게이트 전극과 제2 게이트 전극을 포함하며, 상기 제1 게이트 전극과 제2 게이트 전극이 상기 스캔 라인에 연결된다.
본 발명의 실시예의 고화소밀도에 적용되는 화소 구동 회로는 우선 듀얼 게이트 전계 효과 트랜지스터를 스위치관으로 구성함으로써, 별도의 보상 회로를 이용하여 간섭 요소를 극복함으로 인해 화소 복잡화가 초래되고 화소 PPI의 향상에 영향을 미치는 것을 방지한다. 고화소밀도에 적용되는 화소 구조는 동일한 열의 두 인접된 화소의 스위치관에 대한 게이트 전극 병렬 연결을 이용하여, 활성 영역의 일부 반도체 결정을 공용함으로써, 인접된 스위치관 구조를 간소화시켜 인접된 스위치관의 간격을 줄이며, 이로써 동일한 열의 인접된 화소의 간격을 줄여, 화소밀도의 향상을 실현한다.
본 발명의 실시예 또는 종래기술에서의 기술적 수단을 보다 명백하게 설명하기 위해, 아래에 실시예 또는 종래기술에 대한 설명에서 필요한 도면에 대해 간략하게 설명할 것이다. 자명한 점이라면, 아래서 설명되는 도면은 본 발명의 일부 실시예에 불과하며, 해당 분야의 통상적인 기술자라면 창의적인 노력을 하지 않는 전제 하에서 이러한 도면에 따라 다른 도면을 더 얻을 수 있다.
도 1은 본 발명의 일 실시예에 따른 고화소밀도에 적용되는 화소 구동 회로의 등가 회로 예시도이다.
도 2는 본 발명의 일 실시예에 따른 고화소밀도에 적용되는 화소 구조의 일 회로 배치의 구성 예시도이다.
도3은 본 발명의 일 실시예에 따른 고화소밀도에 적용되는 화소 구조의 일 회로 배치의 구성 예시도이다.
본 발명의 목적, 기술적 수단 및 장점이 보다 명백하도록, 이하에 본 발명 실시예에서의 도면에 결부시켜 본 발명 실시예에 따른 기술적 수단에 대해 명백하고 완전하게 설명할 것이다. 자명한 점이라면, 설명되는 실시예는 본 발명의 모든 실시예가 아닌 일부 실시예에 불과하며, 본 발명에서의 실시예에 기반하여 해당 분야의 통상적인 기술자가 창의적인 노력을 하지 않는 전제 하에서 얻게 되는 모든 다른 실시예들도 본 발명의 보호 범위에 속해야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 고화소밀도에 적용되는 화소 구동 회로의 등가 회로 예시도이다. 도 1에 도시된 바와 같이, 본 발명의 일 실시예에 있어서, 화소(또는 단일 하위화소로 지칭됨)가 행 및 열로 배열되며, 각 행의 화소가 동일한 스캔 라인에 연결되고, 각 열의 화소가 동일한 데이터 라인에 연결된다. 도 1에 도시된 바와 같이 좌상측, 우상측, 좌하측, 및 우하측 등 네 화소가 포함되되, 좌상측과 우상측의 화소가 제1 화소로서 스캔 라인(scan1)에 연결되고, 좌하측과 우하측의 화소가 제2 화소로서 스캔 라인(scan2)에 연결되며, 좌상측과 좌하측의 화소가 인접된 제1 화소와 제2 화소로서 데이터 라인(data1)에 연결되고, 우상측과 우하측의 화소가 다른 인접된 제1 화소와 제2 화소로서 데이터 라인(data 2)에 연결된다.
도 1에 도시된 본 발명의 일 실시예에 따른 화소 구조는, 화소 구동 회로와 발광 다이오드(예를 들어 인듐 주석 산화물을 이용하여 형성되는 유기 발광 다이오드)를 포함하되, 화소 구동 회로는 2T1C 화소 구동 회로를 이용하며, 스위치관(예를 들어 전계 효과 트랜지스터), 구동관(예를 들어 전계 효과 트랜지스터) 및 홀드업 커패시터를 포함하되,
스위치관은 게이트 전극에 연결된 스캔 라인 신호로 입력단(예를 들어 소스 전극)의 데이터 입력(예를 들어 데이터 라인에 의해 전송되는 디지털 신호)을 제어하도록 구성되고,
구동관은 게이트 전극으로 스위치관 출력단(예를 들어 드레인 전극)의 신호 출력(예를 들어 전압 신호)을 수신함으로써, (동작 전압과 동작 그라운드와 결부하여) 구동 발광 다이오드의 동작 전류를 형성하도록 구성되며,
홀드업 커패시터는 구동관의 게이트 전압을 유지하여 안정적인 구동관 동작 전류를 형성하도록 구성된다.
스위치관의 드레인 전극이 구동관의 게이트 전극에 연결되고, 스위치관의 게이트 전극이 스캔 라인에 연결되고, 스위치관의 소스 전극이 데이터 라인에 연결되며, 발광 다이오드와 구동관의 소스 전극 또는 드레인 전극이 직렬 연결되고, 홀드업 커패시터가 발광 다이오드의 직렬 연결 위치에 따라 구동관의 게이트 및 소스 전극 사이 또는 게이트 및 드레인 전극 사이에 연결되며, 구동관의 소스 전극에 동작 전압이 연결되고, 구동관의 드레인 전극에 동작 그라운드가 연결된다. 좌상측 화소를 예로 들면, 스위치관(T2a)의 게이트 전극이 스캔 라인(scan1)에 연결되고, 스위치관(T2a)의 소스 전극이 데이터 라인(data1)에 연결되고, 스위치관(T2a)의 드레인 전극이 구동관(T1a)에 연결되며, 구동관(T1a)의 소스 전극에 동작 전압(Vdd)이 연결되고, 구동관(T1a)의 드레인 전극에 발광 다이오드가 직렬 연결된 후 동작 그라운드(Vss)에 연결된다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 화소 구동 회로의 스위치관(예를 들어 스위치관(T2a, T2b, T4a, T4b))은 듀얼 게이트 전계 효과 트랜지스터를 이용하되, 듀얼 게이트 전계 효과 트랜지스터의 제1 게이트 전극과 제2 게이트 전극이 동일한 스캔 라인에 연결된다. 좌상측 화소를 예로 들면, 스위치관(T2a)에 포함된 제1 게이트 전극(g1)과 제2 게이트 전극(g2)이 스캔 라인(scan1)에 연결된다. 동일한 행의 스위치관(T2a)와 스위치관(T2b)의 게이트 전극이 동일한 스캔 라인(scan1)에 연결된다.
본 발명의 일 실시예에 따른 듀얼 게이트 전계 효과 트랜지스터의 제1 게이트 전극(g1)과 제2 게이트 전극(g2)이 탑 게이트형이다. 동일한 열의 화소의 화소 구동 회로의 스위치관에 이용되는 듀얼 게이트 전계 효과 트랜지스터의 게이트 전극 타입이 동일하다.
본 발명의 일 실시예에 따른 듀얼 게이트 전계 효과 트랜지스터의 제1 게이트 전극(g1)과 제2 게이트 전극(g2)이 바텀 게이트형이다. 동일한 열의 화소의 화소 구동 회로의 스위치관에 이용되는 듀얼 게이트 전계 효과 트랜지스터의 게이트 전극 타입이 동일하다.
본 발명의 일 실시예에 따른 듀얼 게이트 전계 효과 트랜지스터의 제1 게이트 전극(g1)(또는 제2 게이트 전극(g2))이 탑 게이트형이고, 제2 게이트 전극(g2)(또는 제1 게이트 전극(g1))이 바텀 게이트형이다. 동일한 열의 화소의 화소 구동 회로의 스위치관에 이용되는 듀얼 게이트 전계 효과 트랜지스터의 게이트 전극 타입이 동일하다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에서 두 행의 화소를 한 조로 하고, 제1 행의 화소(즉 제1 화소)와 제2 행의 화소(즉 제2 화소)에서 동일한 열의 화소의 화소 구동 회로가 수평으로 대향 배치되며, 제1 화소의 스위치관의 제1 게이트 전극 및 제2 게이트 전극과, 제2 화소의 스위치관의 제1 게이트 전극 및 제2 게이트 전극 사이에 공용 부분이 형성된다. 수평으로 대향 배치된다는 것은, 동일한 열에서의 제1 화소와 제2 화소의 화소 구동 회로에서 스위치관과 구동관이 동일한 층면 높이에 위치되며, 스위치관과 구동관이 대칭되게 설치되는 동시에 스위치관이 인접함을 의미하는바, 좌상측 화소(즉 제1 화소)와 좌하측 화소(즉 제2 화소)를 예로 들면 좌상측 화소의 화소 구동 회로 내의 스위치관(T2a)과 좌하측 화소의 화소 구동 회로 내의 스위치관(T4a)이 듀얼 게이트 전계 효과 트랜지스터를 이용하며, 스위치관(T2a)의 제1 게이트 전극(g1)과 제2 게이트 전극(g2) 사이의 활성 영역(활성층의 반도체)와, 스위치관(T4a)의 제1 게이트 전극(g1)과 제2 게이트 전극(g2) 사이의 활성 영역(활성층의 반도체)가 공용 부분(도 1에서의 타원형 영역)을 형성한다.
도 3은 본 발명의 일 실시예에 따른 고화소밀도에 적용되는 화소 구조의 일 회로 배치의 구성 예시도이다. 도 3에 도시된 바와 같이, 좌상측 화소(즉 제1 화소)와 좌하측 화소(즉 제2 화소)를 예로 들면, 스위치관(T2a)과 스위치관(T4a)의 게이트 전극의 반도체 패턴 부분이 중첩되어 공용되며, 중첩 위치에 스트립 형상 패턴(T24)를 형성한다.
VR 응용에 있어서, OLED 패널은 근거리 표시 유닛으로서, 그 화소를 최대한 치밀하게 배열하고 화소 구동 회로의 사이즈를 최대한 줄여 화소의 개구율을 향상시켜야 하나, 화소 밀도의 향상으로 인해 각 화소의 발광 소자(의 면적)가 작아져, 발광 소자의 구동 전류가 작아지게 된다. 또한, 화소 구동 회로의 구동관이 동작 전압, 동작 그라운드 및 발광 소자와 결합되어야 하나, 공정 수준의 제한성으로 인해 구동관의 채널 길이 오히려 길어지므로, 구동관의 게이트 전극에 대한 전압 제어가 보다 정밀해야 한다. 화소 구동 회로의 스위치관이 전자 채널의 피드백 정전 용량 및 기생 정전 용량 등 간섭 요소의 영향을 받기만 하면 구동관의 게이트 전극에 대한 안정적인 제어를 수행할 수 없게 된다. 보상 회로를 추가하여 간섭 요소를 극복할 경우, 오히려 화소 밀도에 영향을 주게 되어, 화소 신뢰성이 떨어진다. 본 발명의 실시예에 따른 고밀도화소에 적용되는 화소 구조는 우선 듀얼 게이트 전계 효과 트랜지스터를 스위치관으로 이용하여, 누설 전류(즉 게이트 누설 전류)가 지나치게 크게 되는 것을 방지하고, 피드백 정전 용량 등 기생 정전 용량을 효과적으로 해소하여, 구동관의 게이트 전극에 대한 제어 전류가 안정적이도록 보장한다.
도 2는 본 발명의 일 실시예에 따른 고화소밀도에 적용되는 화소 구조의 일 회로 배치의 구성 예시도이다. 도 2에 도시된 바와 같이, 동일한 열에서 인접된 좌상측 화소(즉 제1 화소)와 좌하측 화소(즉 제2 화소)의 화소 구동 회로를 예로 들면, 좌상측 화소의 스위치관(T2a)와 좌하측 화소의 스위치관(T4a)가 듀얼 게이트 전계 트랜지스터를 이용하며, 스위치관(T2a)의 제1 게이트 전극(g1)과 제2 게이트 전극(g2)이 동일한 스캔 라인(scan1)에 연결되고, 스위치관(T4a)의 제1 게이트 전극(g1)과 제2 게이트 전극(g2)이 동일한 스캔 라인(scan2)에 연결되며, 스위치관(T2a)과 스위치관(T4a)의 소스 전극(s)이 동일한 데이터 라인(data1)에 연결된다. 도 2에 도시된 바와 같이, 좌상측 화소의 구동관(T1a)과 좌하측 화소의 스위치관(T4a)이 서로 인접되어, 좌상측 화소와 좌하측 화소의 간격(pixel pitch)이 형성된다. 그러나, 구동관의 채널 길이가 16 μm 보다 크고 스위치관에 듀얼 게이트 구조가 이용될 경우, 화소 간격이 최소로 35.35 μm이며, 이때 화소의 PPI는 최대로 719까지 실현할 수 있어, 일부 VR 프로젝트 수요를 만족시킬 수 없게 된다.
도 3에 도시된 바와 같이, 동일한 열에서 인접된 좌상측 화소(즉 제1 화소)와 좌하측 화소(즉 제2 화소)의 화소 구동 회로를 예로 들면, 좌상측 화소의 스위치관(T2a)과 좌하측 화소의 스위치관(T4a)이 듀얼 게이트 전계 효과 트랜지스터를 이용하며, 스위치관(T2a)의 제1 게이트 전극(g1)과 제2 게이트 전극(g2)이 동일한 스캔 라인(scan1)에 연결되고, 스위치관(T4a)의 제1 게이트 전극(g1)과 제2 게이트 전극(g2)이 동일한 스캔 라인(scan2)에 연결되며, 스위치관(T2a)과 스위치관(T4a)의 소스 전극(s)이 동일한 데이터 라인(data1)에 연결된다. 도 3에 도시된 바와 같이, 동일한 열에서 인접된 좌상측 화소와 좌하측 화소의 화소 구동 회로가 수평으로 대향 배치되고, 좌상측 화소의 스위치관(T2a)과 좌하측 화소의 스위치관(T4a)이 서로 인접되며, 이와 동시에 활성층에서의 스위치관(T2a)과 스위치관(T4a)의 소스 전극 패턴과 드레인 전극 패턴이 부분적으로 중첩되어, 스위치관(T2a)과 스위치관(T4a)의 소스 전극의 병렬 연결 및 드레인 전극의 병렬 연결이 형성되며, 스캔 라인을 통해 스위치관이 선택되고, 병렬 연결된 소스 전극과 드레인 전극을 이용하여 신호를 입력 및 출력한다. 본 발명의 실시예에 따른 고화소밀도의 화소 구조는, 동일한 열의 두 인접된 화소의 스위치관의 일부 반도체의 중첩을 이용하여 각 행의 입력단 병렬 연결 및 출력단 병렬 연결을 형성함으로써, 인접된 스위치관 구조를 간소화시켜 인접된 스위치관의 간격을 줄이며, 이로써 동일한 열의 인접된 화소의 간격을 줄여, 화소밀도의 향상을 실현한다. 본 발명의 실시예에 따른 고화소밀도의 화소 구조를 이용하면, 구동관의 채널 길이가 16 μm 보다 크고 스위치관에 듀얼 게이트 구조가 이용될 경우, 화소 간격이 35.35 μm보다 작을 수 있어, 화소의 PPI는 최대로 810까지 실현할 수 있어, VR 프로젝트 수요를 만족시킨다.
도 3에 도시된 바와 같은 화소 구동 회로를 참조하면, 본 발명의 실시예에 따른 고화소밀도의 화소 구조의 제조 방법은 통상적인 화소 제조 방법에 비해 주로, 동일한 열에서의 두 인접된 화소의 화소 구동 회로에서 인접된 스위치관의 제조 방법에 차이가 있다.
본 발명의 일 실시예에 따른 고화소밀도의 화소 구조의 제조 방법은 다음과 같은 단계들을 포함한다.
동일한 열에서 인접된 두 화소(즉 제1 화소와 제2 화소)의 화소 구동 회로 내의 스위치관의 공용 부분 패턴으로서, 활성층(즉 반도체층)에 스트립 형상 패턴(T24)을 형성한다.
활성층의 스트립 형상 패턴(T24)의 양단에서 단변을 따라 상기 스트립 형상 패턴(T24)의 일측을 향해 하나의 스위치관의 패턴을 연장 형성하되, 스위치관의 패턴은 듀얼 게이트 전계 효과 트랜지스터의 패턴이다.
활성층의 스트립 형상 패턴(T24)의 양단에서 단변을 따라 상기 스트립 형상 패턴(T24)의 타측을 향해 다른 하나의 스위치관의 패턴을 연장 형성하되, 스위치관의 패턴은 듀얼 게이트 전계 효과 트랜지스터의 패턴이다.
스트립 형상 패턴(T24)의 장변 방향에 기반하여, 활성층의 스트립 형상 패턴(T24)의 양측에 대칭되게, 동일한 열에서의 인접된 화소의 두 화소의 화소 구동 회로 내의 구동관의 패턴을 형성한다. 활성층 패턴은 일반적으로 식각 등 통상적인 방식을 이용하여 형형성한다.
상기 패턴을 통해, 두 스위치관은 공동한 반도체 영역(즉 스트립 형상 패턴(T24))을 구비하며, 상이한 스캔 라인을 통해 상이한 화소의 스위치관이 선택되고, 스트립 형상 패턴(T24)이 해당 스위치관에 사용된다. 이러한 스위치관 패턴은 동일한 열에서 인접된 화소 내의 스위치관의 설치 구조를 간소화시킴으로써, 패턴 사이즈를 축소시켜, 화소 간격을 더 한층 줄인다.
본 발명의 일 실시예에 따른 고화소밀도의 화소 구조의 제조 방법에는 다음과 같은 단계들을 더 포함한다.
활성층 상에 제1 절연층과 제1 금속층을 형성하고, 제1 금속층에서 스위치관과 구동관에 대응되는 게이트 전극, 소스 전극 및 드레인 전극의 패턴을 형성한다.
제1 금속층에 스캔 라인(scan1, scan2)의 패턴을 형성한다. 금속층은 증착 등 통상적인 방식을 이용하여 형성하며, 금속층 패턴은 일반적으로 습식 식각 등 통상적인 방식을 이용하여 형성한다.
제1 금속층 상에 제2 절연층과 제2 금속층을 형성한다. 제2 절연층에 접촉홀을 형성하고, 제2 금속층에 데이터 라인(data1, data2) 및 전원 라인(Vdd)를 형성한 후, 통상적인 제조 공정을 통해 홀드업 커패시터, 전원 및 투명 양극(발광 다이오드)의 연결을 완성한다.
본 발명의 실시예에 따른 고화소밀도의 화소 구조의 제조 방법을 이용하면, 인접된 두 화소의 화소 구동 회로 내의 (듀얼 게이트형) 스위치관 제조를 간소화시킴으로써, 화소 간격을 줄여, PPI를 효과적으로 향상시킨다.
상기 내용은 본 발명의 바람직한 실시예에 불과하며 본 발명을 한정하려는 것이 아니고, 본 발명의 사상과 원칙 내에서의 임의의 변경, 균등한 것들에 의한 치환 등은 모두 본 발명의 보호 범위 내에 속해야 할 것이다.
본 발명의 실시예에 따른 화소 구동 회로, 화소 구조 및 제조 방법은, 별도의 보상 회로를 이용하여 간섭 요소를 극복함으로 인해 화소 복잡화가 초래되는 것을 방지함으로써, 화소 구조를 간소화하여, 화소 밀도의 향상을 실현한다. 산업화 생산에 보편적으로 응용될 수 있다.

Claims (11)

  1. 인접된 제1 화소와 제2 화소를 포함하되,
    상기 제1 화소와 제2 화소는 각각 화소 구동 회로를 포함하며, 상기 화소 구동 회로는 스위치관을 포함하되,
    상기 스위치관은 듀얼 게이트 전계 효과 트랜지스터를 이용하며, 상기 듀얼 게이트 전계 효과 트랜지스터는 제1 게이트 전극과 제2 게이트 전극을 포함하고, 상기 제1 게이트 전극과 제2 게이트 전극이 동일한 스캔 라인에 연결되되,
    상기 제1 화소와 제2 화소 내의 상기 스위치관의 입력단이 동일한 데이터 라인에 연결되며,
    상기 제1 화소의 상기 스위치관의 제1 게이트 전극과 제2 게이트 전극 사이에 제1 활성 영역이 구비되고, 상기 제2 화소의 상기 스위치관의 제1 게이트 전극과 제2 게이트 전극 사이에 제2 활성 영역이 구비되며, 상기 제1 활성 영역과 상기 제2 활성 영역이 공용 부분을 포함하는
    것을 특징으로 하는 화소 구조.
  2. 청구항 1에 있어서,
    상기 스위치관의 입력단이 소스 전극이고, 상기 스위치관의 출력단이 드레인 전극이고,
    상기 제1 게이트 전극과 제2 게이트 전극이 탑 게이트형이거나, 또는 상기 제1 게이트 전극과 제2 게이트 전극이 바텀 게이트형이거나, 또는 상기 제1 게이트 전극이 탑 게이트형이고 상기 제2 게이트 전극이 바텀 게이트형이거나, 또는 상기 제1 게이트 전극이 바텀 게이트형이고 상기 제2 게이트 전극이 탑 게이트형인
    것을 특징으로 하는 화소 구조.
  3. 청구항 1에 있어서,
    상기 제1 화소와 상기 제2 화소의 상기 화소 구동 회로가 수평으로 대향 배치되고, 상기 화소 구동 회로의 상기 스위치관이 인접되는
    것을 특징으로 하는 화소 구조.
  4. 청구항 3에 있어서,
    상기 제1 화소와 상기 제2 화소가 각각 행으로 배열되고, 서로 대응되는 상기 제1 화소와 상기 제2 화소가 열로 배열되며, 동일한 열에서 상기 제1 화소와 상기 제2 화소의 상기 스위치관의 입력단이 동일한 데이터 라인에 연결되고, 동일한 행의 상기 제1 화소 또는 상기 제2 화소의 상기 스위치관의 상기 제1 게이트 전극과 제2 게이트 전극이 동일한 스캔 라인에 연결되는
    것을 특징으로 하는 화소 구조.
  5. 청구항 1에 있어서,
    상기 화소 구동 회로는 구동관 및 홀드업 커패시터를 더 포함하되, 상기 스위치관의 드레인 전극이 구동관의 게이트 전극에 연결되고, 상기 스위치관의 소스 전극이 데이터 라인에 연결되며, 상기 구동관은 전계 효과 트랜지스터를 이용하고, 구동관의 소스 전극에 동작 전압이 연결되고, 구동관의 드레인 전극에 동작 그라운드가 연결되는
    것을 특징으로 하는 화소 구조.
  6. 활성층을 형성하는 단계를 포함하되,
    상기 활성층을 형성하는 단계는,
    인접된 화소 내의 화소 구동 회로의 스위치관의 공용 부분 패턴으로서, 스트립 형상 패턴을 활성층에 형성하는 단계; 및
    각각 상기 인접된 화소 내의 상기 화소 구동 회로의 상기 스위치관의 패턴으로서, 상기 스트립 형상 패턴의 양단에서 단변을 따라 상기 스트립 형상 패턴의 일측을 향해 하나의 듀얼 게이트 전계 효과 트랜지스터 패턴을 연장 형성하고, 상기 스트립 형상 패턴의 양단에서 단변을 따라 상기 스트립 형상 패턴의 타측을 향해 다른 하나의 듀얼 게이트 전계 효과 트랜지스터 패턴을 연장 형성하는 단계를 포함하는
    것을 특징으로 하는 화소 제조 방법.
  7. 청구항 6에 있어서,
    상기 스트립 형상 패턴의 장변 방향에 기반하여, 상기 스트립 형상 패턴의 양측에 대칭되게, 상기 인접된 화소의 상기 화소 구동 회로 내의 구동관의 패턴을 형성하는 단계를 더 포함하는
    것을 특징으로 하는 화소 제조 방법.
  8. 청구항 6에 있어서,
    활성층 상에 제1 절연층과 제1 금속층을 형성하고, 상기 제1 금속층에 스캔 라인의 패턴을 형성하는 단계를 더 포함하되, 상기 듀얼 게이트 전계 효과 트랜지스터는 제1 게이트 전극과 제2 게이트 전극을 포함하며, 상기 제1 게이트 전극과 제2 게이트 전극이 상기 스캔 라인에 연결되는
    것을 특징으로 하는 화소 제조 방법.
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