KR20230157517A - 디스플레이 패널 및 디스플레이 설비 - Google Patents

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KR20230157517A
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위솅 리우
강 왕
리웨이 딩
레이 미
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쿤산 고-비젼녹스 옵토-일렉트로닉스 씨오., 엘티디.
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Abstract

본 출원은 디스플레이 패널 및 디스플레이 설비에 관한 것으로, 디스플레이 패널은, 기판, 어레이로 배열된 복수의 발광 유닛, 복수의 제1 픽셀회로 유닛 및 복수의 제2 픽셀회로 유닛을 포함한다. 상기 기판은 디스플레이 영역 및 디스플레이 영역을 적어도 부분적으로 둘러싸는 베젤 영역을 구비한다. 상기 복수의 발광 유닛은 디스플레이 영역에 배치된다. 각각의 발광 유닛은 제1 전극을 포함한다. 상기 복수의 제1 픽셀회로 유닛은 어레이로 배열되어 디스플레이 영역에 배치된다. 각각의 제1 픽셀회로 유닛은 복수의 제1 픽셀회로를 포함한다. 상기 복수의 제1 픽셀회로는 어레이로 배열되고, 적어도 하나의 제1 픽셀회로는 대응되는 발광 유닛의 제1 전극과 전기적으로 연결된다. 상기 복수의 제2 픽셀회로 유닛은 디스플레이 영역에 배치된다. 각각의 제2 픽셀회로 유닛은 복수의 제2 픽셀회로를 포함한다. 상기 복수의 제2 픽셀회로는 어레이로 배열되고, 적어도 하나의 제2 픽셀회로는 대응되는 발광 유닛의 제1 전극과 전기적으로 연결된다. 임의의 인접한 2개의 제1 픽셀회로 유닛 사이에는 제1 배치간극이 형성된다.

Description

디스플레이 패널 및 디스플레이 설비
본 출원은 2022년 1월 28일에 출원한, 출원번호가 202210108272.8이고, 명칭이 "디스플레이 패널 및 디스플레이 설비"인 중국특허출원의 우선권을 주장하며, 여기서 모든 내용은 참고용으로 원용된다.
본 출원은 디스플레이 기술 분야에 관한 것이며, 더 구체적으로 디스플레이 패널 및 디스플레이 설비에 관한 것이다.
디스플레이 스크린 기술의 발전에 따라, 제한된 공간에서 디스플레이 영역을 최대화하기 위해 협-베젤(narrow bezel) 디스플레이 기술이 제안되었다.
일반적으로 베젤 영역의 구동회로 배치 요구사항에 의한 제약, 및 플렉시블 스크린의 경우 굽힘 공정에 의한 제약도 받을 수 있어, 스크린 본체의 베젤을 더이상 작게 만들 수 없고, 따라서 시중에는 디스플레이 영역에 일부 구동회로를 배치하여 베젤의 치수를 줄이는 기술이 제안되었지만, 이로 인해 디스플레이 영역 내 픽셀회로의 변화가 초래되어 스크린 본체의 디스플레이 안정성에 영향을 미친다.
이를 감안하여, 본 발명은 디스플레이 패널 및 디스플레이 설비를 제공하고자 한다.
본 출원의 일 측면에 따른 디스플레이 패널은, 기판, 어레이로 배열된 복수의 발광 유닛, 복수의 제1 픽셀회로 유닛 및 복수의 제2 픽셀회로 유닛을 포함한다. 상기 기판은 디스플레이 영역 및 디스플레이 영역을 적어도 부분적으로 둘러싸는 베젤 영역을 구비한다. 상기 복수의 발광 유닛은 디스플레이 영역에 배치된다. 각각의 발광 유닛은 제1 전극을 포함한다. 상기 복수의 제1 픽셀회로 유닛은 어레이로 배열되어 디스플레이 영역에 배치된다. 각각의 제1 픽셀회로 유닛은 복수의 제1 픽셀회로를 포함한다. 상기 복수의 제1 픽셀회로는 어레이로 배열되고, 적어도 하나의 제1 픽셀회로는 대응되는 발광 유닛의 제1 전극과 전기적으로 연결된다. 상기 복수의 제2 픽셀회로 유닛은 디스플레이 영역에 배치된다. 각각의 제2 픽셀회로 유닛은 복수의 제2 픽셀회로를 포함한다. 상기 복수의 제2 픽셀회로는 어레이로 배열되고, 적어도 하나의 제2 픽셀회로는 대응되는 발광 유닛의 제1 전극과 전기적으로 연결된다. 임의의 인접한 2개의 제1 픽셀회로 유닛 사이에는 제1 배치간극이 형성된다.
본 출원의 다른 측면에서, 본 출원은 상술한 디스플레이 패널을 포함하는 디스플레이 설비를 제공한다.
상기 디스플레이 설비는, 복수의 제1 픽셀회로 유닛의 배열을 통해 복수의 제1 픽셀회로 유닛의 규칙적인 배열을 구현함으로써, 각 제1 픽셀회로 유닛에서 인접한 2개의 제1 픽셀회로 사이의 간격이 감소되고, 이에 대응하여 임의의 인접한 2개의 제1 픽셀회로 유닛 사이의 간격이 증가되며, 증가된 간격은 기타 재료 추가배치의 수요를 만족시킬 수 있으므로, 디스플레이 패널의 디스플레이 안정성을 향상시킨다.
본 출원은 디스플레이 패널 및 디스플레이 설비에 관한 것으로, 디스플레이 패널은, 기판, 어레이로 배열된 복수의 발광 유닛, 복수의 제1 픽셀회로 유닛 및 복수의 제2 픽셀회로 유닛을 포함한다. 상기 기판은 디스플레이 영역 및 디스플레이 영역을 적어도 부분적으로 둘러싸는 베젤 영역을 구비한다. 상기 복수의 발광 유닛은 디스플레이 영역에 배치된다. 각각의 발광 유닛은 제1 전극을 포함한다. 상기 복수의 제1 픽셀회로 유닛은 어레이로 배열되어 디스플레이 영역에 배치된다. 각각의 제1 픽셀회로 유닛은 복수의 제1 픽셀회로를 포함한다. 상기 복수의 제1 픽셀회로는 어레이로 배열되고, 적어도 하나의 제1 픽셀회로는 대응되는 발광 유닛의 제1 전극과 전기적으로 연결된다. 상기 복수의 제2 픽셀회로 유닛은 디스플레이 영역에 배치된다. 각각의 제2 픽셀회로 유닛은 복수의 제2 픽셀회로를 포함한다. 상기 복수의 제2 픽셀회로는 어레이로 배열되고, 적어도 하나의 제2 픽셀회로는 대응되는 발광 유닛의 제1 전극과 전기적으로 연결된다. 임의의 인접한 2개의 제1 픽셀회로 유닛 사이에는 제1 배치간극이 형성된다.
도 1은 본 출원의 일 실시예에 따른 디스플레이 패널의 정면 구조를 제시하는 도면이다.
도 2는 본 출원의 일 실시예에 따른 디스플레이 패널의 일부 구조의 정면 구조를 제시하는 도면이다.
도 3은 본 출원의 일 실시예에 따른 디스플레이 패널의 일부 구조의 단면 구조를 제시하는 도면이다.
도 4는 본 출원의 일 실시예에 따른 디스플레이 패널의 발광 유닛과 픽셀회로 유닛의 연결을 제시하는 평면도이다.
도 5는 본 출원의 일 실시예에 따른 디스플레이 패널의 일부 배선을 제시하는 도면이다.
본 출원에 대한 이해를 돕기 위하여, 이하에서 첨부된 도면을 참조하여 본 출원에 대하여 보다 전면적으로 설명한다. 도면에는 본 출원의 실시예가 도시되어 있다. 그러나 본 출원은 본 명세서에 기재된 실시예에 한정되지 않고, 여러 가지 다른 형식으로 구현될 수 있다. 이러한 실시예는 본 출원의 개시 내용을 보다 철저하고 전면적으로 이해하기 위해 제공된다.
본 출원은 디스플레이 패널의 표시면에 수직인 방향을 제3 방향으로 정의하고, 표시면과 평행하면서 교차되는 두 방향을 제1 방향과 제2 방향으로 정의한다. 제3 방향은 또한 디스플레이 패널과 그 기판의 두께 방향이며, 기판에서 발광 유닛으로 향하는 방향이기도 하다.
베젤의 크기를 줄이기 위해, 원래 디스플레이 패널의 베젤 영역에 위치하던 구동회로 부분을 디스플레이 영역에 배치할 수 있다.
디스플레이 패널의 디스플레이 영역에서 픽셀회로는 발광 유닛과 전기적으로 연결되어 발광 유닛이 발광하도록 한다. 픽셀회로와 발광 유닛은 일반적으로 디스플레이 패널의 표시면에 수직인 방향인 제3 방향에서 일대일 대응된다. 디스플레이 영역의 크기에 영향을 주지 않으면서 디스플레이 영역에 구동회로를 배치할 수 있도록 하기 위해, 원래의 발광 유닛의 크기를 유지하면서 원래의 픽셀회로의 크기를 줄일 수 있으며, 따라서 베젤 영역에 가까운 영역 아래에 구동회로가 배치되는 공간을 확보할 수 있어, 베젤 영역의 크기를 줄일 수 있다.
이를 바탕으로, 본 발명자의 연구결과, 픽셀회로의 크기를 줄임으로써 얻은 디스플레이 영역의 공간이 디스플레이 영역 내에 구동회로를 배치하는 요구사항을 충족시킬 수 있지만, 이에 대응하는 2개의 인접한 픽셀회로 사이의 간격이 증가하여 디스플레이의 안정성에 일정한 영향을 미친다는 것을 확인하였다. 디스플레이 영역의 모든 픽셀회로의 등간격으로 이격되어 배치되는 경우, 인접한 두 픽셀회로 사이의 간격이 증가하지만, 증가된 간격은 다른 재료 또는 소자를 배치할 수 있을 만큼 충분하지 않아 디스플레이의 안정성을 향상시키지 못한다.
따라서 디스플레이 안정성을 높일 수 있는 디스플레이 패널과 디스플레이 설비를 제공할 필요가 있다. 도 1 내지 도 4를 참조하면, 본 출원의 적어도 일 실시예에서, 디스플레이 패널(100)은 기판(10), 복수의 발광 유닛(20), 복수의 제1 픽셀회로 유닛(30) 및 복수의 제2 픽셀회로 유닛(40)을 포함한다. 기판(10)은 디스플레이 영역(AA)과 디스플레이 영역을 적어도 부분적으로 둘러싸는 베젤 영역(FA)을 포함하며, 디스플레이 패널(100)은 디스플레이 과정에서 디스플레이 영역(AA) 내에 이미지 디스플레이가 수행될 수 있고 베젤 영역(FA) 내에 이미지 디스플레이가 수행되지 않는다.
복수의 발광 유닛(20)은 어레이로 배열되어 디스플레이 영역(AA)에 배치된다. 각각의 발광 유닛(20)은 제1 전극(21)을 포함한다. 또한, 각각의 발광 유닛(20)은 발광부(22) 및 제2 전극(23)을 더 포함한다. 본 출원의 실시예에서, 제1 전극(21)은 양극이고 제2 전극(23)은 음극이다. 발광부(22)는 적어도 유기 발광층을 포함할 수 있다. 일 실시예에서, 복수의 발광 유닛(20)은 제1 방향을 따라 행으로 배열되고, 제2 방향을 따라 열로 배열된다. 일 실시예에서, 제1 방향과 제2 방향은 수직된다.
복수의 제1 픽셀회로 유닛(30)은 어레이로 배열되어 디스플레이 영역(AA)에 배치된다. 각각의 제1 픽셀회로 유닛(30)은 복수의 제1 픽셀회로(31)를 포함한다. 복수의 제1 픽셀회로(31)는 어레이로 배열되고, 제1 방향을 따라 행으로 배열되며, 제2 방향을 따라 열로 배열되고, 각각의 제1 픽셀회로(31)는 발광 유닛(20)과 전기적으로 연결되어 상기 발광 유닛(20)이 빛을 방출하도록 한다. 구체적으로, 적어도 하나의 제1 픽셀회로(31)는 각자 대응되는 발광 유닛(20)의 제1 전극(21)과 전기적으로 연결된다. 복수의 제2 픽셀회로 유닛(40)은 디스플레이 영역(AA)에 배치된다. 각각의 제2 픽셀회로 유닛(40)은 복수의 제2 픽셀회로(41)를 포함한다. 복수의 제2 픽셀회로(41)는 어레이로 배열되고, 제1 방향을 따라 행으로 배열되며, 제2 방향을 따라 열로 배열된다. 적어도 하나의 제2 픽셀회로(41)는 발광 유닛(20)에 전기적으로 연결되어 상기 발광 유닛(20)이 빛을 방출하도록 구성된다. 구체적으로, 적어도 하나의 제2 픽셀회로(41)는 각자 대응되는 발광 유닛(20)의 제1 전극(21)과 전기적으로 연결된다. 일부 실시예에서, 디스플레이 패널(100) 내의 복수의 발광 유닛(20) 중 임의의 발광 유닛(20)은 하나의 제1 픽셀회로(31) 또는 하나의 제2 픽셀회로(41)에 전기적으로 연결되도록 구성된다. 일부 실시예에서, 제1 픽셀회로 유닛(30)과 제2 픽셀회로(41)는 제3 방향에 수직인 동일 평면에 나란히 배치되고, 복수의 발광 유닛(20)은 전체적으로 제1 픽셀회로 유닛(30) 및 제2 픽셀회로(41)의 상방에 위치한다.
구체적으로, 제1 픽셀회로(31)와 제2 픽셀회로(41)는 모두 박막 트랜지스터를 포함한다. 박막 트랜지스터는 발광 유닛(20)의 제1 전극(21)에 전기적으로 연결되는 전류 출력단자를 갖는다. 보다 구체적으로, 제1 픽셀회로(31) 및 제2 픽셀회로(41)의 박막 트랜지스터는 모두 소스(311), 드레인(312), 게이트(313) 및 반도체층(314)을 포함한다. 소스(311) 및 드레인(312)은 이격되어 배치되고 각각 반도체층(314)에 전기적으로 연결된다. 게이트(312)와 반도체층(314)은 제3 방향에서 서로 대응되게 배치되고 전기적으로 절연되어 있다. 일부 실시예에서, 박막 트랜지스터는 P형 트랜지스터이고, 발광 유닛(20)의 제1 전극(21)은 드레인(312)에 연결된다. 다른 실시예에서, 박막 트랜지스터는 N형 트랜지스터이고, 발광 유닛(20)의 제1 전극(21)은 소스(311)에 연결된다.
도 5를 함께 참조하면, 본 출원의 실시예에서, 디스플레이 패널(100)은 기판(10) 상에 배치된 복수의 게이트 라인(50) 및 복수의 데이터 라인(60)을 더 포함한다. 각 게이트 라인(50)은 제1 방향을 따라 연장되고, 복수의 게이트 라인(50)은 제2 방향으로 이격되어 배열된다. 각 데이터 라인(60)은 제2 방향을 따라 연장되고, 복수의 데이터 라인(60)은 제1 방향으로 이격되어 배열된다. 복수의 게이트 라인(50)과 복수의 데이터 라인(60)은 교차함으로써 복수의 픽셀 영역을 형성하고 정의한다. 제1 방향 및 제2 방향은 모두 기판(10)에 평행된다. 일 실시예에서, 제1 방향과 제2 방향은 수직된다. 도 2 내지 도 5를 함께 참조하면, 각각의 제1 픽셀회로(31)는 하나의 픽셀 영역 내에 대응하여 배치된다. 각각의 제2 픽셀회로(41)는 다른 픽셀 영역 내에 대응하여 배치된다.
본 출원의 실시예에서 복수의 제1 픽셀회로 유닛(30)은 어레이로 배열되고, 임의의 인접한 두 행의 제1 픽셀회로 유닛(30) 사이 및/또는 임의의 인접한 두 열의 제1 픽셀회로 유닛(30) 사이에 제1 배치간극(CC1)이 형성된다. 일 실시예에서, 복수의 제1 픽셀회로 유닛(30)은 제1 방향을 따라 행으로 배열되고, 제2 방향을 따라 열로 배열된다.
본 출원의 실시예에서, 동일한 제1 픽셀회로 유닛(30)에서, 기판(10)에 형성된 임의의 인접한 두 제1 픽셀회로(31)의 정투영 사이의 간격은, 제1 배치간극(CC1)의 치수보다 작다. 이로써, 디스플레이 패널(100)이 치수가 보다 큰 제1 배치간극(CC1)을 갖도록 할 수 있다.
두 픽셀회로가 제1 방향으로 서로 인접할 경우, 두 픽셀회로 사이에 위치한 배치간극의 치수는 상기 배치간극이 제1 방향에서 갖는 치수임을 알 수 있다. 두 픽셀회로가 제2 방향으로 서로 인접할 경우, 두 픽셀회로 사이에 위치한 배치간극의 치수는 상기 배치간극이 제2 방향에서 갖는 치수이다. 즉, 디스플레이 패널(100)에서 픽셀회로들은 전부 등간격으로 배치되는 것이 아니며, 상이한 제1 픽셀회로 유닛(30)에 각각 위치하면서 인접한 2개의 제1 픽셀회로(31)의 간격은, 동일한 제1 픽셀회로 유닛(30)에 위치한 2개의 인접한 제1 픽셀회로(31)의 간격보다 크다.
일부 실시예에서, 동일한 제1 픽셀회로 유닛(30)에 위치하는 모든 제1 픽셀회로(31)는 등간격으로 분포된다.
본 출원의 실시예에서는, 복수의 제1 픽셀회로 유닛(31)의 배열을 통해 일정한 패턴을 가진 복수의 제1 픽셀회로 유닛(30)의 배열을 구현함으로써, 각 제1 픽셀회로 유닛(30)에서 인접한 2개의 제1 픽셀회로(31) 사이의 간격이 감소되고, 이에 대응하여 임의의 인접한 두 행 및/또는 두 열의 제1 픽셀회로 유닛(30) 사이의 간격(즉, 제1 배치간극(CC1))이 증가되며, 증가된 간격은 가상 픽셀회로 등과 같은 기타 재료 또는 소자의 배치에 사용될 수 있으므로, 디스플레이 패널(100)의 디스플레이 안정성을 향상시킬 수 있다.
본 출원의 실시예에서, 각각의 제1 픽셀회로 유닛(30)에 의한 기판(10) 상의 정투영은 제1 투영 영역(BB1)을 형성하고, 상기 제1 픽셀회로 유닛(30)에 대응하는 복수의 발광 유닛(20)의 제1 전극(21)에 의한 기판(10) 상의 정투영은 제2 투영 영역을 형성하며, 제2 투영 영역은 제1 투영 영역(BB1) 내에 위치한다. 제1 투영 영역(BB1)은 인접한 2개의 제1 픽셀회로(31) 사이의 간극에 의한 기판(10) 상의 정투영 영역을 포함한다.
각각의 제2 픽셀회로 유닛(40)에 의한 기판(10) 상의 정투영은 제3 투영 영역(BB2)을 형성하고, 상기 제2 픽셀회로 유닛(40)에 대응하는 복수의 발광 유닛(20)의 제1 전극(21)에 의한 기판(10) 상의 정투영은 제4 투영 영역을 형성하며, 제4 투영 영역은 제3 투영 영역(BB2)과 중첩되지 않거나 부분적으로만 중첩된다. 제3 투영 영역(BB2)은 인접한 2개의 제2 픽셀회로(41) 사이의 간극에 의한 기판(10) 상의 정투영 영역을 포함한다.
픽셀회로의 크기를 축소할 경우, 픽셀회로와 이에 대응되는 발광 유닛 사이의 연결배선이 변하게 되고, 다량의 연결배선이 모두 변경되면 배선 공정이 복잡해지고 디스플레이의 안정성에 영향을 미칠 수 있다.
본 출원의 실시예에서, 제2 투영 영역이 제1 투영 영역(BB1) 내에 위치하기 때문에, 제1 픽셀회로 유닛(30) 내의 제1 픽셀회로(31)와 그에 대응하는 발광 유닛(20) 사이는 크기가 감소되지 않은 제1 픽셀회로(31)와 발광 유닛(20)의 상대적 위치를 실질적으로 유지할 수 있어, 연결배선을 변경할 필요가 없다. 일부 실시예에서, 제1 픽셀회로(31)의 위치는 이에 전기적으로 연결된 발광 유닛(20)의 위치와 제3 방향으로 실질적으로 대응될 수 있는데, 예를 들어, 기판(10)에 형성된 제1 픽셀회로(31)의 정투영은 기판(10)에 형성된 대응되는 발광 유닛(20)의 정투영과 적어도 부분적으로 중첩된다. 제4 투영 영역과 제3 투영 영역(BB2)은 부분적으로만 중첩되거나 중첩되지 않기 때문에, 제2 픽셀회로 유닛(40) 내의 제2 픽셀회로(41)와 그에 대응하는 발광 유닛(20) 사이는 크기가 감소되지 않은 제2 픽셀회로(41)와 발광 유닛(20)의 상대적 위치가 유지되지 않으며, 따라서 협-베젤로 인해 픽셀회로 크기가 축소되어야 하는 요구사항을 충족시키기 위해 연결배선도 변경된다. 일부 실시예에서, 적어도 일부의 제2 픽셀회로(41)의 위치는 이에 전기적으로 연결된 발광 유닛(20)의 위치와 제3 방향으로 대응되지 않으며, 예를 들어, 복수의 제2 픽셀회로(41) 중 적어도 일부에 의한 기판(10) 상의 정투영은 기판(10)에 형성된 대응되는 발광 유닛(20)의 정투영과 전혀 중첩되지 않는다. 본 출원 실시예의 디스플레이 패널(100)은 픽셀회로를 제1 픽셀회로 유닛(30)과 제2 픽셀회로 유닛(40)으로 구분하고, 연결배선 변경이 필요한 픽셀회로를 제2 픽셀회로 유닛(40)으로 제한함으로써, 변경해야 하는 연결배선의 수를 줄이고, 배선 공정을 간소화하여 디스플레이의 안정성을 향상시킨다.
각 제1 픽셀회로(31)의 크기가 감소하기 때문에, 복수의 제1 픽셀회로(31)를 집중시켜 제1 픽셀회로 유닛(30)을 형성하기 위해서는 인접한 두 제1 픽셀회로(31) 사이의 거리가 가까워져야 한다. 따라서, 크기가 축소된 2개의 인접한 제1 픽셀회로(31)를 서로 가깝게 배치하면, 적어도 일부 또는 전부의 제1 픽셀회로(31)의 위치와 대응하는 발광 유닛(20)의 위치는 제3 방향에서 약간의 편차가 발생하게 되지만, 상기 약간의 편차는 제어 가능한 범위 내에 있다.
도 3을 다시 참조하면, 일부 실시예에서, 픽셀회로의 크기를 줄이고 인접한 픽셀회로의 간격을 변경시키는 동시에 발광 유닛(20)의 크기와 배열 방식은 변하지 않기 때문에, 발광 유닛(20)과 제2 픽셀회로(41)의 전류 출력단자는 제3 방향에서 비정렬된다. 일부 실시예에서, 디스플레이 패널(100)은 트랜스퍼 금속층(65)을 더 포함하며, 트랜스퍼 금속층(65)은 복수의 제2 픽셀회로(41)와 그에 대응하는 복수의 발광 유닛(20)의 제1 전극(21) 사이에 위치한다. 적어도 일부의 제2 픽셀회로(41)는 트랜스퍼 금속층(65)을 통해 대응하는 발광 유닛(20)의 제1 전극(21)에 전기적으로 연결된다. 구체적으로, 트랜스퍼 금속층(65)은 평탄화층(78)과 소스-드레인층(73) 사이에 위치한다. 보다 구체적으로, 트랜스퍼 금속층(65)은 패시베이션층(76)에 개설된 비아홀을 통해 소스-드레인층(73)에 연결된다.
일 실시예에서, 디스플레이 영역(AA)은 제1 디스플레이 영역(AA1), 및 제1 디스플레이 영역(AA1)과 베젤 영역(FA) 사이에 위치한 제2 디스플레이 영역(AA2)을 포함한다. 복수의 제1 픽셀회로 유닛(30)은 제1 디스플레이 영역(AA1)에 배치되고, 복수의 제2 픽셀회로 유닛(40)은 제2 디스플레이 영역(AA2)에 배치된다. 베젤의 크기를 줄이기 위해, 구동회로(55)는 일부가 제2 디스플레이 영역(AA2)과 같은 디스플레이 영역에 배치되며, 디스플레이 영역(AA)의 가장자리에 위치한다. 제2 픽셀회로 유닛(40)의 위치를 베젤 영역(FA)에 대해 제1 픽셀회로 유닛(30)의 위치보다 더 가깝게 설정함으로써, 수반되는 픽셀회로와 발광 유닛(20)의 상대적 위치의 변화를 가능한 제2 픽셀회로 유닛(40)에 제한시킬 수 있고, 따라서 제1 픽셀회로 유닛(30) 사이에 제1 배치간극(CC1)을 규칙적으로 형성할 수 있다.
또한, 디스플레이 패널(100)은 구동회로(55)를 포함한다. 구동회로(55)는 기판(10) 상에 배치되고, 구동회로(55)의 적어도 일부가 예를 들어 제2 디스플레이 영역(AA2)과 같은 디스플레이 영역(AA)에 배치된다. 구동회로(55)는 구동신호를 제공하기 위해 제1 픽셀회로(31) 및 제2 픽셀회로(41)에 전기적으로 연결될 수 있다. 구체적으로, 구동회로(55)는 스위치회로, 게이트 구동회로 및 발광 제어회로를 포함한다.
여기서, 스위치회로는 데이터 라인(60)을 통해 제1 픽셀회로(31) 및 제2 픽셀회로(41)에 전기적으로 연결된다. 구체적으로, 각 데이터 라인(60)은 대응하여 동일한 열에 있는 모든 제1 픽셀회로(31) 또는 모든 제2 픽셀회로(41)에 전기적으로 연결된다.
게이트 구동회로는 게이트 라인(50)의 주사선을 통해 제1 픽셀회로(31) 및 제2 픽셀회로(41)에 전기적으로 연결되어 게이트 구동신호를 제공하도록 구성된다. 구체적으로, 각 게이트 라인(50)은 대응하여 동일한 행에 있는 모든 제1 픽셀회로(31) 또는 모든 제2 픽셀회로(41)에 전기적으로 연결된다.
발광 제어회로는 또한 게이트 라인(50)의 발광 제어라인을 통해 제1 픽셀회로(31) 및 제2 픽셀회로(41)에 전기적으로 연결될 수 있으며, 발광신호를 제공하도록 구성된다. 구체적으로, 발광 제어회로와 게이트 구동회로는 제2 방향에서 게이트 라인(50)의 대향하는 양측에 분포되어 있다.
픽셀회로는 게이트 라인(50)으로부터의 게이트 구동신호에 응답하여 데이터 라인(60)으로부터의 데이터 신호를 발광 유닛(20)에 제공함으로써, 각 발광 유닛(20)의 발광을 제어하거나, 각 발광 유닛(20)의 휘도를 제어하도록 구성된다.
일부 실시예에서, 디스플레이 영역(AA)에 배치된 구동회로(55)에 의한 기판(10) 상의 정투영은 제5 투영 영역을 형성하고, 제5 투영 영역은 제1 투영 영역(BB1)으로부터 떨어진 제3 투영 영역(BB2)의 일측에 위치하며 제4 투영 영역과 부분적으로 중첩된다. 이러한 방식으로, 구동회로(55)를 베젤 영역(FA)의 가장자리 부근에 있는 디스플레이 영역(AA)에서 발광 유닛(20)의 하방으로 수납함으로써, 베젤의 크기를 줄일 수 있다.
일부 실시예에서, 디스플레이 패널(100)은 전원선을 더 포함하며, 전원선은 제1 픽셀회로(31), 제2 픽셀회로(41) 및 발광 유닛(20) 중 적어도 하나에 전기적으로 연결되어 전압 신호를 제공한다.
본 출원의 전원선은 디스플레이 영역(AA) 또는 베젤 영역(FA)에 배치될 수 있다. 일부 실시예에서, 전원선은 제1 전원선, 제2 전원선 및 제3 전원선 중 적어도 하나를 포함할 수 있다. 제1 전원선은 저전압 신호(VDD)를 제공하도록 구성되며, 제2 전원선은 고전압 신호(VSS)를 제공하도록 구성되며, 제3 전원선은 기준전압 신호(Vref)를 제공하도록 구성된다. 구체적으로, 제1 전원선(VDD)은 디스플레이 영역(AA) 내에서 제1 픽셀회로(31) 및 제2 픽셀회로(41)에 전기적으로 연결되어 발광 유닛(20)의 제1 전극(21)에 전압을 인가한다. 제2 전원선(VSS)은 베젤 영역(FA) 내에서 발광 유닛(20)의 제2 전극(23)에 전기적으로 연결되어 제2 전극(23)에 전압을 인가한다. 제3 전원선(Vref)은 디스플레이 영역(AA) 내에서 제1 픽셀회로(31) 및 제2 픽셀회로(41)에 전기적으로 연결된다.
도 2 및 도 3을 다시 참조하면, 일부 실시예에서, 디스플레이 패널(100)은 제1 가상 픽셀회로(68)를 더 포함하며, 제1 가상 픽셀회로(68)는 디스플레이 영역(AA)에 배치되고 구체적으로 제1 배치간극(CC1)에 배치되고, 제1 픽셀회로 유닛(30) 및 제2 픽셀회로 유닛(40)과 동일층에 배치된다. 제1 가상 픽셀회로(68)는 전원선에 전기적으로 연결된다. 구체적으로, 제1 가상 픽셀회로(68)는 전원선의 제1 전원선(VDD), 제2 전원선(VSS) 및 제 3 전원선(Vref) 중 적어도 하나 또는 임의의 조합에 전기적으로 연결될 수 있다. 상기 임의의 조합과 전기적으로 연결될 경우, 특정 규칙에 따라 연결할 수 있다.
이와 같이, 전원선에 연결된 제1 가상 픽셀회로(68)를 배치하여 공급 라인을 증가시키는 방식을 통해, 상대적으로 긴 전원선에서 발생하는 뚜렷한 전압 강하(IR Drop)를 보상함으로써, 복수의 제1 픽셀회로(31)와 제2 픽셀회로(41)에 동일한 전압이 제공되고, 각각의 발광 유닛(20)에 동일한 구동전류가 제공되어, 디스플레이 패널(100)의 발광 휘도가 균일하고, 디스플레이 패널(100)의 디스플레이 균일성이 향상된다. 또한, 제1 가상 픽셀회로(68)는 제1 배치간극(CC1)에 집중적으로 배치될 수 있으며, 이에 따라 전원선과의 연결배선이 간단해질 수 있다.
도 4에 도시된 바와 같이, 복수의 발광 유닛(20)은 동일한 크기의 소형격자에 의하여 4행-2열로 배열되고, 대응하는 제1 픽셀회로 유닛(30) 내의 복수의 제1 픽셀회로(31)도 역시 동일한 크기의 소형격자에 의하여 5행-2.5열로 배열되므로, 제1 픽셀회로 유닛(30)에서 여분의 1행과 0.5열은 제1 가상 픽셀회로(68)를 배치할 수 있는 영역이 된다.
도 3을 다시 참조하면, 일부 실시예에서, 제1 가상 픽셀회로(68)는 서로 연결된 복수의 제1 서브 가상 픽셀회로(681)를 포함하며, 제1 서브 가상 픽셀회로(681)는 제1 픽셀회로(31) 또는 제2 픽셀회로(41)와 동일한 패턴 및 형상을 가진다. 이로써, 제1 서브 가상 픽셀회로(681)는 제1 픽셀회로(31) 또는 제2 픽셀회로(41)와 동일한 단계에 형성될 수 있으므로, 제1 가상 픽셀회로(68)의 제조 난이도를 감소시키고 디스플레이 패널(100)의 공정 흐름을 간소화할 수 있다. 또한, 디스플레이 영역(AA)에서 회로 설계 차이로 인한 디스플레이 명/암 마크(Mura) 및 광학 줄무늬 불량과 같은 문제를 방지할 수 있다.
구체적으로, 제1 서브 가상 픽셀회로(681)는 제3 방향을 따라 적층 배치된 비금속층(6811), 제1 금속층(6812) 및 제2 금속층(6813)을 포함할 수 있다.
보다 구체적으로, 디스플레이 패널(100)은 제3 방향을 따라 기판(10) 상에 순차적으로 적층 배치된 어레이층(70), 패시베이션층(76), 평탄화층(78) 및 발광소자층(80)을 포함할 수 있다. 어레이층(70)은 액티브층(71), 게이트층(72) 및 소스-드레인층(73)을 포함한다. 어레이층(70)은 액티브층(71)과 게이트층(72) 사이에 배치되는 제1 절연층(74), 및 게이트층(72)과 소스-드레인층(73) 사이에 배치되는 제2 절연층(75)을 더 포함한다. 발광소자층(80)은 제1 전극층(81), 발광층(82) 및 제2 전극층(83)을 포함한다. 여기서, 소스-드레인층(73)에는 제1 픽셀회로(31) 및 제2 픽셀회로(41)의 박막 트랜지스터의 소스(311) 및 드레인(312)이 형성되어 있고, 액티브층(71)에는 제1 픽셀회로(31) 및 제2 픽셀회로(41)의 박막 트랜지스터의 반도체층(314)이 형성되어 있으며, 게이트층(72)에는 제1 픽셀회로(31) 및 제2 픽셀회로(41)의 박막 트랜지스터의 게이트(313)가 형성되어 있다. 제1 전극층(81)은 발광 유닛(20)의 제1 전극(21)을 형성하고, 발광층(82)은 발광 유닛(20)의 발광부(22)를 형성하며, 제2 전극층(83)은 발광 유닛(20)의 제2 전극(23)을 형성한다.
비금속층(6811)은 액티브층(71)과 동일한 층에 배치되며, 비금속층(6811)의 패턴 및 형상은 제1 픽셀회로(31) 또는 제2 픽셀회로(41)가 액티브층(71)에서 갖는 패턴 및 형상과 각각 동일하다. 일부 실시예에서, 비금속층(6811)은, 제1 픽셀회로(31) 및 제2 픽셀회로(41)의 박막 트랜지스터의 반도체층(314)과 동일한 층에 배치되며 동일한 패턴 및 형상을 갖는 가상 반도체층을 포함한다. 제1 금속층(6812)은 게이트층(72)과 동일한 층에 배치되며, 제1 금속층(6812)의 패턴 및 형상은 제1 픽셀회로(31) 및 제2 픽셀회로(41)가 게이트층(72)에서 갖는 패턴 및 형상과 각각 동일하다. 일부 실시예에서, 제1 금속층(6812)은, 제1 픽셀회로(31) 및 제2 픽셀회로(41)의 박막 트랜지스터의 게이트(313)와 동일한 층에 배치되며 동일한 패턴 및 형상을 갖는 가상 게이트를 포함한다. 제2 금속층(6813)은 소스-드레인층(73)과 동일한 층에 배치되며, 제2 금속층(6813)의 패턴 및 형상은 제1 픽셀회로(31) 및 제2 픽셀회로(41)가 소스-드레인층(73)에서 갖는 패턴 및 형상과 각각 동일하다. 일부 실시예에서, 제2 금속층(6813)은, 각각 제1 픽셀회로(31) 및 제2 픽셀회로(41)의 박막 트랜지스터의 소스(311) 및 드레인(312)과 동일한 층에 배치되며 동일한 패턴 및 형상을 갖는 가상 소스 및 가상 드레인을 포함할 수 있다.
일부 실시예에서, 비금속층(6811), 제1 금속층(6812) 및 제2 금속층(6813)은 제3 방향을 따라 서로 연결된다. 구체적으로, 이들은 제1 절연층(74) 및 제2 절연층(75)에 형성된 비아홀에 의해 연결될 수 있다. 다른 실시예에서, 비금속층(6811)이 제1 금속층(6812)에 연결되거나, 제1 금속층(6812)이 제2 금속층(6813)에 연결되거나, 비금속층(6811)이 제2 금속층(6813)에 연결되는 것일 수도 있다.
일부 실시예에서, 제1 서브 가상 픽셀회로(681)는 또한 비금속층(6811), 제1 금속층(6812) 및 제2 금속층(6813) 중 하나만 포함하거나 임의의 2개의 조합을 포함할 수 있으며, 이에 제한되지 않는다.
제1 가상 픽셀회로(68)는 발광 유닛(20)을 구동하는 기능이 필요하지 않기 때문에, 제1 가상 픽셀회로(681)는 어느 발광 유닛(20)에도 전기적으로 연결되지 않는다. 일부 실시예에서, 비금속층(6811) 상에는 격리가 이루어져 이를 서로 절연된 2개의 독립적인 부분으로 분리할 수 있으며, 예를 들어, 가상 반도체층을 서로 절연된 2개의 독립적인 부분으로 분리한다. 상기 상호 절연된 2개의 독립적인 부분은 각각 제1 절연층(74) 및 제2 절연층(75)의 비아홀을 통해 제2 금속층(6813)의 가상 소스 및 가상 드레인에 연결될 수 있다.
다른 실시예에서, 제2 금속층(6813)의 가상 소스 및 가상 드레인 중 적어도 하나는 비금속층(6811)에 연결되지 않을 수 있으며, 구체적으로, 제1 절연층(74) 및 제2 절연층(75)의 대응하는 비아홀을 취소함으로써 실현될 수 있다.
도 5에 도시된 바와 같이, 일부 실시예에서, 제1 가상 픽셀회로(68)의 적어도 일부는 격자형의 배선 형상을 갖는다. 구체적으로, 제1 가상 픽셀회로(68)의 적어도 일부는 복수의 게이트 라인(50) 및 복수의 데이터 라인(60)의 배선 형상과 일치한 배선 형상을 갖는다. 이러한 방식으로 전압 강하를 줄이는 효과를 얻을 수 있으며 스크린 본체의 디스플레이 효과를 최적화할 수 있다. 구체적으로, 제1 가상 픽셀회로(68)는 게이트 라인(50)에 평행한 복수의 제1 금속 라인(682)과, 데이터 라인(60)에 평행한 복수의 제2 금속 라인(683)을 포함하며, 복수의 제1 금속 라인(682)과 복수의 제2 금속 라인(683)은 교차되어 격자 구조를 형성한다. 보다 구체적으로, 제1 금속 라인(682)은 제2 방향에 평행되고 제2 금속 라인(683)은 제1 방향에 평행된다.
일 실시예에서, 제1 금속 라인(682)은 게이트 라인(50)의 연장방향과 동일한 방향으로 연장되고, 제2 금속 라인(683)은 데이터 라인(60)의 연장방향과 동일한 방향으로 연장된다. 제1 금속 라인(682) 및 제2 금속 라인(683)은 전원선과 전기적으로 연결되고, 게이트 라인(50) 및 데이터 라인(60)과 신호소스가 다르므로, 양자를 구분하기 위해 제1 금속 라인(682) 및 제2 금속 라인(683)을 게이트 라인(50) 및 데이터 라인(60)과 상이한 층에 배치할 수 있다.
일부 실시예에서, 제1 금속 라인(682)은 제1 금속층(6812) 및 제2 금속층(6813) 중 하나를 포함하고, 제2 금속 라인(683)은 제1 금속층(6812) 및 제2 금속층(6813) 중 다른 하나를 포함한다. 구체적으로, 각각의 제1 금속 라인(682)은 제1 방향을 따라 행으로 배열된 복수의 제1 금속층(6812) 및 복수의 제2 금속층(6813) 중 하나가 순차적으로 연결되어 형성될 수 있고, 각각의 제2 금속 라인(683)은 제2 방향을 따라 열로 배열된 복수의 제1 금속층(6812) 및 복수의 제2 금속층(6813) 중 다른 하나가 순차적으로 연결되어 형성될 수 있다.
일부 실시예에서, 디스플레이 패널(100)의 제1 배치간극(CC1)은 제1 방향을 따라 서로 인접한 두 제1 픽셀회로 유닛(30) 사이에 위치하는 제1 서브 배치간극과, 제2 방향을 따라 서로 인접한 두 제1 픽셀회로 유닛(30) 사이에 위치하는 제2 서브 배치간극을 포함한다. 제1 서브 배치간극의 치수는 제2 서브 배치간극의 치수와 상이하다. 상이하게 설정된 다양한 간극은 다양한 크기, 수량 또는 모양 등의 배선 요구사항을 만족시킬 수 있다.
일부 실시예에서, 인접한 제1 픽셀회로 유닛(30)과 제2 픽셀회로 유닛(40) 사이에 제2 배치간극(CC2)이 형성된다. 제2 배치간극(CC2)을 설정함으로써, 제1 픽셀회로 유닛(30)과 제2 픽셀회로 유닛(40) 사이도 다른 재료를 배치하도록 사용될 수 있어, 디스플레이 패널(100)의 디스플레이 안정성을 향상시킨다. 일 실시예에서, 제1 배치간극(CC1)의 치수는 제2 배치간극(CC2)의 치수와 동일하다. 이러한 방식으로 전체 디스플레이 패널의 각 픽셀회로 유닛 사이의 간극 치수를 일치하게 유지할 수 있으므로 스크린 본체의 디스플레이 효과를 최적화하는 데 유리하다.
도 2를 다시 참조하면, 일부 실시예에서, 디스플레이 패널(100)은 제2 가상 픽셀회로를 더 포함하며, 제2 가상 픽셀회로는 인접한 두 제2 픽셀회로 유닛(40) 사이에 배치되고 전원선에 전기적으로 연결된다.
일 실시예에서, 복수의 제2 픽셀회로 유닛(40)은 제1 방향에서 복수의 제1 픽셀회로 유닛(30)의 일측에 위치하고, 복수의 제2 픽셀회로 유닛(40)은 제2 방향을 따라 열로 배열된다. 제2 방향으로 인접한 임의의 2개의 제2 픽셀회로 유닛(40) 사이에는 제3 배치간극(CC3)이 형성된다. 임의의 인접한 두 열의 제1 픽셀회로 유닛(30) 사이에 있는 제1 배치간극(CC1)은 전부 서로 연통되며, 대응하는 제3 배치간극(CC3)과도 연통된다. 또한, 제2 가상 픽셀회로는 제3 배치간극(CC3) 내에 배치된다.
다른 실시예에서, 복수의 제2 픽셀회로 유닛(40)은 제2 방향에서 복수의 제1 픽셀회로 유닛(30)의 일측에 위치하고, 복수의 제2 픽셀회로 유닛(40)은 제1 방향을 따라 행으로 배열된다. 제1 방향으로 인접한 임의의 2개의 제2 픽셀회로 유닛(40) 사이에는 제4 배치간극이 형성된다. 임의의 인접한 두 행의 제1 픽셀회로 유닛(30) 사이에 있는 제1 배치간극(CC1)은 전부 서로 연통되며, 대응하는 제4 배치간극과도 연통된다. 또한, 제2 가상 픽셀회로는 제4 배치간극(CC4) 내에 배치된다.
다른 실시예에서, 복수의 제2 픽셀회로 유닛(40)의 배열방식은 상술한 두 가지 방식의 조합일 수도 있으며, 디스플레이 패널(100)은 제2 방향을 따라 열로 배열된 복수의 제2 픽셀회로 유닛(40)과 제1 방향을 따라 행으로 배열된 복수의 제2 픽셀회로 유닛(40)을 모두 포함하며, 이에 제한되지 않는다. 이러한 방식으로, 제1 배치간극(CC1)과 제3 배치간극(CC3) 및 제4 배치간극 사이의 복잡한 연통 관계로 인해, 제1 가상 픽셀회로(68)와 제2 가상 픽셀회로 사이의 연결 관계가 복잡해져 배선이 복잡하게 되는 경우를 피할 수 있다.
물론, 다른 실시예에서는 복수의 제2 픽셀회로 유닛(40)을 연속적으로 배열하도록 설정하여, 인접한 2개의 제2 픽셀회로 유닛(40) 사이에 형성되는 제3 배치간극(CC3) 또는 제4 배치간극을 취소할 수도 있으며, 이에 제한되지 않는다.
동일한 제2 픽셀회로 유닛(40)에서, 기판(10)에 형성된 임의의 인접한 두 제2 픽셀회로(41)의 정투영 사이의 간격은, 제3 배치간극(CC3) 또는 제4 배치간극의 치수보다 작다.
또한, 제1 가상 픽셀회로(68)와 제2 가상 픽셀회로는 제1 배치간극(CC1)과 제3 배치간극(CC3) 또는 제4 배치간극의 연통부위에서 서로 연결될 수 있다. 이와 같이, 전원선의 배선 말단이 베젤 영역(FA)의 결합 영역이므로, 제1 가상 픽셀회로(68)의 배선이 집중된 제2 픽셀회로 유닛(40)에 의한 간섭을 받지 않도록 하기 위해, 인접한 2개의 제2 픽셀회로 유닛(40) 사이에 제3 배치간극(CC3) 또는 제4 배치간극을 형성하고, 상기 제3 배치간극(CC3) 또는 제4 배치간극과 제1 배치간극(CC1) 사이의 연통부위에서 제2 가상 픽셀회로와 제1 가상 픽셀회로(68)를 전기적으로 연결함으로써, 제2 가상 픽셀회로가 집중된 제2 픽셀회로 유닛(40)을 우회하지 않고도 베젤 영역(FA)에 도달할 수 있어 배선 경로가 간소화해진다.
일부 실시예에서, 제2 가상 픽셀회로는 서로 연결된 복수의 제2 서브 가상 픽셀회로를 포함하며, 제2 서브 가상 픽셀회로의 구조적 형태, 필름층의 배열 및 다른 소자와의 연결 관계는 제1 가상 픽셀회로와 동일할 수 있으며, 중복 설명은 생략한다.
동일한 발명 사상에 기초하여, 본 출원의 실시예는 상기 디스플레이 패널(100)을 포함하는 디스플레이 설비를 더 제공한다.
구체적으로, 디스플레이 설비는 휴대폰 단말기, 바이오전자, 전자스킨, 웨어러블 기기, 차량 탑재 기기, 사물인터넷 기기 및 인공지능 기기 등의 분야에 적용될 수 있다. 디스플레이 단말기는 구체적으로 휴대폰, 태블릿, 팜탑 컴퓨터, 아이팟, 스마트 워치 등과 같은 디지털 장치일 수 있다.
이상에서 설명된 실시예의 각 기술적 특징들은 임의로 조합될 수 있고, 설명의 간략화를 위해, 상기 실시예에서 기술적 특징들의 모든 가능한 조합은 서술되지 않았지만, 이들의 기술적 특징의 조합에 모순이 없는 한 본 명세서의 기재 범위에 속하는 것으로 간주되어야 한다.

Claims (18)

  1. 디스플레이 영역 및 상기 디스플레이 영역을 적어도 부분적으로 둘러싸는 베젤 영역을 구비하는 기판;
    어레이로 배열되어 상기 디스플레이 영역에 배치되는 복수의 발광 유닛;
    어레이로 배열되어 상기 디스플레이 영역에 배치되는 복수의 제1 픽셀회로 유닛; 및
    상기 디스플레이 영역에 배치되는 복수의 제2 픽셀회로 유닛을 포함하되,
    각각의 상기 발광 유닛은 제1 전극을 포함하고;
    각각의 상기 제1 픽셀회로 유닛은 복수의 제1 픽셀회로를 포함하며, 상기 복수의 제1 픽셀회로는 어레이로 배열되고, 적어도 하나의 상기 제1 픽셀회로는 대응되는 발광 유닛의 상기 제1 전극과 전기적으로 연결되며;
    각각의 상기 제2 픽셀회로 유닛은 복수의 제2 픽셀회로를 포함하며, 상기 복수의 제2 픽셀회로는 어레이로 배열되고, 적어도 하나의 상기 제2 픽셀회로는 대응되는 발광 유닛의 상기 제1 전극과 전기적으로 연결되며;
    임의의 인접한 2개의 제1 픽셀회로 유닛 사이에는 제1 배치간극이 형성되는 것을 특징으로 하는 디스플레이 패널.
  2. 제1항에 있어서,
    동일한 상기 제1 픽셀회로 유닛에서, 상기 기판에 형성된 임의의 인접한 2개의 상기 제1 픽셀회로의 정투영 사이의 간격은, 상기 제1 배치간극의 치수보다 작은 것을 특징으로 하는 디스플레이 패널.
  3. 제1항에 있어서,
    인접한 상기 제1 픽셀회로 유닛과 상기 제2 픽셀회로 유닛 사이에는 제2 배치간극이 형성되고, 상기 제1 배치간극의 치수와 상기 제2 배치간극의 치수는 동일한 것을 특징으로 하는 디스플레이 패널.
  4. 제1항에 있어서,
    상기 복수의 제1 픽셀회로 유닛은 제1 방향을 따라 행으로 배열되고, 제2 방향을 따라 열로 배열되며;
    상기 디스플레이 패널의 상기 제1 배치간극은 제1 방향을 따라 인접한 두 열의 상기 제1 픽셀회로 유닛 사이에 위치하는 제1 서브 배치간극과, 제2 방향을 따라 인접한 두 행의 제1 픽셀회로 유닛 사이에 위치하는 제2 서브 배치간극을 포함하고;
    상기 제1 서브 배치간극의 치수는 상기 제2 서브 배치간극의 치수와 상이하며;
    상기 제1 방향 및 상기 제2 방향은 모두 상기 기판의 표시면에 평행되고, 상기 제1 방향과 상기 제2 방향은 서로 수직되는 것을 특징으로 하는 디스플레이 패널.
  5. 제1항에 있어서,
    상기 디스플레이 영역은 제1 디스플레이 영역, 및 상기 제1 디스플레이 영역과 상기 베젤 영역 사이에 위치한 제2 디스플레이 영역을 포함하며;
    상기 복수의 제1 픽셀회로 유닛은 상기 제1 디스플레이 영역에 배치되고, 상기 복수의 제2 픽셀회로 유닛은 상기 제2 디스플레이 영역에 배치되는 것을 특징으로 하는 디스플레이 패널.
  6. 제1항에 있어서,
    각각의 상기 제1 픽셀회로 유닛에 의한 상기 기판 상의 정투영은 제1 투영 영역을 형성하고, 상기 제1 픽셀회로 유닛에 대응하는 복수의 상기 발광 유닛의 상기 제1 전극에 의한 상기 기판 상의 정투영은 제2 투영 영역을 형성하며;
    상기 제2 투영 영역은 상기 제1 투영 영역 내에 위치하는 것을 특징으로 하는 디스플레이 패널.
  7. 제6항에 있어서,
    각각의 상기 제2 픽셀회로 유닛에 의한 상기 기판 상의 정투영은 제3 투영 영역을 형성하고, 상기 제2 픽셀회로 유닛에 대응하는 복수의 상기 발광 유닛의 상기 제1 전극에 의한 상기 기판 상의 정투영은 제4 투영 영역을 형성하며,
    상기 제4 투영 영역은 상기 제3 투영 영역과 부분적으로 중첩되거나 중첩되지 않는 것을 특징으로 하는 디스플레이 패널.
  8. 제7항에 있어서,
    상기 디스플레이 패널은, 구동회로를 더 포함하고,
    상기 구동회로는 상기 기판 상에 배치되며 적어도 일부가 상기 디스플레이 영역에 위치하고, 상기 구동회로는 상기 복수의 제1 픽셀회로 및 상기 복수의 제2 픽셀회로에 전기적으로 연결되어 구동신호를 제공하고;
    상기 디스플레이 영역에 배치된 상기 구동회로에 의한 상기 기판 상의 정투영은 제5 투영 영역을 형성하고, 상기 제5 투영 영역은 상기 제4 투영 영역과 부분적으로 중첩되는 것을 특징으로 하는 디스플레이 패널.
  9. 제7항에 있어서,
    상기 디스플레이 패널은 트랜스퍼 금속층을 더 포함하고,
    상기 트랜스퍼 금속층은 상기 복수의 제2 픽셀회로와 상기 복수의 제2 픽셀회로에 대응하는 복수의 상기 발광 유닛의 상기 제1 전극 사이에 위치하며, 적어도 일부의 상기 제2 픽셀회로는 상기 트랜스퍼 금속층을 통해 대응하는 상기 발광 유닛의 상기 제1 전극에 전기적으로 연결되는 것을 특징으로 하는 디스플레이 패널.
  10. 제1항에 있어서,
    상기 복수의 제1 픽셀회로 유닛은 제1 방향을 따라 행으로 배열되고, 제2 방향을 따라 열로 배열되며;
    상기 복수의 제2 픽셀회로 유닛은 상기 제1 방향에서 상기 복수의 제1 픽셀회로 유닛의 일측에 위치하고, 상기 복수의 제2 픽셀회로 유닛은 상기 제2 방향을 따라 열로 배열되며, 상기 제2 방향으로 인접한 임의의 2개의 제2 픽셀회로 유닛 사이에는 제3 배치간극이 형성되고,
    임의의 인접한 두 열의 제1 픽셀회로 유닛 사이에 형성된 상기 제1 배치간극은 전부 서로 연통되며, 대응하는 상기 제3 배치간극과도 서로 연통되고;
    상기 제1 방향 및 상기 제2 방향은 모두 상기 기판의 표시면에 평행되고, 상기 제1 방향과 상기 제2 방향은 서로 수직되는 것을 특징으로 하는 디스플레이 패널.
  11. 제1항에 있어서,
    상기 복수의 제1 픽셀회로 유닛은 제1 방향을 따라 행으로 배열되고, 제2 방향을 따라 열로 배열되며;
    상기 복수의 제2 픽셀회로 유닛은 상기 제2 방향에서 상기 복수의 제1 픽셀회로 유닛의 일측에 위치하고, 상기 복수의 제2 픽셀회로 유닛은 상기 제1 방향을 따라 행으로 배열되며, 상기 제1 방향으로 인접한 임의의 2개의 제2 픽셀회로 유닛 사이에는 제4 배치간극이 형성되고,
    임의의 인접한 두 행의 제1 픽셀회로 유닛 사이에 형성된 상기 제1 배치간극은 전부 서로 연통되며, 대응하는 상기 제4 배치간극과도 서로 연통되고;
    상기 제1 방향 및 상기 제2 방향은 모두 상기 기판의 표시면에 평행되고, 상기 제1 방향과 상기 제2 방향은 서로 수직되는 것을 특징으로 하는 디스플레이 패널.
  12. 제1항에 있어서,
    상기 복수의 제1 픽셀회로 유닛은 제1 방향을 따라 행으로 배열되고, 제2 방향을 따라 열로 배열되며;
    상기 복수의 제2 픽셀회로 유닛은 제1 방향에서 상기 복수의 제1 픽셀회로 유닛의 일측에 위치하고, 상기 복수의 제2 픽셀회로 유닛은 상기 제2 방향을 따라 열로 배열되며, 상기 제2 방향으로 인접한 임의의 2개의 제2 픽셀회로 유닛 사이에는 제3 배치간극이 형성되고, 임의의 인접한 두 열의 제1 픽셀회로 유닛 사이에 형성된 상기 제1 배치간극은 전부 서로 연통되며, 대응하는 상기 제3 배치간극과도 서로 연통되고; 상기 복수의 제2 픽셀회로 유닛은 상기 제2 방향에서 상기 복수의 제1 픽셀회로 유닛의 일측에 위치하고, 상기 복수의 제2 픽셀회로 유닛은 상기 제1 방향을 따라 행으로 배열되며, 상기 제1 방향으로 인접한 임의의 2개의 제2 픽셀회로 유닛 사이에는 제4 배치간극이 형성되고, 임의의 인접한 두 행의 제1 픽셀회로 유닛 사이에 형성된 상기 제1 배치간극은 전부 서로 연통되며, 대응하는 상기 제4 배치간극과도 서로 연통되고;
    상기 제1 방향 및 상기 제2 방향은 모두 상기 기판의 표시면에 평행되고, 상기 제1 방향과 상기 제2 방향은 서로 수직되는 것을 특징으로 하는 디스플레이 패널.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 디스플레이 패널은 전원선 및 제1 가상 픽셀회로를 더 포함하고,
    상기 전원선은 상기 제1 픽셀회로, 상기 제2 픽셀회로 및 상기 발광 유닛 중 적어도 하나와 전기적으로 연결되어 전압 신호를 제공하고, 상기 제1 가상 픽셀회로는 상기 제1 배치간극에 배치되며 상기 전원선과 전기적으로 연결되는 것을 특징으로 하는 디스플레이 패널.
  14. 제13항에 있어서,
    상기 제1 가상 픽셀회로의 적어도 일부는 격자형의 배선 형상을 갖는 것을 특징으로 하는 디스플레이 패널.
  15. 제13항에 있어서,
    상기 전원선은 저전압 신호, 고전압 신호 또는 기준전압 신호 중 적어도 하나를 제공 가능한 것을 특징으로 하는 디스플레이 패널.
  16. 제13항에 있어서,
    상기 제1 가상 픽셀회로는 서로 연결된 복수의 제1 서브 가상 픽셀회로를 포함하며, 상기 제1 서브 가상 픽셀회로는 상기 제1 픽셀회로 또는 상기 제2 픽셀회로와 동일한 패턴 및 형상을 갖는 것을 특징으로 하는 디스플레이 패널.
  17. 제16항에 있어서,
    상기 제1 서브 가상 픽셀회로는 제3 방향을 따라 적층 배치된 비금속층, 제1 금속층 및 제2 금속층을 복수 포함하고, 상기 비금속층, 상기 제1 금속층 및 상기 제2 금속층 중 적어도 둘은 제3 방향을 따라 서로 연결되며;
    상기 제3 방향은 상기 기판에서 상기 복수의 발광 유닛으로 향하는 방향인 것을 특징으로 하는 디스플레이 패널.
  18. 제1항 내지 제17항 중 어느 한 항에 따른 디스플레이 패널을 포함하는 것을 특징으로 하는 디스플레이 설비.
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