KR102020001B1 - 슬롯을 낸 기판들을 사용한 저 뒤틀림의 웨이퍼 접합 - Google Patents

슬롯을 낸 기판들을 사용한 저 뒤틀림의 웨이퍼 접합 Download PDF

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Abstract

웨이퍼 접합 프로세스에서, 접합에 앞서, 하나 또는 두 개의 웨이퍼 기판의 양쪽에 금이 새겨진다. 기판 내에 슬롯들을 생성함으로써, 접합하는 동안의 웨이퍼의 특성들은 얇은 웨이퍼의 특성과 유사하게 되고, 이에 따라 웨이퍼들의 각각에 관련된 CTE 특성들의 차이에 따른 잠재적인 뒤틀림을 감소시킨다. 바람직하게는, 슬롯들은 싱귤레이팅된 패키지들에 슬롯들이 없고, 이에 따라 기판들의 전체-두께의 구조적 특성들을 유지하도록, 싱귤레이션/다이싱 패턴과 일치하는 슬롯들이 생성된다.

Description

슬롯을 낸 기판들을 사용한 저 뒤틀림의 웨이퍼 접합{LOW WARPAGE WAFER BONDING THROUGH USE OF SLOTTED SUBSTRATES}
본 발명은 반도체 제조 분야, 특히 웨이퍼-스케일 접합(wafer-scale bonding)에 관한 것이다.
싱귤레이션(다이싱(dicing))에 앞서 상이한 웨이퍼들 상에 엘리먼트들을 연결하는 웨이퍼 접합(wafer bonding)이 점점 더 인기를 끌고 있다. 4"-8" 직경의 웨이퍼는 수백 또는 수천의 디바이스를 포함할 수 있고, 두 웨이퍼의 접합은 이러한 수백 또는 수천의 디바이스 각각을 개별적으로 접합하는 종래의 접합을 대체할 수 있다.
발광 디바이스들(light emitting devices: LEDs)을 종래의 방식으로 함에 있어, 예를 들어 반도체 디바이스들을 포함하는 웨이퍼가 다이싱되고(diced), 개개의 디바이스들은 외부 전력원 또는 다른 회로(circuitry)에 연결하기 위한 구조적 지지체 및 수단을 제공하는 서브마운트(submount)에 후속적으로 접합된다. 일반적으로, 서브마운트는 인쇄 회로 기판(printed circuit board) 상에 마운팅하는 것과 같은, 후속 제조 프로세스들 또는 장치(fixture)에의 배치를 용이하게 할 수 있는 크기로 되어 있다. LED의 크기가 서브마운트의 크기보다 실질적으로 작은 경우에는, 이 프로세스는 상당히 효율적이다.
그러나, 특히 발광 디바이스(LED)의 분야에서, 개개의 디바이스(칩)의 크기는 증가하고 있는데, 이는 예를 들어 이는 발광 엘리먼트의 면적이 증가하거나 단일 디바이스에 복수의 발광 엘리먼트를 포함시켜야 하기 때문이다. 따라서, 패키지된(마운팅된) 디바이스의 전체 크기가 칩보다 상당히 크지 않게 되는, 칩-스케일 패키징(chip-scale packaging)이 매우 일반화되고 있다. 그러한 경우들에, 칩의 크기가 서브마운트의 크기와 비슷한 경우에 있어서는, LED 웨이퍼를 서브마운트 웨이퍼에 접합하는 것은 매우 효율적인 제조 프로세스를 제공할 수 있다.
종종, 상이한 웨이퍼들에 사용되는 재료들은 상이한 재료들이고, 한 웨이퍼의 재료는 반도체 디바이스의 제조를 용이하게 하도록 선택되며, 다른 웨이퍼의 재료는 구조적으로 및 전기적으로 결함이 없는 패키징(sound packaging)을 용이하게 하도록 선택된다. 발광 디바이스를 예로 들어보면, 반도체 웨이퍼는 종종 사파이어 성장 기판상에 AlInGaN, AlInGaP, InGaN 등과 같은 GaN계 또는 GaP 재료로 된 두꺼운 층을 포함하는데 반해, 서브마운트 웨이퍼는 전형적으로 실리콘 기판상에 하나 이상의 금속 층을 포함할 수 있다.
일반적으로 반도체 및 서브마운트를 형성하는데 서로 다른 재료들을 사용하기 때문에, 웨이퍼-접합의 실현가능성(feasibility)면에서 다수의 문제점에 봉착하게 된다. 두 웨이퍼 간 또는 다른 층들 간의 조합에서 열 팽창 계수(coefficient of thermal expansion: CTE)의 차이가 어셈블리(assembly) 이후에 뒤틀림을 야기할 수 있는데, 특히 상대적으로 높은 온도가 접합에 사용될 때 그러하다. 접합 프로세스 동안 발생하는 문제점들 외에, 그 결과로 생긴 뒤틀린 패키지는 층들(layers), 텍스쳐 표면들(texture surfaces), 등등의 제거에 사용되는 프로세스들과 같은 후속의 프로세스들에서 문제를 야기할 것이며, 인쇄 회로 기판들 또는 다른 장치들에 마운팅될 경우 신뢰성(reliability) 문제를 초래할 수 있다.
종래에는, 뒤틀림을 감소시키기 위해, 접합되는 재료들 중 하나의 재료를 일정한 평탄도를 강화시키는 두꺼운 재료인 다른 재료보다 실질적으로 더 얇게 하는 방법이 있다. 그러나, 반도체 패키징의 경우 성장 기판 및 서브마운트 기판은 전형적으로 동등한 두께이다. 성장 기판은 제조 프로세스를 지지하기 위해 충분히 두꺼워야하고, 서브마운트 기판은 완성된 패키지에 구조적 지지체을 제공하기 위해 충분히 두꺼워야한다.
본 발명은 뒤틀림의 가능성이 감소하도록 하면서 상이한 재료의 웨이퍼들을 접합할 수 있는 장점이 있을 수 있다. 패키징된 디바이스들의 구조적 무결성(structural integrity)을 계속하여 유지하면서 이러한 웨이퍼들을 접합할 수 있는 장점도 있을 수 있다.
하나 이상의 문제를 더욱 잘 해결하기 위해, 발명의 실시예에서, 반도체 웨이퍼와 접합에 앞서, 서브마운트 웨이퍼는 금이 새겨진다. 서브마운트 웨이퍼에서 슬롯들을 생성함으로써, 접합하는 동안 웨이퍼의 특성들은 얇은 웨이퍼(thinner wafer)의 특성과 유사하게 된다. 바람직하게는, 싱귤레이팅된 패키지들에 슬롯이 없고, 이에 따라 두께가 두꺼운(full-thickness) 서브마운트 웨이퍼의 구조적 특성을 유지하도록, 다이싱 패턴과 일치하는 슬롯들이 생성된다.
본 발명은 예시를 제시하고자, 첨부된 도면들의 도시를 통해, 더욱 상세하게 설명된다.
도 1은 두 웨이퍼의 접합의 예를 도시하는 도면.
도 2는 기판의 금을 새기는 예를 도시하는 도면.
도 3은 금을 새기는 피치(pitch)의 함수로서 유효 웨이퍼 두께의 예시적인 플롯을 도시하는 도면.
도 4는 유효 웨이퍼 두께의 함수로서 유효 웨이퍼 뒤틀림의 예시적인 플롯을 도시하는 도면.
도 5는 웨이퍼 기판의 금을 새기는 것과 연관된 파라미터들을 결정하기 위한 흐름도의 예를 도시하는 도면.
도면들 전반에 걸쳐, 동일한 참조 부호는 유사하거나 대응하는 특징 또는 기능을 나타낸다. 도면들은 설명의 목적들로 포함된 것이고 발명의 청구범위를 제한하도록 의도된 것은 아니다.
이하의 설명에서, 제한보다는 설명의 목적을 위해, 발명의 개념들의 철저한 이해를 제공하기 위해, 특정한 아키텍쳐, 인터페이스, 기술 등과 같은 구체적 세부사항들이 기재되어있다. 그러나, 본 발명이 구체적 세부사항에서 벗어난, 다른 실시예들에서 실시될 수 있다는 것은 당해 기술분야의 통상의 기술자에게 명백할 것이다. 마찬가지로, 본 상세한 설명의 본문은 도면들에 도시된 것과 같이 실시예들에 관한 것으로, 청구항에 명확히 포함된 제한을 넘어서 청구된 발명을 제한하려고 의도되지 않는다. 단순성과 명확성의 목적으로, 본 발명의 설명이 불필요한 세부사항들로 인하여 모호해지지 않기 위해, 잘 알려진 디바이스, 회로, 방법의 상세한 설명은 생략된다.
도 1은 제1 웨이퍼(100) 및 제2 웨이퍼(200)의 접합의 예를 도시한다. 제1 웨이퍼(100)는 기판(110) 상에 형성된 기능적인 구조(120)를 포함할 수 있다. 기능적인 구조(120)는, 예를 들어 성장 기판(110) 상에 성장되는 복수의 반도체 디바이스(125)를 포함할 수 있다. 반도체 발광 디바이스의 분야 내에서, 예를 들어 디바이스(125)는 사파이어 기판(110) 상에 성장되는 일련의 n-형 및 p-형 층에 의해 형성되는 하나 이상의 발광 엘리먼트를 포함할 수 있다. 영역들(126)이 디바이스들(125)을 분리하거나 격리하는 기능을 수행하고, 웨이퍼(100)를 개개의 디바이스(125)로 싱귤레이션/다이싱하는 것을 용이하게 하는 특징부들(features)을 제공할 수 있다.
당해 기술분야에 알려진 것과 같이, 광 추출 효율(light extraction efficiency)은 사파이어 기판(110)을 제거함으로써 또는 전형적으로 n-형인 GaN 층인 제1 성장층을 조면화(roughening)함으로써 향상될 수 있고; 그 후에 도 1에서 구조(120)의 최상부층이 될 수 있는 조면화층(roughened layer)으로부터 광이 추출된다. 구조(120)의 최하부층에서, 도전층(conductive layer)이 형성될 수 있고, 패드들(pads) 또는 각각의 발광 디바이스(125)를 외부 전력원들에 연결하는 것을 용이하게 하는 접촉부들(contacts)(135)을 제공하도록 패터닝될(patterned) 수 있다.
구조(120)는 반도체, 금속, 그리고 유전체, 구조(120) 및 특히 디바이스(125)와 같은 다수의 상당한 강성층을 포함할 수 있지만, 구조(120) 또는 디바이스들(125)은 후속의 제조 프로세스들을 거치고/거치거나 처리될 수 있도록 해주는 구조적 무결성을 가지지 못할 수도 있다. 따라서, 기판(110)이 제거되기 이전에, 구조(120)는 필요한 구조적 무결성을 제공하는 상이한 기판 상에 마운팅될 수 있다. 웨이퍼(200)의 기판(210)은 디바이스들(125)을 외부 전력원들 또는 다른 회로로의 연결을 제공할뿐만 아니라, 이러한 구조적 무결성을 제공할 수 있다. 연결은 서브마운트로서 사용되는 제2 웨이퍼(200)의 일부에 의해 제공될 수 있다.
디바이스들(125)의 실시예에서 제1 웨이퍼(100) 상의 디바이스들 및 제2 웨이퍼(200)상의 섹션들은 디바이스/서브마운트들의 사각형 격자에 배치된다. 각각의 디바이스는 단일 서브마운트와 정렬될 수 있지만, 단일 서브마운트 상의 다수의 디바이스 또는 다수의 서브마운트 상의 단일 디바이스와 같은 다른 배열들이 고려되고 발명의 범위 내에서 포함된다.
2011년 8월 10일에 Marc de Samber와 Eric van Grunsven에 의해 출원되고, 공동 출원 중인 미국 특허 출원 61/521,783, "캐리어 웨이퍼를 이용한 LED의 웨이퍼 레벨 프로세싱(WAFER LEVEL PROCESSING OF LEDS USING CARRIER WAFER)"은, 성장 기판 상의 LED 구조들에 대응하는 접촉부 영역들과 정렬된 관통홀들(비아(vias))을 갖춘 서브마운트 웨이퍼의 사용을 개시하고, 본 명세서에서 참조로 인용된다. 두 웨이퍼를 함께 접합한 후, 이 조합체(combination)는 비아 내의 도체들이 형성되도록 프로세싱되고, 그렇게 함으로써 전도체들이 비아를 통해 접촉부들을 LED 구조들까지 연장한다.
이러한 예에 제한되지는 않지만, 서브마운트 웨이퍼(200)의 기판(210)은 실리콘이다. 비아(235)는 디바이스들(125)로 전기적으로 연결되는 접촉부들(135)과 정렬되도록 기판(210)에 위치한다. 웨이퍼(100)를 웨이퍼(200)로 접합한 이후에, 전형적으로 접착 접합 층(adhesive bonding layer)을 사용하여 임의의 잔여 접합 재료는 비아(235)로부터 제거되고, 구리와 같은 전도성 재료는 비아(235)를 채우도록 사용되고, 디바이스들(125)로 외부 연결(들)을 용이하게 하기 위해 (도시되지 않은) 패드들을 기판(210)의 더 낮은 표면상에 형성하도록 사용된다.
상기에 표시된 바와 같이, 웨이퍼들(100, 200)을 접합한 이후에, 원래 성장층(110)은 제거될 수 있고, 성장된 구조(120)의 최상부층은 효율적인 광 추출이 용이하도록 프로세싱될 수 있다. 다른 프로세스들뿐만 아니라 이러한 프로세스들도 접합된 웨이퍼들의 어떤 뒤틀림에 의해 오히려 영향을 받을 수 있다.
디바이스들(125)에 구조적 지지체을 제공하면서, 잠재적인 뒤틀림을 감소시키기 위해 서브마운트 웨이퍼는 슬롯들(250)에 금이 새겨질 수 있다. 필요한 경우, 기판들(110, 210)의 간에서의 열 팽창 계수(CTE)의 차이 또는 다른 프로세싱 효과들에 의해 발생할 수 있는 몇몇의 장력을 완화하기 위해, 서브마운트 기판(210)에 금을 새기는 것은 서브마운트 기판이 구부러지도록 서브마운트 기판의 전반적인 강성을 감소시킬 수 있다.
도 1에 도시된 바와 같이, 디바이스들(125)이 싱귤레이팅될 때, 슬롯들(250)이 바람직하게는 디바이스들(125) 밑에 놓이지 않도록 위치하고 있다. 따라서, 슬롯들(250)은 디바이스들을 싱귤레이팅하는데 사용되는 라인과 동일한 라인에 위치할 수 있는데, 이는 전형적으로 디바이스들(125) 간의 경계영역들(126) 바로 아래이다. 따라서, 슬롯들은 디바이스/서브마운트들의 "격자"와 정렬될 수 있다.
도 1은 4개의 디바이스(125)에 의해 이격되는 슬롯들(250)을 도시하지만, 파선으로 된 잠재적인 슬롯들(250')에 의해 도시되듯이, 슬롯들(250)은 가까이 함께 위치할 수 있거나 멀리 떨어질 수 있다. 도 2 내지 도 4에서 상세히 설명되듯이, 특정한 간격 또는 피치는 각각의 슬롯 제작과 관련된 비용 및 슬롯들의 특정한 특성들을 포함하는 다양한 요인들에 기초하여 선택될 수 있다.
도 2는 피치(P)에 의해 분리된 두 개의 슬롯(250)을 도시한다; 전형적으로 피치는 슬롯들 간의 디바이스의 정수로 정의될 것이다. 피치(P)가 더 클수록, 주어진 웨이퍼 크기에 대하여 더 적은 슬롯들이 요구될 것이다. 전형적으로, 이러한 균일성이 요구되지는 않지만, 피치(P)는 디바이스들의 사각형들을 형성하는 디바이스/서브마운트들의 격자에 대하여 수평 및 수직 방향들로 모두 동일할 것이다. 이와 같은 방식으로, 웨이퍼에 걸쳐 균일한 피치가 요구되지 않고, 슬롯들은 오직 1차원으로 지향될 수 있다. 참조 및 이해의 용이함을 위해, 도 3 및 도 4의 분석들에 있어서 피치는 양쪽 방향에서의 동일한 피치로 가정한다.
기판(210)을 슬롯팅(slotting)함으로써, 슬롯 위치에서 기판(210)의 "유효 두께"는 원래 두께(T)로부터 감소된다. 변형된 웨이퍼의 "유효 두께"는 일반적으로 변형된(슬롯을 낸) 웨이퍼와 동일한 강성을 제공하는 변형되지 않은(슬롯을 내지 않은) 웨이퍼의 두께로 정의된다. '최대' 강성 또는 '평균' 강성과 같은 임의의 다양한 통계는 이러한 동등성을 정의하는데 사용될 수 있다.
피치(P)의 감소는 유효 두께를 감소시키는데, 이는 슬롯을 낸 웨이퍼의 '강성' 성향이 얇은 웨이퍼의 '강성' 성향과 유사하기 때문이다. 이와 마찬가지로, 유효 두께는 또한 슬롯의 깊이(D)뿐만 아니라 폭(W)에도 의존한다. 깊이(D) 또는 폭(W)을 증가함에 따라 유효 두께는 감소될 것이다. 실시예에서, 웨이퍼 두께(T)는 200um, 슬롯의 깊이(D)는 150um, 슬롯의 폭(W)은 100um 일 수 있다. 전형적으로 깊이(D)는 두께(T)의 40-80%의 범위 일 수 있고, 폭(W)은 디바이스 폭의 5-20%의 범위 일 수 있다.
FEA(Finite element analysis)는 형상 및 재료의 다른 특성들에 기초하는 재료 성능의 변화들을 평가하는데 일반적으로 사용된다. 도 3은 슬롯 치수(T=200um, D=150um, W=100um) 및 1mm×1mm 크기의 디바이스의 예를 사용하여 슬롯들의 피치(P)의 함수로서 나타낸 실리콘 기판(210)의 유효 두께를 그래프(300)로 도시한다.
도 3에 도시된 바와 같이, 슬롯들의 피치(P)가 각각의 디바이스(피치 = 1) 간의 슬롯이면, 유효 두께(310)는 실제 웨이퍼 두께(T)의 절반보다 작다. 슬롯들의 피치가 10 번째 디바이스 마다(피치=10) 슬롯이 있다면, 유효 두께(320)는 실제 웨이퍼 두께의 약 80%일 것이다. 당해 기술분야에서 통상의 기술자는 유효 두께와 유사한 그래프들은 다른 슬롯 및 기판 차원들의 각각의 함수로서 나타내어 생성될 수 있다는 것을 인식할 것이다.
도 4는 유효 웨이퍼 두께의 함수로서 나타낸 유효 웨이퍼 뒤틀림의 그래프를 도시한다. 유효 웨이퍼 뒤틀림은 최대 뒤틀림 또는 평균 뒤틀림과 같은 웨이퍼 뒤틀림에 관련된 임의의 통계일 수 있고, 이는 유효 웨이퍼 두께와 동일한 두께를 갖는 변형되지 않은(슬롯을 내지 않은) 웨이퍼에서 발생할 것이다.
플롯들(410, 420)은, 예를 들어 200um의 실리콘 기판(210)이 두 개의 상이한 온도에서 접합 프로세스들을 사용하여 약 1.3mm의 두께를 가지는 전술한 사파이어 기판에 접합되는 때에, 겪을 수 있는 유효 뒤틀림을 도시한다. 플롯(410)은 200℃에서 BCB(Benzocyclobuten) 접합 층의 사용 예에 해당하고, 플롯(420)은 150℃에서 Epotek 377 접합 층의 사용 예에 해당한다. 이러한 플롯들은 주어진 최대 웨이퍼 뒤틀림에 도달하기 위한 최대 유효 서브마운트 두께를 결정하는데 사용될 수 있고, 그 반대도 이와 같다.
예를 들어, 도 4에서 라인(430)에 의해 표시되듯이, 이러한 예에서 최대 웨이퍼 뒤틀림이 250um이면, BCB-접합된 실리콘 기판의 유효 두께는 약 125um(415)를 초과할 수 없고; Epotek 377-접합된 기판(210)의 유효 두께는 약 165um(425)를 초과할 수 없다.
또한, 도 3의 웨이퍼의 예에 대하여 두 개의 피치에 대응하는 수직 라인들(440, 450)은 도 4에 도시되어 있다. 수직 라인(440)은 약 90um(200um의 45%)의 유효 두께를 제공하는 하나의 피치에 해당한다. Epotek 377-접합된 기판이 이러한 피치에서 사용되는 경우에는, 유효 웨이퍼 뒤틀림은 약 150um(445)일 것이고, 이는 전술한 250um(430)의 최대 웨이퍼 뒤틀림 미만이다. 이와 마찬가지로, BCB-접합된 기판이 이러한 피치에서 사용되는 경우에는, 유효 웨이퍼 뒤틀림은 약 200um(446)일 것이고, 이는 250um(430)의 최대 웨이퍼 뒤틀림 미만이다.
한편, 수직 라인(450)은 도 3의 예에서 10 개의 피치에 대응하고, 이는 약 160um(200um의 80%)의 유효 두께를 제공한다. Epotek 377-접합된 기판(420)에 이러한 피치가 사용되는 경우에는, 유효 뒤틀림은 250um(430)의 최대 웨이퍼 뒤틀림 바로 아래(455)일 것이다. 그러나, BCB-접합된 기판(410) 상의 10 개의 피치의 사용이 약 340um(456)의 유효 뒤틀림의 결과를 야기하고, 이는 250um(430)의 최대 한계를 초과하는 것이다. 유사한 분석들은 선택된 웨이퍼 재료 및 피치가 지정된 최대 유효 웨이퍼 뒤틀림을 만족하는 것을 확인하기 위해 상이한 피치들 및 상이한 웨이퍼 기판들에 대해 적용될 수 있다.
기판에 금을 새기는 것에 대한 바람직한 매개변수들을 결정하기 위한 흐름도의 예가 도 5에 제공되어 있다.
도 1 및 도 2에 대하여, 슬롯들(250)이 실질적으로 디바이스들(125)의 경계들에 위치하고 슬롯들(250)이 디바이스들(125)의 영역 내에서 존재하지 않기 때문에, 각각의 디바이스(125)에 대한 기판(210)의 유효 두께는 감소하지 않으면서 서브마운트 기판(210)의 원래의 두께(T)를 유지함을 주목할 필요가 있다. 따라서, 도 5의 예시적인 흐름도에 도시된 바와 같이, 본 발명의 전형적인 실시예에서, 제조 및 후-제조 프로세스 동안 디바이스(125)에 제공될 필요가 있는 구조적 지지체에 기초하여 주어진 재료의 서브마운트 기판(210)의 두께(T)가 선택되고/결정된다(510). 게다가, 싱귤레이션 이전의 최대 허용 뒤틀림은 또한 전형적으로 임의의 개개의 제조 프로세스들에 대하여 허용되는 오차에 기초하여 정의된다(520).
이러한 주어진 파라미터(선택된 기판 재료 및 두께, 최대 허용 뒤틀림)뿐만 아니라 예상 접합 온도와 같은 다른 파라미터들을 고려해 볼 때, 도 4의 플롯들(410, 420, 430)의 예를 사용하여 기판의 최대 유효 두께가 결정될 수 있다(530). 최대 뒤틀림이 250um이고 BCB-접합된 기판이 사용되는 경우에, 최대 유효 뒤틀림 두께는 약 125um(415)이고; Epotek 377-접합된 기판이 사용되는 경우에는, 최대 유효 뒤틀림 두께는 약 165um(425)이다.
선택된 기판(210)의 두께(T)가 최대 유효 두께 미만인 경우에는, 기판(210)에 어떠한 슬롯들도 요구되지 않는다(540).
그러나, 선택된 기판(210)의 두께(T)가 최대 유효 두께보다 큰 경우에는, 기판(210)의 슬롯들은 금을 새기는 것에 의해 감소될 수 있다(540). 그러한 경우에는, 유효 두께가 결정된 최대 유효 두께 미만으로 감소될 때까지 기판(210)의 유효 두께를 감소시키는 역할을 하는 슬롯들의 피치, 깊이, 및 폭의 적절한 선택을 결정하도록 FEA 또는 이와 유사한 분석들이 수행될 수 있다(550).
기판(210)에 슬롯들이 생성된다(560). 상술한 바와 같이, 슬롯들의 선택된 피치는 바람직하게는 주어진 차원에 따른 디바이스(125)의 폭의 정수 배이며, 이에 따라 디바이스들(125)의 각각을 지지하는 기판(210)의 전체 두께(T)를 유지하면서, 슬롯들이 디바이스들(125) 간의 경계들과 정렬된다.
본 발명은 도면들 및 전술한 설명에 의해 상세하게 도시되고 설명되었지만, 이와 같은 도시 및 설명은 설명적이거나 예시적이며 제한적이지 않다고 고려될 수 있고; 본 발명은 개시된 실시예들에 한정되지 않는다.
예를 들어, 슬롯들의 특성들의 상기 정형 분석이 수행되지 않은 실시예에서도 본 발명의 동작이 가능하다. 예를 들어, 슬롯들을 추가하는 것이 후속 프로세스들 및/또는 패키지 디바이스들의 후속의 신뢰성을 용이하게 하거나 향상시킨다는 것을 인식하면, 디바이스들의 생산에 관련된 비용 제약 내에서 여유가 될 수 있는 만큼의 많은 슬롯을 추가할 수 있다. 이와 마찬가지로, "각 차원에서 하나의 슬롯"과 같은 최소 비용 옵션은, 추가적인 분석적 분석(analytic analysis)에 의해 정당화되는 추가적인 슬롯들과 함께, 모든 접합 웨이퍼에 대한 기준으로 설정될 수 있다.
게다가, 본 발명이 접합 이전에 기판에 금을 새기는 상황에서 제시되지만, 당해 기술분야에서 통상의 기술자는, 접합 이후이지만 뒤틀림을 유도할 가능성이 있는 몇몇의 후속 프로세스 이전에, 금을 새기는 것이 발생할 수 있음을 인식할 수 있다.
이와 마찬가지로, 본 발명이 서브마운트 기판에 금을 새기는 상황에서 제시되지만, 당해 기술분야에서 통상의 기술자는 성장 기판에 금을 새김으로써 달성될 수 있는 유사한 장점들을 인식할 것이다. 성장 기판들에 금을 새기는 것의 장점은 성장 기판이 후속적으로 제거될 경우에, 슬롯들이 디바이스들의 경계들과 정렬될 필요가 없다는 것이다. 당해 기술분야에서 통상의 기술자는 양쪽 기판들에 금을 새기는 것이, 예를 들어 오직 하나의 기판에 금을 새기는 것에 의해 실질적으로 달성하기 어려운 목표들을 달성하기 위해, 사용될 수 있다는 것도 인식할 것이다.
개시된 실시예들에 대한 다른 변형들은 도면들, 기재, 및 첨부된 청구항들의 학습으로부터 청구된 발명을 실시하는 당해 기술분야에서 통상의 기술자들에 의해 이해되고 영향을 받을 수 있다. 청구범위에 있어, "포함하는"이라는 단어는 다른 엘리먼트들 또는 단계들을 배제하지 않으며, 부정관사 "일(a)" 또는 "일(an)"은 복수를 배제하지 않는다. 단일 프로세서 또는 다른 유닛은 청구범위에 기재된 여러 항목의 기능을 수행할 수 있다. 특정 수단들이 상호적으로 다른 종속항들에 의해 인용된다는 단순한 사실은 장점으로 사용될 수 없는 수단의 조합을 나타내지 않는다. 컴퓨터 프로그램은 광 저장 매체 또는 다른 하드웨어의 일부로서 또는 함께 공급되는 고체-상태 매체와 같은 적절한 매체 상에 저장되거나/분산될 수 있고, 그러나 인터넷 또는 다른 유무선 통신 시스템들과 같은 다른 형태들로 분배될 수 있다. 어떤 청구항의 참조 부호들도 범위를 제한하는 것으로 해석되어서는 안 될 것이다.

Claims (15)

  1. 구조체로서,
    복수의 반도체 디바이스들을 포함하는 제1 반도체 웨이퍼 - 상기 반도체 디바이스들은 경계영역들에 의해 서로 분리되어 있음 -, 및
    접착 접합 층에 의해 상기 제1 반도체 웨이퍼에 접합된 제2 웨이퍼
    를 포함하고,
    상기 구조체의 뒤틀림(warpage)을 감소시키기 위해, 상기 제2 웨이퍼에는 복수의 슬롯들로 금이 새겨져(scored) 있고,
    상기 슬롯들은 상기 반도체 디바이스들 사이의 경계영역들 아래에서 상기 경계영역들과 정렬되어 있고,
    상기 슬롯들은 상기 접착 접합 층에 대향하는 상기 제2 웨이퍼의 표면상에 제공되어 있는, 구조체.
  2. 삭제
  3. 제1항에 있어서,
    상기 반도체 디바이스들은 발광 디바이스들을 포함하는, 구조체.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 제2 웨이퍼는 두께(T)를 가지고, 상기 슬롯들은 상기 두께(T)의 40% 와 80% 사이의 깊이(D)를 가지는, 구조체.
  7. 제1항에 있어서,
    상기 반도체 디바이스들은 디바이스 폭을 가지고, 상기 슬롯들은 상기 디바이스 폭의 5% 와 20% 사이의 슬롯 폭을 가지는, 구조체.
  8. 제1 반도체 웨이퍼 상에 복수의 반도체 디바이스들을 생성하는 단계 - 상기 반도체 디바이스들은 경계영역들에 의해 서로 분리되어 있음 -,
    제2 웨이퍼를 제공하는 단계,
    상기 제2 웨이퍼에 복수의 슬롯들로 금을 새기는 단계, 및
    접착 접합 층에 의해 상기 제2 웨이퍼에 상기 제1 반도체 웨이퍼를 접합하는 단계
    를 포함하고,
    상기 슬롯들은 상기 반도체 디바이스들 사이의 경계영역들 아래에서 상기 경계영역들과 정렬되어 있고,
    상기 슬롯들은 상기 접착 접합 층에 대향하는 상기 제2 웨이퍼의 표면상에 제공되어 있는, 방법.
  9. 삭제
  10. 삭제
  11. 제8항에 있어서,
    상기 반도체 디바이스들은 발광 디바이스들을 포함하는, 방법.
  12. 삭제
  13. 제8항에 있어서,
    상기 제2 웨이퍼는 두께(T)를 가지고, 상기 슬롯들은 상기 두께(T)의 40% 와 80% 사이의 깊이(D)를 가지는, 방법.
  14. 제8항에 있어서,
    상기 반도체 디바이스들은 디바이스 폭을 가지고, 상기 슬롯들은 상기 디바이스 폭의 5% 와 20% 사이의 슬롯 폭을 가지는, 방법.
  15. 제8항에 있어서,
    상기 제2 웨이퍼는 실리콘을 포함하는, 방법.
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