KR101999907B1 - 어레이 기판, 디스플레이 패널, 및 어레이 기판의 제조 방법 - Google Patents

어레이 기판, 디스플레이 패널, 및 어레이 기판의 제조 방법 Download PDF

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KR101999907B1
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Abstract

본 발명은 어레이 기판(10), 디스플레이 패널(1) 및 상기 어레이 기판(10)의 제조 방법을 제공하며, 이때, 상기 어레이 기판(10)은 매트릭스 내에 복수의 저온 폴리-실리콘 박막 트랜지스터를 갖고, 상기 어레이 기판(10)은, 기판(101); 상기 기판(101)의 동일 표면 상에 배치된, 저온 폴리-실리콘 층(104), 소스 전극(107), 드레인 전극(108) 및 제 1 전도성 층(112)(여기서, 상기 저온 폴리-실리콘 층(104)은 상기 기판(101)의 표면의 중간 부분에 배치되고, 상기 소스 전극(107) 및 드레인 전극(108)은 각각 상기 저온 폴리-실리콘 층(104)의 두 측면에 배치되고, 상기 소스 전극(107)의 하나의 말단부는 상기 저온 폴리-실리콘 층(104)의 하나의 말단부에 전기적으로 연결되고, 상기 드레인 전극(108)의 하나의 말단부는 상기 저온 폴리-실리콘 층(104)의 또 다른 말단부에 전기적으로 연결되고, 상기 드레인 전극(108)의 또 다른 말단부는 제 1 전도성 층(112)에 전기적으로 연결된다); 상기 저온 폴리-실리콘 층(104), 소스 전극(107), 드레인 전극(108) 및 제 1 전도성 층(112) 상에 배치된 절연 층(109); 상기 절연 층(109) 상에, 상기 저온 폴리-실리콘 층(104)에 대응되게 배치된 게이트 전극(110); 상기 게이트 전극(110) 상에 적층된 부동태화 층(111); 및 상기 부동태화 층(111) 상에, 제 1 전도성 층(112)에 대응되게 배치된 제 2 전도성 층(113)을 포함한다.

Description

어레이 기판, 디스플레이 패널, 및 어레이 기판의 제조 방법{ARRAY SUBSTRATE, DISPLAY PANEL, AND MANUFACTURING METHOD FOR ARRAY SUBSTRATE}
본 발명은, 디스플레이 기술 분야, 특히 어레이 기판, 디스플레이 패널 및 어레이 기판의 제조 방법에 관한 것이다.
관련 출원의 상호 참조
본원은, 2014년 12월 30일에 출원된 중국 특허 출원 제 201410849415.6 호(명칭 "어레이 기판, 디스플레이 패널, 및 어레이 기판의 제조 방법")에 대한 우선권을 주장하며, 이의 개시내용 전체를 본원에 참고로 인용한다.
디스플레이 장치, 예컨대 액정 디스플레이(LCD)는 일반적으로 전자 장치에서 사용되고, 이의 낮은 전력 소비, 작은 크기, 경량 및 기타 특성 때문에, 사용자에게 매우 인기가 많다. 평면 패널 디스플레이 기술의 발달에 의해, 고 해상도 및 저 전력 소비를 갖는 액정 디스플레이가 요구되어 왔다. 비정질 실리콘(amorphous silicon)은 전자 이동능이 낮으나, 저온 폴리-실리콘은 저온에서 생성될 수 있고 비정질 실리콘보다 높은 전자 이동능을 갖는다. 또 다른 양태에서, 저온 폴리-실리콘에 의해 제조된 CMOS 장치는, 높은 해상도 및 낮은 전력 소비를 갖는 액정 디스플레이에 적용될 수 있다. 그러므로, 저온 폴리-실리콘은 널리 적용 및 연구되어 왔다. 최근, 저온 폴리-실리콘 박막 트랜지스터를 포함하는 어레이 기판의 경우, 저온 폴리-실리콘에 대한 마스크(mask)의 수/양이 많기 때문에(일반적으로, 저온 폴리-실리콘 박막 트랜지스터 어레이 기판의 마스크의 수는 10개임), 저온 폴리-실리콘 박막 트랜지스터 어레이 기판의 제작/제조에서 생산성 개선이 더욱 어렵고 불리하게 되고 있다.
본 발명은 어레이 기판을 제공한다. 상기 어레이 기판은, 어레이에 배열된 복수의 저온 폴리-실리콘(LTPS) 박막 트랜지스터를 포함한다. 상기 복수의 저온 폴리-실리콘 박막 트랜지스터 각각은, 기판; 상기 기판의 동일 표면 상에 배치된, 저온 폴리-실리콘 층, 소스(source), 드레인(drain) 및 제 1 전도성 층; 상기 저온 폴리-실리콘 층, 소스, 드레인 및 제 1 전도성 층 상에 배치된 절연 층; 상기 절연 층 상에, 상기 저온 폴리-실리콘 층에 대응되게 배치된 게이트; 상기 게이트 상에 적층된 부동태화 층; 및 상기 부동태화 층 상에, 상기 제 1 전도성 층에 대응되게 배치된 제 2 전도성 층을 포함하며, 이때
상기 저온 폴리-실리콘 층은 상기 기판의 표면의 중간 부분에 배치되고, 상기 소스 및 드레인은 각각 상기 저온 폴리-실리콘 층의 두 측면에 배치되고, 상기 소스의 말단부는 상기 저온 폴리-실리콘 층의 말단부에 전기적으로 연결되고, 상기 드레인의 말단부는 상기 저온 폴리-실리콘 층의 또 다른 말단부에 전기적으로 연결되고, 상기 드레인의 또 다른 말단부는 상기 제 1 전도성 층에 전기적으로 연결되고,
상기 제 1 전도성 층은 픽셀 전극으로서 사용되고, 제 2 전도성 층은 공통 전극으로서 사용된다.
한 실시양태에서, 상기 어레이 기판은, 상기 기판의 표면 상에 배치되는 차광(light-shielding) 층을 추가로 포함하고; 상기 저온 폴리-실리콘 층, 소스, 드레인 및 제 1 전도성 층이 상기 차광 층을 통해 상기 표면 상에 배치되고, 상기 차광 층이 상기 저온 폴리-실리콘 층에 대응되게 배치된다.
한 실시양태에서, 상기 어레이 기판은, 상기 차광 층 상에 적층되는 완충 층을 추가로 포함하고; 상기 저온 폴리-실리콘 층, 소스, 드레인 및 제 1 전도성 층이 상기 완충 층 및 차광 층을 통해 상기 기판의 표면 상에 배치된다.
한 실시양태에서, 상기 어레이 기판은 제 1 오옴(ohmic) 접촉 층을 추가로 포함하고, 상기 제 1 오옴 접촉 층은 상기 소스를 상기 저온 폴리-실리콘 층에 연결시키고, 상기 제 1 오옴 접촉 층은 상기 소스와 상기 저온 폴리-실리콘 층 사이의 접촉 저항을 감소시키도록 구성된다.
한 실시양태에서, 상기 어레이 기판은 제 2 오옴 접촉 층을 추가로 포함하고, 상기 제 2 오옴 접촉 층은 상기 드레인을 상기 저온 폴리-실리콘 층에 연결시키고, 상기 제 2 오옴 접촉 층은 상기 드레인과 상기 저온 폴리-실리콘 층 사이의 접촉 저항을 감소시키도록 구성된다.
또 다른 양태에서, 본 발명은 디스플레이 패널을 제공한다. 상기 디스플레이 패널은 전술된 실시양태 중 어느 하나에 따른 어레이 기판을 포함한다.
또 다른 양태에서, 본 발명은 어레이 기판의 제조 방법을 제공하며, 상기 방법은,
기판을 제공하는 단계;
상기 기판의 표면 상에 저온 폴리-실리콘 층, 소스, 드레인 및 제 1 전도성 층을 배치하는 단계로서, 이때 상기 저온 폴리-실리콘 층은 상기 기판의 표면의 중간 부분에 배치되고, 상기 소스 및 드레인은 각각 상기 저온 폴리-실리콘 층의 두 측면에 배치되고, 상기 소스의 말단부는 상기 저온 폴리-실리콘 층의 말단부에 전기적으로 연결되고, 상기 드레인의 말단부는 상기 저온 폴리-실리콘 층의 또 다른 말단부에 전기적으로 연결되고, 상기 드레인의 또 다른 말단부는 상기 제 1 전도성 층에 전기적으로 연결되는, 단계;
절연 층을 형성하는 단계로서, 이때 상기 절연 층은 상기 저온 폴리-실리콘 층, 소스, 드레인 및 제 1 전도성 층 상에 형성되는, 단계;
게이트를 형성하는 단계로서, 이때 상기 게이트는 상기 절연 층 상에 배치되는, 단계;
부동태화 층을 형성하는 단계로서, 이때 상기 부동태화 층은 상기 게이트 상에 배치되는, 단계;
제 2 전도성 층을 형성하는 단계로서, 이때 상기 제 2 전도성 층은 상기 부동태화 층 상에, 상기 제 1 전도성 층에 대응되게 배치되는, 단계
를 포함하며, 상기 제 1 전도성 층은 픽셀 전극으로서 구성되고, 상기 제 2 전도성 층은 공통 전극으로서 구성된다.
한 실시양태에서, 상기 어레이 기판의 제조 방법은,
상기 "기판을 제공하는 단계"와 "상기 기판의 표면 상에 저온 폴리-실리콘 층, 소스, 드레인 및 제 1 전도성 층을 배치하는 단계로서, 이때 상기 저온 폴리-실리콘 층은 상기 기판의 표면의 중간 부분에 배치되고, 상기 소스 및 드레인은 각각 상기 저온 폴리-실리콘 층의 두 측면에 배치되고, 상기 소스의 말단부는 상기 저온 폴리-실리콘 층의 말단부에 전기적으로 연결되고, 상기 드레인의 말단부는 상기 저온 폴리-실리콘 층의 또 다른 말단부에 전기적으로 연결되고, 상기 드레인의 또 다른 말단부는 상기 제 1 전도성 층에 전기적으로 연결되는, 단계" 사이에,
상기 기판의 표면 상에 차광 층을 형성하는 단계를 추가로 포함한다. "상기 기판의 표면 상에 저온 폴리-실리콘 층, 소스, 드레인 및 제 1 전도성 층을 배치하는 단계로서, 이때 상기 저온 폴리-실리콘 층은 상기 기판의 표면의 중간 부분에 배치되고, 상기 소스 및 드레인은 각각 상기 저온 폴리-실리콘 층의 두 측면에 배치되고, 상기 소스의 말단부는 상기 저온 폴리-실리콘 층의 말단부에 전기적으로 연결되고, 상기 드레인의 말단부는 상기 저온 폴리-실리콘 층의 또 다른 말단부에 전기적으로 연결되고, 상기 드레인의 또 다른 말단부는 상기 제 1 전도성 층에 전기적으로 연결되는, 단계"는 상기 저온 폴리-실리콘 층, 소스, 드레인 및 제 1 전도성 층을 상기 차광 층 상에 배치하는 단계이다.
한 실시양태에서, 상기 어레이 기판의 제조 방법은,
"상기 기판의 표면 상에 차광 층을 형성하는 단계" 이후, "상기 기판의 표면 상에 저온 폴리-실리콘 층, 소스, 드레인 및 제 1 전도성 층을 배치하는 단계로서, 이때 상기 저온 폴리-실리콘 층은 상기 기판의 표면의 중간 부분에 배치되고, 상기 소스 및 드레인은 각각 상기 저온 폴리-실리콘 층의 두 측면에 배치되고, 상기 소스의 말단부는 상기 저온 폴리-실리콘 층의 말단부에 전기적으로 연결되고, 상기 드레인의 말단부는 상기 저온 폴리-실리콘 층의 또 다른 말단부에 전기적으로 연결되고, 상기 드레인의 또 다른 말단부는 상기 제 1 전도성 층에 전기적으로 연결되는, 단계" 이전에,
상기 차광 층 상에 완충 층을 형성하는 단계를 추가로 포함한다. "상기 기판의 표면 상에 저온 폴리-실리콘 층, 소스, 드레인 및 제 1 전도성 층을 배치하는 단계로서, 이때 상기 저온 폴리-실리콘 층은 상기 기판의 표면의 중간 부분에 배치되고, 상기 소스 및 드레인은 각각 상기 저온 폴리-실리콘 층의 두 측면에 배치되고, 상기 소스의 말단부는 상기 저온 폴리-실리콘 층의 말단부에 전기적으로 연결되고, 상기 드레인의 말단부는 상기 저온 폴리-실리콘 층의 또 다른 말단부에 전기적으로 연결되고, 상기 드레인의 또 다른 말단부는 상기 제 1 전도성 층에 전기적으로 연결되는, 단계"는, 상기 완충 층을 통해 상기 기판의 표면 상에 저온 폴리-실리콘 층, 소스, 드레인 및 제 1 전도성 층을 배치하는 단계이다.
한 실시양태에서, 상기 어레이 기판의 제조 방법은,
제 1 오옴 접촉 층을 형성하는 단계로서, 이때 상기 제 1 오옴 접촉 층이 상기 소스를 상기 저온 폴리-실리콘 층에 연결하는, 단계; 및
제 2 오옴 접촉 층을 형성하는 단계로서, 이때 상기 제 2 오옴 접촉 층이 상기 드레인을 상기 저온 폴리-실리콘 층에 연결하는, 단계
를 추가로 포함한다.
본 발명에 따른 어레이 기판 및 어레이 기판의 제조 방법은, 단지 7회의 마스크 필요성만을 실현할 수 있어서, 어레이 기판의 형성 동안 사용되는 마스크의 수/양이 감소되므로, 어레이 기판의 생산 능력을 증가시키는데 유익하다.
본 발명의 실시양태의 기술적 해결책을 더욱 명확하게 설명하기 위해, 도면이 실시양태의 설명에 사용될 것이며, 이의 간단한 설명이 후술될 것이다. 자명하게는, 하기 설명에서의 도면은, 단지 본 발명의 실시양태의 일부이며, 당업자는 이러한 예시된 도면에 따라 다른 도면을 창의적 노력 없이 수득할 수 있다.
도 1은 본 발명의 바람직한 실시양태에 따른 디스플레이 패널의 개략적 구조 단면도이다.
도 2는 본 발명의 바람직한 실시양태에 따른 디스플레이 패널의 개략적 구조도이다.
도 3은 본 발명의 바람직한 실시양태에 따른 어레이 기판의 제조 방법의 흐름도이다.
도 4 내지 도 15는, 본 발명에 따른 어레이 기판의 제조 방법의 다양한 공정 단계에 대응되는 개략적 단면도이다.
이하에서, 첨부된 본 발명의 실시양태의 도면을 참고하여, 본 발명의 실시양태에서의 기술적 해결책이 명확하고 완전하게 기재될 것이다. 자명하게는, 후술되는 본 발명의 실시양태는 단지 본 발명의 실시양태의 일부이지, 모든 실시양태가 아니다. 기재된 본 발명의 실시양태에 기초하여, 창의적 노력 없이 당업자에 의해 수득되는 다른 모든 실시양태는 본 발명의 보호 범위에 속한다.
도 1을 참고하면, 도 1은 본 발명의 바람직한 실시양태에 따른 어레이 기판의 개략적 구조 단면도이다. 어레이 기판(10)은 기판(101), 저온 폴리-실리콘 층(104), 소스(107), 드레인(108), 제 1 전도성 층(112), 절연 층(109), 게이트(110), 부동태화 층(111) 및 제 2 전도성 층(113)을 포함한다. 저온 폴리-실리콘 층(104), 소스(107), 드레인(108) 및 제 1 전도성 층(112)은 기판(101)의 동일한 표면 상에 배치된다. 저온 폴리-실리콘 층(104)은 기판(101) 표면의 중간 부분에 배치되고, 소스(107) 및 드레인(108)은 각각 저온 폴리-실리콘 층(104)의 두 측면에 배치되고, 소스(107)의 말단부는 저온 폴리-실리콘 층(104)의 말단부에 전기적으로 연결되고, 드레인(108)의 말단부는 저온 폴리-실리콘 층(104)의 또 다른 말단부에 전기적으로 연결되고, 드레인(108)의 또 다른 말단부는 제 1 전도성 층(112)에 전기적으로 연결된다. 절연 층(109)은 저온 폴리-실리콘 층(104), 소스(107), 드레인(108) 및 제 1 전도성 층(112) 상에 배치된다. 게이트(110)가 절연 층(109) 상에, 저온 폴리-실리콘 층(104)에 대응되게 배치된다. 부동태화 층(111)이 게이트(110) 상에 배치된다. 제 2 전도성 층(113)은 부동태화 층(111) 상에, 제 1 전도성 층(112)에 대응되게 배치된다. 제 1 전도성 층(112)은 픽셀 전극이고, 제 2 전도성 층(113)은 공통 전극이다. 저온 폴리-실리콘 층(104), 소스(107), 드레인(108), 절연 층(109) 및 게이트(110)는 저온 폴리-실리콘 박막 트랜지스터를 구성한다.
제 1 기판(101)은 제 1 표면(a) 및 제 1 표면(a)의 반대쪽의 제 2 표면(b)을 포함한다. 이 실시양태에서, 저온 폴리-실리콘 층(104), 소스(107), 드레인(108) 및 제 1 전도성 층(112)은 기판(101)의 제 1 표면(a) 상에 배치된다. 다른 실시양태에서는, 대신에, 저온 폴리-실리콘 층(104), 소스(107), 드레인(108) 및 제 1 전도성 층(112)이, 기판(101)의 제 2 표면(b) 상에 배치됨을 이해해야 한다. 기판(101)은 유리 기판이지만 이에 국한되지는 않는다.
어레이 기판(10)은 차광 층(102)을 추가로 포함한다. 차광 층(102)은 기판(101)의 표면 상에 배치된다. 저온 폴리-실리콘 층(104), 소스(107), 드레인(108) 및 제 1 전도성 층(112)은 차광 층(102)을 통해 기판(101)의 표면 상에 배치되고, 차광 층(102)은 저온 폴리-실리콘 층(104)에 대응되게 배치된다. 이 실시양태에서, 차광 층(102)은 기판(101)의 제 1 표면(a) 상에 배치된다. 차광 층(102)은, 저온 폴리-실리콘 박막 트랜지스터에 대응하는 픽셀이 제 2 표면(b)으로 광 누설(leakage of light)되는 것을 방지하기 위해 사용된다.
어레이 기판(10)은 완충 층(103)을 추가로 포함한다. 완충 층(103)은 차광 층(102) 상에 적층된다. 저온 폴리-실리콘 층(104), 소스(107), 드레인(108) 및 제 1 전도성 층(112)은 완충 층(103) 및 차광 층(102)을 통해 기판(101)의 표면 상에 배치된다. 완충 층(103)은, 어레이 기판(10)의 제조/제작 공정에서의 기판(101)에 대한 손상을 완충시키기 위해 사용된다.
어레이 기판(10)은 제 1 오옴 접촉 층(105)을 추가로 포함한다. 제 1 오옴 접촉 층(105)은 소스(107)와 저온 폴리-실리콘 층(104)을 연결한다. 제 1 오옴 접촉 층(105)은 소스(107)와 저온 폴리-실리콘 층(104)에서의 접촉 저항을 감소시키기 위해 사용된다. 이 실시양태에서, 제 1 오옴 접촉 층(105)은 제 1 고-도핑(heavily-doped) 구역(1051) 및 제 1 저-도핑(lightly-doped) 구역(1052)을 포함한다. 제 1 고-도핑 구역(1051)의 말단부는 소스(107)에 연결되고, 제 1 고-도핑 구역(1052)의 또 다른 말단부는 제 1 저-도핑 구역(1052)의 말단부에 연결되고, 제 1 저-도핑 구역(1052)의 또 다른 말단부는 저온 폴리-실리콘 층(104)의 말단부에 연결된다. 제 1 고-도핑 구역(1051)의 하나의 말단부와 소스(107)는 서로 부분적으로 중첩되어, 제 1 고-도핑 구역(1051)과 소스(107)의 접촉 면적을 증가시킬 수 있다. 제 1 고-도핑 구역(1051) 및 제 1 저-도핑 구역(1052)은 동일 유형의 이온으로 도핑되고, 예컨대 둘다 N-형 이온으로 도핑되지만, 제 1 고-도핑 구역(1051)의 도핑 농도가 제 1 저-도핑 구역(1052)의 도핑 농도보다 크다. 이 실시양태에서, 제 1 고-도핑 구역(1051) 및 제 1 저-도핑 구역(1052)의 배치는, 소스(107)와 저온 폴리-실리콘 층(104) 사이의 접촉 저항을 감소시킬 수 있을 뿐만 아니라, 저온 폴리-실리콘 박막 트랜지스터의 누설 전류를 감소시킬 수도 있다.
어레이 기판(10)은 제 2 오옴 접촉 층(106)을 추가로 포함된다. 제 2 오옴 접촉 층(106)은 드레인(108)을 저온 폴리-실리콘 층(104)과 연결시킨다. 제 2 오옴 접촉 층(106)은 드레인(108)과 저온 폴리-실리콘 층(104) 사이의 접촉 저항을 감소시키기 위해 사용된다. 이 실시양태에서, 제 2 오옴 접촉 층(106)은 제 2 고-도핑 구역(1061) 및 제 2 저-도핑 구역(1062)을 포함한다. 제 2 고-도핑 구역(1061)의 말단부는 드레인(108)에 연결되고, 제 2 고-도핑 구역(1061)의 또 다른 말단부는 제 2 저-도핑 구역(1062)의 말단부에 연결되고, 제 2 저-도핑 구역(1062)의 또 다른 말단부는 저온 폴리-실리콘 층(104)의 말단부에 연결된다. 제 2 고-도핑 구역(1061)의 하나의 말단부와 드레인(108)은 서로 부분적으로 중첩되어, 제 2 고-도핑 구역(1061)과 드레인(108)의 접촉 면적을 증가시킬 수 있다. 제 2 고-도핑 구역(1061) 및 제 2 저-도핑 구역(1062)은 동일한 유형의 이온으로 도핑되고, 예컨대 둘다 N-형 이온으로 도핑되지만, 제 2 고-도핑 구역(1061)의 도핑 농도가 제 2 저-도핑 구역(1062)의 도핑 농도보다 크다. 이 실시양태에서, 제 2 고-도핑 구역(1061) 및 제 2 저-도핑 구역(1062)의 배치는 드레인(108)과 저온 폴리-실리콘 층(104) 사이의 접촉 저항을 감소시킬 수 있을 뿐만 아니라, 저온 폴리-실리콘 박막 트랜지스터의 누설 전류를 감소시킬 수도 있다.
본 발명의 디스플레이 패널이 도 2를 참고하여 후술될 것이다. 도 2를 참고하면, 도 2는 본 발명의 바람직한 실시양태에 따른 디스플레이 패널의 개략적 구조도이다. 특히, 디스플레이 패널(1)은 어레이 기판(10), 컬러 필터 기판(20) 및 액정 층(30)을 포함한다. 어레이 기판(10) 및 컬러 필터 기판(20)은 서로 대향되게(opposite) 배치되고, 액정 층(30)은 어레이 기판(10)과 컬러 필터 기판(20) 사이에 배치된다. 어레이 기판(10)은 기판(101), 저온 폴리-실리콘 층(104), 소스(107), 드레인(108), 제 1 전도성 층(112), 절연 층(109), 게이트(110), 부동태화 층(111) 및 제 2 전도성 층(113)을 포함한다. 저온 폴리-실리콘 층(104), 소스(107), 드레인(108) 및 제 1 전도성 층(112)은 기판(101)의 동일 표면에 배치된다. 저온 폴리-실리콘 층(104)은 기판(101) 표면의 중간 부분에 배치되고, 소스(107) 및 드레인(108)은 각각 저온 폴리-실리콘 층(104)의 두 측면에 배치되고, 소스(107)의 말단부는 저온 폴리-실리콘 층(104)의 말단부에 연결에 전기적으로 연결되고, 드레인(108)의 말단부는 저온 폴리-실리콘 층(104)의 또 다른 말단부에 전기적으로 연결되고, 드레인(108)의 또 다른 말단부는 제 1 전도성 층(112)에 전기적으로 연결된다. 절연 층(109)은 저온 폴리-실리콘 층(104), 소스(107), 드레인(108) 및 제 1 전도성 층(112) 상에 배치된다. 게이트(110)가 절연 층(109) 상에, 저온 폴리-실리콘 층(104)에 대응되게 배치된다. 부동태화 층(111)이 게이트(110) 상에 배치된다. 제 2 전도성 층(113)은 부동태화 층(111) 상에, 제 1 전도성 층(112)에 대응되게 배치된다. 제 1 전도성 층(112)은 픽셀 전극이고, 제 2 전도성 층(113)은 공통 전극이다. 저온 폴리-실리콘 층(104), 소스(107), 드레인(108), 절연 층(109) 및 게이트(110)는 저온 폴리-실리콘 박막 트랜지스터를 구성한다.
기판(101)은 제 1 표면(a) 및 제 1 표면(a)의 반대쪽의 제 2 표면(b)를 포함한다. 이 실시양태에서, 저온 폴리-실리콘 층(104), 소스(107), 드레인(108) 및 제 1 전도성 층(112)은 기판(101)의 제 1 표면(a) 상에 배치된다. 다른 실시양태에서는, 대신에, 저온 폴리-실리콘 층(104), 소스(107), 드레인(108) 및 제 1 전도성 층(112)이 기판(101)의 제 2 표면(b) 상에 배치됨을 이해해야 한다. 기판(101)은 유리 기판이지만 이에 국한되지는 않는다.
어레이 기판(10)은 차광 층(102)을 추가로 포함한다. 차광 층(102)은 기판(101)의 표면 상에 배치된다. 저온 폴리-실리콘 층(104), 소스(107), 드레인(108) 및 제 1 전도성 층(112)은 차광 층(102)을 통해 기판(101)의 표면 상에 배치되고, 차광 층(102)은 저온 폴리-실리콘 층(104)에 대응되게 배치된다. 이 실시양태에서, 차광 층(102)은 기판(101)의 제 1 표면(a) 상에 배치된다. 차광 층(102)은, 저온 폴리-실리콘 박막 트랜지스터에 대응하는 픽셀이 제 2 표면(b)으로 광 누설되는 것을 방지하기 위해 사용된다.
어레이 기판(10)은 완충 층(103)을 추가로 포함한다. 완충 층(103)은 차광 층(102) 상에 적층된다. 저온 폴리-실리콘 층(104), 소스(107), 드레인(108) 및 제 1 전도성 층(112)은 완충 층(103) 및 차광 층(102)을 통해 기판(101)의 표면 상에 배치된다. 완충 층(103)은, 어레이 기판(10)의 제조 공정에서의 기판(101)에 대한 손상을 완충시키기 위해 사용된다.
어레이 기판(10)은 제 1 오옴 접촉 층(105)을 추가로 포함한다. 제 1 오옴 접촉 층(105)은 소스(107)를 저온 폴리-실리콘 층(104)에 연결시킨다. 제 1 오옴 접촉 층(105)은 소스(107)와 저온 폴리-실리콘 층 사이의 접촉 저항을 감소시키기 위해 사용된다. 이 실시양태에서, 제 1 오옴 접촉 층(105)은 제 1 고-도핑 구역(1051) 및 제 1 저-도핑 구역(1052)을 포함한다. 제 1 고-도핑 구역(1051)의 말단부는 소스(107)에 연결되고, 제 1 고-도핑 구역(1051)의 또 다른 말단부는 제 1 저-도핑 구역(1052)의 말단부에 연결되고, 제 1 저-도핑 구역(1052)의 또 다른 말단부는 저온 폴리-실리콘 층(104)의 말단부에 연결된다. 제 1 고-도핑 구역(1051)의 하나의 말단부와 소스(107)는 서로 부분적으로 중첩되어, 제 1 고-도핑 구역(1051)과 소스(107)의 접촉 면적을 증가시킬 수 있다. 제 1 고-도핑 구역(1051) 및 제 1 저-도핑 구역(1052)은 동일한 유형의 이온으로 도핑되고, 예컨대 둘다 N-형 이온으로 도핑되지만, 제 1 고-도핑 구역(1051)의 도핑 농도가 제 1 저-도핑 구역(1052)의 도핑 농도보다 크다. 이 실시양태에서, 제 1 고-도핑 구역(1051) 및 제 1 저-도핑 구역(1052)의 배치는, 소스(107)와 저온 폴리-실리콘 층(104) 사이의 접촉 저항을 감소시킬 수 있을 뿐만 아니라, 저온 폴리-실리콘 박막 트랜지스터의 누설 전류를 감소시킬 수도 있다.
어레이 기판(10)은 제 2 오옴 접촉 층(106)을 추가로 포함한다. 제 2 오옴 접촉 층(106)은 드레인(108) 및 저온 폴리-실리콘 층(104)을 연결시킨다. 제 2 오옴 접촉 층(106)은 드레인(108)과 저온 폴리-실리콘 층(104) 사이의 접촉 저항을 감소시키기 위해 사용된다. 이 실시양태에서, 제 2 오옴 접촉 층(106)은 제 2 고-도핑 구역(1061) 및 제 2 저-도핑 구역(1062)을 포함한다. 제 2 고-도핑 구역(1061)의 말단부는 드레인(108)에 연결되고, 제 2 고-도핑 구역(1061)의 또 다른 말단부는 제 2 저-도핑 구역(1062)의 말단부에 연결되고, 제 2 저-도핑 구역(1062)의 또 다른 말단부는 저온 폴리-실리콘 층(104)에 연결된다. 제 2 고-도핑 구역(1061)의 하나의 말단부와 드레인(108)은 서로 부분적으로 중첩되어, 제 2 고-도핑 구역(1061)과 드레인(108)의 접촉 면적을 증가시킬 수 있다. 제 2 고-도핑 구역(1061) 및 제 2 저-도핑 구역(1062)은 동일한 유형의 이온으로 도핑되고, 예컨대 둘다 N-형 이온으로 도핑되지만, 제 2 고-도핑 구역(1061)의 도핑 농도가 제 2 저-도핑 구역(1062)의 도핑 농도보다 크다. 이 실시양태에서, 제 2 고-도핑 구역(1061) 및 제 2 저-도핑 구역(1062)의 배치는 드레인(108)과 저온 폴리-실리콘 층(104) 사이의 접촉 저항을 감소시킬 수 있을 뿐만 아니라, 저온 폴리-실리콘 박막 트랜지스터의 누설 전류를 감소시킬 수도 있다.
본 발명에 따른 어레이 기판의 제조 방법이 도 3을 참고하여 후술될 것이다. 도 3을 참고하면, 어레이 기판의 제조 방법은 하기 단계들을 포함하지만 이로 한정되지는 않는다.
단계 S101: 기판(101)을 제공하는 단계. 도 4를 참고하면, 기판(101)은 제 1 표면(a) 및 제 1 표면(a)의 반대쪽의 제 2 표면(b)을 포함한다. 이 실시양태에서, 저온 폴리-실리콘 층(104), 소스(107), 드레인(108) 및 제 1 전도성 층(112)은 기판(101)의제 1 표면(a) 상에 배치된다. 다른 실시양태에서는, 대신에, 저온 폴리-실리콘 층(104), 소스(107), 드레인(108) 및 제 1 전도성 층(112)이 기판(101)의 제 2 표면(b) 상에 배치됨을 이해해야 한다. 기판(101)은 유리 기판이지만 이에 국한되지는 않는다.
단계 S102: 상기 기판(101)의 표면 상에 차광 층(102)을 형성하는 단계. 도 5를 참고하면, 이 실시양태에서, 차광 층(102)은 기판(101)의 제 1 표면(a)의 중간 부분에 형성된다. 다른 실시양태에서는, 대신에, 차광 층(102)이 기판(101)의 제 2 표면(b)의 중간 부분에 형성된다. 차광 층(102)은 하기 방법에 의해 형성될 수 있다: 먼저, 차광 층을 기판(101)의 제 1 표면(a) 상에 전체적으로 형성시키고, 그 후 전체적으로 형성된 차광 층에 대해 노출(exposure) 및 현상(development)을 수행하고, 에칭시켜 차광 층(102)으로서 지정된 패턴을 형성한다. 이 실시양태에서, 마스크가 1회 사용되며, 기재의 편의성을 위해, 이 단계에서 사용되는 마스크를 제 1 마스크로 부른다. 또한, 이 실시양태에서, 차광 층(102)은 기판(101)의 제 1 표면(a) 상에 배치된다. 차광 층(102)은 저온 폴리-실리콘 박막 트랜지스터에 대응하는 픽셀이 제 2 표면(b)으로 광 누설되는 것을 방지하기 위해 사용된다
단계 S103: 상기 차광 층(102) 상에 완충 층(103)을 형성하는 단계. 도 6을 참고하면, 완충 층(103)은, 차광 층(102) 및 상기 차광 층(102)으로 덮히지 않은 기판(101)의 표면 위에 전체적으로 형성된다. 완충 층(103)은, 어레이 기판(10)의 제조 공정 동안의 기판(101)에 대한 손상을 완충시키기 위해 사용된다.
단계 S104: 저온 폴리-실리콘 층(104), 소스(107), 드레인(108) 및 제 1 전도성 층(112)의 형성 단계로서, 이때 상기 저온 폴리-실리콘 층(104)은 기판(101)의 표면의 중간 부분에 대응되게 배치되고, 상기 소스(107) 및 드레인(108)은 각각 저온 폴리-실리콘 층(104)의 두 측면에 배치되고, 상기 소스(107)의 말단부는 저온 폴리-실리콘 층(104)의 말단부에 연결에 전기적으로 연결되고, 상기 드레인(108)의 말단부는 저온 폴리-실리콘 층(104)의 또 다른 말단부에 연결되고, 상기 드레인(108)의 또 다른 말단부는 제 1 전도성 층(112)에 전기적으로 연결되는, 단계.
도 7을 참고하면, 먼저, 제 1 전도성 층(112)이 완충 층(103) 상에 형성되며, 제 1 전도성 층(112)은, 차광 층(102)을 덮지 않는 완충 층(103)의 일부 위에 배치된다. 제 1 전도성 층(112)은 하기 방법에 의해 형성될 수 있다: 먼저 전도성 층을 완충 층(103) 상에 전체적으로 형성시키고, 그 후 전체적으로 형성된 전도성 층에 대해 노출 및 현상을 수행하고, 에칭하여 제 1 전도성 층(112)으로서 지정된 패턴을 형성한다. 제 1 전도성 층(112)은 픽셀 전극으로서 사용된다. 제 1 전도성 층(112)의 형성 공정 동안, 마스크가 1회 사용되며, 기재의 편의성을 위해, 제 1 전도성 층(112)의 형성 공정에서 사용되는 마스크를 제 2 마스크로 부른다.
도 8을 참고하면, 소스(107) 및 드레인(108)이 완충 층(103) 상에 형성된다. 소스(107) 및 드레인(108)은 각각 차광 층(102)의 2개의 말단부에 대응되게 배치된다. 소스(107) 및 드레인(108)의 형성은 하기 방법에 의해 달성될 수 있다: 먼저, 금속 층을 완충 층(103) 상에 전체적으로 형성하고, 그 후 전체적으로 형성된 금속 층에 대해 노출 및 현상을 수행하고, 에칭하여 소스(107) 및 드레인(108)을 형성하기 위해 지정된 패턴을 형성한다. 소스(107) 및 드레인(108)을 형성하는 공정 동안, 마스크가 1회 사용되며, 기재의 편의성을 위해, 소스(107) 및 드레인(108)의 형성 공정에서 사용되는 마스크를 제 3 마스크로 부른다.
도 9를 참고하면, 완충 층(103) 상에 저온 폴리-실리콘 층(104)을 형성하며, 저온 폴리-실리콘 층(104)은 소스(107) 및 드레인(108) 사이에 배치되고, 저온 폴리-실리콘 층(104)의 2개의 말단부는 각각 소스(107) 및 드레인(108)에 연결된다. 저온 폴리-실리콘 층(104)의 형성은 하기 방법에 의해 달성될 수 있다: 먼저, 저온 폴리-실리콘의 전체 층을 완충 층(103) 상에 형성하고, 그 후 저온 폴리-실리콘의 전체 층에 대해 노출 및 현상을 수행하고, 에칭하여, 저온 폴리-실리콘 층(104)을 형성하기 위해 지정된 패턴을 형성한다. 저온 폴리-실리콘 층(104)의 형성 공정 동안, 마스크가 1회 사용되며, 기재의 편의성을 위해, 저온 폴리-실리콘 층(104) 형성 공정에서 사용되는 마스크를 제 4 마스크로 부른다.
단계 S105: 절연 층(109)을 형성하는 단계로서, 이때 상기 절연 층은 저온 폴리-실리콘 층(104), 소스(107), 드레인(18) 및 제 1 전도성 층(112) 상에 배치되는, 단계. 도 10을 참고한다.
단계 S106: 게이트(110)를 형성하는 단계로서, 이때 상기 게이트(110)는 절연 층(109) 상에 배치되는, 단계. 도 11을 참고하면, 게이트(110)는 하기 방법에 의해 형성될 수 있다: 금속 층을 절연 층(109) 상에 전체적으로 형성하고, 그 후 전체적으로 형성된 금속 층에 대해 노출 및 현상을 수행하고, 에칭하여, 게이트(110)를 형성하기 위해 지정된 패턴을 형성한다. 게이트(110)의 형성 공정 동안, 마스크가 1회 사용되며, 기재의 편의성을 위해, 게이트(110)의 형성 공정에서 사용되는 마스크를 제 5 마스크로 부른다.
단계 S107: 제 1 오옴 접촉 층(105)을 형성하는 단계로서, 이때 상기 오옴 접촉 층(105)은 소스(107)를 저온 폴리-실리콘 층(104)에 연결시키는, 단계. 도 12를 참고하면, 제 1 오옴 접촉 층(105)의 형성은 전술된 기재를 참고하고, 따라서 본원에서 반복하지 않을 것이다.
단계 S108: 제 2 오옴 접촉 층(106)을 형성하는 단계로서, 이때 상기 제 2 오옴 접촉 층(106)은 드레인(108)을 저온 폴리-실리콘 층(104)에 연결시키는, 단계. 도 13을 참고하면, 제 2 오옴 접촉 층(106)의 형성은 전술된 기재를 참고하고, 따라서 본원에서 반복하지 않을 것이다.
단계 S109: 부동태화 층(111)을 형성하는 단계로서, 이때 상기 부동태화 층(111)은 게이트(110) 상에 배치되는, 단계. 도 14를 참고하면, 쓰루 홀(through hole)(1111)이 부동태화 층(111)에 형성되고, 또한 쓰루 홀(1111)의 형성은 1회의 마스크를 필요로 하며, 이때의 마스크를 제 6 마스크로 부른다.
단계 S110: 제 2 전도성 층(113)을 형성하는 단계로서, 이때 제 2 전도성 층(113)은 부동태화 층(111) 상에, 제 1 전도성 층(112)에 대응되게 배치되는, 단계. 제 1 전도성 층(112)은 픽셀 전극으로서 사용되고, 제 2 전도성 층(113)은 공통 전극으로서 사용된다. 도 15를 참고하면, 제 2 전도성 층(113)의 형성은 하기 방법에 의해 달성될 수 있다: 먼저, 전도성 층을 부동태화 층(111) 상에 전체적으로 형성하고, 그 후 전체적으로 형성된 전도성 층에 대해 노출 및 현상을 수행하고, 에칭하여, 제 2 전도성 층(113)을 형성하기 위해 지정된 패턴을 형성한다. 제 2 전도성 층(113)의 형성은 1회의 마스크를 필요로 하며, 이때의 마스크를 제 7 마스크로 부른다.
본 발명의 어레이 기판의 제조 방법에 대한 설명에 따르면, 본 발명에 따른 어레이 기판 및 어레이 기판의 제조 방법은, 단지 7회의 마스크 필요성만을 실현할 수 있어서, 어레이 기판의 형성 동안 사용되는 마스크의 수/양이 감소되므로, 어레이 기판의 생산 능력을 증가시키는데 유익하다.
본 발명이 현재 가장 실용적이며 바람직한 실시양태인 것으로 고려되는 관점에서 기재되었지만, 본 발명은 개시된 실시양태로 제한되어서는 안된다는 것을 이해할 것이다. 반대로, 이는, 모든 변형 및 유사한 구조를 포함하기 위해 최광의의 해석에 따르는 첨부된 특허청구범위의 정신 및 범주 내에 포함되는 다양한 변형 및 유사한 배열을 포함하는 것으로 의도된다.

Claims (14)

  1. 하나 이상의 기판을 제공하는 단계;
    제 1 마스크를 사용한 포토리소그래피(photolithography)로 상기 기판의 표면 상에 차광 층을 형성하는 단계;
    상기 기판 및 차광 층 상에 완충 층을 형성하는 단계;
    제 2 마스크를 사용한 포토리소그래피로 픽셀 전극으로 이용되는 제 1 전도성 층을 형성하는 단계로서, 상기 제 1 정도성 층이 차광 층을 덮지 않는 상기 완충 층의 일부 상에 배치되는, 단계;
    제 3 마스크를 사용한 포토리소그래피로 소스 및 드레인을 형성하는 단계로서, 상기 소스 및 드레인은 상기 완충 층 상에 배치되고, 상기 소스의 하나의 말단부와 상기 드레인의 하나의 말단부는 상기 차광 층의 각 말단부와 부분적으로 중첩되고, 상기 드레인은 상기 제 1 전도성 층과 전기적으로 연결되는, 단계;
    제 4 마스크를 사용한 포토리소그래피로 저온 폴리-실리콘 층을 형성하는 단계로서, 상기 저온 폴리-실리콘 층이 상기 완충 층 상의 소스와 드레인 사이에 상기 차광 층에 대응되도록 배치되는, 단계;
    절연 층을 형성하는 단계로서, 상기 절연 층은 상기 저온 폴리-실리콘 층, 소스, 드레인 및 제 1 전도성 층 상에 배치되는, 단계;
    제 5 마스크를 사용한 포토리소그래피로 게이트를 형성하는 단계로서, 상기 게이트는 상기 절연 층 상에 상기 저온 폴리-실리콘 층에 대응되도록 배치되는, 단계;
    저온 폴리-실리콘 층의 말단으로부터 제 1 오옴(ohmic) 접촉 층을 형성하는 단계로서, 제 1 오옴 접촉 층이 소스와 저온 폴리-실리콘 층에 연결되고, 제 1 오옴 접촉 층이 소스의 일부 상에 배치되는, 단계;
    저온 폴리-실리콘 층의 다른 말단으로부터 제 2 오옴 접촉 층을 형성하는 단계로서, 제 2 오옴 접촉 층이 드레인과 저온 폴리-실리콘 층에 연결되고, 제 2 오옴 접촉 층이 드레인의 일부 상에 배치되는, 단계;
    부동태화(passivation) 층을 형성하는 단계로서, 상기 부동태화 층은 상기 게이트 및 상기 절연 층 상에 배치되는, 단계;
    제 6 마스크를 사용한 포토리소그래피로 쓰루 홀(through hole)을 형성하는 단계로서, 상기 쓰루 홀이 상기 부동태화 층 및 상기 절연 층 내에 형성되고 상기 드레인에 연결되는, 단계; 및
    제 7 마스크를 사용한 포토리소그래피로 공통 전극으로 이용되는 제 2 전도성 층을 형성하는 단계로서, 상기 제 2 전도성 층은 상기 부동태화 층 상에 상기 제 1 전도성 층에 대응되도록 배치되는, 단계
    를 포함하는, 어레이 기판의 제조 방법.
  2. 제 1 항에 있어서,
    게이트 형성 단계와 부동태화 층 형성 단계 사이에, 오옴 접촉 층을 형성하는 단계를 추가로 포함하는 방법으로서, 상기 오옴 접촉 층이 저온 폴리-실리콘 층의 양측에 배치되고 상기 게이트에 대응되지 않는, 어레이 기판의 제조 방법.
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