KR101855607B1

KR101855607B1 - 적층 반도체 집적 회로 장치

Info

Publication number: KR101855607B1
Application number: KR1020167027910A
Authority: KR
Inventors: 다다히로 구로다
Original assignee: 가부시키가이샤 트루칩 재팬
Priority date: 2014-03-12
Filing date: 2014-12-26
Publication date: 2018-05-04
Also published as: US20160379958A1; US9978717B2; JP6611703B2; EP3118892A1; CN106104770A; CN106104770B; EP3118892A4; EP3118892B1; JPWO2015136821A1; KR20160130844A; WO2015136821A1

Abstract

적층 반도체 집적 회로 장치에 관한 것이며, 염가의 구성으로 적층을 위한 3차원 스페이스를 작게 함과 함께, 충분한 전원 품질을 제공한다. 제1 반도체 집적 회로 장치에 제1 반도체 기체를 두께 방향으로 관통함과 함께, 제1 전원 전위에 접속하는 제1 관통 반도체 영역과, 제2 전원 전위에 접속하는 제2 관통 반도체 영역을 형성하고, 제1 관통 반도체 영역과 제2 관통 반도체 영역에 각각 접속하는 제1 전극 및 제2 전극을 갖는 제2 반도체 집적 회로 장치를 적층한다.

Description

적층 반도체 집적 회로 장치{LAMINATED SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}

본 발명은 적층 반도체 집적 회로 장치에 관한 것이며, 적층한 반도체 칩간의 전원 전위를 공급하기 위한 구조에 관한 것이다.

최근, 칩을 3차원적으로 적층하여 집적도를 높인 집적 회로가 요구되고 있다. 예를 들어, 메모리 칩을 적층하면, 메모리 용량을 증가시킬 수 있어, 데이터 전송에 필요로 하는 소비 전력을 저감할 수 있다. 이와 같은 적층된 칩간에서 신호나 전원을 접속하는 기술로서, 와이어 본딩에 의한 접속, 탭(Tape Automated Bonding; TAB)에 의한 접속, 또는, 실리콘 관통 전극(Through Silicon Via; TSV)에 의한 접속 등이 알려져 있다.

이 중, 와이어 본딩은, 본딩용의 전원용 패드 개구부를 막지 않도록 칩을 어긋나게 하면서 적층해야만 하므로, 실장 용적이 커진다고 하는 문제가 있다. 또한, 본딩 1개당의 전류 용량이 작고, 본딩 개수에도 상한이 있어, 충분한 전원 품질이 얻어지지 않는다고 하는 문제도 있다.

또한, TAB는, 와이어 본딩에 비해 전류 용량이 크고, 칩의 주변 이외에 전원용 패드를 배치할 수도 있지만, TAB가 적층 칩간을 통과하기 위한 비교적 큰 간극이 필요로 되어, 적층 방향의 칩간 피치가 커진다고 하는 문제가 있다.

이에 반해, TSV는 이러한 과제를 모두 해결할 수 있다고 하는 특장이 있다. 또한, 개편 칩뿐만 아니라 웨이퍼를 적층하여 접속하는 경우에도 사용할 수 있기 때문에, 제조 효율(스루풋)이 높아지는 이점도 있다. 그러나, 실리콘 기판에 구멍을 뚫고, 구멍의 내벽면에 절연막을 형성하고, 전극을 충전하여, 전극을 범프 접속하기 위한 추가 프로세스가 필요하기 때문에, 제조 비용이 높아진다고 하는 과제가 있다.

한편, 본 발명자는, 반도체 집적 회로 칩의 배선에 의해 형성되는 코일의 유도 결합을 사용하여, 적층되는 칩에서 무선 데이터 통신을 행하는 전자 회로를 제안하고, 데이터 접속에 관하여 상기의 문제를 해결하고 있다(예를 들어, 특허문헌 1 또는 특허문헌 2 참조).

예를 들어, 특허문헌 1에 나타내는 발명을 사용하면, 적층된 칩간에서 코일쌍의 유도 결합을 사용하여 무선 데이터 통신을 할 수 있다. 또한, 특허문헌 2에 나타내는 발명을 사용하면, 동일 칩을 적층 실장하여, 칩간에서 무선 데이터 통신함과 함께, 와이어 본딩을 사용하여 전원을 공급할 수 있다.

일본 특허 공개 제2005-228981호 공보 국제 공개 팸플릿 WO2009/069532

http://www.disco.co.jp/jp/solution/apexp/polisher/gettering.html Y. S. Kim et. al., IEDM Tech. Dig., vol.365(2009) N. Maeda et al., Symp. VLSI Tech. Dig., vol.105(2010) N. Maeda et al., Symp. VLSI Tech. Dig., vol.105(2010)

그러나, TSV는 상술한 기술적 과제는 해결할 수 있지만, 제조 비용이 높아지기 때문에, 실제의 생산 라인에 채용되고 있지 않은 것이 현 상황이다.

따라서, 본 발명은 염가의 구성으로 적층을 위한 3차원 스페이스를 작게 함과 함께, 충분한 전원 품질을 제공하는 것을 목적으로 한다.

(1) 상기의 과제를 해결하기 위해, 본 발명은 적층 반도체 집적 회로 장치에 있어서, 제1 반도체 기체와, 상기 제1 반도체 기체에 형성되며, 트랜지스터를 포함하는 소자를 설치한 제1 n형 반도체 영역과, 상기 제1 반도체 기체에 형성되며, 트랜지스터를 포함하는 소자를 설치한 제1 p형 반도체 영역과, 상기 제1 반도체 기체를 두께 방향으로 관통함과 함께, 제1 전원 전위에 접속하는 제1 관통 반도체 영역과, 상기 제1 반도체 기체를 두께 방향으로 관통함과 함께, 제2 전원 전위에 접속하는 제2 관통 반도체 영역을 갖는 제1 반도체 집적 회로 장치와, 상기 제1 반도체 집적 회로 장치와 적층 구조를 형성하고, 제1 관통 반도체 영역에 전기적으로 접속하는 제1 전극과, 상기 제2 관통 반도체 영역에 접속하는 제2 전극을 갖는 제2 반도체 집적 회로 장치를 적어도 구비한 것을 특징으로 한다.

이와 같이, 제조 비용이 높은 TSV 대신에, 고불순물 농도의 관통 반도체 영역을 사용함으로써, 칩을 어긋나게 하지 않고 적층할 수 있어, 충분한 전원 품질을 제공할 수 있고, 또한, 적층 방향의 칩간 피치를 작게 하는 것이 가능해진다.

(2) 또한, 본 발명은 상기 (1)에 있어서, 상기 제2 반도체 집적 회로 장치는, 제2 반도체 기체와, 상기 제2 반도체 기체에 형성되며, 트랜지스터를 포함하는 소자를 설치한 제2 n형 반도체 영역과, 상기 제2 반도체 기체에 형성되며, 트랜지스터를 포함하는 소자를 설치한 제2 p형 반도체 영역과, 상기 제2 반도체 기체를 두께 방향으로 관통함과 함께, 상기 제1 전원 전위에 접속하는 제3 관통 반도체 영역과, 상기 제2 반도체 기체를 두께 방향으로 관통함과 함께, 상기 제2 전원 전위에 접속하는 제4 관통 반도체 영역을 갖고, 상기 제3 관통 반도체 영역 위에 상기 제1 전극이 형성되고, 상기 제4 관통 반도체 영역 위에 상기 제2 전극이 형성되어 있는 것을 특징으로 한다.

이와 같이, 제2 반도체 집적 회로 장치에도 관통 반도체 영역을 형성함으로써, 3개 이상의 칩의 적층이 가능해진다.

(3) 또한, 본 발명은 상기 (2)에 있어서, 상기 제1 반도체 집적 회로 장치의 소자 배치와 상기 제2 반도체 집적 회로 장치의 소자 배치가 동일한 것을 특징으로 한다. 이와 같이, 각 반도체 집적 회로 장치의 소자 배치를 동일하게 함으로써, 예를 들어 대용량의 메모리 장치를 염가로 실현할 수 있다.

(4) 또한, 본 발명은 상기 (2)에 있어서, 상기 제1 반도체 집적 회로 장치의 소자 배치와 상기 제2 반도체 집적 회로 장치의 소자 배치가 상이한 것을 특징으로 한다. 이와 같이, 각 반도체 집적 회로 장치의 소자 배치를 상이하게 함으로써, 예를 들어 메모리와 로직 등이 혼성된 다기능 반도체 장치를 염가로 실현할 수 있다.

(5) 또한, 본 발명은 상기 (1) 내지 (4) 중 어느 하나에 있어서, 상기 제1 반도체 집적 회로 장치가, 복수매 적층되어 있는 것을 특징으로 한다. 이와 같은 적층 구조로 함으로써, 예를 들어 제1 반도체 집적 회로 장치를 불휘발성 메모리로 하고, 제2 반도체 집적 회로 장치를 컨트롤러 칩으로 한 적층 반도체 집적 회로 장치를 실현할 수 있다.

(6) 또한, 본 발명은 상기 (1) 내지 (5) 중 어느 하나에 있어서, 상기 제1 관통 반도체 영역 및 상기 제2 관통 반도체 영역의 저항값이 3mΩ 이하인 것을 특징으로 한다. 이와 같이, 관통 반도체 영역의 저항값을 3mΩ 이하로 함으로써, 전원 배선의 저항값을 Au 와이어를 사용한 경우에 비해 1자릿수 저항값을 저감할 수 있다. 이와 같은 저항값을 실현하기 위해서는, 관통 반도체 영역의 불순물 농도를 고농도로 함과 함께, 관통 반도체 영역의 평면 면적을 크게 하면 된다.

(7) 또한, 본 발명은 상기 (1) 내지 (5) 중 어느 하나에 있어서, 상기 제1 반도체 기체의 두께가 10㎛ 이하인 것을 특징으로 한다. 이와 같이, 제1 반도체 기체의 두께를 10㎛ 이하로 함으로써, 현재의 이온 주입 장치를 사용하여 충분한 전원 품질을 보증할 수 있다.

(8) 또한, 본 발명은 상기 (7)에 있어서 상기 제1 반도체 기체의 두께가 5㎛ 이하인 것을 특징으로 한다. 이와 같이, 반도체 기판의 두께를 5㎛ 이하로 박층화함으로써, 현재 보급되어 있는 타입의 이온 주입 장치를 사용해도 충분한 전원 품질을 보증할 수 있는 관통 반도체 영역을 형성할 수 있다.

(9) 또한, 본 발명은 상기 (1) 내지 (8) 중 어느 하나에 있어서, 상기 제1 관통 반도체 영역이, 상기 제1 반도체 기체와 동일 도전형이며, 상기 제2 관통 반도체 영역이 상기 제1 반도체 기체와 반대 도전형인 것을 특징으로 한다. 이와 같은 도전형의 조합으로 함으로써, 제1 관통 반도체 영역과 제2 관통 반도체 영역의 단락을 방지할 수 있다.

(10) 또한, 본 발명은 상기 (1) 내지 (8) 중 어느 하나에 있어서, 상기 제1 관통 반도체 영역 및 상기 제2 관통 반도체 영역이, 상기 제1 반도체 기체와 동일 도전형이며, 상기 제2 관통 반도체 영역이 반대 도전형층에 의해 상기 제1 반도체 기체와 전기적으로 분리되어 있는 것을 특징으로 한다. 이와 같이, 반대 도전형 층을 형성함으로써, 동일한 도전형의 관통 반도체 영역을 사용하여, 한쪽을 제1 전원 전위(V_SS)에 다른 쪽을 제2 전원 전위(V_DD)에 접속할 수 있다.

(11) 또한, 본 발명은 상기 (1) 내지 (10) 중 어느 하나에 있어서, 상기 제1 p형 반도체 영역 또는 상기 제1 n형 반도체 영역 중 상기 제1 반도체 기체와 동일 도전형의 반도체 영역이 반대 도전형 분리층에 의해 상기 제1 반도체 기체와 전기적으로 분리되어 있고, 또한, 상기 반대 도전형 분리층이 상기 제1 반도체 기체의 이면으로부터 노출되어 있는 것을 특징으로 한다. 이와 같이, 한쪽의 반도체 영역을 반대 도전형 영역, 즉, 딥 웰 영역에 의해 반도체 기판으로부터 전기적 분리된 경우에는, 딥 웰 영역이 제1 반도체 기체의 이면으로부터 노출되어 있어도 된다.

(12) 또한, 본 발명은 상기 (1) 내지 (11)에 있어서, 상기 제1 반도체 집적 회로 장치 및 상기 제2 반도체 집적 장치는, 신호의 송수신을 행하는 코일을 갖고 있는 것을 특징으로 한다. 이와 같이, 신호의 송수신은 코일을 사용한 유도 결합을 사용하는 것이 바람직하다. 즉, 관통 반도체 영역을 신호선으로서 사용한 경우에는, 그 저항값에 기인하는 신호 지연에 의해 고속 데이터 통신은 불가능하므로, 전기적인 신호선을 불필요로 하는 코일을 사용한 유도 결합 데이터 통신이 최적으로 된다.

(13) 또한, 본 발명은 상기 (12)에 있어서, 상기 제1 반도체 집적 회로 장치가, 상기 제1 반도체 기체와 역도전형의 신호용 관통 반도체 영역 또는 상기 제1 반도체 기체와 역도전형의 분리층에 의해 분리된 상기 제1 반도체 기체와 동일 도전형의 신호용 관통 반도체 영역 중 적어도 한쪽을 갖고 있는 것을 특징으로 한다. 칩 선택 신호 등의 저속의 신호의 경우에는, 관통 반도체 영역을 신호용으로서 사용할 수 있다. 또한, 이 경우, 신호가 High로 된 경우에 제1 반도체 기체와의 사이에 누설 전류가 흐르지 않도록 하기 위해, 신호용 관통 반도체 영역은, 제1 반도체 기체와 역도전형의 관통 반도체 영역 또는 제1 반도체 기체와 역도전형의 분리층에 의해 분리된 제1 반도체 기체와 동일 도전형의 관통 반도체 영역으로 할 필요가 있다.

(14) 또한, 본 발명은 상기 (13)에 있어서, 상기 신호용 관통 반도체층을 전파하는 신호의 주파수가 100㎒ 이하인 것을 특징으로 한다. 이와 같이, 100㎒ 이하의 저속의 신호, 특히 칩 선택 신호 등의 10㎒ 이하의 저속 신호의 경우에는, 신호를 충분히 전파할 수 있다.

(15) 또한, 본 발명은 상기 (13) 또는 (14)에 있어서, 상기 제2 반도체 집적 회로 장치가, 상기 제2 반도체 기체와 역도전형의 신호용 관통 반도체 영역 또는 상기 제2 반도체 기체와 역도전형의 분리층에 의해 분리된 상기 제2 반도체 기체와 동일 도전형의 신호용 관통 반도체 영역 중 적어도 한쪽을 갖고 있고, 상기 제1 반도체 기체에 형성한 신호용 관통 반도체 영역과 상기 제2 반도체 기체에 형성한 신호용 반도체 영역이, 적층 방향으로부터 보아 겹쳐 있는 것을 특징으로 한다. 이와 같이, 제1 반도체 기체에 형성한 신호용 관통 반도체 영역과 제2 반도체 기체에 형성한 신호용 반도체 영역을 적층 방향으로부터 보아 겹치도록, 형성함으로써 양자를 접속할 때에 접속 배선이 불필요해진다.

개시의 적층 반도체 집적 회로 장치를 사용하면, 염가의 구성으로 적층을 위한 3차원 스페이스를 작게 함과 함께, 충분한 전원 품질을 제공하는 것이 가능해진다.

도 1은 본 발명의 실시 형태의 적층 반도체 집적 회로 장치의 개략적 단면도이다.
도 2는 본 발명의 실시 형태의 적층 반도체 집적 회로 장치에 있어서의 관통 반도체 영역의 배치예의 설명도이다.
도 3은 어닐 후의 불순물 농도 분포도이다.
도 4는 저항값의 기판 두께 의존성의 설명도이다.
도 5는 본 발명의 실시예 1의 적층 반도체 집적 회로 장치의 도중까지의 제조 공정의 설명도이다.
도 6은 본 발명의 실시예 1의 적층 반도체 집적 회로 장치의 도 5 이후의 도중까지의 제조 공정의 설명도이다.
도 7은 본 발명의 실시예 1의 적층 반도체 집적 회로 장치의 도 6 이후의 도중까지의 제조 공정의 설명도이다.
도 8은 본 발명의 실시예 1의 적층 반도체 집적 회로 장치의 도 7 이후의 도중까지의 제조 공정의 설명도이다.
도 9는 본 발명의 실시예 1의 적층 반도체 집적 회로 장치의 도 8 이후의 도중까지의 제조 공정의 설명도이다.
도 10은 본 발명의 실시예 1의 적층 반도체 집적 회로 장치의 도 9 이후의 제조 공정의 설명도이다.
도 11은 본 발명의 실시예 2의 적층 반도체 집적 회로 장치의 개략적 단면도이다.
도 12는 본 발명의 실시예 3의 적층 반도체 집적 회로 장치의 개략적 단면도이다.
도 13은 본 발명의 실시예 4의 적층 반도체 집적 회로 장치의 도중까지의 제조 공정의 설명도이다.
도 14는 본 발명의 실시예 4의 적층 반도체 집적 회로 장치의 도 13 이후의 도중까지의 제조 공정의 설명도이다.
도 15는 본 발명의 실시예 4의 적층 반도체 집적 회로 장치의 도 14 이후의 제조 공정의 설명도이다.
도 16은 본 발명의 실시예 5의 적층 반도체 집적 회로 장치의 도중까지의 제조 공정의 설명도이다.
도 17은 본 발명의 실시예 5의 적층 반도체 집적 회로 장치의 도 16 이후의 도중까지의 제조 공정의 설명도이다.
도 18은 본 발명의 실시예 5의 적층 반도체 집적 회로 장치의 도 17 이후의 제조 공정의 설명도이다.
도 19는 본 발명의 실시예 6의 적층 반도체 집적 회로 장치의 개략적 단면도이다.
도 20은 본 발명의 실시예 7의 적층 반도체 집적 회로 장치의 도중까지의 제조 공정의 설명도이다.
도 21은 본 발명의 실시예 7의 적층 반도체 집적 회로 장치의 도 20 이후의 도중까지의 제조 공정의 설명도이다.
도 22는 본 발명의 실시예 7의 적층 반도체 집적 회로 장치의 도 21 이후의 제조 공정의 설명도이다.
도 23은 본 발명의 실시예 8의 적층 반도체 집적 회로 장치의 도중까지의 제조 공정의 설명도이다.
도 24는 본 발명의 실시예 8의 적층 반도체 집적 회로 장치의 도 23 이후의 도중까지의 제조 공정의 설명도이다.
도 25는 본 발명의 실시예 8의 적층 반도체 집적 회로 장치의 도 24 이후의 제조 공정의 설명도이다.
도 26은 본 발명의 실시예 9의 적층 반도체 집적 회로 장치의 개략적 단면도이다.
도 27은 본 발명의 실시예 10의 적층 반도체 집적 회로 장치의 개략적 단면도이다.
도 28은 본 발명의 실시예 11의 적층 반도체 집적 회로 장치의 도중까지의 제조 공정의 설명도이다.
도 29는 본 발명의 실시예 11의 적층 반도체 집적 회로 장치의 도 28 이후의 도중까지의 제조 공정의 설명도이다.
도 30은 본 발명의 실시예 11의 적층 반도체 집적 회로 장치의 도 29 이후의 제조 공정의 설명도이다.
도 31은 본 발명의 실시예 12의 적층 반도체 집적 회로 장치의 개략적 단면도이다.
도 32는 본 발명의 실시예 13의 적층 반도체 집적 회로 장치의 개략적 단면도이다.

여기서, 도 1 내지 도 4를 참조하여, 본 발명의 실시 형태의 적층 반도체 집적 회로 장치를 설명한다. 도 1은 본 발명의 실시 형태의 적층 반도체 집적 회로 장치의 개략적 단면도이며, 여기에서는, 제1 반도체 집적 회로 장치(1₁)와 동일한 소자 구성의 제2 반도체 집적 회로 장치(1₂)의 2층 적층 구조로서 나타내고 있다.

제1 반도체 집적 회로 장치(1₁)는 제1 반도체 기체(2₁)에 제1 n형 반도체 영역(3₁) 및 제1 p형 반도체 영역(4₁)을 형성하여, 통상의 반도체 소자 영역으로 하고 있다. 여기서, 제1 반도체 기체(2₁)에 제1 반도체 기체(2₁)를 관통하는 제1 관통 반도체 영역(5₁) 및 제2 관통 반도체 영역(6₁)을 형성하여 전원 배선으로 한다. 이와 같이, 제1 관통 반도체 영역(5₁) 및 제2 관통 반도체 영역(6₁)을 전원 배선으로 함으로써, 제조 비용을 대폭 저감할 수 있다. 또한, 「반도체 기체(semiconductor body)」란, 반도체 기판(semiconductor substrate) 자체, 반도체 기판과 그 위에 형성한 에피택셜 성장층의 적층 구조체, 또는, 반도체 기판을 제거한 후의 에피택셜 성장층을 의미한다.

여기에서는, 제2 반도체 집적 회로 장치(1₂)도, 제2 반도체 기체(2₂)에 제2 n형 반도체 영역(3₂) 및 제2 p형 반도체 영역(4₂)을 형성하여, 통상의 반도체 소자 영역으로 하고 있다. 또한, 제2 반도체 기체(2₂)에 제2 반도체 기체(2₂)를 관통하는 제3 관통 반도체 영역(5₂) 및 제4 관통 반도체 영역(6₂)을 형성하여 전원 배선으로 하고 있다. 단, 제2 반도체 집적 회로 장치(1₂)는 제1 반도체 집적 회로 장치(1₁)와 동일한 구조일 필요는 없고, 적층 구조의 최종단에 사용하는 경우에는, 제3 관통 반도체 영역(5₂) 및 제4 관통 반도체 영역(6₂)은 반드시 필요한 것은 아니다.

도 2는 본 발명의 실시 형태의 적층 반도체 집적 회로 장치에 있어서의 관통 반도체 영역의 배치예의 설명도이다. 도 2의 (a)는 제1 반도체 기체(2₁), 즉, 반도체 칩의 한 변에 제1 관통 반도체 영역(5₁) 및 제2 관통 반도체 영역(6₁)을 형성한 예이다. 또한, 도 2의 (b)는 제1 반도체 기체(2₁)의 대향하는 2개의 변에 제1 관통 반도체 영역(5₁) 및 제2 관통 반도체 영역(6₁)을 분할하여 형성한 예이다. 또한, 도 2의 (c)는 제1 관통 반도체 영역(5₁) 및 제2 관통 반도체 영역(6₁)을 미소 영역으로 분할하여 형성한 예이다. 어느 경우도, 전체의 평면적으로서 소정의 면적을 확보함으로써 충분히 낮은 배선 저항값으로 할 수 있다.

이 경우의 배선 저항값, 즉, 관통 반도체 영역의 저항값과, 관통 반도체 영역과 콘택트 전극의 접촉 저항의 합계의 저항을 충분히 작게 함으로써, 전형적으로는 3mΩ 이하로 함으로써, 충분히 높은 전원 품질로 할 수 있다. 덧붙여서 말하면, 본딩 와이어의 Au선의 직경을 25㎛φ, 길이를 0.5㎜, 전기 저항률을 2.21×10^-8Ωm로 하면, Au선의 저항값은 20mΩ으로 된다. 따라서 3mΩ이면 종래의 본딩 와이어 저항에 비해 충분히 낮아, 충분히 높은 전원 품질이 얻어진다.

그러나, 관통 반도체 영역은 불순물 농도를 고농도로 해도, 그 전기 저항률은, 본딩 와이어나 TAB나 TSV에 사용되는 금이나 구리의 전기 저항률이 2.21×10^- ⁸Ωm나 1.68×10^- ⁸Ωm인 것과 비교하면, 4자릿수 정도 높고, 예를 들어 4.2×10^- ⁴Ωm이다. 따라서, 동일한 저항값을 실현하기 위해서는, 단면적을 칩의 두께로 나눈 값이 10,000배 정도 필요로 되기 때문에, 지금까지 신호선을 비롯한 관통 전극에 사용하려고 하는 시도는 없었다. 그러나, 예의 검토한 결과, 예를 들어 칩의 두께가 5㎛이고, 관통 반도체 영역의 패턴 치수가 0.1㎜×7㎜인 경우, 관통 반도체 영역의 수직 방향의 저항값은,

4.2×10^-4[Ωm]*5×10^-6[m]/{0.1×10^-3[m ]*7×10^-3[m]}≒3mΩ

으로 되어, 급전에 사용할 수 있는 것이 판명되었다.

상술한 바와 같이, 3mΩ의 전기 저항을 실현하기 위한 관통 반도체 영역의 패턴 치수는, 예를 들어 0.1㎜×7㎜이고, 단면적은 700,000㎛²이다. TSV의 단면적이 예를 들어 40㎛×40㎛(=1,600㎛²)인 것과 비교하면, 400배 이상 높다. 그러나, 예의 검토한 결과, 메모리 칩은, 통상 한 변이 7㎜ 이상이고, NAND 플래시 메모리의 경우에는 긴 변이 14㎜ 이상이므로, 0.1㎜×7㎜의 고농도 웰을 전원선용으로 2개 정도 배치하는 것은, 비교적 염가로 할 수 있는 것을 알 수 있었다. 또한, 통상 100개 이상의 배선으로 되는 신호선용으로서는, 면적적으로 배치가 불가능하고, 배치가 가능한 소면적으로 하면 전기 저항값이 매우 높아져, 신호가 대폭 저감되므로 신호용 배선으로서는 사용할 수 없다. 또한, 이것은, 칩 선택 신호 등의 100㎒ 이하의 저속 신호, 예를 들어 칩 선택 신호 등의 10㎒ 이하의 저속 신호의 경우에는, 관통 반도체 영역을 신호 배선으로서 사용할 수 있는 것을 의미하고 있다.

여기서, 문제로 되는 것은, 관통 반도체 영역의 불순물 농도와 기판 방향의 두께이므로, 도 3 및 도 4를 참조하여 관통 반도체 영역에 의한 전원 배선의 가능성을 검토한다. 도 3은 어닐 후의 불순물 농도 분포도이며, 도 3의 (a)는 P의 불순물 농도 분포를 나타내고, 도 3의 (b)는 B의 불순물 농도 분포를 나타내고 있다. 여기에서는, 관통 반도체 영역의 불순물 프로파일을 TCAD로 시뮬레이션한 결과를 나타내고 있다.

이 경우의 시뮬레이션의 전제 조건은 이하와 같다. 반도체 기판은, p형 고저항 기판(7Ωm)이며 표면 산화막 두께는 10㎚이다. 불순물은, n⁺가 인(P)이고 p⁺가 붕소(B)이다. 도우즈량은 1×10¹⁶㎝^-2와 1×10¹⁷㎝^-2의 2가지를 조사하였다. 이온 주입 에너지는 200keV이다. 활성화를 위한 열처리 조건은 1050℃에서 50시간이다.

이 경우의 조건은, 통상의 집적 디바이스의 제조 조건과 비교하면 이하의 2점을 제외하고 동일하다.

1) 확산 시간은 통상은 10분 이하이다. 그러나, 종래 디바이스를 제조하는 프로세스 전에 고농도 웰의 확산을 행하면, 종래 디바이스의 성능에 미치는 영향은 없다.

2) 도우즈량은 통상은 1×10¹⁵㎝^- ²이다. 그러나, 통상의 양산에 사용하는 이온 주입 장치를 사용해도 1×10¹⁶㎝^-2는 가능하다. 또한, 1×10¹⁷㎝^-2의 이온 주입이 가능한 제조 장치도 존재한다. 이상으로부터, 시뮬레이션의 조건은, 양산하였을 때의 조건과 거의 동일하다. 또한, 관통 반도체 영역의 패턴 치수는, 상술한 바와 같이 0.1㎜×7㎜로 한다.

도 3으로부터 명백해진 바와 같이, 인의 경우도 붕소의 경우도, 도우즈량을 높게 하면 고농도 영역이 깊어지는 것을 알 수 있다. 또한, 붕소쪽이 인보다도 고농도 영역이 깊게까지 확산되는 것을 알 수 있다. 또한, 도면에 있어서의 파선은, 이온 주입 직후(as impla.)의 프로파일이다.

도 4는 저항값의 기판 두께 의존성의 설명도이며, 여기에서는, 도 3의 결과를 기초로, 기판의 두께를 변화시켰을 때의, 관통 반도체 영역의 표면 전극으로부터 이면 전극까지의 저항값을 계산한 결과이다. 여기서, 표면 전극 및 이면 전극은 200㎚ 두께의 알루미늄으로 한다. 각 전극과 고농도 관통 반도체 영역의 접합 저항은, 실리콘의 페르미 준위와 알루미늄의 페르미 준위의 차를 고려한 오믹 접촉으로서 계산하고 있으므로, 이면의 불순물 농도나, n형/p형에 의한 저항값의 차이가 계산에 반영되어 있다.

도 4로부터 명백해진 바와 같이, 반도체 기체의 두께를 5㎛까지 박층화하면, n형 불순물에 인을 사용하고, p형 불순물로서 붕소를 사용하여 3mΩ의 값을 갖는 관통 반도체 영역을 실현할 수 있는 것을 알 수 있었다. 또한, 도우즈량을 1자릿수 크게 하여 1×10¹⁷㎝^-2로 한 경우에는, 반도체 기체의 두께를 10㎛로 해도, 3mΩ의 저항값의 관통 반도체 영역의 실현이 가능한 것을 알 수 있었다.

다음에, 기판 두께가 소자 특성에 미치는 영향에 대하여 검토한다. 반도체 기체(배선층은 포함하지 않음)의 두께는, 종래 디바이스의 소자 형성 영역으로 되는 N-well이나 P-well보다는 두껍지만, 상술한 바와 같이, 종래의 전형적인 두께인 40㎛에 비해 매우 얇은 5㎛라든가 10㎛로 할 필요가 있다. 이와 같은 매우 얇은 반도체 기체의 경우에, 금속 오염에 의해 pn 접합 누설이 증가하는 등의 소자의 성능 열화가 위구된다.

그러나, 반도체 기판의 이면을 연마할 때에 마이크로 크랙(미세한 금)을 형성하고, 이 마이크로 크랙을 게터링 사이트로 하여 중금속 불순물을 포획하는(게터링) 기술이 최근 개발되고 있다(예를 들어, 비특허문헌 1 참조). 그 결과 예를 들어 칩의 두께를 7㎛로 얇게 해도 CMOS 로직 집적 회로의 성능 열화는 없다라는 보고가 이루어져 있다(예를 들어, 비특허문헌 2 참조). 또한, 칩의 두께를 9㎛로 얇게 해도 FRAM(등록 상표) 메모리 집적 회로의 성능 열화는 없다라는 보고가 있다(예를 들어, 비특허문헌 3 참조). 따라서, 반도체 기체의 두께를 10㎛ 이하로 해도 충분한 소자 성능을 발휘할 수 있다.

이상, 각종 조건을 검토하였지만, 200keV 정도의 가속 전압으로, P 및 B를 1×10¹⁶㎝^-2∼1×10¹⁷㎝^-2의 도우즈량으로 0.7㎟ 이상의 면적에 불순물을 주입하여, 반도체 기체의 두께를 10㎛ 이하로 함으로써, 관통 반도체 영역을 전원 배선에 사용할 수 있는 것을 처음으로 확인하였다. 또한, 상술한 바와 같이, 신호선으로서는 관통 반도체 영역은 채용할 수 없으므로, 신호의 송수신에는 코일을 사용한 유도 결합 데이터 통신을 사용하는 것이 바람직하다.

또한, 반도체 집적 회로 장치의 적층 시에는, 지지 기판에 제1 반도체 집적 회로 장치를 고정한 후, 2㎛∼10㎛ 정도의 두께까지 연마하여 박층화하여, 관통 반도체 영역의 노출면에 이면 전극을 형성하고, 계속해서, 동일한 소자 구조 또는 상이한 소자 구조의 제2 반도체 집적 회로 장치를 표면 전극이 제1 반도체 집적 회로 장치의 이면 전극과 접하도록 적층하면 된다. 또한, 적층하는 경우에는, 이 제2 반도체 집적 회로 장치도 연마에 의해 고불순물 농도 영역이 관통 반도체 영역으로 되도록 하면 된다. 또한, 관통 반도체 영역은 고불순물 농도 영역이므로, 콘택트 전극 및 이면 전극은 Al이나 Cu이어도 된다. 예를 들어, 적층 도중의 칩은 패드를 필요로 하지 않으므로, Cu로 형성하는 다층 배선의 최상층에서 표면 전극을 형성해도 된다. 또한, 양호한 오믹 접합을 취하기 위해, 콘택트층(TiN, TaN)/배리어층(TiW, TaN)/메탈을 포함하는 적층 구성을 채용해도 된다. 또는, 표면 전극끼리를 마주보도록 적층해도 되고, 이면 전극끼리를 마주보게 하여 적층해도 된다. 또한, 이면 전극을 형성하면 고비용으로 되므로, 이면 전극을 형성하지 않고, 고불순물 농도의 관통 반도체 영역을 노출시킨 상태에서 다른 쪽의 반도체 집적 회로 장치의 표면 전극과 맞닿게 하도록 적층해도 된다. 또한, 불순물이 확산되는 깊이는 열처리 시간의 대략 평방근에 비례한다. 따라서, 예를 들어 5㎛로부터 절반인 2.5㎛로 박층화한 경우에는, 열처리 시간은 (2.5㎛/5㎛)²=1/4로 되어, 50시간×1/4=12.5시간으로 짧게 할 수 있다.

또한, 반도체 기체를 박층화한 후, 반도체 기체의 이면으로부터도 이온 주입하여 관통 반도체 영역의 전기 저항을 더 저감하는 것도 생각된다. 그러나, 소자 영역을 형성한 후의 공정이며, 활성화를 위해 어닐이 소자의 특성에 악영향을 줄 가능성이 높으므로 바람직하지 않다.

이와 같은, 적층 공정은, 웨이퍼의 단계에서 행해도 되고, 또는, 칩화한 후에 행해도 된다. 또한, 웨이퍼로서는, KGD(Known Good Die)에 의해 재건된 웨이퍼를 사용해도 된다. 즉, 웨이퍼 위에서 테스트하여 양품 칩을 찾고, 다이 소트하여 칩 개편으로 잘라내고, 불량 칩을 버리고 양품 칩만을 웨이퍼 형상의 지지 기판에 재배열하여 접착제로 고정하여, 웨이퍼로서 재건하면 된다.

실시예 1

다음에, 도 5 내지 도 10을 참조하여, 본 발명의 실시예 1의 적층 반도체 집적 회로 장치를 설명하지만, 여기에서는, 동일한 메모리 칩을 3매 적층하는 예로서 설명한다. 먼저, 도 5의 (a)에 도시한 바와 같이, p^-형 Si 기판(21)에 B를 200keV의 가속 에너지로 1×10¹⁶㎝^-2의 도우즈량으로 이온 주입하여 0.1㎜×7㎜의 사이즈의 p⁺⁺형 웰 영역(22)을 형성하고, 계속해서, P를 200keV의 가속 에너지로 1×10¹⁶㎝^-2의 도우즈량으로 이온 주입하여 0.1㎜×7㎜의 사이즈의 n⁺⁺형 웰 영역(23)을 형성한다. 계속해서, 1050℃에서 50시간 열처리를 행함으로써, 주입한 이온을 활성화함과 함께, 기판 두께 방향으로 깊게 확산한다. 또한, 열처리에 의해 기판 표면에 형성된 산화막은 필요가 있으면 삭제한다

계속해서, 도 5의 (b)에 도시한 바와 같이, 종래의 제조 공정과 마찬가지로, p^-형 Si 기판(21)에 소자 형성 영역으로 되는 p형 웰 영역(24) 및 n형 웰 영역(25)을 형성한다. 계속해서, p형 웰 영역(24)에 p⁺형 기판 콘택트 영역(26)을 형성함과 함께, 소스 영역이나 드레인 영역 등으로 되는 n형 영역(27)을 형성하고, 게이트 전극(도시는 생략)을 형성함으로써 n채널 MOSFET를 형성하고 있다. 한편, n형 웰 영역(25)에 n⁺형 기판 콘택트 영역(28)을 형성함과 함께, 소스 영역이나 드레인 영역 등으로 되는 p형 영역(29)을 형성하고, 게이트 전극(도시는 생략)을 형성함으로써 p채널 MOSFET를 형성하고 있다.

계속해서, 도 5의 (c)에 도시한 바와 같이, p⁺⁺형 웰 영역(22) 및 n⁺⁺형 웰 영역(23)의 표면에 Cu를 포함하는 콘택트 전극(30, 31)을 형성함과 함께, 다층 배선 기술을 사용하여 배선층(33, 34)을 형성한다. 계속해서, 콘택트 전극(30)에 접속하는 Al 또는 Cu를 포함하는 표면 전극(36) 및 콘택트 전극(31)에 접속하는 Al 또는 Cu를 포함하는 표면 전극(37)을 형성한다. 이때, 다층 배선을 이용하여 유도 결합 데이터 통신을 위한 코일(도시는 생략)을 형성한다. 또한, 표면을 평탄화하기 위해 연마를 행한다. 또한, 도면에 있어서의 부호 32, 35는 SiO₂를 포함하는 층간 절연막이다.

계속해서, 도 6의 (d)에 도시한 바와 같이, Si 기판을 포함하는 지지 기판(50) 위에 표면 전극(36, 37)을 형성한 면이 맞닿도록 가접합한다. 계속해서, 도 6의 (e)에 도시한 바와 같이, 소정의 두께까지 연삭한 후, 화학 기계 연마(CMP)법을 사용하여 p^-형 Si 기판(21)의 두께가 5㎛로 되도록 연마한다.

계속해서, 도 7의 (f)에 도시한 바와 같이, 연마면에 SiO₂ 보호막(38)을 형성한 후, p⁺⁺형 웰 영역(22) 및 n⁺⁺형 웰 영역(23)을 노출하는 개구를 형성하고, Al 또는 Cu에 의해 이면 전극(39, 40)을 형성한다. 또한, 이때도 표면을 평탄화하기 위해, 연마를 행한다.

계속해서, 도 7의 (g)에 도시한 바와 같이, 도 5의 (c)까지의 공정에서 제작한 다른 반도체 웨이퍼를 적층한다. 이때, 1단째의 반도체 집적 회로 장치의 이면 전극(39, 40)과, 2단째의 반도체 집적 회로 장치의 표면 전극(36, 37)이 맞닿도록 적층한다. 이때의 접합은, 금속간의 금속 표면 활성화한 후의 상온 가압 접합, 즉, 금속간 확산에 의한 고상 접합에 의해 행한다.

계속해서, 도 8의 (h)에 도시한 바와 같이, 2단째의 p^-형 Si 기판(21)을 소정의 두께까지 연삭한 후, 화학 기계 연마법을 사용하여 p^-형 Si 기판(21)의 두께가 5㎛로 되도록 연마한다.

계속해서, 도 8의 (i)에 도시한 바와 같이, 다시, 연마면에 SiO₂ 보호막(38)을 형성한 후, p⁺⁺형 웰 영역(22) 및 n⁺⁺형 웰 영역(23)을 노출하는 개구를 형성하고, Al 또는 Cu에 의해 이면 전극(39, 40)을 형성한다. 또한, 이때도 표면을 평탄화하기 위해, 연마를 행한다.

계속해서, 도 9의 (j)에 도시한 바와 같이, 다시, 도 5의 (c)까지의 공정에서 제작한 다른 반도체 웨이퍼를 적층한다. 이때도, 2단째의 반도체 집적 회로 장치의 이면 전극(39, 40)과, 3단째의 반도체 집적 회로 장치의 표면 전극(36, 37)이 맞닿도록 적층한다. 이때의 접합도, 금속간의 금속 표면 활성화한 후의 상온 가압 접합, 즉, 금속간 확산에 의한 고상 접합에 의해 행한다.

계속해서, 도 10의 (k)에 도시한 바와 같이, 적층한 웨이퍼를 지지 기판(50)으로부터 제거하고, 소정 사이즈의 칩으로 분할한 후, 패키지 기판(60) 위에 접착제(63)를 사용하여 고정한다. 계속해서, V_SS를 인가하는 전원용 패드(61)와 p⁺⁺형 웰 영역(22)에 접속하는 표면 전극(36)을 본딩 와이어(64)로 접속한다. 한편, V_DD를 인가하는 전원용 패드(62)와 n⁺⁺형 웰 영역(23)에 접속하는 표면 전극(37)을 본딩 와이어(65)로 접속함으로써, 본 발명의 실시예 1의 적층 반도체 집적 회로 장치의 기본 구조가 완성된다. 또한, 3단째의 p^-형 Si 기판은, 핸들링의 용이성과 기계적 강도의 확보의 관점에서 박층화되지 않는 쪽이 바람직하다.

이와 같이, 본 발명의 실시예 1에 있어서는, 적층 반도체 집적 회로 장치의 전원 배선으로서 종래의 관통 배선으로서는 상정 외의 고불순물 농도 웰 영역을 사용하고 있으므로, 염가로 충분한 전원 품질의 전원 배선을 실현할 수 있다. 또한, TSV와 마찬가지로, 적층 시에는, 칩을 어긋나게 할 필요는 없고, 또한, 칩간에 TAB 등을 삽입할 필요가 없으므로, 3차원적 사이즈를 보다 작게 할 수 있다.

실시예 2

다음에, 도 11을 참조하여, 본 발명의 실시예 2의 적층 반도체 집적 회로 장치를 설명하지만, 기본적인 제조 공정 및 구조는 상기의 실시예 1과 마찬가지이므로 최종 구조만을 도시한다. 도 11은 본 발명의 실시예 2의 적층 반도체 집적 회로 장치의 개략적 단면도이며, 최종단(도면에 있어서는 최하층의 3단째)의 반도체 집적 회로 장치에는, 고불순물 웰 영역을 형성하지 않은 것이며, 그 이외의 구성은 상기의 실시예 1과 마찬가지이다.

이와 같이, 최종단의 칩은, 다음 단에 전원을 전달할 필요는 없으므로, 고불순물 웰 영역은 필요가 없다. 따라서, 특성이 상이한 칩을 적층하는 경우에는, 최종단에 특성의 상이한 칩을 배치함으로써, 최종단을 구성하는 칩은 고불순물 웰 영역의 형성 공정이 불필요해지므로, 제조 비용을 저감하는 것이 가능해진다.

실시예 3

다음에, 도 12를 참조하여, 본 발명의 실시예 3의 적층 반도체 집적 회로 장치를 설명하지만, 기본적인 제조 공정 및 구조는 상기의 실시예 1과 마찬가지이므로 최종 구조만을 도시한다. 도 12는 본 발명의 실시예 3의 적층 반도체 집적 회로 장치의 개략적 단면도이며, 칩간의 접합에, 상온 가압 접합 대신에 마이크로 범프(66)를 사용한 것이며, 그 이외의 구성은 상기의 실시예 1과 마찬가지이다.

이와 같이, 칩간의 접합에 마이크로 범프(66)를 사용함으로써, 칩간의 전기적인 결합 및 기계적인 결합을 보다 강고하게 할 수 있다.

실시예 4

다음에, 도 13 내지 도 15를 참조하여, 본 발명의 실시예 4의 적층 반도체 집적 회로 장치를 설명하지만, 이 실시예 4는 V_SS용 및 V_DD용의 전원 배선으로서 동일한 도전형의 p⁺⁺형 웰 영역을 사용한 것이다. 먼저, 도 13의 (a)에 도시한 바와 같이, p^-형 Si 기판(21)에 B를 200keV의 가속 에너지로 1×10¹⁶㎝^-2의 도우즈량으로 이온 주입하여 0.1㎜×7㎜의 사이즈의 p⁺⁺형 웰 영역(22, 41)을 형성한다.

계속해서, 도 13의 (b)에 도시한 바와 같이, P를 200keV의 가속 에너지로 1×10¹⁶㎝^-2의 도우즈량으로 이온 주입하여 p⁺⁺형 웰 영역(41)의 외측을 둘러싸도록 n⁺⁺형 분리 영역(42)을 형성한다. 계속해서, 1050℃에서 50시간 열처리를 행함으로써, 주입한 이온을 활성화함과 함께, 기판 두께 방향으로 깊게 확산한다. 또한, 열처리에 의해 기판 표면에 형성된 산화막은 필요가 있으면 삭제한다

계속해서, 도 13의 (c)에 도시한 바와 같이, 종래의 제조 공정과 마찬가지로, p^-형 Si 기판(21)에 소자 형성 영역으로 되는 p형 웰 영역(24) 및 n형 웰 영역(25)을 형성한다. 계속해서, p형 웰 영역(24)에 p⁺형 기판 콘택트 영역(26)을 형성함과 함께 n채널 MOSFET의 소스 영역이나 드레인 영역 등으로 되는 n형 영역(27)을 형성하고, 게이트 전극(도시는 생략)을 형성함으로써 n채널 MOSFET를 형성하고 있다. 한편, n형 웰 영역(25)에 n⁺형 기판 콘택트 영역(28)을 형성함과 함께, 소스 영역이나 드레인 영역 등으로 되는 p형 영역(29)을 형성하고, 게이트 전극(도시는 생략)을 형성함으로써 p채널 MOSFET를 형성하고 있다.

계속해서, 도 14의 (d)에 도시한 바와 같이, 상기의 실시예 1과 마찬가지로, p⁺⁺형 웰 영역(22) 및 p⁺⁺형 웰 영역(41)의 표면에 Cu를 포함하는 콘택트 전극(30, 31)을 형성함과 함께, 다층 배선 기술을 사용하여 배선층(33, 34)을 형성한다. 계속해서, 콘택트 전극(30)에 접속하는 Al 또는 Cu를 포함하는 표면 전극(36) 및 콘택트 전극(31)에 접속하는 Al 또는 Cu를 포함하는 표면 전극(37)을 형성한다. 이때도 다층 배선을 이용하여 유도 결합 데이터 통신을 위한 코일(도시는 생략)을 형성한다. 또한, 표면을 평탄화하기 위해 연마를 행한다. 또한, 도면에 있어서의 부호 32, 35는 SiO₂를 포함하는 층간 절연막이다.

계속해서, 도 14의 (e)에 도시한 바와 같이, Si 기판을 포함하는 지지 기판(50) 위에 표면 전극(36, 37)을 형성한 면이 맞닿도록 가접합한다. 계속해서, 소정의 두께까지 연삭한 후, 화학 기계 연마법을 사용하여 p^-형 Si 기판(21)의 두께가 5㎛로 되도록 연마한다.

계속해서, 도 14의 (f)에 도시한 바와 같이, 연마면에 SiO₂ 보호막(38)을 형성한 후, p⁺⁺형 웰 영역(22) 및 p⁺⁺형 웰 영역(41)을 노출하는 개구를 형성하고, Al 또는 Cu에 의해 이면 전극(39, 40)을 형성한다. 또한, 이때도 표면을 평탄화하기 위해, 연마를 행한다. 이후는, 상기의 실시예 1의 도 7의 (g) 내지 도 10의 (k)의 공정을 순차적으로 행함으로써, 도 15의 최종 구조가 얻어진다.

이 실시예 4에 있어서는, n⁺⁺형 분리 영역(42)에 의해 p⁺⁺형 웰 영역(41)을 p^-형 Si 기판으로부터 전기적으로 분리하고 있으므로, 인보다 깊은 위치까지 저저항으로 되는 붕소를 사용한 p⁺⁺형 웰 영역(22, 41)을 V_SS용 및 V_DD용의 전원 배선에 사용하고 있으므로, 전원 배선의 저항을 보다 저감할 수 있다. 또는, 칩 두께가 6㎛ 정도로 두꺼워진 경우라도, 3mΩ의 동일한 전원 배선의 저항을 실현할 수 있다.

실시예 5

다음에, 도 16 내지 도 18을 참조하여, 본 발명의 실시예 5의 적층 반도체 집적 회로 장치를 설명하지만, 이 실시예 5는 소자 형성 영역인 p형 웰 영역을 n형 딥 웰 영역으로 덮은 것 이외는, 상기의 실시예 1과 기본적으로 마찬가지이다. 먼저, 도 16의 (a)에 도시한 바와 같이, 상기의 실시예 1과 마찬가지로, p^-형 Si 기판(21)에 B를 200keV의 가속 에너지로 1×10¹⁶㎝^-2의 도우즈량으로 이온 주입하여 0.1㎜×7㎜의 사이즈의 p⁺⁺형 웰 영역(22)을 형성하고, 계속해서, P를 200keV의 가속 에너지로 1×10¹⁶㎝^-2의 도우즈량으로 이온 주입하여 0.1㎜×7㎜의 사이즈의 n⁺⁺형 웰 영역(23)을 형성한다. 계속해서, 1050℃에서 50시간 열처리를 행함으로써, 주입한 이온을 활성화함과 함께, 기판 두께 방향으로 깊게 확산한다. 또한, 열처리에 의해 기판 표면에 형성된 산화막은 필요가 있으면 삭제한다

계속해서, 도 16의 (c)에 도시한 바와 같이, 종래의 제조 공정과 마찬가지로, p^-형 Si 기판(21)에 소자 형성 영역으로 되는 p형 웰 영역(24) 및 n형 웰 영역(25)을 형성한다. 단, 여기에서는, p형 웰 영역(24)을 p^-형 Si 기판(21)으로부터 전기적으로 분리하도록, p형 웰 영역(24)을 둘러싸는 n형 딥 웰 영역(43)을 미리 형성해 둔다. 계속해서, p형 웰 영역(24)에 p⁺형 기판 콘택트 영역(26)을 형성하고, 게이트 전극(도시는 생략)을 형성함으로써 n채널 MOSFET를 형성하고 있다. 한편, n형 웰 영역(25)에 n⁺형 기판 콘택트 영역(28)을 형성함과 함께, 소스 영역이나 드레인 영역 등으로 되는 p형 영역(29)을 형성하고, 게이트 전극(도시는 생략)을 형성함으로써 p채널 MOSFET를 형성하고 있다.

계속해서, 도 16의 (c)에 도시한 바와 같이, 상기의 실시예 1과 마찬가지로, p⁺⁺형 웰 영역(22) 및 p⁺⁺형 웰 영역(41)의 표면에 Cu를 포함하는 콘택트 전극(30, 31)을 형성함과 함께, 다층 배선 기술을 사용하여 배선층(33, 34)을 형성하고, 계속해서, 콘택트 전극(30)에 접속하는 Al 또는 Cu를 포함하는 표면 전극(36) 및 콘택트 전극(31)에 접속하는 Al 또는 Cu를 포함하는 표면 전극(37)을 형성한다. 이때, 다층 배선을 이용하여 유도 결합 데이터 통신을 위한 코일(도시는 생략)을 형성한다. 또한, 표면을 평탄화하기 위해 연마를 행한다. 또한, 도면에 있어서의 부호 32, 35는 SiO₂를 포함하는 층간 절연막이다.

계속해서, 도 17의 (d)에 도시한 바와 같이, Si 기판을 포함하는 지지 기판(50) 위에 표면 전극(36, 37)을 형성한 면이 맞닿도록 가접합한다. 계속해서, 도 17의 (e)에 도시한 바와 같이, 소정의 두께까지 연삭한 후, 화학 기계 연마법을 사용하여 p^-형 Si 기판(21)의 두께가 3㎛로 되도록 연마한다. 이때, n형 딥 웰 영역(43)의 저면이 연마면으로부터 노출된다. 이후는, 상기의 실시예 1의 도 7의 (f) 내지 도 10의 (k)의 공정을 순차적으로 행함으로써, 도 18의 최종 구조가 얻어진다.

이 실시예 5에 있어서는, n형 딥 웰 영역(43)의 저면이 연마면으로부터 노출될 때까지 보다 얇게 연마하고 있지만, 소자 형성 영역인 p형 웰 영역(24)이 직접 노출되어 있지 않으므로, 소자 특성에 미치는 영향은 미소하다.

실시예 6

다음에, 도 19를 참조하여, 본 발명의 실시예 6의 적층 반도체 집적 회로 장치를 설명하지만, 이 실시예 6은 적층하는 반도체 집적 회로 장치의 품종이 상이한 것 이외는, 상기의 실시예 1과 마찬가지이므로, 최종적인 구조만을 설명한다. 도 19는 본 발명의 실시예 6의 적층 반도체 집적 회로 장치의 개략적 단면도이며, 상술한 도 9의 공정에 있어서, 1단째 및 2단째의 메모리 칩과 상이한 컨트롤러 칩을 3단째에 적층한다.

이 경우의 컨트롤러 칩은, p^-형 Si 기판(71)에, 메모리 칩에 형성한 p⁺⁺형 웰 영역(22)과 동일 위치에 p⁺⁺형 웰 영역(72)을 형성하고, n⁺⁺형 웰 영역(23)과 동일 위치에 n⁺⁺형 웰 영역(73)을 형성한다. 계속해서, p^-형 Si 기판(71)에 소자 형성 영역으로 되는 p형 웰 영역(74) 및 n형 웰 영역(75)을 형성한다. 계속해서, p형 웰 영역(74)에 p⁺형 기판 콘택트 영역(76)을 형성함과 함께, 소스 영역이나 드레인 영역 등으로 되는 n형 영역(77, 78)을 형성하고, 게이트 전극(도시는 생략)을 형성함으로써 n채널 MOSFET를 형성하고 있다. 한편, n형 웰 영역(75)에 n⁺형 기판 콘택트 영역(79)을 형성함과 함께, 소스 영역이나 드레인 영역 등으로 되는 p형 영역(80)을 형성하고, 게이트 전극(도시는 생략)을 형성함으로써 p채널 MOSFET를 형성하고 있다.

계속해서 p⁺⁺형 웰 영역(72) 및 n⁺⁺형 웰 영역(73)의 표면에 Cu를 포함하는 콘택트 전극(81, 82)을 형성함과 함께, 다층 배선 기술을 사용하여 배선층(84, 85)을 형성한다. 계속해서, 콘택트 전극(81)에 접속하는 Al 또는 Cu를 포함하는 표면 전극(87) 및 콘택트 전극(82)에 접속하는 Al 또는 Cu를 포함하는 표면 전극(88)을 형성한다.

이때, 다층 배선을 이용하여 유도 결합 데이터 통신을 위한 통신용 코일(92)을 형성하지만, 적층한 경우에 메모리 칩에 형성한 통신용 코일(44)과 동일한 위치로 되도록 형성한다. 또한, 표면을 평탄화하기 위해 연마를 행한다. 또한, 도면에 있어서의 부호 83, 86은 SiO₂를 포함하는 층간 절연막이다.

계속해서, 패키지 기판(60) 위에 접착제(63)를 사용하여 컨트롤러 칩을 형성하는 p^-형 Si 기판(71)의 이면을 고정한다. 계속해서, V_SS를 인가하는 전원용 패드(61)와 p⁺⁺형 웰 영역(22)에 접속하는 표면 전극(36)을 본딩 와이어(64)로 접속한다. 한편, V_DD를 인가하는 전원용 패드(62)와 n⁺⁺형 웰 영역(23)에 접속하는 표면 전극(37)을 본딩 와이어(65)로 접속함으로써, 본 발명의 실시예 6의 적층 반도체 집적 회로 장치의 기본 구조가 완성된다.

이와 같이, 본 발명의 실시예 6에 있어서는, 박층화 기술과 적층화 기술을 합하여 사용함으로써, 메모리 칩과, 메모리 칩을 구동 제어하는 컨트롤러 칩을 적층한 반도체 기억 장치를 콤팩트하게 또한 염가로 실현하는 것이 가능해진다.

실시예 7

다음에, 도 20 내지 도 22를 참조하여, 본 발명의 실시예 7의 적층 반도체 집적 회로 장치를 설명하지만, 이 실시예 7은 이면 전극끼리를 금속 접합함으로써, 콤팩트한 고체 촬상 장치를 실현한 것이다. 먼저, 도 20의 (a)에 도시한 바와 같이, 컨트롤러 칩 위에 메모리 칩을 적층하여 박층화한 적층체를 형성한다. 또한, 컨트롤러 칩과 메모리 칩의 조합이지만, 박층화 공정 및 적층 공정 자체는, 도 5의 (a) 내지 도 8의 (i)의 공정과 마찬가지이다.

한편, 도 20의 (b)에 도시한 바와 같이, 이미지 센서 칩은, p^-형 Si 기판(101)에, 메모리 칩에 형성한 p⁺⁺형 웰 영역(22)과 동일한 위치에 p⁺⁺형 영역(102)을 형성하고, n⁺⁺형 웰 영역(23)과 동일한 위치에 n⁺⁺형 웰 영역(103)을 형성한다. 계속해서, p^-형 Si 기판(101)에 소자 형성 영역으로 되는 p형 웰 영역(104) 및 n형 웰 영역(105)을 형성한다. 계속해서, p형 웰 영역(104)에 p⁺형 기판 콘택트 영역(106)을 형성함과 함께, 화소 요소로 되는 n형 영역(107)을 매트릭스 어레이 형상으로 형성한다. 한편, n형 웰 영역(105)에 n⁺형 기판 콘택트 영역(108)을 형성함과 함께, 소스 영역이나 드레인 영역 등으로 되는 p형 영역(109)을 형성하고, 게이트 전극(도시는 생략)을 형성함으로써 p채널 MOSFET를 형성하고 있다.

계속해서 p⁺⁺형 웰 영역(102) 및 n⁺⁺형 웰 영역(103)의 표면에 Cu를 포함하는 콘택트 전극(110, 111)을 형성함과 함께, 다층 배선 기술을 사용하여 배선층(113, 114)을 형성한다. 계속해서, 콘택트 전극(110)에 접속하는 Al 또는 Cu를 포함하는 표면 전극(116) 및 콘택트 전극(111)에 접속하는 Al 또는 Cu를 포함하는 표면 전극(117)을 형성한다. 이때, 다층 배선을 이용하여 유도 결합 데이터 통신을 위한 통신용 코일을 형성한다. 또한, 표면을 평탄화하기 위해 연마를 행한다. 또한, 도면에 있어서의 부호 112, 115는 SiO₂를 포함하는 층간 절연막이다.

계속해서, 이미지 센서 칩을 지지 기판(51)에 고정하여 박층화하고, 연마면에 SiO₂ 보호막(118)을 형성한 후, p⁺⁺형 웰 영역(102) 및 p⁺⁺형 웰 영역(103)을 노출하는 개구를 형성하고, Al 또는 Cu에 의해 이면 전극(119, 120)을 형성한다. 또한, 이때도 표면을 평탄화하기 위해, 연마를 행한다.

계속해서, 도 21의 (c)에 도시한 바와 같이, 메모리 칩의 이면 전극(39, 40)과 이미지 센서의 이면 전극(119, 120)끼리가 맞닿도록 적층한다. 이때의 접합은, 금속간의 금속 표면 활성화한 후의 상온 가압 접합, 즉, 금속간 확산에 의한 고상 접합에 의해 행한다.

계속해서, 도 22의 (d)에 도시한 바와 같이, 적층한 웨이퍼를 지지 기판(50, 51)으로부터 제거하고, 소정 사이즈의 칩으로 분할한 후, 패키지 기판(60) 위에 컨트롤러 칩의 표면 전극(87, 88)을 범프(68)에 의해 전원용 패드(61, 62)에 용착함으로써, 본 발명의 실시예 7의 적층 반도체 집적 회로 장치의 기본 구조가 완성된다. 이때, 패키지 기판(60)과 컨트롤러 칩 사이에는 언더필 수지가 충전된다. 또한, 도면에 있어서의 부호 67은 신호용 패드이며, 컨트롤러 칩의 표면에 형성된 패드(도시는 생략)와 범프(68)에 의해 접속한다.

본 발명의 실시예 7에 있어서는, 다른 공정에서 형성된 이미지 센서를 박층화한 후, 다른 칩과 이면 전극끼리를 금속 접합시켜 일체화하고 있으므로, 촬상면으로 되는 화소를 형성한 면이 표면으로 되도록 적층할 수 있고, 또한, 박층화하고 있으므로, 각 칩간의 신호의 송수신은 유도 결합 데이터 통신에 의해 행할 수 있다. 또한, 메모리 칩도 일체화함과 함께, 고도의 기능을 구비한 컨트롤러 칩도 적층하여 일체화하고 있으므로, 고기능 촬상 장치를 콤팩트하게 또한 염가로 실현하는 것이 가능해진다.

실시예 8

다음에, 도 23 내지 도 25를 참조하여, 본 발명의 실시예 8의 적층 반도체 집적 회로 장치를 설명하지만, 이 실시예 8은 와이어 본딩을 사용하지 않고, 실시예 6에 나타낸 반도체 기억 장치와 동등한 기능을 갖는 반도체 기억 장치를 형성한 것이다. 먼저, 도 23의 (a)에 도시한 바와 같이, 상술한 도 5의 (a) 내지 도 7의 (g)의 공정과 마찬가지로 2매의 메모리 칩을 적층한 적층체를 형성한다.

한편, 도 23의 (b)에 도시한 바와 같이, 컨트롤러 칩을 지지 기판(51)에 고정하고, 박층화한 후, 이면 전극(90, 91)을 형성한다. 또한, 컨트롤러 칩의 소자구조는, 도 19에 도시한 컨트롤러 칩과 마찬가지이다.

계속해서, 도 24의 (c)에 도시한 바와 같이, 지지 기판(50)을 제거하고, 컨트롤러 칩의 이면 전극(90, 91)과 메모리 칩의 표면 전극(36, 37)끼리가 맞닿도록 적층한다. 이 경우, p^-형 Si 기판(21)이 충분히 두꺼우므로, 지지 기판(50)을 제거한 상태에서의 적층이 가능해진다. 이때의 접합은, 금속간의 금속 표면 활성화한 후의 상온 가압 접합, 즉, 금속간 확산에 의한 고상 접합에 의해 행한다.

계속해서, 도 25의 (d)에 도시한 바와 같이, 적층한 웨이퍼를 지지 기판(51)으로부터 제거하고, 소정 사이즈의 칩으로 분할한 후, 패키지 기판(60) 위에 컨트롤러 칩의 표면 전극(87, 88)을 범프(68)에 의해 전원용 패드(61, 62)에 용착함으로써, 본 발명의 실시예 8의 적층 반도체 집적 회로 장치의 기본 구조가 완성된다. 이때, 패키지 기판(60)과 컨트롤러 칩 사이에는 언더필 수지가 충전된다. 또한, 도면에 있어서의 부호 67은 신호용 패드이며, 컨트롤러 칩의 표면에 형성된 패드(도시는 생략)와 범프(68)에 의해 접속한다.

본 발명의 실시예 8에 있어서는, 본딩 와이어를 사용하지 않고 컨트롤러 칩을 패드를 사용하여 패키지 기판과 전기적인 접속을 취하고 있으므로, 본딩 와이어를 배치하는 스페이스가 불필요해져, 보다 공간 절약화가 가능해진다.

실시예 9

다음에, 도 26을 참조하여, 본 발명의 실시예 9의 적층 반도체 집적 회로 장치를 설명하지만, 이 실시예 9는 와이어 본딩을 사용하지 않고, 실시예 1에 나타낸 메모리 장치와 동등한 기능을 갖는 메모리 장치를 형성한 것이다. 도 26에 도시한 바와 같이, 상술한 도 5의 (a) 내지 도 9의 (j)의 공정과 마찬가지로 3매의 메모리 칩을 적층한 적층체를 형성한다.

계속해서, 적층한 웨이퍼를 지지 기판으로부터 제거하고, 소정 사이즈의 칩에 분할한 후, 패키지 기판(60) 위에 메모리 칩의 표면 전극(36, 37)을 범프(68)에 의해 전원용 패드(61, 62)에 용착함으로써, 본 발명의 실시예 9의 적층 반도체 집적 회로 장치의 기본 구조가 완성된다. 이때, 패키지 기판(60)과 컨트롤러 칩 사이에는 언더필 수지가 충전된다. 또한, 도면에 있어서의 부호 67은 신호용 패드이며, 메모리 칩의 표면에 형성된 패드(도시는 생략)와 범프(68)에 의해 접속한다.

본 발명의 실시예 9에 있어서는, 본딩 와이어를 사용하지 않고 메모리 칩을 패드를 사용하여 패키지 기판과 전기적인 접속을 취하고 있으므로, 본딩 와이어를 배치하는 스페이스가 불필요해져, 보다 공간 절약화가 가능해진다.

실시예 10

다음에, 도 27을 참조하여, 본 발명의 실시예 10의 적층 반도체 집적 회로 장치를 설명한다. 이 실시예 10은 이면 전극을 형성하지 않고, p⁺⁺형 웰 영역(22)과 표면 전극(36)을 또한, n⁺⁺형 웰 영역(23)과 표면 전극(37)을 직접 접합한 것 이외는 상기의 실시예 1과 마찬가지이다. 도 27은 본 발명의 실시예 10의 적층 반도체 집적 회로 장치의 개략적 단면도이며, 1단째의 칩을 박층화한 후, 2단째의 칩을 적층하여 접합하고, 계속해서, 박층화한 후, 3단째의 칩을 적층하여 접합한 것이다.

이 경우, 적층한 상태에서 상온에서 가압함으로써, 우선은 실리콘 산화막끼리가 확산에 의한 고상 접합하거나, 또는 실리콘과 실리콘 산화막이 확산에 의한 고상 접합하는 결과, 한쪽의 칩의 표면 전극이 다른 쪽의 칩의 고불순물 농도 웰 영역과 압착하여 전기적으로 접속하게 된다.

계속해서, 적층한 웨이퍼를 지지 기판으로부터 제거하고, 소정 사이즈의 칩으로 분할한 후, 패키지 기판(60) 위에 접착제(63)를 사용하여 고정한다. 계속해서, V_SS를 인가하는 전원용 패드(61)와 p⁺⁺형 웰 영역(22)에 접속하는 표면 전극(36)을 본딩 와이어(64)로 접속한다. 한편, V_DD를 인가하는 전원용 패드(62)와 n⁺⁺형 웰 영역(23)에 접속하는 표면 전극(37)을 본딩 와이어(65)로 접속함으로써, 본 발명의 실시예 10의 적층 반도체 집적 회로 장치의 기본 구조가 완성된다.

본 발명의 실시예 10에 있어서는, 이면 전극을 생략하고 있으므로, 제조 비용의 저감이 가능해짐과 함께, 적층 높이를 저감하는 것이 가능해진다.

실시예 11

다음에, 도 28 내지 도 30을 참조하여, 본 발명의 실시예 11의 적층 반도체 집적 회로 장치를 설명하지만, 이 실시예 11은 표면 전극끼리의 접합을 이용하여 실시예 8에 나타낸 반도체 기억 장치와 동등한 기능을 갖는 반도체 기억 장치를 형성한 것이다. 먼저, 도 28의 (a)에 도시한 바와 같이, 박층화한 후, 이면 전극을 형성한 2매의 메모리 칩을 이면 전극끼리가 접합하도록 접합한다. 즉, 상술한 도 5의 (a) 내지 도 7의 (f)의 공정과 마찬가지로 형성한 2매의 메모리 칩을 배면을 대향시켜 적층한다.

한편, 도 28의 (b)에 도시한 바와 같이, 컨트롤러 칩을 지지 기판(51)에 고정하고, 박층화한 후, 이면 전극(90, 91)을 형성한다. 또한, 컨트롤러 칩의 소자구조는, 도 19에 도시한 컨트롤러 칩과 마찬가지이다.

계속해서, 도 29의 (c)에 도시한 바와 같이, 컨트롤러 칩의 이면 전극(90, 91)을 새로운 실리콘 기판을 포함하는 지지 기판(52)에 고정한다. 계속해서, 컨트롤러 칩의 표면 전극(87, 88)과 메모리 칩의 표면 전극(36, 37)끼리가 맞닿도록 적층한다. 이때의 접합은, 금속간의 금속 표면 활성화한 후의 상온 가압 접합, 즉, 금속간 확산에 의한 고상 접합에 의해 행한다.

계속해서, 도 30의 (d)에 도시한 바와 같이, 적층한 웨이퍼를 지지 기판(50, 52)으로부터 제거하고, 소정 사이즈의 칩으로 분할한 후, 패키지 기판(60) 위에 컨트롤러 칩의 표면 전극(87, 88)을 범프(68)에 의해 전원용 패드(61, 62)에 용착함으로써, 본 발명의 실시예 11의 적층 반도체 집적 회로 장치의 기본 구조가 완성된다. 이때, 패키지 기판(60)과 컨트롤러 칩 사이에는 언더필 수지가 충전된다. 또한, 도면에 있어서의 부호 67은 신호용 패드이며, 컨트롤러 칩의 표면에 형성된 패드(도시는 생략)와 범프(68)에 의해 접속한다.

본 발명의 실시예 11에 있어서는, 본딩 와이어를 사용하지 않고 컨트롤러 칩을 패드를 사용하여 패키지 기판과 전기적인 접속을 취하고 있으므로, 본딩 와이어를 배치하는 스페이스가 불필요해져, 보다 공간 절약화가 가능해진다. 또한, 컨트롤러 칩에 형성한 통신용 코일과 메모리 칩의 거리가 컨트롤러 칩의 두께만큼 짧아지므로, 유도 결합 데이터 통신을 위한 전력을 생략화하는 것이 가능해진다.

실시예 12

다음에, 도 31을 참조하여, 본 발명의 실시예 12의 적층 반도체 집적 회로 장치를 설명하지만, 이 실시예 12는 칩 선택 신호의 신호용 배선으로서 관통 반도체 영역을 형성하였을 뿐이고, 그 밖의 구성은 상기의 실시예 6과 마찬가지이므로, 최종적인 구조만을 설명한다. 도 31은 본 발명의 실시예 12의 적층 반도체 집적 회로 장치의 개략적 단면도이며, 상술한 도 19에 있어서, 1단째 및 2단째의 메모리 칩에 p^-형 Si 기판(21, 71)에 n⁺⁺형 웰 영역(45)을 형성하여 칩 선택 신호용의 신호 배선으로 한다. 이 n⁺⁺형 웰 영역(45)에 접속하도록 콘택트 전극(93) 및 Al 또는 Cu를 포함하는 표면 전극(95)을 형성한다. 또한, 이면측에는, n⁺⁺형 웰 영역(45)에 접속하도록 Al 또는 Cu를 포함하는 이면 전극(96)을 형성한다.

3단째의 컨트롤러 칩에는, 칩 선택 신호 배선(도시는 생략)에 접속하는 콘택트 전극(94) 및 Al 또는 Cu를 포함하는 표면 전극(97)을 형성한다. 또한, 이 경우도, 다층 배선을 이용하여 유도 결합 데이터 통신을 위한 통신용 코일(92)을 형성하지만, 적층한 경우에 메모리 칩에 형성한 통신용 코일(44)과 동일한 위치로 되도록 형성한다. 또한, 표면을 평탄화하기 위해 연마를 행한다. 또한, 도면에 있어서의 부호 83, 86은 SiO₂를 포함하는 층간 절연막이다.

계속해서, 패키지 기판(60) 위에 접착제(63)를 사용하여 컨트롤러 칩을 형성하는 p^-형 Si 기판(71)의 이면을 고정한다. 계속해서, V_SS를 인가하는 전원용 패드(61)와 p⁺⁺형 웰 영역(22)에 접속하는 표면 전극(36)을 본딩 와이어(64)로 접속한다. 한편, V_DD를 인가하는 전원용 패드(62)와 n⁺⁺형 웰 영역(23)에 접속하는 표면 전극(37)을 본딩 와이어(65)로 접속함으로써, 본 발명의 실시예 12의 적층 반도체 집적 회로 장치의 기본 구조가 완성된다.

이와 같이, 본 발명의 실시예 12에 있어서는, 10㎒ 이하의 저속 신호인 칩 선택 신호용 배선으로서, n⁺⁺형 웰 영역(45)을 사용하고 있지만, 개수는 적으므로, 면적적으로 배치는 가능하다. 또한, 통과할 수 있는 신호의 주파수는, 저항과 용량의 곱으로 결정되는 CR 시상수의 역수에 의해 대략 결정되므로, 전원용 TSV를 통과할 수 있는 통상의 신호의 1/400 정도의 신호이면, TSV 정도의 단면적의 관통 반도체 영역에서 배선할 수 있게 된다. 여기서, 통상의 신호가 메모리인 경우에는 수100㎒이므로, TSV의 수배 정도 이하의 단면적을 사용하면, 약 10㎒ 이하의 신호를 통과시킬 수 있다.

실시예 13

다음에, 도 32를 참조하여, 본 발명의 실시예 13의 적층 반도체 집적 회로 장치를 설명하지만, 이 실시예 13은 칩 선택 신호의 신호용 배선으로서 상기의 실시예 4에서 나타낸 n⁺⁺분리 영역에 의해 분리된 p⁺⁺형 웰 영역을 사용한 것 이외는, 상기의 실시예 12와 마찬가지이므로, 최종적인 구조만을 설명한다. 도 31은 본 발명의 실시예 12의 적층 반도체 집적 회로 장치의 개략적 단면도이며, 상술한 도 19에 있어서, 1단째 및 2단째의 메모리 칩에 p^-형 Si 기판(21, 71)에 n⁺⁺형 분리 영역(47)에 의해 분리된 p⁺⁺형 웰 영역(46)을 형성하여 칩 선택 신호용의 신호는 배선으로 한다. 이 p⁺⁺형 웰 영역(46)에 접속하도록 콘택트 전극(93) 및 Al 또는 Cu를 포함하는 표면 전극(95)을 형성한다. 또한, 이면측에는, n⁺⁺형 웰 영역(45)에 접속하도록 Al 또는 Cu를 포함하는 이면 전극(96)을 형성한다.

이와 같이, 본 발명의 실시예 13에 있어서는, 10㎒ 이하의 저속 신호인 칩 선택 신호용 배선으로서, p^-형 Si 기판(21, 71)과 동일 도전형의 p⁺⁺형 웰 영역(45)을 사용하고 있지만, n⁺⁺형 분리 영역(47)에 의해 p^-형 Si 기판(21, 71)으로부터 분리되어 있으므로, 신호가 High로 된 경우에 p^-형 Si 기판(21, 71)과의 사이에 누설 전류가 흐르는 일이 없다.

또한, 상기의 각 실시예에 있어서는, 서로 다른 칩에 있어서 p⁺⁺형 웰 영역 및 n⁺⁺형 웰 영역을 동일한 위치에 형성하고 있지만, 서로 다른 위치에 형성해도 되고, 그 경우에는, 적층한 칩의 표면 전극과 이면 전극, 이면 전극끼리 또는 표면 전극끼리를 동일한 위치에 형성해 두면 된다. 또한, 각 실시예에 있어서는, 적층 구조를 패키지 기판에 실장하고 있지만, 회로 기판 등의 다른 실장 기판 위에 실장해도 된다.

1₁ : 제1 반도체 집적 회로 장치
1₂ : 제2 반도체 집적 회로 장치
2₁ : 제1 반도체 기체
2₂ : 제2 반도체 기체
3₁ : 제1 n형 반도체 영역
3₂ : 제2 n형 반도체 영역
4₁ : 제1 p형 반도체 영역
4₂ : 제2 p형 반도체 영역
5₁ : 제1 관통 반도체 영역
5₂ : 제3 관통 반도체 영역
6₁ : 제2 관통 반도체 영역
6₂ : 제4 관통 반도체 영역
7₁, 7₂ : 제1 전극
8₁, 8₂ : 제2 전극
9₁∼10₂ : 배선
21, 71, 101 : p^-형 Si 기판
22, 72, 102 : p⁺⁺형 웰 영역
23, 73, 103 : n⁺⁺형 웰 영역
24, 74, 104 : p형 웰 영역
25, 75, 105 : n형 웰 영역
26, 76, 106 : p⁺형 기판 콘택트 영역
27, 77, 78, 107 : n형 영역
28, 79, 108 : n⁺형 기판 콘택트 영역
29, 80, 109 : p형 영역
30, 31, 81, 82, 93, 94, 110, 111 : 콘택트 전극
32, 35, 83, 86, 112, 115 : 층간 절연막
33, 34, 84, 85, 113, 114 : 배선층
36, 37, 87, 88, 95, 97, 116, 117 : 표면 전극
38, 89, 118 : SiO₂ 보호막
39, 40, 90, 91, 96, 119, 120 : 이면 전극
41 : p⁺⁺형 웰 영역
42 : n⁺⁺형 분리 영역
43 : n형 딥 웰 영역
44, 92 : 통신용 코일
45 : n⁺⁺형 웰 영역
46 : p⁺⁺형 웰 영역
47 : n⁺⁺형 분리 영역
50, 51, 52 : 지지 기판
60 : 패키지 기판
61, 62 : 전원용 패드
63 : 접착제
64, 65 : 본딩 와이어
66 : 마이크로 범프
67 : 신호용 패드
68 : 범프

Claims

두께가 10㎛ 이하인 제1 반도체 기체(基體)와,
상기 제1 반도체 기체에 형성되며, 트랜지스터를 포함하는 소자를 설치한 제1 n형 반도체 영역과,
상기 제1 반도체 기체에 형성되며, 트랜지스터를 포함하는 소자를 설치한 제1 p형 반도체 영역과,
상기 제1 반도체 기체를 두께 방향으로 관통함과 함께, 제1 전원 전위에 접속하는 제1 관통 반도체 영역과,
상기 제1 반도체 기체를 두께 방향으로 관통함과 함께, 제2 전원 전위에 접속하는 제2 관통 반도체 영역
을 갖는 제1 반도체 집적 회로 장치와,
상기 제1 반도체 집적 회로 장치와 적층 구조를 형성하고, 제1 관통 반도체 영역에 전기적으로 접속하는 제1 전극과, 상기 제2 관통 반도체 영역에 접속하는 제2 전극을 갖는 제2 반도체 집적 회로 장치
를 적어도 구비하고,
상기 제1 관통 반도체 영역 및 상기 제2 관통 반도체 영역의 저항값이 3mΩ 이하인 것을 특징으로 하는 적층형 반도체 집적 회로 장치.
제1항에 있어서,
상기 제2 반도체 집적 회로 장치는,
제2 반도체 기체와,
상기 제2 반도체 기체에 형성되며, 트랜지스터를 포함하는 소자를 설치한 제2 n형 반도체 영역과,
상기 제2 반도체 기체에 형성되며, 트랜지스터를 포함하는 소자를 설치한 제2 p형 반도체 영역과,
상기 제2 반도체 기체를 두께 방향으로 관통함과 함께, 상기 제1 전원 전위에 접속하는 제3 관통 반도체 영역과,
상기 제2 반도체 기체를 두께 방향으로 관통함과 함께, 상기 제2 전원 전위에 접속하는 제4 관통 반도체 영역을 갖고,
상기 제3 관통 반도체 영역에 전기적으로 접속하는 상기 제1 전극과, 상기 제4 관통 반도체 영역에 전기적으로 접속하는 상기 제2 전극이 형성되어 있는 것을 특징으로 하는 적층형 반도체 집적 회로 장치.
제2항에 있어서,
상기 제1 반도체 집적 회로 장치의 소자 배치와 상기 제2 반도체 집적 회로 장치의 소자 배치가 동일한 것을 특징으로 하는 적층형 반도체 집적 회로 장치.
제2항에 있어서,
상기 제1 반도체 집적 회로 장치의 소자 배치와 상기 제2 반도체 집적 회로 장치의 소자 배치가 상이한 것을 특징으로 하는 적층형 반도체 집적 회로 장치.
제1항에 있어서,
상기 제1 반도체 집적 회로 장치가, 복수매 적층되어 있는 것을 특징으로 하는 적층형 반도체 집적 회로 장치.
삭제
삭제
제1항에 있어서,
상기 제1 반도체 기체의 두께가 5㎛ 이하인 것을 특징으로 하는 적층형 반도체 집적 회로 장치.
제1항에 있어서,
상기 제1 관통 반도체 영역이, 상기 제1 반도체 기체와 동일 도전형이며, 상기 제2 관통 반도체 영역이 상기 제1 반도체 기체와 반대 도전형인 것을 특징으로 하는 적층형 반도체 집적 회로 장치.
제1항에 있어서,
상기 제1 관통 반도체 영역 및 상기 제2 관통 반도체 영역이, 상기 제1 반도체 기체와 동일 도전형이며, 상기 제2 관통 반도체 영역이 반대 도전형층에 의해 상기 제1 반도체 기체와 전기적으로 분리되어 있는 것을 특징으로 하는 적층형 반도체 집적 회로 장치.
제1항에 있어서,
상기 제1 p형 반도체 영역 또는 상기 제1 n형 반도체 영역 중 상기 제1 반도체 기체와 동일 도전형의 반도체 영역이 반대 도전형 분리층에 의해 상기 제1 반도체 기체와 전기적으로 분리되어 있고, 또한, 상기 반대 도전형 분리층이 상기 제1 반도체 기체의 이면으로부터 노출되어 있는 것을 특징으로 하는 적층형 반도체 집적 회로 장치.
제1항에 있어서,
상기 제1 반도체 집적 회로 장치 및 상기 제2 반도체 집적 회로 장치는, 신호의 송수신을 행하는 코일을 갖고 있는 것을 특징으로 하는 적층형 반도체 집적 회로 장치.
제12항에 있어서,
상기 제1 반도체 집적 회로 장치가, 상기 제1 반도체 기체와 역도전형의 신호용 관통 반도체 영역 또는 상기 제1 반도체 기체와 역도전형의 분리층에 의해 분리된 상기 제1 반도체 기체와 동일 도전형의 신호용 관통 반도체 영역 중 적어도 한쪽을 갖고 있는 것을 특징으로 하는 적층형 반도체 집적 회로 장치.
제13항에 있어서,
상기 신호용 관통 반도체 영역을 전파하는 신호의 주파수가 100㎒ 이하인 것을 특징으로 하는 적층형 반도체 집적 회로 장치.
제13항에 있어서,
상기 제2 반도체 집적 회로 장치가, 제2 반도체 기체와, 상기 제2 반도체 기체와 역도전형의 신호용 관통 반도체 영역 또는 상기 제2 반도체 기체와 역도전형의 분리층에 의해 분리된 상기 제2 반도체 기체와 동일 도전형의 신호용 관통 반도체 영역 중 적어도 한쪽을 갖고 있고,
상기 제1 반도체 기체에 형성한 신호용 관통 반도체 영역과 상기 제2 반도체 기체에 형성한 신호용 반도체 영역이, 적층 방향으로부터 보아 겹쳐 있는 것을 특징으로 하는 적층형 반도체 집적 회로 장치.