KR101836298B1 - 회로기판 패턴화 공정 및 회로기판 - Google Patents

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Abstract

회로기판 패턴화 공정은, 기재, 결합층 및 회로층을 구비하고, 상기 결합층은 상기 기재와 상기 회로층 사이에 위치하고, 상기 기재는 활성화층 및 비활성화층을 구비하고, 상기 결합층의 일부는 상기 활성화층에 삽입되어 상기 결합층이 삽입된 상기 활성화층이 혼합층으로 형성되게 한 패턴화 대상 회로기판을 제공하는 단계; 상기 회로층에 포토레지스트층을 형성하는 단계; 및 상기 포토레지스트층, 상기 회로층, 상기 결합층 및 상기 기재를 차례로 패턴화하여 패턴화 회로기판을 형성하는 단계를 포함한다.

Description

회로기판 패턴화 공정 및 회로기판{PATTERNING PROCESS OF CIRCUIT SUBSTRATE AND CIRCUIT SUBSTRATE}
본 발명은 회로기판 패턴화 공정 및 회로기판에 관한 것으로, 특히 접착제(예를 들면, 비도전성 페이스트, 도전성 페이스트 등의 충전 페이스트)의 접착력을 향상시킬 수 있는 회로기판 패턴화 공정 및 회로기판에 관한 것이다.
기존의 회로기판 제조 공정에서는, 먼저 기재의 표면을 활성화 처리하여, 후속 공정에서 회로의 형성에 유리하게 했으나, 활성화 처리된 상기 표면에 불순물이 흡착되므로, 접착제(예를 들면, 비도전성 페이스트, 도전성 페이스트 등의 충전 페이스트)가 상기 기재의 상기 표면에 접착하기 어렵게 되어, 상기 회로기판과 유리 기판의 결합 강도를 저하시키므로, 기재 표면에서의 접착제의 접착력을 향상시키는 것은 본 분야에서 시급히 해결해야 할 문제가 되었다.
본 발명의 주요 목적은 회로기판 패턴화 공정 및 회로기판을 제공하여, 기재가 불순물을 흡착하여 접착제(예를 들면, 비도전성 페이스트, 도전성 페이스트 등의 충전 페이스트)와 기재 사이의 접합 강도에 영향을 미쳐 패키지 구조의 신뢰성이 떨어지는 것을 방지하는 것이다.
본 발명의 회로기판 패턴화 공정은, 기재, 결합층 및 회로층을 구비하고, 상기 결합층은 상기 기재와 상기 회로층 사이에 위치하고, 상기 기재는 활성화층 및 비활성화층을 구비하고, 상기 기재는 활성화 처리를 거쳐 상기 활성화층을 형성하고, 상기 결합층의 일부는 상기 활성화층에 삽입되어 상기 결합층이 삽입된 상기 활성화층이 혼합층으로 형성되게 한 패턴화 대상 회로기판을 제공하는 단계; 상기 회로층을 피복하는 포토레지스트층을 형성하는 단계; 복수의 개구를 형성하여 상기 복수의 개구가 상기 회로층을 노출시키도록 상기 포토레지스트층을 패턴화하는 단계; 상기 포토레지스트층을 마스크로 하여, 상기 복수의 개구에 의해 노출된 상기 회로층을 제거함으로써, 상기 회로층이 복수의 회로를 형성하고, 서로 인접한 2개의 상기 회로 사이에 제1 홈을 구비하고, 상기 제1 홈이 상기 결합층을 노출시키도록, 상기 회로층을 패턴화하는 단계; 상기 포토레지스트층을 제거하는 단계; 상기 복수의 회로를 마스크하여, 상기 복수의 제1 홈에 의해 노출되고 상기 활성화층에 삽입되지 않은 상기 결합층을 제거함으로써, 상기 복수의 회로 하부에 위치한 상기 결합층이 복수의 제1 탑재부를 형성하고, 서로 인접한 2개의 상기 제1 탑재부 사이에 제2 홈을 구비하고, 상기 제2 홈이 상기 혼합층을 노출시키도록, 상기 결합층을 패턴화하는 단계; 및 상기 복수의 제1 탑재부를 마스크로 하여, 상기 복수의 제2 홈에 의해 노출된 상기 혼합층을 제거함으로써, 상기 복수의 제1 탑재부 하부에 위치한 상기 혼합층이 복수의 제2 탑재부를 형성하고, 서로 인접한 2개의 상기 제2 탑재부 사이에 제3 홈을 구비하고, 상기 제3 홈이 상기 비활성화층을 노출시키도록 상기 기재를 패턴화하는 단계를 포함한다.
본 발명은 상기 복수의 제2 홈이 노출시킨 상기 혼합층을 제거하는 것에 의해, 쉽게 불순물이 흡착되는 상기 혼합층이 접착제(예를 들면, 비도전성 페이스트, 도전성 페이스트 등의 충전 페이스트)의 접착력에 영향을 미치는 것을 방지하므로, 회로기판과 유리 기판을 패키징할 때, 접착제과 회로기판 사이의 접합 강도가 나빠서 패키지 구조의 수율이 떨어지는 것을 방지할 수 있다.
도 1은 본 발명의 일실시예에 따른 회로기판 패턴화 공정의 흐름도이다.
도 2 내지 13은 본 발명의 일실시예에 따른 회로기판 패턴화 공정의 개략도이다.
도 14는 본 발명의 일실시예에 따른 회로기판과 유리 기판의 접합 개략도이다.
도 1을 참고하면, 본 발명의 일실시예로서, 회로기판 패턴화 공정(10)은, 패턴화 대상 회로기판을 제공하는 단계(11), 포토레지스트층을 형성하는 단계(12), 포토레지스트층을 패턴화하는 단계(13), 회로층을 패턴화하는 단계(14), 포토레지스트층를 제거하는 단계(15), 결합층을 패턴화하는 단계(16) 및 기재를 패턴화하는 단계(17)를 포함한다.
도 1 및 도 5를 참고하면, 패턴화 대상 회로기판을 제공하는 단계(11)에서는, 패턴화 대상 회로기판(100)을 제공하고, 상기 패턴화 대상 회로기판(100)은 기재(110), 결합층(120) 및 회로층(130)을 구비하고, 상기 결합층(120)은 상기 기재(110)와 상기 회로층(130) 사이에 위치하고, 본 실시예에서, 상기 기재(110)의 재질은 폴리이미드(Polyimide, PI)이고, 상기 결합층(120)의 재질은 니켈-크롬 합금이고, 상기 회로층(130)의 재질은 구리이다.
도 2 내지 도 4를 참고하면, 상기 패턴화 대상 회로기판(100)의 제조 흐름을 나타낸 도면으로서, 먼저 도 3을 참고하면, 상기 기재(110)는 활성화 처리를 거쳐 활성화층(111) 및 비활성화층(112)을 형성하고, 상기 활성화층(111)은 상기 결합층(120)의 접착력을 향상시킬 수 있으며, 도 2를 참고하면, 본 실시예에서 상기 활성화 처리는 플라즈마로 상기 기재(110)의 활성화 대상 영역(110a)을 활성화시켜, 상기 활성화 대상 영역(110a)에 상기 활성화층(111)이 형성되게 한다. 이어서, 도 4를 참고하면, 상기 결합층(120)을 상기 기재(110) 상에 형성하되, 상기 결합층(120)은 상기 활성화층(111)을 피복하고, 상기 결합층(120)의 일부는 상기 활성화층(111)에 삽입되어, 상기 결합층(120)이 삽입된 상기 활성화층(111)이 혼합층(113)으로 형성되게 하고, 본 실시예에서, 상기 결합층(120)은 복수의 금속 입자를 상기 활성화층(111)에 스퍼터링하여 형성되고, 상기 복수의 금속 입자의 일부는 상기 활성화층(111)에 삽입되어, 상기 혼합층(113)으로 형성되게 한다. 마지막으로, 도 5를 참고하면, 상기 회로층(130)을 상기 결합층(120) 상에 형성하여, 상기 패턴화 대상 회로기판(100)을 형성한다.
도 1 및 도 6을 참고하면, 포토레지스트층을 형성하는 단계(12)에서는, 포토레지스트층(200)을 상기 회로층(130) 상에 형성하고, 상기 포토레지스트층(200)은 상기 회로층(130)을 피복한다.
도 1 및 도 7을 참고하면, 포토레지스트층을 패턴화하는 단계(13)에서는, 노광 및 현상 등 공정에 의해 상기 포토레지스트층(200)에 복수의 개구(210)가 형성되게 하고, 상기 복수의 개구(210)는 상기 회로층(130)을 노출시킨다.
도 1 및 도 8을 참고하면, 회로층을 패턴화하는 단계(14)에서는, 상기 포토레지스트층(200)을 마스크로 하여, 상기 복수의 개구(210)에 의해 노출된 상기 회로층(130)을 제거함으로써, 상기 회로층(130)이 복수의 회로(131)를 형성하고, 서로 인접한 2개의 상기 회로(131) 사이에 제1 홈(132)을 구비하고, 상기 제1 홈(132)은 상기 결합층(120)을 노출시키도록 한다. 본 실시예에서, 제1 식각액으로 상기 회로층(130)을 식각하여, 상기 복수의 개구(210)에 의해 노출된 상기 회로층(130)을 제거하고, 상기 제1 식각액의 주요성분은 염화수소 및 염화구리를 포함한다.
도 1 및 도 9를 참고하면, 포토레지스트층를 제거하는 단계(15)에서는, 상기 포토레지스트층(200)을 제거하여, 상기 복수의 회로(131)를 노출시킨다. 본 실시예에서는, 수산화칼륨을 함유하는 페이스트 제거액으로 상기 포토레지스트층(200)을 제거한다.
도 1 및 도 10을 참고하면, 결합층을 패턴화하는 단계(16)에서는, 상기 복수의 회로(131)를 마스크로 하여, 상기 복수의 제1 홈(132)에 의해 노출되고 상기 활성화층(111)에 삽입되지 않은 상기 결합층(120)을 제거함으로써, 상기 복수의 회로(131)의 하부에 위치한 상기 결합층(120)이 복수의 제1 탑재부(121)를 형성하고, 서로 인접한 2개의 상기 제1 탑재부(121) 사이에 제2 홈(122)을 구비하고, 상기 제2 홈(122)이 상기 혼합층(113)을 노출시키도록 한다. 본 실시예에서는, 제2 식각액으로 상기 결합층(120)을 식각하여, 상기 복수의 제1 홈(132)에 의해 노출되고 상기 활성화층(111)에 삽입되지 않은 상기 결합층(120)을 제거한다. 상기 제2 식각액의 주요성분은 염화수소, 구리 화합물, 질산 유도체, 지방산 유도체 및 알킬렌 글리콜 유도체를 포함한다.
도 1 및 도 11을 참고하면, 기재를 패턴화하는 단계(17)에서는, 상기 복수의 제1 탑재부(121)를 마스크하여, 상기 복수의 제2 홈(122)에 의해 노출된 상기 혼합층(113)을 제거함으로써, 상기 복수의 제1 탑재부(121) 하부에 위치한 상기 혼합층(113)이 복수의 제2 탑재부(114)를 형성하여, 상기 기재(110)가 패턴화 기재(110')로 형성되게 한다. 서로 인접한 2개의 상기 제2 탑재부(114) 사이에 제3 홈(115)이 구비되고, 상기 제3 홈(115)은 상기 기재(110)의 상기 비활성화층(112)을 노출시킨다. 본 실시예에서는, 등방성 식각액으로 상기 기재(110)를 식각하여, 상기 복수의 제2 홈(122)에 의해 노출된 상기 혼합층(113)을 식각하고, 상기 등방성 식각액은 과망간산칼륨 또는 수산화나트륨으로부터 선택된다.
도 11을 참고하면, 상기 패턴화 대상 회로기판(100)은 단계 11 내지 17의 처리를 거쳐 회로기판(100')으로 형성되고, 상기 회로기판(100')은 상기 패턴화 기재(110'), 상기 복수의 제1 탑재부(121) 및 상기 복수의 회로(131)를 포함하고, 상기 복수의 제1 탑재부(121)는 상기 패턴화 기재(110')와 상기 복수의 회로(131) 사이에 위치하고, 상기 복수의 회로(131)는 상기 복수의 제1 탑재부(121) 상에 설치되고, 상기 패턴화 기재(110')는 상기 복수의 제2 탑재부(114) 및 상기 비활성화층(112)을 포함하고, 상기 복수의 제2 탑재부(114)는 각각 상기 복수의 제1 탑재부(121)와 상기 비활성화층(112) 사이에 위치하고, 상기 복수의 제2 탑재부(114)는 상기 비활성화층(112) 상에 형성된다.
도 11을 참고하면, 본 실시예에서, 각각의 상기 제1 탑재부(121)는 제1 외환면(121a)을 가지고, 각각의 상기 제2 탑재부(114)는 제2 외환면(114a)을 가지며, 상기 기재(110)를 패턴화하는 과정에서, 등방성 식각으로 인해 상기 제2 외환면(114a)과 상기 제1 외환면(121a)에 따른 세로방향 연장선(L) 사이에 측면 식각홈(S)이 형성되고, 상기 측면 식각홈(S)은 상기 제1 탑재부(121) 하부에 위치하고 상기 제3 홈(115)과 연통되며, 상기 제2 외환면(114a)과 상기 세로방향 연장선(L) 사이에 제1 수평 거리(D1)가 있으며, 상기 제1 수평 거리(D1)는 상기 제2 외환면(114a)과 상기 세로방향 연장선(L)의 최단 거리다.
도 1 및 도 12를 참고하면, 본 실시예에서는, 상기 기재(110)를 패턴화한 후 별도로 회로를 식각하는 단계(18)를 포함하고, 회로를 식각하는 단계(18)에서는, 상기 복수의 회로(131)를 식각하여, 상기 제1 홈(132)을 확대시켜 상기 제1 탑재부(121)의 표면(121b)이 노출되게 한다. 식각 후의 각 상기 회로(131)는 제3 외환면(131a) 및 상면(131b)을 가진다. 본 실시예에서는, 제3 식각액으로 상기 복수의 회로(131)를 식각하고, 상기 제3 식각액의 주요성분은 황산수소칼륨, 과산화이중황산칼륨 및 무기 염산을 포함하거나, 또는 다른 실시예서 상기 제3 식각액은 황산 또는 과산화수소로부터 선택될 수 있다.
도 1 및 도 13을 참고하면, 본 실시예에서는, 상기 복수의 회로(131)를 식각한 후 별도로 연결층을 형성하는 단계(19)를 포함하고, 연결층을 형성하는 단계(19)에서는 연결층(140)을 각 상기 회로(131)에 형성하고, 상기 연결층(140)은 각 상기 회로(131)의 상기 제3 외환면(131a) 및 상기 상면(131b)을 피복하고, 상기 연결층(140)은 상기 제1 탑재부(121)의 상기 표면(121b)에 접촉하여, 각 상기 회로(131)가 상기 제1 탑재부(121)와 상기 연결층(140)으로 구성된 공간 내에 피복되게 함으로써, 상기 복수의 회로(131)의 산화를 방지한다. 본 실시예에서, 상기 연결층(140)의 재질은 주석-구리 합금이다.
도 13을 참고하면, 상기 제3 외환면(131a)을 피복하는 상기 연결층(140)은 제4 외환면(141)을 가지며, 상기 제4 외환면(141)과 상기 세로방향 연장선(L) 사이에 제2 수평 거리(D2)가 있으며, 상기 제2 수평 거리(D2)는 상기 제4 외환면(141)과 상기 세로방향 연장선(L)의 최단 거리다. 본 실시예에서는, 상기 측면 식각홈(S)에 축적된 물기가 상기 결합층(120)을 거처 상기 회로층(130)으로 침투되어 단락 현상이 발생하는 것을 방지하도록, 상기 제2 수평 거리(D2)는 상기 제1 수평 거리(D1)보다 크며, 바람직하게 상기 제2 수평 거리(D2)와 상기 제1 수평 거리(D1)의 차이 값은 28 ~ 158nm이다.
도 14를 참고하면, 본 발명의 상기 회로기판(100')은 접착제(300)(예를 들면, 비도전성 페이스트, 도전성 페이스트 등의 충전 페이스트)에 의해 유리 기판(400)과 패키징된다. 본 실시예에서, 상기 접착제(300)는 이방성 도전성 페이스트(ACF)이므로, 상기 접착제(300)는 상기 회로기판(100')과 상기 유리 기판(400)을 접합하고, 상기 회로기판(100')의 상기 복수의 회로(131)와 상기 유리 기판(400)의 전극(미도시)을 전기적으로 연결할 수 있고, 상기 접착제(300)의 접착력이 패키지 구조의 신뢰성에 영향을 미치므로, 본 발명은 상기 기재(110)를 패턴화하여 노출된 상기 혼합층(113)을 제거함으로써, 상기 혼합층(113)이 불순물을 흡착하여 상기 접착제(300)와 상기 회로기판(100') 사이의 접합 강도에 영향을 주는 것을 방지하고, 또한 본 발명에서 등방성 식각에 의해 생기는 상기 측면 식각홈(S)은 상기 접착제(300)를 수용함으로써, 상기 접착제(300)의 접착력을 추가적으로 향상시킬 수 있다.
본 발명의 보호 범위는 후술하는 청구범위에 의해 정의되며, 본 분야에서 통상의 지식을 가진 자라면 본 발명의 정신을 벗어나지 않은 범위 내에서 행한 모든 변화 및 수정이 모두 본 발명의 보호 범위에 속함을 이해할 것이다.

Claims (15)

  1. 기재, 결합층 및 회로층을 구비하고, 상기 결합층은 상기 기재와 상기 회로층 사이에 위치하고, 상기 기재는 활성화층 및 비활성화층을 구비하고, 상기 기재는 활성화 처리를 거쳐 상기 활성화층을 형성하고, 상기 결합층의 일부는 상기 활성화층에 삽입되어 상기 결합층이 삽입된 상기 활성화층이 혼합층으로 형성되게 한 패턴화 대상 회로기판을 제공하는 단계;
    상기 회로층을 피복하는 포토레지스트층을 형성하는 단계;
    복수의 개구를 형성하여 상기 복수의 개구가 상기 회로층을 노출시키도록 상기 포토레지스트층을 패턴화하는 단계;
    상기 포토레지스트층을 마스크로 하여, 상기 복수의 개구에 의해 노출된 상기 회로층을 제거함으로써, 상기 회로층이 복수의 회로를 형성하고, 서로 인접한 2개의 상기 회로 사이에 제1 홈을 구비하고, 상기 제1 홈이 상기 결합층을 노출시키도록, 상기 회로층을 패턴화하는 단계;
    상기 포토레지스트층을 제거하는 단계;
    상기 복수의 회로를 마스크하여, 상기 복수의 제1 홈에 의해 노출되고 상기 활성화층에 삽입되지 않은 상기 결합층을 제거함으로써, 상기 복수의 회로 하부에 위치한 상기 결합층이 복수의 제1 탑재부를 형성하고, 서로 인접한 2개의 상기 제1 탑재부 사이에 제2 홈을 구비하고, 상기 제2 홈이 상기 혼합층을 노출시키도록, 상기 결합층을 패턴화하는 단계; 및
    상기 복수의 제1 탑재부를 마스크로 하여, 상기 복수의 제2 홈에 의해 노출된 상기 혼합층을 제거함으로써, 상기 복수의 제1 탑재부 하부에 위치한 상기 혼합층이 복수의 제2 탑재부를 형성하고, 서로 인접한 2개의 상기 제2 탑재부 사이에 제3 홈을 구비하고, 상기 제3 홈이 상기 비활성화층을 노출시키도록 상기 기재를 패턴화하는 단계;
    를 포함하는 회로기판 패턴화 공정.
  2. 제1항에 있어서,
    각 상기 제1 탑재부는 제1 외환면을 가지고, 각 상기 제2 탑재부는 제2 외환면을 가지며, 상기 제2 외환면과 상기 제1 외환면을 따른 세로방향 연장선 사이에 측면 식각홈이 형성되며, 상기 측면 식각홈은 상기 제1 탑재부 하부에 위치하고 상기 제3 홈과 연통되며, 상기 제2 외환면과 상기 세로방향 연장선 사이에 제1 수평 거리가 있는, 회로기판 패턴화 공정.
  3. 제2항에 있어서,
    상기 기재를 패턴화한 후, 상기 복수의 회로를 식각하여, 상기 제1 홈을 확대시켜 상기 제1 탑재부의 표면이 노출되게 하는, 회로기판 패턴화 공정.
  4. 제3항에 있어서,
    상기 복수의 회로를 식각한 후, 각 상기 회로에 연결층을 형성하고, 식각 후의 각 상기 회로는 제3 외환면 및 상면을 가지며, 상기 연결층은 상기 제3 외환면 및 상기 상면을 피복하고, 상기 연결층은 상기 제1 탑재부의 상기 표면에 접촉하여, 각 상기 회로가 상기 제1 탑재부와 상기 연결층으로 구성된 공간 내에 피복되게 하는, 회로기판 패턴화 공정.
  5. 제4항에 있어서,
    상기 제3 외환면을 피복하는 상기 연결층은 제4 외환면을 가지며, 상기 제4 외환면과 상기 세로방향 연장선 사이에 제2 수평 거리가 있는, 회로기판 패턴화 공정.
  6. 제5항에 있어서,
    상기 제2 수평 거리는 상기 제1 수평 거리보다 큰, 회로기판 패턴화 공정.
  7. 제6항에 있어서,
    상기 제2 수평 거리와 상기 제1 수평 거리의 차이 값은 28 ~ 158nm인, 회로기판 패턴화 공정.
  8. 제1항에 있어서,
    상기 활성화 처리는 플라즈마로 상기 기재의 활성화 대상 영역을 활성화시켜, 상기 활성화 대상 영역에 상기 활성화층이 형성되게 하는, 회로기판 패턴화 공정.
  9. 제1항 또는 제8항에 있어서,
    상기 결합층은 복수의 금속 입자를 상기 활성화층에 스퍼터링하여 형성되고, 상기 복수의 금속 입자의 일부는 상기 활성화층에 삽입되어, 상기 혼합층으로 형성되게 하는, 회로기판 패턴화 공정.
  10. 패턴화 기재, 복수의 제1 탑재부 및 복수의 회로를 포함하고, 상기 복수의 제1 탑재부는 상기 패턴화 기재와 상기 복수의 회로 사이에 위치하고, 상기 복수의 회로는 상기 복수의 제1 탑재부 상에 설치되는 회로기판에 있어서,
    상기 패턴화 기재는 복수의 제2 탑재부 및 비활성화층을 구비하고, 상기 복수의 제2 탑재부는 상기 복수의 제1 탑재부와 상기 비활성화층 사이에 위치하고, 상기 복수의 제2 탑재부는 상기 비활성화층 상에 형성되고, 상기 복수의 제2 탑재부는 기재의 혼합층을 패턴화하여 형성되고, 상기 혼합층은 상기 기재의 활성화층과 상기 활성화층에 삽입된 일부 결합층에 의해 형성되고, 서로 인접한 2개의 상기 제2 탑재부 사이에 홈이 있으며, 상기 홈은 상기 비활성화층을 노출시키고, 상기 제1 탑재부는 상기 활성화층에 삽입되지 않은 상기 결합층을 패턴화하여 형성하는,
    회로기판.
  11. 제10항에 있어서,
    각 상기 제1 탑재부는 제1 외환면을 가지고, 각 상기 제2 탑재부는 제2 외환면을 가지며, 상기 제2 외환면과 상기 제1 외환면을 따른 세로방향 연장선 사이에 측면 식각홈이 형성되며, 상기 측면 식각홈은 상기 제1 탑재부 하부에 위치하고 상기 홈과 연통되며, 상기 제2 외환면과 상기 세로방향 연장선 사이에 제1 수평 거리가 있는, 회로기판.
  12. 제11항에 있어서,
    연결층을 별도로 포함하고, 상기 연결층은 각 상기 회로에 형성되고, 각 상기 회로는 제3 외환면 및 상면을 가지며, 상기 연결층은 상기 제3 외환면 및 상기 상면을 피복하고, 상기 연결층은 상기 제1 탑재부의 표면에 접촉하여, 각 상기 회로가 상기 제1 탑재부와 상기 연결층으로 구성된 공간 내에 피복되게 하는, 회로기판.
  13. 제12항에 있어서,
    상기 제3 외환면을 피복하는 상기 연결층은 제4 외환면을 가지며, 상기 제4 외환면과 상기 세로방향 연장선 사이에 제2 수평 거리가 있는, 회로기판.
  14. 제13항에 있어서,
    상기 제2 수평 거리는 상기 제1 수평 거리보다 큰, 회로기판.
  15. 제14항에 있어서,
    상기 제2 수평 거리와 상기 제1 수평 거리의 차이 값은 28 ~ 158nm인, 회로기판.
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JPH0951163A (ja) * 1995-05-31 1997-02-18 Mitsui Toatsu Chem Inc フレキシブル回路基板
JP4585807B2 (ja) * 2003-12-05 2010-11-24 三井金属鉱業株式会社 プリント配線基板の製造方法
TWI432110B (zh) * 2008-03-28 2014-03-21 Unimicron Technology Corp 線路板及其製程
TWI425895B (zh) * 2008-12-11 2014-02-01 Unimicron Technology Corp 線路基板製程
TWI417018B (zh) * 2010-07-29 2013-11-21 Unimicron Technology Corp 線路板及其製造方法
CN103052268B (zh) * 2011-10-11 2016-03-02 欣兴电子股份有限公司 线路结构的制作方法
JP2013153051A (ja) * 2012-01-25 2013-08-08 Tokuyama Corp メタライズドセラミックスビア基板及びその製造方法
TWI577257B (zh) * 2014-12-24 2017-04-01 綠點高新科技股份有限公司 於基材絕緣表面形成導電線路的方法

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