JP5223634B2 - 電子部品実装用フィルムキャリアテープの製造方法及びフォトレジストパターンの設計方法 - Google Patents
電子部品実装用フィルムキャリアテープの製造方法及びフォトレジストパターンの設計方法 Download PDFInfo
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基材上に導電体層を形成する工程と、
前記導電体層上にフォトレジストパターンを形成する工程と、
前記フォトレジストパターンをマスクとして前記導電体層を等方性ウェットエッ
チングすることにより、前記基材上に前記導電体層からなるインナーリードを形成
する工程と、
を具備し、
前記フォトレジストパターンは、前記インナーリードに対応するインナーリー
ドパターンの先端から離れた位置に穴が形成されており、
前記導電体層を等方性ウェットエッチングする工程において、前記穴から侵入したエッチング液によって前記インナーリードの先端部分が除去されることを特徴とする。
前記フォトレジストパターンは、前記インナーリードに対応するインナーリードパ
ターンの先端から離れた位置に穴が形成されており、
前記導電体層を等方性ウェットエッチングする工程において、前記穴から侵入
したエッチング液によって前記インナーリードの先端部分が除去されるように
前記穴を配置することを特徴とする。
図4(a)〜(c)及び図5(a)、(b)は、本発明の実施形態による電子部品実装用フィルムキャリアテープの製造方法を説明するための概略図である。
図2は、図4(b)に示す電子部品実装用フィルムキャリアテープの平面図である。図3は図2に示すフォトレジストパターン2aの一部を拡大した図である。図1は図3に示す領域15の拡大図であり、フォトレジストパターン2aの設計を説明する為の図である。なお、図4及び図5は、図1に示すA−A'部に対応する断面図である。
Claims (2)
- 基材上に導電体層を形成する工程と、
前記導電体層上にフォトレジストパターンを形成する工程と、
前記フォトレジストパターンをマスクとして前記導電体層を等方性ウェットエッチングすることにより、前記基材上に前記導電体層からなるインナーリードを形成する工程と、
を具備し、
前記フォトレジストパターンは、前記インナーリードに対応するインナーリー
ドパターンの先端から離れた位置に穴が形成されており、
前記導電体層を等方性ウェットエッチングする工程において、前記穴から侵入したエッチング液によって前記インナーリードの先端部分が除去されることを特徴とする電子部品実装用フィルムキャリアテープの製造方法。 - 導電体層を等方性ウェットエッチングすることによりインナーリードを形成
するためのフォトレジストパターンを設計する方法において、
前記フォトレジストパターンは、前記インナーリードに対応するインナーリードパ
ターンの先端から離れた位置に穴が形成されており、
前記導電体層を等方性ウェットエッチングする工程において、前記穴から侵入
したエッチング液によって前記インナーリードの先端部分が除去されるように
前記穴を配置することを特徴とするフォトレジストパターンの設計方法。
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JPH05302181A (ja) * | 1992-04-28 | 1993-11-16 | Hitachi Cable Ltd | 金属薄板のエッチング加工方法 |
JPH09128430A (ja) * | 1995-11-02 | 1997-05-16 | Dainippon Printing Co Ltd | エッチング処理方法およびレジストパターン設計装置 |
JPH11204711A (ja) * | 1998-01-07 | 1999-07-30 | Hitachi Cable Ltd | リードフレームの製造方法 |
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