KR101819748B1

KR101819748B1 - 소성용 세터

Info

Publication number: KR101819748B1
Application number: KR1020110076663A
Authority: KR
Inventors: 츠네오 고미야마; 히로유키 홋타; 세이이치 와타나베
Original assignee: 엔지케이 인슐레이터 엘티디; 엔지케이 어드렉 가부시키가이샤
Priority date: 2010-08-11
Filing date: 2011-08-01
Publication date: 2018-01-17
Also published as: KR20120025396A; JP2012056831A; MY152945A; CN102384654A; CN102384654B; TW201213275A; TWI511942B; JP5465216B2

Abstract

본 발명은 내열성이나 기계적 강도의 외에, 소성하는 세라믹 전자 부품과 반응하지 않는 특성을 구비하면서, 에너지 효율이나 가마 효율이 더 우수한 세터를 제공하는 것을 과제로 한다.
기재와, 그 상층에 표면 코트층을 가지고, 상기 기재는 SiC를 70∼99 질량％, Si를 1∼30 질량％ 함유한다.

Description

소성용 세터{SETTER FOR FIRING}

본 발명은 특히 세라믹 콘덴서 등, 소형 전자 부품의 소성에 알맞은 소성용 세터에 관한 것이다.

세라믹 콘덴서 등, 소형 전자 부품의 열처리에 이용되는 세터는 내열성이나 기계적 강도 외에, 소성되는 세라믹 전자 부품과 반응하지 않는 특성을 구비하는 것이 요구된다. 종래, 이러한 특성을 구비하는 세터로서, 알루미나·실리카계 기재의 표면에, 알루미나로 이루어지는 중간층을 형성하고, 그 표면에 코트층으로서 지르코니아를 더 피복하는 기술이 개시되어 있다(특허문헌 1).

최근, 세라믹 콘덴서 등의 전자 부품이 더욱 소형 경량화됨에 따라, 에너지 효율이나 가마 효율의 관점에서, 그 소성에 이용되는 세터를 박육화하는 기술이 요구되고 있지만, 기재 표면에 코트층을 갖는 종래의 세터는 5 ㎜ 정도의 판 두께를 갖는 것이 일반적이라서, 에너지 효율이나 가마 효율이 나쁘다고 하는 문제가 있었다.

일본 특허 공개 제2007-15882호 공보

본 발명의 목적은 상기 문제를 해결하여, 내열성이나 기계적 강도 외에, 소성되는 세라믹 전자 부품과 반응하지 않는 특성을 구비하면서, 에너지 효율이나 가마 효율이 더욱 우수한 세터를 제공하는 것이다.

상기 과제를 해결하기 위해 이루어진 본 발명의 소형 전자 부품 소성용 세터는 기재와, 그 상층에 표면 코트층을 가지며, 상기 기재가 SiC를 70∼99 질량％, Si를 1∼30 질량％ 함유하는 것을 특징으로 한다.

청구항 2에 기재된 발명은, 청구항 1에 기재된 소형 전자 부품 소성용 세터에 있어서, 상기 기재가 SiC와 Si의 합계 함유량을 100 질량％로 하여, Al과 Fe와 Ca를 미량 성분으로서 더 함유하고,

상기 Al의 함유량이 0.01∼0.2 질량％, Fe의 함유량이 0.01∼0.2 질량％, Ca의 함유량이 0.01∼0.2 질량％인 것을 특징으로 한다.

청구항 3에 기재된 발명은, 청구항 1∼2 중 어느 하나에 기재된 소형 전자 부품 소성용 세터에 있어서, 상기 기재의 산술 평균에 따른 표면 거칠기가 Ra=0.1∼30 ㎛, 탄성률이 200∼400 ㎬, 4점 굽힘 강도가 100∼400 ㎫이며, 실온에서의 열전도율이 150∼240 W/m·k, 기공률이 1％ 이하인 것을 특징으로 한다.

청구항 4에 기재된 발명은, 청구항 1∼3 중 어느 하나에 기재된 소형 전자 부품 소성용 세터에 있어서, 상기 표면 코트층과 기재를 접착시키는 중간 결합층을 가지며, 상기 중간 결합층은 스프레이 코트에 의해 형성된 스프레이 코트층이고, 상기 중간 결합층은 멀라이트를 주성분으로 하는 골재 입자를 함유하며, 화학 조성으로서는, Al₂O₃을 70∼85 질량％, SiO₂를 15∼30 질량％ 함유하고, 상기 Al₂O₃과 SiO₂의 합계 함유량을 100 질량％로 하여, MgO, Fe₂O₃, Na₂O, B₂O₃을 미량 성분으로서 더 함유하며, MgO의 함유량이 0.5∼3 질량％, Fe₂O₃의 함유량이 0.01∼0.1 질량％, Na₂O의 함유량이 0.05∼0.5 질량％, B₂O₃의 함유량이 0.001∼0.01 질량％인 것을 특징으로 한다.

청구항 5에 기재된 발명은, 청구항 4에 기재된 소형 전자 부품 소성용 세터에 있어서, 상기 골재 입자의 평균 입자 직경이 5∼50 ㎛인 것을 특징으로 한다.

청구항 6에 기재된 발명은, 청구항 5에 기재된 소형 전자 부품 소성용 세터에 있어서, 상기 중간 결합층의 기공률이 20∼60％인 것을 특징으로 한다.

청구항 7에 기재된 발명은, 청구항 1∼6 중 어느 하나에 기재된 소형 전자 부품 소성용 세터에 있어서, 상기 표면 코트층은, 산화칼슘(CaO) 또는 산화이트륨(Y₂O₃)으로 안정화된 안정화 지르코니아와, BaZrO₃와, CaZrO₃ 중 일종(一種) 이상으로 이루어지는 지르코니아 화합물을 적층하여 형성되며, 50∼500 ㎛의 막 두께를 갖는 것을 특징으로 한다.

청구항 8에 기재된 발명은, 청구항 4에 기재된 소형 전자 부품 소성용 세터의 제조 방법으로서, 중간 결합층의 골재 원료에 실리카 원료를 첨가한 혼합 원료의 슬러리를 이용하여, 스프레이 코트법에 따라, 기재의 표면에 중간 결합층을 적층한 후, 상기 실리카 원료가 가열에 의해 유리질이 되는 온도에서 베이킹하여, 중간 결합층과 기재를 접착시키며, 용사 또는 스프레이 코트법에 따라, 상기 중간 결합층의 표면에 표면 코트층을 더 적층하는 것을 특징으로 한다.

본 발명에 따른 소형 전자 부품 소성용 세터는, 기재와, 그 상층에 표면 코트층을 갖는 복층 구조의 세터로서, 그 기재가 SiC를 70∼99 질량％, Si를 1∼30 질량％, 각각 함유하는 구성을 갖는다. SiC를 70∼99 질량％, Si를 1∼30 질량％를 함유하는 Si-SiC 소결체는 알루미나·실리카질의 소결체에 비해서, 내열성, 내식성이 우수하고, 또 고강도이며 고열전도율이라고 하는 물성을 구비한다. 본 발명에서는, 기재로서, 고강도의 Si-SiC 소결체를 채용함으로써 세터의 박육화를 도모하여 가마 효율의 향상을 도모함과 동시에, 고열전도율의 Si-SiC 소결체를 채용함으로써 에너지 효율의 향상을 도모한다. 이러한 기재의 상층에, 소성되는 세라믹 전자 부품과 반응하지 않는 특성을 구비하기 위한 표면 코트층을 형성함으로써, 내열성이나 기계적 강도 외에, 소성되는 세라믹 전자 부품과 반응하지 않는 특성을 구비하면서, 종래의 알루미나·실리카계 기재를 사용한 3층 구조의 세터에 비해서, 에너지 효율이나 가마 효율이 더 우수한 세터를 실현할 수 있다.

도 1은 중간 결합층의 조성상(像) 관찰 화상(SEM 화상)이다.

본 발명은 기재와, 그 상층에 표면 코트층을 갖는 세터로서, 그 기재가 SiC를 70∼99 질량％, Si를 1∼30 질량％ 함유하는 것이다. 이하에, 기재와, 표면 코트층, 및 기재와 표면 코트층 사이에 있어 표면 코트층과 기재를 접착시키는 중간 결합층에 대해서 각각 설명한다.

(기재)

기재 원료로서는, 1∼12 질량％의 C 분체, 88∼99 질량％의 SiC 분체를 함유하며, 추가로(SiC와 Si의 합계 함유량을 100 질량％로 하여), 0.1∼15 질량％의 유기질 바인더 및 적당량의 수분을 더 함유한 원료를 사용한다. 이 성형용 원료를 혼련하여, 성형체를 성형한다. 계속해서, 이 성형체를, 금속 실리콘 분위기 하에서, 감압의 불활성 가스 분위기 또는 진공 중에 두고, 성형체 내에 금속 실리콘을 함침시켜 Si-SiC질 소결체를 제조한다.

상기 기재는, 미량 성분으로서, 추가로(SiC와 Si의 합계 함유량을 100 질량％로 하여), Al을 0.01∼0.2 질량％, Fe를 0.01∼0.2 질량％, Ca를 0.01∼0.2 질량％ 더 함유하는 것이 바람직하고, 산술 평균에 따른 표면 거칠기가 Ra=0.1∼30 ㎛, 탄성률이 200∼400 ㎬, 강도가 100∼400 ㎫이며, 실온에서의 열전도율이 150∼240 W/m·k, 기공률이 1％ 이하인 것이 바람직하다. 이러한 화학 조성 및 물성을 갖는 부재를 사용함으로써, 기재의 경량화·균열화·고강도화·장수명화를 도모할 수 있다.

상기 금속 실리콘의 함침에 있어서는, 얻어지는 Si-SiC질 소결체의 기공률이 1％ 이하가 되도록 함침시킨다. 이 경우의 금속 Si의 첨가량은 함침 효율 관계 등으로부터, 1％의 기공률을 실현하는데 필요하게 되는 이론적 양보다 과잉일 필요가 있다. 즉, 1％의 기공률을 실현하기 위해서는, 금속 Si를 해당 이론양보다 1.05배 이상 과잉으로 첨가할 필요가 있다. 이때, 첨가되는 금속 Si는 Si+C→SiC의 반응에 기여하는 분량과, 기공을 매립하는 분량과, 잉여인 Si 분량의 3양태로 소비된다. 1.05배 미만의 경우에는, Si의 함침 불량을 발생시키며, 얻어지는 소결체의 기공률이 증대하여 내산화성을 저하시키게 되어 바람직하지 못하다. 또한, 과잉의 금속 Si를 부여함으로써, 소결체의 표면에는 여분의 Si가 침출되게 되지만, 이것은 샌드 블래스트, 선반 가공, 절삭 가공 등에 의해 제거하는 것이 가능하다. 이와 같이, 금속 Si를 함침시킨 결과, 얻어지는 Si-SiC질 소결체로서는, 주상(主相)이 Si를 1∼30 질량％ 및 SiC를 70∼99 질량％ 함유하게 된다.

기재의 성형 방법으로서는, 프레스 성형, 유입 성형, 압출 성형 모두 가능하지만, 양산성의 관점에서는 프레스 성형이 바람직하다. 가압 방식으로서는 유압 프레스가 바람직하고, 이 경우의 유압 프레스압은 통상 10∼200 ㎫이다.

(중간 결합층)

본 발명에서 말하는 중간 결합층이란, 기재의 표면에 형성된 층으로서, 표면 코트층과 기재를 접착시키는 층을 말한다.

본 발명에서는, 중간 결합층의 골재 원료로서, 정해진 양의 실리카 원료가 첨가된 혼합 원료의 슬러리를 이용하여, 스프레이 코트법으로 기재의 표면에 적층 후, 실리카 원료가 가열에 의해 유리질이 되는 온도에서 베이킹하여, 중간 결합층과 기재를 접착시킨다.

이 중간 결합층은 멀라이트를 주성분으로 하는 골재 입자를 함유하고, 중간 결합층의 화학 조성으로서, Al₂O₃을 70∼85 질량％, SiO₂를 15∼30 질량％, 이하 추가로 MgO를 0.5∼3 질량％, Fe₂O₃을 0.01∼0.1 질량％, Na₂O를 0.05∼0.5 질량％, B₂O₃을 0.001∼0.01 질량％ 함유한다.

베이킹 처리 후의 중간 결합층의 구성은, 평균 입자 직경이 5∼50 ㎛인 골재 입자의 소결체로 이루어지고, 중간 결합층의 화학 조성으로서, 70∼85 질량％의 Al₂O₃과, 15∼30 질량％의 SiO₂와, 이하 추가로 MgO를 0.5∼3 질량％, Fe₂O₃을 0.01∼0.1 질량％, Na₂O를 0.05∼0.5 질량％, B₂O₃을 0.001∼0.01 질량％, 각각 함유한다. 이 중간 결합층이란 골재 입자와 입계로 구성되어 있다. 입계란, 골재의 접촉 부분을 구성하는 영역이다. 그 영역에 존재하는 SiO₂ 유래의 유리질이 골재 입자를 결합시키는 역할을 달성하며, 또한, MgO가 상기 비율로 병존하는 경우, 그 유리질의 골재 입자 결합 기능이 더욱 강화되며 기재와의 밀착성도 강화되는 것으로 생각된다. 구체적으로는, SiO₂ 유래의 유리질을 통해 기재로부터 표층에 확산시킨 Mg 성분이 멀라이트 골재와 반응하여, 골재 표면의 일부가 멀라이트보다도 융점이 낮은 코디어라이트가 되기 때문에, 입자 결합 기능과 기재의 밀착성이 강화되는 것으로 생각된다.

본 발명의 기재는 상기한 바와 같이, 기공률이 1％ 이하의 조밀질로 이루어지며, 그 기재 표면은 요철이 적은 구조를 갖고 있다. 이러한 기재 표면에 중간 결합층을 형성한 경우에는, 박리가 생기기 쉬워지지만, 본 발명의 구성에 따르면, 중간 결합층과 기재의 결합면도 결합력이 강화된 SiO₂ 유래의 유리질에 의한 결합 구조를 갖기 때문에, 치밀질(緻密質)로 이루어지는 기재의 위에 형성된 중간 결합층 박리의 문제를 회피할 수 있다.

또한, 중간 결합층을 용사법으로 적층한 경우, 용사 시에 골재 입자가 용융되기 때문에, 도 1의 SEM 화상으로 나타내는 바와 같이, 각 골재 입자 사이의 경계가 불명확한 막이 형성되지만, 본 발명에서는 스프레이 코트법을 채용함으로써, 각 골재 입자 사이의 경계가 비교적 명료한 막이 형성된다. 구체적으로는, 그 중간 결합층은 20∼60％의 기공률을 갖고 있다. 그 구성에 의해, 기공률이 1％ 이하의 조밀질로 이루어지는 Si-SiC질의 기재와의 열팽창차를 최적으로 조정하여, 열팽창차나 밀착성 등에 기인하는 중간 결합층 박리의 문제를 회피할 수 있다.

본 발명에 따르면, 이와 같이 중간 결합층 원료의 조정, 및 스프레이 코트법의 채용에 의해, 중간 결합층 박리의 문제를 효과적으로 회피할 수 있다.

(표면 코트층)

본 발명에서 말하는 표면 코트층이란, 중간 결합층의 표면에 형성된 층으로서, 피소성체인 전자 부품 재료와의 접촉면을 구성하는 것을 말한다. 표면 코트층을 형성하면, 기재나 표층에 포함되는 반응성 물질과 전자 부품 재료의 접촉이 방지된다. 본 발명의 세터에서는, 표면 코트층에 피소성체와의 반응성이 낮은 재질인 지르코니아를 포함하는 것이 바람직하다.

표면 코트층은 피소성체와의 반응성이 낮은 재질이 아니면 안 되지만, 전자 부품의 종류에 따라 그 재질은 다르다. 예컨대 티탄산바륨으로 구성되는 세라믹 콘덴서의 경우, 이것과 반응성이 낮은 지르코니아 화합물을 선택하는 것이 바람직하다. 지르코니아 화합물로서는, 산화칼슘(CaO) 또는 산화이트륨(Y₂O₃)으로 안정화된 안정화 지르코니아와, BaZrO₃와, CaZrO₃ 중 일종 이상으로 이루어지는 지르코니아 화합물로부터, 전술한 반응성을 고려하여 최적의 지르코니아를 적절하게 선택하면 좋다. 또한, 전자 부품의 종류에 따라서는, 알루미나와 지르코니아의 공정물을 포함하는 용사 피막을 표면 코트층으로서 이용하는 것도 가능하다.

본 발명에 있어서의 표면 코트층은, 상기한 화합물을 재료로 하여, 종래의 용사 또는 스프레이 코트에 따른 방법으로 기재의 표면 또는 표층의 표면에 적층되면 좋다. 본 발명에서는, 표면 코트층의 막 두께에 대해서는 전술한 효과를 확보할 수 있는 한에서 특별히 한정되지 않는다.

[실시예]

이하, 본 발명의 세터에 대해서, 실시예를 이용하여 더욱 상세하게 설명한다. 단, 본 발명은 이들 실시예에 한정되는 것이 아니다. 또한, 이하의 실시예에서 세터의 형상은 평판형으로 하였다.

(중간 결합층의 평가: 실시예 1∼5, 비교예 1∼5)

실시예 1∼5 및 비교예 1∼5에서는, 중간 결합층의 성분 및 시공 방법을 변경하면서, 기재·중간 결합층·표면 코트층의 3층 구조를 포함하는 각 세터를 작성하고, 그 후, 가열 시험을 하여 중간 결합층의 박리에 관해 평가하였다.

실시예 1∼5, 비교예 1∼5의 세터에 있어서, 기재는, 기재 원료로서, 5 질량％의 C 분체, 95 질량％의 SiC 분체, 추가로(C 분체와 SiC 분체의 합계 함유량을 100 질량％로 하여) 2 질량％의 유기질 바인더 및 30 중량％의 수분을 더 함유한 원료를 혼련하여 슬립을 제작하였다. 이 슬립을 스프레이 드라이어로 조립(造粒)하여 성형용 원료를 제작하고, 유압 프레스로 100 ㎫의 압력으로 프레스 성형하여 150×150×2 ㎜의 성형체를 얻었다. 계속해서, 이 성형체를, 금속 실리콘 분위기 하에서, 감압의 불활성 가스 분위기 중에 두고, 성형체 내에 금속 실리콘을 함침시켜 Si-SiC질 소결체를 제조하였다. 이것을 샌드 블래스트에 의해 표면의 과잉 금속 실리콘을 제거하여 기재를 제작하였다. 제작된 Si-SiC질 소결체는 SiC를 70∼99 질량％, Si를 1∼30 질량％, 기공률이 1％ 이하인 것을 확인하였다.

중간 결합층의 화학 조성 및 시공 방법은 각각, 표 1에 나타내는 것으로 하였다. 또한, 피소성체(예컨대, 세라믹 콘덴서)와의 반응성이 낮은 재질인 지르코니아를 중간 결합층의 표면에 용사법 혹은 스프레이 코트법으로 적층한 후, 스프레이 코트법으로 시공한 것에 관해서는 1350℃에서 베이킹하여 표면 코트층을 형성하였다. 용사법으로 시공한 것에 관해서는, 용사 완료 후 베이킹은 하지 않고 그대로 하기의 평가로 이행하였다.

중간 결합층의 내박리성의 평가는 제작된 세터를 120 ㎜×20 ㎜로 가공하였지만 편면(片面)에 유전체인 티탄산바륨 용액을 도포한 후, 폭 100 ㎜가 되도록 설치한 툴 위에 티탄산바륨 용액의 도포면이 위가 되도록 적재하고, 1300℃, 5시간의 조건으로 소형 전기로에서 소성을 반복하며, 기재로부터 중간 결합층 또는 표면 코트층이 박리하기 시작하여, 그 박리 면적이 10％에 달한 시점에서, 가마 통과 횟수로 평가하였다.

표 1에 나타내는 바와 같이, 그 중간 결합층의 화학 조성으로서, Al₂O₃을 70∼85 질량％, SiO₂를 15∼30 질량％, 이하 추가로 MgO를 0.5∼3 질량％, Fe₂O₃을 0.01∼0.1 질량％, Na₂O를 0.05∼0.5 질량％, B₂O₃을 0.001∼0.01 질량％ 함유하고, 스프레이 코트법을 채용함으로써, 중간 결합층 박리 문제를 효과적으로 회피할 수 있었다(실시예 1∼5). 한편, 상기 화학 조성을 갖는 경우라도, 용사법을 채용한 경우(비교예 5)나, 스프레이 코트법을 채용한 경우라도, 상기 화학 조성을 갖지 않는 경우(비교예 1, 3)에서는, 5회 이하의 가마 통과에서 박리가 발생하였다.

표에는 중간층의 화학 조성을 중량％로 나타내고, 주성분을 100 질량％, 미량 성분을 추가로 나타내었다.

Claims

기재와, 그 상층에 표면 코트층을 가지며, 상기 기재는 SiC를 70∼99 질량％, Si를 1∼30 질량％ 함유하고,
상기 표면 코트층과 기재를 접착시키는 중간 결합층을 가지며,
상기 중간 결합층은 스프레이 코트법으로 기재의 표면에 적층된 플레이 코트층이고,
상기 중간 결합층은 멀라이트를 주성분으로 하는 골재 입자를 함유하며, 화학 조성으로서는, Al₂O₃을 70∼85 질량％, SiO₂를 15∼30 질량％ 함유하고,
상기 Al₂O₃과 SiO₂의 합계 함유량을 100 질량％로 하여, MgO, Fe₂O₃, Na₂O, B₂O₃을 미량 성분으로서 더 함유하며,
MgO의 함유량은 0.5∼3 질량％, Fe₂O₃의 함유량은 0.01∼0.1 질량％, Na₂O의 함유량은 0.05∼0.5 질량％, B₂O₃의 함유량은 0.001∼0.01 질량％인 것을 특징으로 하는 소형 전자 부품 소성용 세터.
제1항에 있어서, 상기 기재는 SiC와 Si의 합계 함유량을 100 질량％로 하여, Al과 Fe와 Ca를 미량 성분으로서 더 함유하고,
상기 Al의 함유량은 0.01∼0.2 질량％, Fe의 함유량은 0.01∼0.2 질량％, Ca의 함유량은 0.01∼0.2 질량％인 것을 특징으로 하는 소형 전자 부품 소성용 세터.
제1항 또는 제2항에 있어서, 상기 기재의 산술 평균에 따른 표면 거칠기는 Ra=0.1∼30 ㎛, 탄성률은 200∼400 ㎬, 4점 굽힘 강도는 100∼400 ㎫이며, 실온에서의 열전도율은 150∼240 W/m·k, 기공률은 1％ 이하인 것을 특징으로 하는 소형 전자 부품 소성용 세터.
삭제
제1항에 있어서, 상기 골재 입자의 평균 입자 직경은 5∼50 ㎛인 것을 특징으로 하는 소형 전자 부품 소성용 세터.
제5항에 있어서, 상기 중간 결합층의 기공률은 20∼60％인 것을 특징으로 하는 소형 전자 부품 소성용 세터.
제1항 또는 제2항에 있어서, 상기 표면 코트층은, 산화칼슘(CaO) 또는 산화이트륨(Y₂O₃)으로 안정화된 안정화 지르코니아와, BaZrO₃와, CaZrO₃ 중 일종(一種) 이상으로 이루어지는 지르코니아 화합물을 적층하여 형성되며, 50∼500 ㎛의 막 두께를 갖는 것을 특징으로 하는 소형 전자 부품 소성용 세터.
제1항에 기재된 소형 전자 부품 소성용 세터의 제조 방법에 있어서,
중간 결합층의 골재 원료에 실리카 원료를 첨가한 혼합 원료의 슬러리를 이용하여, 스프레이 코트법에 따라, 기재의 표면에 중간 결합층을 적층한 후, 상기 실리카 원료가 가열에 의해 유리질이 되는 온도에서 베이킹하여, 중간 결합층과 기재를 접착시키며,
용사 또는 스프레이 코트법에 따라, 상기 중간 결합층의 표면에 표면 코트층을 더 적층하는 것을 특징으로 하는 소형 전자 부품 소성용 세터의 제조 방법.