KR101781061B1 - 광전자 소자 그리고 광전자 소자를 제조하기 위한 방법 - Google Patents

광전자 소자 그리고 광전자 소자를 제조하기 위한 방법 Download PDF

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Abstract

본 발명은 반도체 칩(1) 그리고 금속 혹은 금속 합금으로 이루어진 결합 층(14)에 의해서 상기 반도체 칩(1)과 결합된 기판(12)을 구비한 광전자 소자와 관련이 있으며, 이 경우 상기 반도체 칩(1)은 기판(12) 쪽을 향하는 전기 접속 구역들(18, 19)을 구비하고, 상기 기판(12)은 반도체 칩(1)으로부터 떨어져서 마주한 후면에 전기 후면 콘택들(28, 29)을 구비한다. 상기 후면 콘택들(28, 29)은 각각 기판(12)을 통과하는 적어도 하나의 관통-플레이팅(15)에 의해서 제 1 혹은 제 2 전기 접속 구역(18, 19)에 전기 전도성으로 결합되어 있으며, 이 경우 상기 제 1 및/또는 제 2 전기 후면 콘택(28, 29)은 기판을 통과하는 적어도 하나의 추가 관통-플레이팅(15, 16)에 의해서 제 1 혹은 제 2 전기 접속 구역(18, 19)에 결합되어 있다. 본 발명은 또한 이와 같은 광전자 소자를 제조하기 위한 바람직한 방법과도 관련이 있다.

Description

광전자 소자 그리고 광전자 소자를 제조하기 위한 방법 {OPTOELECTRONIC COMPONENT AND METHOD FOR PRODUCING SAME}
본 특허 출원은 반도체 몸체 그리고 결합 층에 의해서 상기 반도체 몸체와 결합된 캐리어 기판을 구비하는 광전자 소자에 관한 것이다.
본 특허 출원은 독일 특허 출원서 제 10 2010 025 320.0호를 우선권으로 주장하며, 상기 우선권 서류의 공개 내용은 인용의 방식으로 본 출원서에 수용된다.
본 발명의 과제는, 표면 장착 가능하고 우수한 통전 용량(current carrying capability)을 특징으로 하는 개선된 광전자 소자를 제공하는 것이다. 또한, 이와 같은 유형의 광전자 소자를 제조하기 위한 바람직한 방법도 제시되어야만 한다.
상기 과제들은 독립 특허 청구항들에 따른 광전자 소자 그리고 이와 같은 광전자 소자를 제조하기 위한 방법에 의해서 해결된다. 본 발명의 바람직한 실시 예들 및 개선 예들은 종속 청구항들의 대상이다.
한 가지 실시 예에 따르면, 광전자 소자는 반도체 칩을 구비하고, 상기 반도체 칩은 활성 층을 갖는 반도체 층 시퀀스를 구비한다. 상기 활성 층은 바람직하게 방사선을 방출하기에 적합한 층이다. 그러나 대안적으로 상기 활성 층은 방사선을 검출하는 층일 수도 있다. 상기 광전자 소자는 바람직하게는 LED 또는 방사선 검출기이다.
또한, 상기 광전자 소자는 기판을 구비하고, 상기 기판은 결합 층에 의해서 반도체 칩과 결합되어 있다. 상기 기판은 특히 예를 들어 규소와 같은 반도체 물질로부터 형성될 수 있다. 바람직하게 상기 기판의 반도체 물질은 도핑되지 않았다. 상기 결합 층은 바람직하게 금속 혹은 금속 합금을 구비한다.
또한, 상기 반도체 칩은 제 1 전기 접속 구역 및 제 2 전기 접속 구역을 구비하며, 이 경우 상기 제 1 전기 접속 구역 및 제 2 전기 접속 구역은 기판 쪽을 향하고 있다. 특히 상기 제 1 전기 접속 구역은 반도체 칩의 p-콘택을 형성할 수 있고, 상기 제 2 접속 구역은 반도체 칩의 n-콘택을 형성할 수 있다.
상기 제 1 전기 접속 구역 및 제 2 전기 접속 구역은 바람직하게 반도체 칩 내에 있는 리세스에 의해서 상호 분리되어 있다. 이 경우에 상기 리세스는 전기 절연 물질, 특히 폴리머로 채워질 수 있다.
상기 반도체 칩의 제 1 및 제 2 전기 접속 구역은 특히 기판 쪽을 향하고 있는 콘택 금속화 층 시퀀스, 예를 들어 Ti/Pt/Au에 의해서 형성될 수 있다. 상기 제 1 전기 접속 구역 및 제 2 전기 접속 구역은 바람직하게 하나의 평면 안에 배치되어 있고, 바람직하게는 각각 상기 결합 층의 상호 절연된 부분 영역들에 인접한다.
한 가지 실시 예에 따르면, 기판은 반도체 칩으로부터 떨어져서 마주한 후면에 제 1 전기 후면 콘택 및 제 2 전기 후면 콘택을 구비한다. 상기 기판의 전기 후면 콘택들은 특히 광전자 소자를 표면 장착할 목적으로 제공되었다. 다시 말해, 상기 광전자 소자는 와이어 접속부를 사용하지 않고서도 기판의 후면 콘택에 전기적으로 접속될 수 있는데, 예를 들면 납땜 결합에 의해서 회로 기판의 도체 레일에 접속될 수 있다.
상기 제 1 전기 후면 콘택은 기판을 통과하는 적어도 하나의 관통-플레이팅에 의해서 제 1 전기 접속 구역과 전기 전도성으로 결합되어 있다. 또한, 상기 제 2 전기 후면 콘택도 기판을 통과하는 적어도 하나의 관통-플레이팅에 의해서 제 2 전기 접속 구역과 전기 전도성으로 결합되어 있다. 더 상세하게 말하자면, 기판을 통과하는 관통-플레이팅에 의해서 상기 기판의 후면 콘택들이 반도체 칩의 제 1 전기 접속 영역 및 제 2 전기 접속 영역과 전기 전도성으로 결합 된다.
상기 제 1 및/또는 제 2 전기 후면 콘택은 기판을 통과하는 적어도 하나의 추가 관통-플레이팅에 의해서 제 1 또는 제 2 전기 접속 구역과 결합되어 있다. 더 상세하게 말하자면, 상기 전기 후면 콘택들 중에서 적어도 하나의 후면 콘택은 기판을 통과하는 적어도 두 개 또는 그보다 많은 관통-플레이팅에 의해서 상기 반도체 칩의 해당 전기 접속 구역과 결합되어 있다. 바람직하게는 상기 제 1 전기 후면 콘택 뿐만 아니라 상기 제 2 전기 후면 콘택도 각각 기판을 통과하는 적어도 두 개의 관통-플레이팅에 의해서 제 1 또는 제 2 전기 접속 구역과 결합되어 있다.
상기 제 1 또는 제 2 전기 후면 콘택을 반도체 칩의 해당 전기 접속 구역과 결합시키는 관통-플레이팅의 개수를 증가시킴으로써 광전자 소자의 통전 용량이 바람직하게 상승 되는데, 그 이유는 기판의 개별 후면 콘택과 반도체 칩의 해당 전기 접속 구역 사이에서는 전류 흐름이 다수의 관통-플레이팅으로 분배되기 때문이다.
한 가지 추가의 바람직한 실시 예에서는, 적어도 하나의 관통-플레이팅이 적어도 30 ㎛의 폭을 갖는다. 이때 '관통-플레이팅의 폭'이란 기판의 주(主) 평면에 대하여 평행하게 뻗는 방향으로 측정된 상기 관통-플레이팅의 치수로 이해된다. 관통-플레이팅들이 예를 들면 원통형으로 형성될 수 있음으로써, 결과적으로 상기 관통-플레이팅들의 폭은 이 관통-플레이팅들의 원형 횡단면의 직경과 동일하게 된다.
상기 관통-플레이팅의 폭이 비교적 큼으로써, 광전자 소자의 통전 용량은 더욱 개선될 수 있다. 바람직하게 기판 내에 있는 모든 관통-플레이팅은 적어도 30 ㎛의 폭을 갖는다.
한 가지 특히 바람직한 실시 예에서 적어도 하나의 관통-플레이팅은 적어도 60 ㎛의 폭을 갖는다. 특히 기판 내에 있는 모든 관통-플레이팅이 적어도 60 ㎛의 폭을 갖는 것도 가능하다. 이와 같은 방식에 의해서는 광전자 소자의 특히 우수한 통전 용량에 도달하게 된다. 그러나 다른 한 편으로 관통-플레이팅들은 기판의 기계적인 불안정성을 피하기 위하여 가급적 100 ㎛보다 더 넓어서는 안 된다.
기판을 통과하는 다수의 관통-플레이팅이 반드시 동일한 폭을 가질 필요는 없다. 오히려 반도체 칩 쪽을 향하고 있는 한 측에서 결합 층 안에 있는 리세스에, 예를 들면 공동 또는 절연 층에 가깝게 배치된 하나의 관통-플레이팅이 나머지 관통-플레이팅들보다 더 작은 폭을 갖는 경우가 바람직할 수 있다. 이와 같이 기판과 반도체 칩 사이에 있는 결합 층이 하나의 절연 층 또는 공동에 의해서 중단되는 상태는 특히 반도체 칩의 제 1 전기 접속 구역 및 반도체 칩의 제 2 전기 접속 구역을 상호 절연시킬 목적으로 제공될 수 있다. 이와 같은 결합 층의 중단은 기판과 반도체 칩 사이 근처에서 또한 기판이 특히 넓은 관통-플레이팅에 의해 중단될 경우에는 상기 기판과 반도체 칩 사이에 형성된 결합부의 기계적인 불안정성을 야기할 수 있다. 이와 같은 이유에서, 상기 결합 층의 상기와 같은 중단부 근처에 배치된 하나의 관통-플레이팅이 나머지 관통-플레이팅들보다 더 작은 폭을 갖는 경우가 바람직하다.
한 가지 추가의 바람직한 실시 예에서는, 반도체 층 시퀀스가 n-도핑된 반도체 구역 및 p-도핑된 반도체 구역을 구비하며, 이 경우 상기 p-도핑된 반도체 구역은 기판 쪽을 향하고 있다. 반도체 칩은 제 1 전기 접속 층을 구비하고, 상기 제 1 전기 접속 층은 제 1 전기 접속 구역을 상기 p-도핑된 반도체 구역과 연결한다. 또한, 상기 반도체 칩은 제 2 전기 접속 층도 구비하고, 상기 제 2 전기 접속 층은 제 2 전기 접속 구역을 상기 n-도핑된 반도체 구역과 연결한다.
바람직하게 상기 제 2 전기 접속 층의 한 부분 영역은 상기 p-도핑된 반도체 구역 및 활성 층을 통과하는 적어도 하나의 관통구를 통해서 상기 n-도핑된 반도체 구역 내부로 연장된다. 상기 관통구 영역 내에서 상기 제 2 전기 접속 층은 바람직하게 상기 p-도핑된 반도체 구역 및 활성 층으로부터 절연되어 있다. 상기 제 2 전기 접속 층이 상기 p-도핑된 반도체 구역 및 상기 활성 층 내에 있는 관통구를 통해서 상기 n-도핑된 반도체 구역 내부로 가이드 됨으로써, 상기 제 2 전기 접속 층은 예를 들어 사전에 절연된 반도체 칩의 측면을 통해 상기 n-도핑된 반도체 구역으로 가이드 되는 대신에 광전자 소자의 통전 용량 및 신뢰성이 개선된다.
상기 제 2 전기 접속 층을 상기 p-도핑된 반도체 구역 및 활성 층으로부터 관통구의 영역에서 절연하는 과정은 예를 들어 전기 절연 층에 의해서, 특히 SiO2-층에 의해서 이루어질 수 있다. 한 가지 바람직한 실시 예에서는, 관통구 근처에서 상기 p-도핑된 반도체 구역 및 활성 층에 아르곤-이온으로 충격(bombardment)을 가함으로써 상기 p-도핑된 반도체 구역 및 활성 층이 패시베이션(passivation) 처리된다. 이와 같은 방식에 의해서는 제조 비용이 바람직하게 줄어든다.
한 가지 특히 바람직한 실시 예에서는, 제 2 전기 접속 층이 다수의 부분 영역을 구비하고, 상기 부분 영역들은 p-도핑된 반도체 구역 및 활성 층을 통과하는 다수의 관통구를 통해서 n-도핑된 반도체 구역 내부로 연장된다. 상기 제 2 전기 접속 층이 다수의 관통구를 통해 상기 n-도핑된 반도체 구역 내부로 연장됨으로써, 광전자 소자의 통전 용량은 더욱 개선된다.
광전자 소자의 한 가지 추가의 바람직한 실시 예에서는, 기판과 반도체 칩 사이에 있는 결합 층이 상호 전기적으로 절연된 적어도 두 개의 부분 영역을 구비하고, 상기 부분 영역들은 전기 절연 물질에 의해서 상호 분리되어 있다. 특히 상기 결합 층의 제 1 부분 영역은 반도체 칩의 제 1 전기 접속 구역과 결합되어 있고, 적어도 하나의 관통-플레이팅을 통해서는 기판의 제 1 후면 콘택과 결합되어 있다. 그에 상응하게 상기 결합 층의 제 2 부분 영역은 반도체 칩의 제 2 전기 접속 구역과 결합되어 있고, 적어도 하나의 관통-플레이팅을 통해서는 기판의 제 2 후면 콘택과 전기 전도성으로 결합되어 있다. 상기 결합 층의 제 1 및 제 2 부분 영역을 전기적으로 상호 절연시키는 전기 절연 물질로서는 바람직하게 폴리머가 사용된다. 폴리머로서는 특히 폴리이미드가 사용될 수 있다. 대안적으로는 상기 결합 층의 제 1 및 제 2 부분 영역이 공동에 의해서 상호 분리되는 경우도 생각할 수 있으며, 이 경우에는 전기 절연 물질이 공기이다.
한 가지 추가의 바람직한 실시 예에서는, 관통-플레이팅들이 결합 층과 동일한 금속 또는 동일한 금속 합금으로 이루어진다. 특히 상기 관통-플레이팅들이 이하에서 더 상세하게 설명될 광전자 소자의 제조 방법에서는 결합 층과 동일한 공정 단계에서 형성될 수 있음으로써, 제조 비용은 바람직하게 줄어들게 된다.
한 가지 특히 바람직한 실시 예에서는, 제 1 전기 후면 콘택 및 제 2 전기 후면 콘택이 관통-플레이팅들과 동일한 금속 또는 동일한 금속 합금으로부터 형성되었다. 특히 상기 후면 콘택들도 관통-플레이팅들 및 결합 층과 동일한 공정 단계에서 형성하는 것이 가능하다. 더 상세하게 말하자면, 바람직하게 상기 결합 층, 상기 관통-플레이팅들 및 상기 전기 후면 콘택들은 각각 동일한 금속 또는 동일한 금속 합금으로부터 형성되었다.
상기 금속 또는 금속 합금으로서는 바람직하게 Cu, Au 또는 BiAg가 사용된다. 이와 같은 물질은 우수한 전기 전도성을 특징으로 함으로써, 광전자 소자의 우수한 통전 용량을 위해서 바람직하다.
결합 층 및 바람직하게는 관통-플레이팅들 및/또는 후면 콘택들도 형성하는 금속 또는 금속 합금에는 바람직하게 공동이 없다. 광전자 소자의 신뢰성 및 통전 용량은 공동 없는 결합 층에 의해서 바람직하게 개선된다. 결합 층 그리고 관통-플레이팅들 및/또는 후면 콘택들을 공동 없이 제조하는 것은 이하에서 기술될 광전자 소자의 제조 방법에 의해서 가능해진다.
광전자 소자를 제조하기 위한 방법의 한 가지 실시 예에서는, 관통-플레이팅을 형성하기 위한 다수의 개구를 구비하는 기판 그리고 제 1 전기 접속 구역 및 제 2 전기 접속 구역을 구비하는 반도체 칩이 제공된다.
상기 제 1 전기 접속 구역 및 상기 제 2 전기 접속 구역은 반도체 칩 내에 있는 리세스에 의해서 상호 분리되어 있다.
상기 제 1 전기 접속 구역과 상기 제 2 전기 접속 구역 사이에 있는 리세스는 전기 절연 물질이 상기 전기 접속 구역들의 한 부분 영역 위로 돌출하도록 상기 전기 절연 물질로 채워진다. 그 다음에는 기판이 반도체 칩 상에 올려지며, 이 경우에는 상기 전기 접속 구역들 위로 돌출하는 전기 절연 물질이 간격 유지 층으로서의 기능을 함으로써, 결과적으로 상기 반도체 칩과 기판 사이에서는 중간 공간이 생성된다. 상기 간격 유지 층은 예를 들어 링 형태로 형성될 수 있다.
한 가지 추가의 공정 단계에서는, 액체 금속 또는 액체 금속 합금이 기판 내에 있는 개구들을 통해서 중간 공간 내부에 채워지며, 이 경우 상기 금속 또는 금속 합금은 응고된 후에 결합 층 및 관통-플레이팅들을 형성한다.
상기 방법은 한 편으로는 결합 층 및 관통-플레이팅들이 단 한 가지 공정 단계에서 형성된다는 장점을 갖는다. 또한, 결합 층 및 관통-플레이팅들을 제조하기 위한 상기와 같은 방식에서는 바람직하게 종래의 납땜 방법에서와 달리 공동이 없는 결합 층이 형성되는 것으로 드러났다. 그럼으로써, 광전자 소자의 통전 용량 및 장기간 안정성이 개선된다.
한 가지 바람직한 방법 변형 예에서는, 결합 층 및 관통-플레이팅들을 형성할 때에 후면 콘택들도 형성되며, 이 경우에는 기판 개구들 내부를 액체 금속 또는 액체 금속 합금으로 채우기 전에 기판의 후면에 구조화된 층이 제공되며, 상기 구조화된 층은 제 1 및 제 2 후면 콘택을 형성하기 위한 마스크로서 이용된다. 상기 구조화된 층은 액체 금속 또는 액체 금속 합금이 중간 공간 및 관통-플레이트용 개구들을 채운 후에 기판의 전체 후면을 덮게 되는 상황을 방지해준다. 오히려 상기 구조화된 층에 의해 덮이지 않은 기판 영역들만 상기 액체 금속 또는 액체 금속 합금에 의해 덮임으로써, 제 1 및 제 2 후면 콘택이 형성된다. 더 상세하게 말하자면, 이와 같은 방법 변형 예에서는 결합 층, 관통-플레이팅들 및 후면 콘택들이 단 하나의 공정 단계에서 제조된다.
한 가지 바람직한 실시 예에서는, 반도체 칩과 기판 사이에서 간격 유지 부재로서의 기능을 하는 전기 절연 물질이 폴리머이다. 특히 전기 절연 물질로서는 폴리이미드가 사용될 수 있다.
본 발명은 도 1 및 도 2와 관련된 실시 예들을 참조하여 아래에서 상세하게 설명된다.
도 1은 본 발명의 한 가지 실시 예에 따른 광전자 소자의 개략적인 횡단면도이며,
도 2a 내지 도 2m은 광전자 소자를 제조하기 위한 방법의 한 가지 실시 예를 중간 단계들을 참조해서 도시한 개략도이다.
도면에서 동일한 또는 동일하게 작용을 하는 구성 부품들에는 각각 동일한 도면 부호가 제공되었다. 도면에 도시된 구성 부품들 그리고 이 구성 부품들의 상호 크기 비율은 척도에 맞는 것으로 간주 될 수 없다.
도 1에 개략적인 횡단면도로 도시된 광전자 소자는 반도체 층 시퀀스(20)를 구비하는 반도체 칩(1)을 포함한다. 상기 반도체 층 시퀀스(20)는 예를 들어 n-도핑된 반도체 구역(2) 및 p-도핑된 반도체 구역(4)을 포함할 수 있으며, 이 경우 상기 n-도핑된 반도체 구역(2)과 상기 p-도핑된 반도체 구역(4) 사이에는 활성 층(3)이 배치되어 있다.
상기 광전자 소자의 활성 층(3)은 특히 방사선을 방출하기에 적합한 활성 층(3)일 수 있다. 이 경우에 광전자 소자로서는 발광 다이오드, 특히 LED가 사용된다. 대안적으로는, 상기 활성 층(3)이 방사선을 검출하는 층인 경우도 생각할 수 있으며, 이 경우에 광전자 소자로서는 검출기 소자가 사용된다. 상기 활성 층은 예컨대 pn-천이부로서, 이중 헤테로 구조물로서, 단일-양자 웰 구조물로서 또는 다중-양자 웰 구조물로서 형성될 수 있다. 이때 '양자 웰 구조물'이라는 명칭은 전하 캐리어가 구속(Confinement)에 의해서 자체 에너지 상태의 양자화를 경험하는 모든 구조물을 포함한다. 특히 상기 '양자 웰 구조물'이라는 명칭은 양자화의 차원 수(dimensionality)에 대한 지시는 포함하지 않는다. 따라서, 상기 명칭은 다른 무엇보다도 양자 웰, 양자 와이어 및 양자 점 그리고 이와 같은 구조물들의 각각의 조합을 포함한다.
반도체 칩(1)의 반도체 층 시퀀스(20)는 바람직하게 Ⅲ-Ⅴ-화합물 반도체 물질, 특히 비소-, 질화물- 또는 인화물 화합물 반도체 물질을 기본으로 한다. 예를 들어 상기 반도체 층 시퀀스(20)는 InxAlyGa1 -x- yN, InxAlyGa1 -x- yP 또는 InxAlyGa1 -x- yAs를 함유할 수 있으며, 이 경우에는 각각 0 ≤ x ≤ 1이고, 0 ≤ y ≤ 1이며, 그리고 x + y ≤ 1이다. 이때 상기 Ⅲ-Ⅴ-화합물 반도체 물질은 반드시 상기 화학식들 중에 한 가지 화학식에 따른 수학적으로 정확한 조성을 가질 필요는 없다. 오히려 상기 Ⅲ-Ⅴ-화합물 반도체 물질은 상기 물질의 물리적인 특성들을 실제로 변경시키지 않는 하나 또는 다수의 도펀트 그리고 추가의 성분들을 구비할 수 있다. 하지만, 상기 성분들이 적은 량의 추가 재료들로 부분적으로 대체될 수 있다 하더라도, 상기 화학식들은 단순화를 위해서 단지 결정 격자의 주요 성분들만을 포함한다.
반도체 칩(1)은 금속 또는 금속 합금으로 이루어진 결합 층(14)에 의해서 기판(12)과 결합되어 있다. 상기 기판(12)은 특히 반도체 물질, 바람직하게는 도핑되지 않은 반도체 물질을 구비할 수 있다. 상기 기판(12)의 반도체 물질로서는 바람직하게 규소가 사용된다. 상기 결합 층(14) 쪽을 향하고 있는 상기 기판의 측에는 습윤 층(13)이 제공될 수 있다.
상기 반도체 칩(1)은 제 1 전기 접속 구역(18) 및 제 2 전기 접속 구역(19)을 구비한다. 상기 전기 접속 구역(18, 19)은 바람직하게 콘택 금속화 층에 의해서 형성되며, 상기 콘택 금속화 층으로서는 예를 들어 Ti/Pt/Au-층 시퀀스가 사용될 수 있다. 반도체 칩의 제 1 전기 접속 구역(18)뿐만 아니라 제 2 전기 접속 구역(19)도 기판(12) 쪽을 향하고 있다.
기판(12)은 반도체 칩(1)으로부터 떨어져서 마주한 후면에 제 1 전기 후면 콘택(28) 및 제 2 전기 후면 콘택(29)을 구비한다. 기판(12)의 후면에 있는 상기 두 개의 전기 후면 콘택(28, 29)은 특히 광전자 소자를 표면 장착할 목적으로 제공되었다. 특히 상기 후면 콘택들(28, 29)에서 광전자 소자는 예를 들어 납땜 결합에 의해 회로 기판의 도체 레일과 결합 될 수 있다. 더 상세하게 말하자면, 광전자 소자는 표면 장착 가능한 광전자 소자이고, 특히 와이어 접속부를 구비하지 않는다.
상기 제 1 전기 후면 콘택(28) 및 제 2 전기 후면 콘택(29)은 각각 적어도 하나의 관통-플레이팅(15, 16)에 의해서 그리고 결합 층(14)을 통해서 상기 제 1 전기 접속 구역(18) 또는 상기 제 2 전기 접속 구역(19)과 결합되어 있다. 도시된 실시 예에서는 상기 제 1 전기 후면 콘택(28)을 상기 제 1 전기 접속 구역(18)과 결합시키기 위하여 바람직하게는 두 개의 관통-플레이팅(15)이 기판(12) 내에 형성되어 있다. 상기 제 2 전기 후면 콘택(29)을 상기 제 1 전기 접속 구역(19)과 결합시키기 위해서는 바람직하게 세 개의 관통-플레이팅(16)이 기판(12) 내에 형성되어 있다. 상기 후면 콘택들(28, 29)이 각각 다수의 관통-플레이팅(15, 16)에 의해서 반도체 칩(1)의 전기 접속 구역(18, 19)과 결합 됨으로써, 바람직하게는 광전자 소자의 통전 용량이 증가 된다.
상기 관통-플레이팅들(15, 16)은 바람직하게 적어도 30 ㎛의, 특히 바람직하게는 적어도 60 ㎛의 폭(b)을 갖는다. 예를 들어 상기 관통-플레이팅들(15, 16)은 적어도 30 ㎛의 또는 바람직하게 적어도 60 ㎛의 직경을 갖는 원통형일 수 있다. 그러나 관통-플레이팅들(15, 16)을 위한 다른 횡단면들도 생각할 수 있는데, 예를 들어 상기 관통-플레이팅들(15, 16)은 직사각형의, 특히 정방형의 횡단면들을 가질 수 있다. 상기 관통-플레이팅들의 폭이 비교적 큼으로써, 광전자 소자의 통전 용량은 더욱 개선된다.
도시된 실시 예에서는 모든 관통-플레이팅(15, 16)이 동일한 폭을 갖는 것은 아니다. 특히 상기 관통-플레이팅(15)은 다른 관통-플레이팅(16)보다 더 작은 폭을 갖는다. 예를 들어 상기 관통-플레이팅(15)의 폭은 30 ㎛ 또는 그보다 크며, 그리고 상기 관통-플레이팅(16)의 폭은 60 ㎛ 또는 그보다 클 수 있다. 상기 관통-플레이팅(15)이 더 적은 폭을 갖는 이유는 상기 관통-플레이팅이 결합 층(14)의 영역들 근처에 배치되어 있고, 상기 영역들에서는 상기 결합 층(14)이 전기 절연 물질(17), 특히 폴리머에 의해서 중단되어 있기 때문이다. 특히 폴리이미드가 사용될 수 있는 상기 절연 물질(17)은 상기 결합 층(14)을 제 1 부분 영역(14a) 및 제 2 부분 영역(14b)으로 구분할 목적으로 이용되며, 이 경우 상기 제 1 부분 영역(14a)은 제 1 전기 접속 구역(18)에 의해서 그리고 상기 관통-플레이팅(15)을 통해서 상기 제 1 후면 콘택(28)과 전기 전도성으로 결합되어 있고, 상기 제 2 부분 영역(14b)은 제 2 전기 접속 구역(19)에 의해서 그리고 상기 관통-플레이팅(16)을 통해서 상기 제 2 후면 콘택(29)과 전기 전도성으로 결합되어 있다. 바람직하게 상기 결합 층(14)은 반도체 칩(1)의 측면들에서도 절연 물질(17)에 의해 중단되었다. 이와 같은 방식에 의해서는 바람직하게 기판(12)이 반도체 칩(1)과 결합 될 때에 상기 결합 층(14)의 금속 또는 금속 합금이 상기 기판(12)의 측면 에지에 도달하여 그곳에서 상기 후면 콘택(28, 29)의 물질과 결합 될 수 있는 가능성이 방지된다. 그렇지 않은 경우에는 상기와 같은 방식에 의해 단락이 생성될 수 있다.
결합 층(14)을 전기 절연 영역(17)에 의해서 중단시키는 과정은 상기 결합 층 중단부 근처에 또한 크기가 비교적 큰 기판(12) 중단부가 존재할 경우에는 기계적인 불안정성을 야기할 수 있다. 이와 같은 이유에서 전기 절연 물질(17)에 의해 형성된 상기 결합 층 중단부 근처에 배치되어 있는 관통-플레이팅(15)은 다른 관통-플레이팅(16)보다 더 작은 폭을 갖게 된다.
상기 결합 층(14)을 전기적으로 상호 절연된 부분 영역들(14a, 14b)로 세분하는 전기 절연 물질(17)은 반드시 예를 들어 폴리이미드와 같은 폴리머일 필요는 없다. 대안적으로는, 공동에 의해 중단부가 구현됨으로써 결과적으로 상기 전기 절연 물질(17)이 공기가 되는 경우도 생각할 수 있다.
반도체 칩(1)과 기판(12)을 서로 결합시키는 상기 결합 층(14)은 금속 또는 금속 합금으로부터 형성되었다. 상기 금속 또는 금속 합금으로서는 특히 Cu, Au, AuSn 또는 BiAg가 사용될 수 있다. 상기 관통-플레이팅들(15, 16)은 바람직하게 상기 결합 층(14)과 동일한 물질로부터 형성되었다. 특히 상기 관통-플레이팅들(15, 16)을 상기 결합 층(14)과 동일한 공정 단계에서 제조하는 것이 가능하다. 특히 바람직하게는 상기 후면 콘택들(28, 29)도 상기 관통-플레이팅들(15, 16) 및/또는 결합 층(14)과 동일한 물질로부터 형성되었다. 특히 상기 후면 콘택(28, 29)을 결합 층(14) 및 관통-플레이팅들(15, 16)과 동일한 공정 단계에서 제조하는 것도 가능하다.
광전자 소자의 높은 통전 용량 및 우수한 장기간 안정성에 도달하기 위하여, 결합 층(14), 관통-플레이팅들(15, 16) 및 바람직하게는 후면 콘택들(28, 29)까지도 형성하는 금속 또는 금속 합금에는 공동이 없다.
반도체 칩(1) 내에서 상기 제 1 전기 접속 구역(18)은 제 1 전기 접속 층(8)에 의해서 상기 p-도핑된 반도체 구역(4)과 전기 전도성으로 결합되어 있다. 상기 제 2 전기 접속 구역(19)은 제 2 전기 접속 층(9)에 의해서 상기 n-도핑된 반도체 구역(2)과 전기 전도성으로 결합되어 있다. 상기 반도체 칩(1)은 전기 절연 층(10), 예를 들어 상기 제 1 전기 접속 구역(18)과 결합된 반도체 칩(1)의 영역들을 상기 제 2 전기 접속 구역(19)과 결합된 반도체 칩(1)의 영역들로부터 상호 절연시키는 SiO2-층을 포함한다.
상기 제 2 전기 접속 층(9)은 바람직하게 반도체 층 시퀀스의 p-도핑된 구역(4) 및 활성 층(3)을 통해서 뻗는 다수의 관통구(25)를 통하여 n-도핑된 반도체 구역(2) 내부까지 연장된다. 상기 관통구 영역에서는 제 2 전기 접속 층(9)이 패시베이션 처리된 반도체 구역(7)에 의해 상기 p-도핑된 반도체 구역(4) 및 활성 층(3)으로부터 절연되었다. 상기 패시베이션 처리된 반도체 구역(7)은 상기 p-도핑된 구역(4)의 물질 또는 상기 반도체 층 시퀀스(20)의 활성 층(3) 물질에 고-에너지 이온, 특히 아르곤-이온으로 충격을 가함으로써 발생 될 수 있다. 대안적으로는, 상기 제 2 전기 접속 층(9)을 관통구(25) 영역에서 하나의 추가 절연 층을 이용하여 인접하는 반도체 구역들로부터 절연시키는 것도 가능하다.
상기 제 2 전기 접속 층(9)이 다수의 관통구(25)를 통하여 상기 n-도핑된 반도체 구역(2) 내부로 연장됨으로써, 높은 통전 용량에 도달하게 된다. 또한, 전술된 유형의 관통-플레이팅은 기판(12)에 마주 놓인 상기 반도체 칩(1)의 방사선 배출 면(32)에 상기 활성 층(3)에 의해서 방출되는 방사선을 부분적으로 흡수하는 작용을 할 수 있는 전기 콘택이 없다는 장점을 갖는다. 방사선이 광전자 소자로부터 디커플링(decoupling) 되는 과정을 더욱 개선하기 위하여, 상기 방사선 배출 면(32)에는 표면 주름 또는 디커플링 구조물(21)이 제공되었다.
광전자 소자의 효율을 더욱 개선하기 위하여, 기판(12) 쪽을 향하고 있는 상기 p-도핑된 반도체 구역(4)의 측에는 미러 층(5)이 제공되었다. 상기 미러 층(5)은 바람직하게 은을 구비하거나 또는 은으로 이루어진다.
상기 미러 층(5)을 부식으로부터 보호하기 위하여, 상기 미러 층에는 캡슐화 층(6)이 제공되어 있다. 상기 캡슐화 층(6)은 다수의 부분 층을 구비할 수 있다. 상기 캡슐화 층(6)으로서는 특히 Pt/Au/Ti로 이루어진 층 시퀀스가 사용될 수 있다.
바람직하게는 상기 제 1 및 제 2 전기 접속 층(8, 9)도 각각 은을 함유하거나 또는 은으로 이루어진다. 상기 전기 접속 층들(8, 9)도 부식으로부터 보호하기 위하여, 상기 전기 접속 층들에는 특히 TiWN을 함유할 수 있는 전기 전도성 배리어 층(11)이 제공되어 있다. 상기 배리어 층(11)도 다수의 부분 층으로 구성될 수 있다.
상기 미러 층(5), 상기 캡슐화 층(6) 및 상기 배리어 층(11)이 각각 전기 전도성 물질로부터 형성됨으로써, 결과적으로 상기 층들에 의해서는 상기 전기 접속 구역들(18, 19)과 상기 p-도핑된 반도체 구역(4) 혹은 상기 n-도핑된 반도체 구역(2) 사이의 전류 경로가 중단되지 않는다. 그렇기 때문에 상기 전기 접속 층들(8, 9)은 상기 전기 접속 구역들(18, 19)에 직접적으로 인접할 필요가 없으며, 오히려 상기 미러 층(5), 상기 캡슐화 층(6) 또는 상기 배리어 층(11)의 부분 영역들이 전류 경로 안에 배치될 수 있다.
이하의 도 2a 내지 도 2m에 대한 설명에서는 광전자 소자를 제조하기 위한 방법의 한 가지 실시 예가 기술된다. 광전자 소자의 개별 구성 부품들에 대한 전술된 바람직한 형상들은 아래에서 기술될 방법에도 동일한 방식으로 적용되며, 그리고 그 역도 마찬가지로 적용된다.
도 2a에 도시된 제조 방법의 중간 단계에서는 n-도핑된 반도체 구역(2), 활성 층(3) 및 p-도핑된 반도체 구역(4)을 포함하는 반도체 층 시퀀스(20)가 성장 기판(27) 상에 성장되었다. 상기 성장 기판(27)으로서는 예를 들어 규소-기판이 사용될 수 있다. 대안적으로, 상기 성장 기판(27)은 예를 들어 GaN, 사파이어 또는 SiC를 구비할 수 있다. 상기 반도체 층 시퀀스(20)는 바람직하게 에피택셜 방식으로, 특히 유기 금속 기상 성장법(MOVPE)에 의해서 제조된다. 상기 n-도핑된 반도체 구역(2), 상기 활성 층(3) 및 상기 p-도핑된 반도체 구역(4)은 각각 도면을 간략화하기 위해서 개별적으로 도시되어 있지 않은 다수의 개별 층으로 구성될 수 있다.
도 2b에 도시된 중간 단계에서는 미러 층(5)이 반도체 층 시퀀스(20) 상에 제공되어 있다. 상기 미러 층(5)으로서는 바람직하게 은 층이 사용될 수 있다. 상기 미러 층(5)을 부식으로부터 보호하기 위하여, 상기 미러 층은 캡슐화 층(6)으로 덮이며, 이 경우 상기 캡슐화 층(6)은 다수의 부분 층으로 구성될 수 있다. 특히 상기 캡슐화 층(6)은 Pt/Au/Ti-층 시퀀스일 수 있다.
도 2c에 도시된 중간 단계에서는 미러 층(5) 및 캡슐화 층(6)이 반도체 층 시퀀스(20)의 공간적으로 상호 분리된 두 개의 영역을 덮도록 구조화되었다. 본 방법 단계에서 상기 층들의 구조화 과정은 이하에서 기술될 중간 단계들에서와 마찬가지로 각각 포토리소그래피, 에칭 프로세스 및 리프트-오프-프로세스와 같은 기술들에 의해서 이루어지며, 상기 기술들은 당업자에게 공지되어 있기 때문에 상세하게 설명되지 않는다.
또한, 도 2c에 도시된 중간 단계에서는 상기 p-도핑된 반도체 구역(4)이 상기 미러 층 및 상기 캡슐화 층에 의해 덮인 상기 반도체 층 시퀀스의 영역들 사이에 배치된 그리고 외부에 배치된 구역(7)에서 패시베이션 처리되었다. 상기 패시베이션 처리된 구역(7)은 예를 들어 상기 p-도핑된 반도체 물질에 아르곤-이온으로 충격을 가함으로써 발생 될 수 있다. 바람직하게는 상기 패시베이션 처리된 구역(7)이 활성 층(3) 내부까지 연장됨으로써, 결과적으로 pn-천이부는 상기 패시베이션 처리된 전기 절연 구역(7)에 의해서 양단되었다.
도 2d에 도시된 중간 단계에서는 반도체 층 시퀀스(20)의 에지 영역 내에서 메사-에칭(Mesa-Etching)이 실시되었으며, 상기 메사-에칭의 경우에는 반도체 층 시퀀스(20)가 n-도핑된 반도체 구역(2) 내부까지 침식되었다.
상기와 같은 방식으로 제조된 구조물 상에는 도 2E에 도시된 중간 단계에서 전기 절연 층(10)이 제공되었다. 상기 전기 절연 층(10)으로서는 특히 SiO2-층이 사용될 수 있다.
도 2f에 도시된 중간 단계에서는 에칭 프로세스에 의해서 상기 절연 층(10) 내부에 개구들이 제공되고, 관통구(25)가 형성되며, 이 경우 상기 관통구는 상기 p-도핑된 반도체 구역(4)의 패시베이션 처리된 구역(7) 및 상기 활성 층(3)을 통과하여 상기 n-도핑된 반도체 구역(2) 내부까지 뻗는다. 또한, 캡슐화 층(6) 내부에 리세스(30)가 형성되었다.
도 2g에 도시된 공정 단계에서는 제 1 전기 접속 층(8) 및 제 2 전기 접속 층(9)이 제공되어 구조화되었다. 상기 제 1 전기 접속 층(8) 및 상기 제 2 전기 접속 층(9)은 특히 은을 함유할 수 있거나 또는 은으로 이루어질 수 있다.
상기 제 1 전기 접속 층(8)은 캡슐화 층(6)에 연결되고, 상기 캡슐화 층은 상기 전기 전도성 미러 층(5)을 통해 상기 p-도핑된 반도체 구역(4)과 결합되어 있다. 더 상세하게 말하자면, 상기 제 1 전기 접속 층(8)은 상기 p-도핑된 반도체 구역(4)을 콘택팅 할 목적으로 제공되었다. 상기 제 2 전기 접속 층(9)은 관통구(25)를 통해서 상기 n-도핑된 반도체 구역(2) 내부까지 연장된다. 더 상세하게 말하자면, 상기 제 2 전기 접속 층(9)은 상기 n-도핑된 반도체 구역(2)을 콘택팅 할 목적으로 제공되었다. 상기 제 1 전기 접속 층(8) 및 상기 제 2 전기 접속 층(9)은 리세스(31)에 의해서 상호 절연되었다.
도 2h에 도시된 중간 단계에서는 배리어 층(11)이 제 1 접속 층(8) 및 제 2 접속 층(9) 상에 제공되었다. 상기 배리어 층(11)은 특히 TiWN을 함유할 수 있다. 상기 배리어 층(11)을 다수의 개별 층으로 구성하는 것도 가능하다. 상기 배리어 층(11)에 의해서는 바람직하게 은을 함유하는 제 1 전기 접속 층(8) 및 제 2 전기 접속 층(9)이 부식으로부터 보호된다. 또한, 도 2h에 도시된 중간 단계에서는 콘택 금속화 층이 상기 배리어 층(11) 상에 제공되었으며, 상기 콘택 금속화 층은 상기와 같은 방식으로 제조된 반도체 칩(1)의 제 1 전기 접속 구역(18) 및 제 2 전기 접속 구역(19)을 형성한다. 상기 콘택 금속화 층(18, 19)은 특히 Ti/Pt/Au-층 시퀀스일 수 있다. 상기 제 1 전기 접속 구역 및 제 2 전기 접속 구역은 리세스(31)에 의해서 상호 절연되었다.
도 2i에 도시된 공정 단계에서는 리세스(31)가 전기 절연 물질(17)로 채워졌다. 상기 전기 절연 물질(17)은 특히 폴리머일 수 있고, 바람직하게는 폴리이미드일 수 있다. 상기 전기 절연 물질(17)로 이루어진 층은 상기 전기 접속 구역들(18, 19)을 상호 절연시키고, 상기 전기 접속 구역들(18, 19)의 부분 영역들 위로 돌출한다. 또한, 상기 절연 물질(17)은 반도체 칩의 측면에서도 상기 접속 구역들(18, 19) 상에 제공되었다.
도 2j에 도시된 중간 단계에서는 기판(12)이 반도체 칩(1) 상에 장착되었으며, 이 경우에는 전기 접속 구역들(18, 19) 위로 돌출하는 전기 절연 물질(17)이 간격 유지 부재로서의 작용을 함으로써, 결과적으로 상기 반도체 칩(1)과 기판(12) 사이에서는 중간 공간(24)이 생성되었다. 상기 기판(12)은 다수의 개구(22)를 구비하고, 상기 개구들은 기판(12)을 통과하는 관통-플레이팅들을 형성할 목적으로 제공되었다. 반도체 칩(1) 쪽을 향하고 있는 상기 기판(12)의 측에는 습윤 층(13)이 제공될 수 있다. 반도체 칩(1)으로부터 떨어져서 마주한 상기 기판(12)의 후면에는 바람직하게 구조화된 층(26)이 제공되어 있으며, 상기 구조화된 층은 기판(12)의 후면에 전기 후면 콘택을 형성하기 위한 마스크로서 이용된다.
도 2k는 기판(12)의 후면에 대한 평면도를 보여주고 있다. 특히 납땜 정지 래커 코팅이 사용될 수 있는 상기 구조화된 층(26)은 기판(12)의 전기 후면 콘택들(28, 29)을 형성하기 위해서 이용되는 두 개의 영역을 규정한다. 상기 후면에 대한 평면도에서는 예를 들어 관통-플레이팅들을 위한 원통형의 개구(22)도 볼 수 있다.
도 2l에 도시된 중간 단계에서는 액체 금속 또는 액체 금속 합금이 기판(12)의 개구(22)를 통하여 중간 공간(24) 내부에 채워짐으로써, 기판(12)과 반도체 칩(1) 사이에 결합 층(14)이 제조되었다. 본 공정 단계에서는 또한 관통-플레이팅들(15, 16) 그리고 제 1 후면 콘택(28) 및 제 2 후면 콘택(29)이 동시에 형성되었다. 그렇기 때문에 상기 결합 층(14), 상기 관통-플레이팅들(15, 16) 그리고 상기 제 1 후면 콘택(28) 및 상기 제 2 후면 콘택(29)은 바람직하게 각각 동일한 물질로, 예를 들어 Cu, Au, AuSn 또는 BiAg로 이루어진다. 도 2l에 도시된 중간 단계에서 후면 콘택(28, 29)을 형성하기 위한 마스크로서 이용되는 구조화된 층(26)은 사전에 이미 재차 제거되었다.
도 2m에 도시된 중간 단계에서는 반도체 층 시퀀스(20)를 성장시키기 위해서 사용되는 성장 기판이 반도체 칩(1)으로부터 분리되었다. 그럼으로써, 오로지 원래의 성장 기판에 마주 놓인 기판(12)만이 상기 반도체 칩을 위한 지지 받침대로서 기능을 하게 된다. 그렇기 때문에 도 2m의 도시는 이전의 도면들에 비해 180°만큼 회전되었다.
원래의 성장 기판이 배치되었던 상기 n-도핑된 반도체 구역(2)의 표면은 이제 반도체 칩(1)의 방사선 배출 면(32)으로서 제공되었다. 방사선 배출 면(32)으로서 이용되는 상기 n-도핑된 반도체 구역(2)의 표면에는 한 가지 추가의 공정 단계에서 예를 들어 KOH를 이용한 에칭 프로세스에 의해 표면 구조물 또는 표면 주름(21)이 제공될 수 있다. 이와 같은 방식으로 제조된 광전자 소자는 도 1에 도시된 광전자 소자에 상응한다.
본 발명은 실시 예들을 참조한 설명에 의해서 한정되지 않는다. 오히려 본 발명은 각각의 새로운 특징 그리고 각각의 특징 조합을 포함하며, 이 경우 특히 각각의 특징 조합은 이와 같은 특징 또는 특징 조합 자체가 특허청구범위 또는 실시 예에 명시적으로 기재되어 있지 않더라도 특허청구범위에 포함된 것으로 간주 된다.

Claims (15)

  1. 활성 층(3)을 갖는 반도체 층 시퀀스(20)를 구비하는 반도체 칩(1), 및 금속 또는 금속 합금으로 이루어진 결합 층(14)에 의해 상기 반도체 칩(1)과 결합된 기판(12)을 포함하는 광전자 소자를 제조하기 위한 방법으로서,
    - 상기 반도체 칩(1)은 제 1 전기 접속 구역(18) 및 제 2 전기 접속 구역(19)을 구비하고,
    - 상기 제 1 전기 접속 구역(18) 및 상기 제 2 전기 접속 구역(19)은 상기 기판(12) 쪽을 향하여 있고,
    - 상기 기판(12)은 상기 반도체 칩(1)으로부터 떨어져서 마주한 후면에 제 1 전기 후면 콘택(28) 및 제 2 전기 후면 콘택(29)을 구비하고,
    - 상기 제 1 전기 후면 콘택(28)은 상기 기판(12)을 통과하는 적어도 하나의 관통-플레이팅(15)에 의해 상기 제 1 전기 접속 구역(18)과 전기 전도성으로 결합하고,
    - 상기 제 2 전기 후면 콘택(29)은 상기 기판(12)을 통과하는 적어도 하나의 관통-플레이팅(16)에 의해 상기 제 2 전기 접속 구역(19)과 전기 전도성으로 결합하며,
    - 상기 제 1 및/또는 제 2 전기 후면 콘택(28, 29)은 기판을 통과하는 적어도 하나의 추가 관통-플레이팅에 의해 상기 제 1 또는 제 2 전기 접속 구역(18, 19)과 결합하고, 그리고
    상기 관통-플레이팅들(15, 16)을 상기 결합 층(14)과 동일한 금속 또는 동일한 금속 합금으로부터 형성하며, 상기 방법은:
    - 관통-플레이팅들(15, 16)을 형성하기 위한 다수의 개구(22)를 구비하는 기판(12)을 제공하는 단계,
    - 제 1 전기 접속 구역(18) 및 제 2 전기 접속 구역(19)을 구비하는 반도체 칩(1)을 제공하는 단계 ― 이때, 상기 제 1 전기 접속 구역(18) 및 상기 제 2 전기 접속 구역(19)은 상기 반도체 칩(1) 내에 있는 리세스(31)에 의해 상호 분리됨 ―,
    - 전기 절연 물질(17)이 상기 전기 접속 구역들(18, 19)의 한 부분 영역 위로 돌출하도록 상기 리세스(31)를 상기 전기 절연 물질(17)로 채우는 단계,
    - 상기 기판을 상기 반도체 칩 상에 장착하는 단계 ― 이때, 상기 전기 접속 구역들(18, 19) 위로 돌출하는 전기 절연 물질(17)은 간격 유지 층으로서 기능을 함으로써, 결과적으로 상기 반도체 칩(1)과 상기 기판(12) 사이에는 중간 공간(24)이 생성됨 ―, 그리고
    - 액체 금속 또는 액체 금속 합금을 상기 기판 내에 있는 개구(22)를 통하여 상기 중간 공간(24) 내부로 주입하는 단계 ― 이때, 상기 금속 또는 금속 합금은 응고된 후에 상기 결합 층(14) 및 상기 관통-플레이팅들(15, 16)을 형성함 ―
    를 포함하는,
    광전자 소자를 제조하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 결합 층(14) 및 상기 관통-플레이팅들(15, 16)을 형성할 때에 후면 콘택들(28, 29)도 형성하며, 이때 액체 금속 또는 액체 금속 합금을 개구(22) 내부로 주입하기 전에 상기 제 1 및 제 2 후면 콘택(28, 29)을 형성하기 위한 마스크로서 이용되는 구조화된 층(26)을 상기 기판(12)의 후면에 제공하는,
    광전자 소자를 제조하기 위한 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 전기 절연 물질(17)은 폴리머인,
    광전자 소자를 제조하기 위한 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 전기 후면 콘택(28) 뿐만 아니라 상기 제 2 전기 후면 콘택(29)도 각각 상기 기판(12)을 통과하는 적어도 두 개의 관통-플레이팅에 의해 상기 제 1 전기 접속 구역(18) 또는 상기 제 2 전기 접속 구역(19)과 결합하는,
    광전자 소자를 제조하기 위한 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 관통-플레이팅들(15, 16) 중에서 적어도 하나의 관통-플레이팅이 적어도 30 ㎛의 폭을 갖는,
    광전자 소자를 제조하기 위한 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 관통-플레이팅들(15, 16) 중에서 적어도 하나의 관통-플레이팅이 적어도 60 ㎛의 폭을 갖는,
    광전자 소자를 제조하기 위한 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    - 상기 반도체 층 시퀀스(20)는 n-도핑된 반도체 구역(2) 및 p-도핑된 반도체 구역(4)을 구비하고, 이때 상기 p-도핑된 반도체 구역(4)은 기판(12) 쪽을 향하고 있으며,
    - 상기 반도체 칩(1)은 제 1 전기 접속 층(8)을 구비하며, 상기 제 1 전기 접속 층은 상기 제 1 전기 접속 구역(18)을 상기 p-도핑된 반도체 구역(4)과 결합시키고,
    - 상기 반도체 칩(1)은 제 2 전기 접속 층(9)을 구비하고, 상기 제 2 전기 접속 층은 상기 제 2 전기 접속 구역(19)을 상기 n-도핑된 반도체 구역(2)과 결합시키며, 그리고
    - 상기 제 2 전기 접속 층(9)의 한 부분 영역은 상기 p-도핑된 반도체 구역(4) 및 상기 활성 층(3)을 통과하는 적어도 하나의 관통구(25)를 통하여 상기 n-도핑된 반도체 구역(2) 내부로 연장하는,
    광전자 소자를 제조하기 위한 방법.
  8. 제 7 항에 있어서,
    상기 제 2 전기 접속 층(9)은 다수의 부분 영역을 구비하고, 상기 부분 영역들은 활성 층(3) 내에 있는 다수의 관통구(25)를 통해서 상기 n-도핑된 반도체 구역(2) 내부로 연장하는,
    광전자 소자를 제조하기 위한 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 결합 층(14)은 전기적으로 상호 절연된 적어도 두 개의 부분 영역(14a, 14b)을 구비하고, 상기 부분 영역들을 전기 절연 물질(17)에 의해 상호 분리하는,
    광전자 소자를 제조하기 위한 방법.
  10. 제 9 항에 있어서,
    상기 전기 절연 물질(17)이 폴리머인,
    광전자 소자를 제조하기 위한 방법.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 전기 후면 콘택(28) 및 상기 제 2 전기 후면 콘택(29)을 상기 관통-플레이팅들(15, 16)과 동일한 금속 또는 동일한 금속 합금으로부터 형성하는,
    광전자 소자를 제조하기 위한 방법.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 금속 또는 금속 합금이 Cu, Au, AuSn 또는 BiAg를 함유하는,
    광전자 소자를 제조하기 위한 방법.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 금속 또는 금속 합금에 공동이 없는,
    광전자 소자를 제조하기 위한 방법.
  14. 삭제
  15. 삭제
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