KR20160013875A - 복수의 광전자 반도체 칩을 제조하는 방법 및 광전자 반도체 칩 - Google Patents

복수의 광전자 반도체 칩을 제조하는 방법 및 광전자 반도체 칩 Download PDF

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Abstract

본 발명은, 반도체 층 연속물(24) 및 제2 반도체 층(22)을 통해 제1 반도체 층(21) 안으로 연장되는 적어도 하나의 개구(6)를 갖는 반도체 본체(2); 적어도 하나의 홈(9)을 갖는 지지체(5); 반도체 본체(2)와 지지체(5)와의 사이의 금속 연결 층(4)으로서, 상기 금속 연결 층(4)은 제1 영역(41) 및 제2 영역(42)을 포함하고, 제1 영역(41)은 전기 전도 방식으로 개구(6)를 통해 제1 반도체 층(21)에 연결되고, 제2 영역(42)은 전기 전도 방식으로 제2 반도체 층(22)에 연결되는, 금속 연결 층(4); 및 제1 접촉부(81) 및 제2 접촉부(82)로서, 상기 제1 접촉부(81)는 전기 전도 방식으로 홈(9)을 통해 제1 영역(41)에 연결되거나 제2 접촉부(82)는 전기 전도 방식으로 홈(9)을 통해 제2 영역(42)에 연결되는, 제1 접촉부(81) 및 제2 접촉부(82)를 포함하는, 광전자 반도체 칩(1)에 관한 것이다.

Description

복수의 광전자 반도체 칩을 제조하는 방법 및 광전자 반도체 칩{METHOD FOR PRODUCING A PLURALITY OF OPTOELECTRONIC SEMICONDUCTOR CHIPS, AND OPTOELECTRONIC SEMICONDUCTOR CHIP}
본 출원은 광전자 반도체 칩을 제조하는 방법 및 광전자 반도체 칩에 관한 것이다.
본 특허출원은 독일특허출원 DE 102013105550.8 및 DE 102013109316.7의 우선권을 주장하며, 그 개시 내용은 참조로 본원에 통합된다.
광-방출 다이오드 반도체 칩은 대개 전기적인 접촉을 위한 전방측에 전기 연결부를 갖고, 상기 연결부는 와이어 본드 연결(wire bond connection)을 통해 전기적으로 접촉된다. 그러나, 이러한 와이어 본드 연결은 콤팩트한 방식으로 LED 하우징을 설계하는 것을 어렵게 만들며 또한 추가적인 고장 위험을 구성한다.
반도체 칩을 간단하고 비용 효과적인 방식으로 제조할 수 있으며, 상기 칩은 우수한 광전자 특성에 의해 특징지어지는, 광전자 반도체 칩을 제조하는 방법을 제공하는 것이 목적이다. 또한, 높은 효율에 의해 특징지어지는 광전자 반도체 칩이 제공된다.
이러한 목적은 독립 청구항에 따른 방법 또는 광전자 반도체 칩에 의해 달성된다. 추가의 실시형태 및 개선이 종속 청구항에 기재되어 있다.
일 실시형태에서, 다수의 광전자 반도체 칩을 제조하는 방법은 이하의 방법 단계, 즉:
a) 성장 기판에, 방사선을 발생시키고 그리고/또는 수취하기 위해 제공되는 활성 영역을 갖는 반도체 층 연속물을 퇴적시키는 단계로서, 상기 활성 영역은 제1 반도체 층과 제2 반도체 층과의 사이에 배치되는, 퇴적 단계;
b) 제2 반도체 층 및 활성 영역을 통해 그리고 제1 반도체 층 안으로 연장되는 다수의 개구를 형성하는 단계;
c) 지지체를 제공하는 단계;
d) 반도체 층 연속물 및 지지체를 적어도 부분적으로 연결하는 금속 연결 층을 생성함으로써 지지체에 반도체 층 연속물을 부착시키는 단계;
e) 다수의 홈을 지지체에 형성하는 단계,
f) 다수의 제1 접촉부 및 다수의 제2 접촉부를 형성하는 단계로서, 제1 접촉부의 각각은 금속 연결 층의 다수의 제1 영역 중 하나를 거쳐 그리고 개구 중 적어도 하나를 통해 전기 전도 방식으로 제1 반도체 층에 연결되고, 제2 접촉부의 각각은 금속 연결 층의, 제1 영역으로부터 전기적으로 절연되는, 다수의 제2 영역 중 하나를 거쳐 전기 전도 방식으로 제2 반도체 층에 연결되며, 제1 접촉부는 홈을 통해 전기 전도 방식으로 제1 영역에 연결되거나 제2 접촉부는 홈을 통해 전기 전도 방식으로 제2 영역에 연결되며, 더 정확하게는, 제1 접촉부의 각각은 홈 중 적어도 하나를 통해 전기 전도 방식으로 제1 영역 중 하나에 연결되고, 대안적으로, 제2 접촉부의 각각은 홈 중 하나를 통해 전기 전도 방식으로 제2 영역 중 하나에 연결되는, 형성 단계; 및
g) 반도체 층 연속물을 갖는 지지체를 다수의 광전자 반도체 칩으로 단수화(singularization)하는 단계로서, 각각의 반도체 칩은 적어도 하나의 개구, 적어도 하나의 홈, 적어도 하나의 제1 영역, 및 적어도 하나의 제2 영역을 포함하는, 단수화 단계를 포함한다.
이러한 방식에서, 2개의 접촉부가 방출측으로부터 멀어지는 방향을 향하는 생성된 구성요소의 표면에 배치되는, 광전자 반도체 칩이 제공된다.
층 또는 요소가 다른 층 또는 다른 요소의 "위에" 또는 그에 "걸쳐" 배치되거나 적용된다는 사실은 여기서 그리고 이후에 하나의 층 또는 하나의 요소가 다른 층 또는 다른 요소와 직접적인 기계적 및/또는 전기적 접촉으로 배치된다는 것을 의미한다. 또한, 하나의 층 또는 하나의 요소가 다른 층 또는 다른 요소 위에 또는 그에 걸쳐 간접적으로 배치된다는 것을 의미할 수 있다. 이 경우, 추가적인 층 및/또는 요소가 하나의 층과 다른 층과의 사이에 배치될 수 있다.
홈이 금속 연결 층을 생성함으로써 반도체 층 연속물을 지지체에 부착시킨 후에만 형성된다는 사실에 의해, 연결되는 요소를 서로에 대해 정렬시키는데 상대적인 낮은 조정 노력만이 요구된다. 완전히 구조화되지 않은 지지체, 즉 특히 그 주 표면 중 하나에 횡 지지체를 갖지 않는 지지체의 제공이 본 발명에 따른 방법을 실행하는데 충분하다는 것이 본질적이다. 횡 방향은 특히 지지체 및/또는 반도체 층 연속물, 특히 제1 또는 제2 반도체 층의 주 연장 면과 평행한 방향을 의미하는 것으로 이해된다. 예를 들어, 상업적으로 가용한 실리콘 웨이퍼가 지지체로서 사용될 수 있다.
반도체 층 연속물은 웨이퍼 복합물의 지지체에 효율적으로 부착되며, 금속 연결 기법, 특히 연납땜(soft-soldering) 및 등온 응고의 사용에 의해, 요철 및 거칠기에 대한 공차는 높고 별도의 평탄화 단계에 대한 어떠한 요구도 극복한다.
지지체에의 홈의 형성에 있어서의 상기 지연으로 인해, 연결 기법은 또한 더 높은 온도에서 사용될 수 있다. 이는, 반도체 층 연속물에 연결되기 전에 지지체에 이미 홈이 제공된 경우에는, 상이한 서브-구조체의 이질적은 열 팽창 거동으로 인해 신뢰할 수 있는 조정이 방해 받기 때문에, 가능하지 않다.
또한, 본 발명에 따른 방법에서, 반도체 층 연속물을 지지체에 부착한 후에, 성장 기판은 기계적인 안정기로서 사용되고, 홈은 박육화될 수 있는 지지체에 통합되는 것이 유리하다.
방법 단계 a) 내지 c)는 병렬로 또는 하나가 다른 것 후에 실행될 수 있다. 후속하여, 방법 단계 d) 내지 h)는 청구된 순서로 실행된다.
적어도 하나의 실시형태에 따르면, 반도체 층 연속물을 지지체에 부착하기 전에, 제1 금속 부분 층이 성장 기판으로부터 멀어지는 방향을 향하는 반도체 층 연속물 측에 형성된다. 또한, 제2 금속 부분 층이 지지체의 제1 주 표면에 형성된다. 그리고, 반도체 층 연속물을 지지체에 부착할 때, 제1 금속 부분 층 및 제2 부분 층이 함께 특히 솔더링 프로세스에 의해 적어도 부분적으로 일체로 본딩된다는 사실로 인해 금속 연결 층이 생성된다.
적어도 하나의 실시형태에 따르면, 제1 금속 부분 층은 다수의 제1 부분 층 영역 및 제1 영역으로부터 전기적으로 절연되는 다수의 제2 부분 층 영역을 포함한다.
적어도 하나의 실시형태에 따르면, 제1 및 제2 접촉부를 형성하기 전에, 다수의 제1 영역 및 제1 영역으로부터 전기적으로 절연되는 다수의 제2 영역이 생성되도록, 금속 연결 층의 일부가 제거된다. 이는, 금속 연결 층이 그에 따라 전기 전도 방식으로 상이한 접촉부에 연결되는 상이한 극성을 갖는 영역들로 나뉘는 것을 의미한다. 이러한 분리는, 금속이며 그에 따라 전기적으로 전도성인 층이 반도체 층 연속물과 지지체와의 사이에서 연결 층으로서 사용되기 때문에 필요하다.
적어도 하나의 실시형태에 따르면, 홈은 에칭 프로세스에 의해 지지체에 형성된다. 마찬가지로, 금속 연결 층은 에칭 프로세스를 사용하여 상호 절연되는 영역들로 분리될 수 있다. 적어도 하나의 실시형태에 따르면, 제1 및 제2 접촉부를 형성하기 전에, 홈의 횡 표면 및 적어도 부분적으로는 반도체 층 연속물로부터 멀어지는 방향을 향하는 지지체의 제2 주 표면을 덮는 절연 층이 적용된다. 바람직하게는, 절연 층은, 절연 층이 금속 연결 층과 접촉부의 평면의 극성의 효과적인 분리를 제공하도록 금속 연결 층의 제1 및 제2 영역 사이의 영역 안으로 연장된다.
적어도 하나의 실시형태에 따르면, 지지체는 반도체 층 연속물에 부착된 후에 박육화된다. 이러한 방식에서, 후속하는 방법 단계에서 지지체에 다수의 홈을 형성하는 것이 더 용이하다. 바람직하게는, 박육화된 지지체는 50㎛와 500㎛와의 사이, 특히 바람직하게는 100㎛와 200㎛와의 사이의 두께를 갖는다.
적어도 하나의 실시형태에 따르면, 성장 기판은 종래기술로부터 알려진 이점을 갖는 박막 반도체 칩이 제공되도록 제거된다.
적어도 하나의 실시형태에 따르면, 광전자 반도체 칩은, 방사선을 발생시키고 그리고/또는 수취하도록 제공되며 제1 반도체 층과 제2 반도체 층과의 사이에 배치되는 활성 영역을 갖는 반도체 층 연속물을 가지며, 제2 반도체 층 및 활성 영역을 통해 제1 반도체 층 안으로 연장되고 적어도 부분적으로 전기 전도 재료로 충전되는 적어도 하나의 개구를 갖는 반도체 본체를 포함한다. 또한, 반도체 칩은 반도체 본체와 지지체와의 사이의 금속 연결 층 및 적어도 하나의 홈을 갖는 지지체를 포함한다. 바람직하게는, 금속 연결 층은 단순히 연속적이지 않은 층이다. 또한, 금속 연결 층은 낮은 융점을 갖는 적어도 하나의 요소, 즉 Bi, In, Sn, 또는 연질 땜납의 군으로부터의 요소를 포함한다.
금속 연결 층은 제1 영역 및 제1 영역으로부터 전기적으로 절연되는 제2 영역을 포함한다. 제1 영역은 개구를 통해 전기 전도 방식으로 제1 반도체 층에 연결된다.
제2 영역은 전기 전도 방식으로 제2 반도체 층에 연결된다. 또한, 광전자 반도체 칩은 제1 접촉부 및 제2 접촉부를 포함한다. 제1 접촉부는 홈을 통해 전기 전도 방식으로 금속 연결 층의 제1 영역에 연결된다. 대안적으로는, 제2 접촉부는 홈을 통해 전기 전도 방식으로 금속 연결 층의 제2 영역에 연결된다.
적어도 하나의 실시형태에 따르면, 제1 접촉부 및 제2 접촉부는 적어도 부분적으로 반도체 본체로부터 멀어지는 방향을 향하는 지지체의 제2 주 표면에 배치된다.
적어도 하나의 실시형태에 따르면, 제1 접촉부는 지지체를 통해 전기 전도 방식으로 제1 영역에 연결된다. 대안적으로는, 제2 접촉부는 지지체를 통해 전기 전도 방식으로 금속 연결 층의 제2 영역에 연결된다. 이는 지지체가 전기 전도성인 것을 전제로 한다. 예를 들어, 지지체는 도핑된(doped) 반도체 재료로 구성되거나 그러한 재료를 포함할 수 있다. 바람직하게는, 지지체는 적어도 부분적으로 금속 연결 층의 제1 영역 및/또는 제2 영역에 직접적으로 인접한다. 이러한 방식에서, 전류가 지지체와 금속 연결 층의 제1 영역 및/또는 제2 영역과의 사이의 경계 표면에 걸쳐 흐를 수 있다.
적어도 하나의 실시형태에 따르면, 지지체는 적어도 하나의 제1 홈 및 적어도 하나의 제2 홈을 포함한다. 제1 접촉부는 제1 홈을 통해 전기 전도 방식으로 금속 연결 층의 제1 영역에 연결된다. 부가적으로, 제2 접촉부는 제2 홈을 통해 전기 전도 방식으로 금속 연결 층의 제2 영역에 연결된다. 그러므로, 본 실시형태에 따르면, 2개의 접촉부는 금속 연결 층의 상호 전기적으로 절연된 부분 영역에 그리고 따라서 지지체를 통해 관통 비아(through via)를 거쳐 상이한 반도체 층에 연결된다.
적어도 하나의 실시형태에 따르면, 지지체는 실리콘, 특히 도핑된 실리콘을 포함한다.
적어도 하나의 실시형태에 따르면, 반사 층이 지지체와 반도체 본체와의 사이에 배치된다. 바람직하게는, 반사 층은 전기 전도 방식으로 금속 연결 층의 제2 영역에 그리고 따라서 또한 제2 반도체 층에 연결된다.
적어도 하나의 실시형태에 따르면, 개구는 반사 층을 통해 연장된다. 바람직하게는, 절연 층은 금속 연결 층의 제1 영역과 반사 층과의 사이에 배치된다. 또한, 환상 절연 웨브가 금속 연결 층의 제2 영역과 제1 영역과의 사이에 배치될 수 있다.
적어도 하나의 실시형태에 따르면, 광전자 반도체 칩은 그것이 표면-장착될 수 있도록 형성된다.
상기 제조 방법은 특히 상기 반도체 칩을 제조하는데 적합하다. 그러므로, 상기 방법과 관련하여 설명된 특징은 상기 반도체 칩에도 적용될 수 있고, 그 반대로도 될 수 있다.
추가의 특징, 실시형태 및 개선은 도면과 관련되는 예시 실시형태에 대한 이하의 설명으로부터 명확해질 것이다.
도 1 내지 도 10은 광전자 반도체 칩을 제조하는 방법에 대한 예시 실시형태의 개략적인 단면도를 도시한다.
도 11 내지 도 14는 상이한 예시 실시형태에 따른 제조된 반도체 칩의 후방 모습을 각각 도시한다.
동일한, 유사한 구성요소 또는 동일한 방식으로 작용하는 구성요소에는 도면에서 동일한 도면 부호가 제공된다.
서로에 대한 요소의 형상 및 크기 비는 도면에 도시된 바와 같이 스케일대로인 것으로 생각되지 않는다. 오히려, 개별 요소, 특히 층 두께는 더 우수한 예시 및/또는 향상된 이해를 가능하게 하기 위해 과장된 크기로 예시될 수 있다.
도 1에 도시된 바와 같이, 처음에 광전자 반도체 칩을 생성하도록 함께 연결되는 반도체 본체(2) 및 지지체(5)가 제공된다.
반도체 본체(2)는 반도체 층 연속물(24)이 예를 들어 MOCVD에 의해 바람직하게는 에피택시얼식으로 퇴적되어 있는 성장 기판(29)을 포함한다. 반도체 층 연속물(24)은 성장 기판(29)을 향하는 제1 반도체 층(21), 활성 영역(20), 및 제1 반도체 층(21)으로부터 멀어지는 방향을 향하는 활성 영역 측의 제2 반도체 층(22)을 포함한다. 제1 반도체 층(21) 및 제2 반도체 층(22)의 전도의 유형은 서로 상이하다. 예를 들어, 제1 반도체 층(21)은 n-전도성이도록 형성될 수 있으며 제2 반도체 층은 p-전도성이도록 형성될 수 있으며, 그 반대로도 될 수 있다. 제1 반도체 층(21) 및 제2 반도체 층(22)은 각각 복수의 부분 층을 포함할 수 있다.
예시의 용이성을 위해, 도면은 제조 동안 반도체 칩이 드러나는 웨이퍼 복합물의 하나의 섹션만을 도시한다. 또한, 발광 다이오드, 예를 들어 광-방출 다이오드의 제조는 단지 예로서 설명된다. 그러나, 상기 방법은 방사선을 수취하기 위해 제공되는 활성 영역을 갖는 방사선 검출기 또는 레이저 다이오드를 제조하는데도 적합하다.
반도체 층 연속물(24), 특히 활성 영역(20)은 바람직하게는 본 예시 실시형태에서 질화 갈륨인 III-V 화합물 반도체 재료를 포함한다.
III-V 화합물 반도체 재료는 특히 자외선 스펙트럼 범위(AlxInyGal -x- yN) 내지 가시 스펙트럼 범위(특히 블루 내지 그린 방사선에 대해 AlxInyGal -x- yN, 또는 특히 옐로우 내지 레드 방사선에 대해 AlxInyGal -x- yP)를 거쳐 적외선 스펙트럼 범위(AlxInyGal -x-yAs)까지의 방사선을 발생시키는데 적합하다. 각각의 경우에, 0 ≤ x ≤ 1, 0 ≤ y ≤ 1 및 x + y ≤ 1이며, 특히 x≠1, y≠1, x≠0 및/또는 y≠0이다. 또한, 방사선을 발생시킬 때, 특히 상기 재료 시스템을 포함하는 III-V 화합물 반도체 재료를 사용하여 높은 내부 양자 효율이 달성될 수 있다.
활성 영역(20)은 바람직하게는 방사선을 발생시키기 위한 pn-접합, 더블 헤테로구조(heterostructure), 단일 양자 샘 구조(SQW), 또는 특히 바람직한 방식으로는 다수의 양자 샘 구조(MQW)를 포함한다. 용어 양자 샘 구조는 양자화의 차원성에 관한 의미를 포함하지 않는다. 양자 샘 구조는 따라서 특히 양자 통(quantum trough), 양자 와이어, 및 양자 도트, 및 이러한 구조의 임의의 조합을 포함한다.
사파이어, 실리콘 탄화물, 또는 실리콘은 예를 들어 AlxInyGal -x- yN(질화물 화합물 반도체 재료)에 기초하는 반도체 층 연속물을 예를 들어 MOCVD, MBE 또는 LPE에 의해 에피택시얼식으로 퇴적시키는데 적합하다.
반사 층(3)이 예를 들어 증착 또는 스퍼터링에 의해 반도체 층 연속물(24)에 적용된다. 반사 층은 바람직하게는 금속 또는 금속 합금을 포함한다. 예를 들어, 은 또는 은-함유 합금은 가시 스펙트럼 범위에서의 특히 높은 반사율에 의해 특징지어진다. 그러나, 대안적으로, 반사 층은 또한 니켈, 크롬, 팔라듐, 로듐, 알루미늄, 아연 또는 금을 포함할 수 있거나 상기 금속 중 적어도 하나를 갖는 금속 합금을 포함할 수 있다. 금-아연 합금은 예를 들어 레드 내지 적외선 스펙트럼 범위에 적합하다.
본 예시 실시형태에서, 성장 기판(29)은 사파이어를 포함한다.
절연 층(71)이 반도체 층 연속물(24)로부터 멀어지는 방향을 향하는 반사 층(3)의 주 표면에 배치되며 반사 층(3)을 다수의 제1 금속 부분 층 영역(411)으로 분리한다. 제2 금속 부분 층 영역(412)은 환상 홈(413)에 의해 제1 금속 부분 층 영역(411)으로부터 분리되어 배치되고 전기 전도 방식으로 반사 층(3)에 연결된다. 제1 금속 부분 층 영역(411) 및 제2 금속 부분 층 영역(412)은 함께 제1 금속 부분 층(411, 412)을 형성한다. 다수의 개구(6)가 제1 부분 층 영역(411)으로부터 절연 층(71), 반사 층(3), 제2 반도체 층(22) 및 활성 영역(20)을 통해 제1 반도체 층(21) 안으로 연장된다. 이방성 에칭 프로세스, 예를 들어 반응성 이온 에칭, 특히 반응성 이온 딥 에칭이 높은 내지 극도로 높은 종횡비를 갖는 개구를 형성하는데 특히 적합하다. 그러나, 개구(6)의 폭에 대한 개구의 깊이의 종횡비는 더 작도록, 예를 들어 20 내지 40㎛의 폭에 대해 1 내지 2㎛의 깊이를 갖도록 선택될 수도 있다. 절연 층(71)은, 예를 들어 CVD 프로세스(화학 증착), 예를 들어 PECVD 프로세스(플라즈마 강화 화학 증착)에 의해 퇴적되는 예를 들어 실리콘 이산화물 층일 수 있다.
개구(6)의 벽은 절연 재료, 바람직하게는 마찬가지로 예를 들어 실리콘 이산화물을 포함하는 절연 층(62)으로 덧대어 진다. 또한, 개구(6)는 적어도 부분적으로 전기 전도성 재료로 충전되며, 따라서 제1 부분 층 영역(411)과 제1 반도체 층(21)과의 사이에서 전기 전도 연결이 생성된다.
편리하게, 개구(6)는 반도체 본체(2)의 범위에 걸쳐 분포된다. 바람직하게는 개구는 그리드, 예를 들어 격자점 형상 방식으로 균일하게 분포된다. 이러한 방식으로, 전하 캐리어가 반도체 본체(2)에 걸쳐 횡으로 분포되는 개구(6)를 통해 국부적으로 제1 반도체 층(21)에 인입될 수 있다. 편리하게, 제1 반도체 층(21)의 반도체 재료는 제2 반도체 층(22)에 사용되는 재료보다 횡 방향으로, 즉 활성 층(20)과 평행하게 더 높은 전도성을 갖는다. 개구(6)를 통한 제1 반도체 층(21)의 접촉은 제자리에서만 발생함에도 불구하고, 반도체 본체(2)에서 퍼지는 전류를 통해 횡 방향의 균질한 전류 분포가 달성될 수 있다. 따라서, 전하 캐리어 주입이 단지 국부적임에도 불구하고, 활성 영역(20) 안으로의 대-영역 전하 캐리어 주입이 달성될 수 있다. 질화물 화합물 반도체 재료에서, n-전도성 재료는 대게 p-전도성 재료, 예를 들어 p-GaN보다 횡 방향으로 상당히 더 높은 전도성을 갖는다. 그러므로, 제1 반도체 층(21)은 바람직하게는 n-전도성이도록 형성되며, 제2 반도체 층(22)은 p-전도성이도록 형성된다. 본 예시 실시형태에서, 제1 반도체 층(21)은 n-GaN을 포함하고, 제2 반도체 층(22)은 p-GaN을 포함한다.
또한, 반도체 본체(2)는 다수의 광전자 반도체 칩으로의 단수화를 달성하기 위해 후속 방법 단계 동안 반도체 본체(2)의 분리가 발생하게 되는 영역에 배치되는 다수의 추가적인 개구(61)를 포함한다.
제1 금속 부분 층(41)을 함께 형성하는 제1 부분 층 영역(411) 및 제2 부분 층 영역(412)은, 성장 기판(29)으로부터 멀어지는 방향을 향하는 반도체 본체(2)의 경계 표면으로서, 가능한 평평하고 금속 연결 층의 후속 생성을 위한 연결 표면으로서 작용하는 경계 표면이 생성되도록 형성되는 것이 바람직하다.
제1 금속 부분 층(411, 412)은 결국 하나 이상의 요소 층을 포함할 수 있다.
본 예시 실시형태에서, 제1 금속 부분 층(411, 412)은, 제2 금속 부분 층에 대한 후속 일체 본딩 연결을 생성하는 땜납 층으로서의 주석 층을 포함하는 층 연속물을 포함한다. 산화에 대해 땜납 층을 보호하기 위해서, 층 연속물은 반도체 층 연속물(24)로부터 멀어지는 방향을 향하는 주석 땜납 층 측에 예를 들어 금으로 형성될 수 있는 산화 보호 층을 포함한다. 또한, 티타늄을 포함하는 장벽 층이 주석 땜납 층과 금 산화 보호 층과의 사이에 배치될 수 있으며, 상기 장벽 층은 산화 보호 층 안으로의 땜납 구성요소의 확산을 감소시키도록 형성된다.
더 정확하게는, 제1 금속 부분 층(411, 412)은 [이하의 연속물에서 성장 기판(29)으로부터 보여지는 바와 같은] 이하의 개별 층, 즉: 주석 층(예를 들어 1.5㎛와 2.5㎛와의 사이의 두께, (선택적으로) 그 위에 배치되는 티타늄 층(예를 들어, 5nm와 20nm와의 사이의 두께), 그 위에 배치되는 금 층(예를 들어, 50nm와 200nm와의 사이의 두께)을 포함하는 층 연속물을 포함한다.
도 1에 도시된 바와 같이, 바람직하게는 구조화되지 않은, 즉 국부적인 구조를 갖지 않는 지지체(5)가 제공된다. 실리콘은 우수한 미세구조성으로 인해 지지체(5)에 특히 적합하다. 그러나, 다른 재료, 특히 예를 들어 게르마늄 또는 갈륨 비화물과 같은 다른 반도체 재료가 또한 사용될 수 있다. 본 예시 실시형태에서, 지지체(5)는 도핑되고(doped) 제1 반도체 층(21)과 동일한 유형으로 전도된다. 예를 들어, 강하게 도핑된 상업적으로 가용한 실리콘 웨이퍼가 사용될 수 있다. n-도핑된 실리콘에 대해, 0.03Ωcm의 비저항(ρ)에 대응하는 5×1017 cm-3보다 큰 도핑 농도가 바람직하며, p-도핑된 실리콘의 경우에, 유사하게 낮은 비저항에 대해, 예를 들어 0.03Ωcm의 비저항(ρ)에 대응하는 2×1018 cm-3보다 큰 다소 더 높은 도펀트(dopant) 농도가 바람직하다.
지지체(5)의 제1 주 표면(51)에는, 결국 개별 금속 층 또는 적절한 층 연속물을 포함할 수 있는 제2 금속 부분 층(421)이 형성된다. 바람직하게는, 제2 금속 부분 층(421)은, 복수의 역할을 충족하며, 금속과 반도체와의 사이의 접촉물, 제1 금속 부분 층(411, 412)에 의해 제공되는 땜납 층과 반응하도록 형성되는 습윤 층, 및 금속과 반도체와의 사이의 전기적인 접촉을 땜납으로부터 보호하는 공핍층으로서 작용한다.
본 예시적인 실시형태에서, 상이한 기능이 니켈 층에 의해 수행된다.
더 정확하게는, 제2 금속 부분 층(421)은 이하의 개별 층[이하의 연속물에서 지지체(5)로부터 보여지는 바와 같음], 즉: 니켈 층(2㎛와 3㎛와의 사이의 두께) 및 산화에 대해 니켈 층을 보호하는 그 위에 배치된 금의 주석 층을 갖는 층 연속물을 포함한다.
도 2에 도시된 바와 같이, 제1 금속 부분 층(411, 412)은 솔더링 프로세스에 의해 제2 금속 부분 층(421)에 일체로 본딩되며, 이에 의해 반도체 본체(2) 및 지지체(5)를 연결하는 금속 연결 층(4)이 생성된다. 이 경우, 반도체 본체(2) 및 지지체(5)는, 주석과 니켈과의 사이의 실질적으로 완전한 반응이 일어나고 합금이 응고(등온 응고)될 때까지, 200℃와 300℃와의 사이, 바람직하게는 230℃와 250℃와의 사이의 온도에서 유지된다. 지지체(5)는 여전히 어떠한 구조도 갖지 않기 때문에, 지지체(5)에 대한 반도체 본체(2)의 대략적인 조정이 충분하며 간단한 정지 장치에 의해 연결 프로세스에서 허용될 수 있다. 등온 응고를 위한 본 경우에 사용되는 온도는 비교적 낮고, 따라서 성장 기판(29)(사파이어) 및 지지체(5)(실리콘)의 열 수축 거동은 단지 약간 상이하고, 이는 구조의 손상 좌굴(damaging buckling)이 발생하지 않음을 의미한다.
금속 연결 층(4)을 생성한 후, 지지체는 지지체(5)의 두께를 감소시키기 위해 반도체 층 연속물(24)로부터 멀어지는 방향을 향하는 주 표면(52)으로부터 박육화될 수 있다. 박육화는 기계적인 프로세스, 예를 들어 그라인딩, 폴리싱 또는 래핑에 의해 그리고/또는 화학적인 프로세스에 의해 달성될 수 있다. 박육화 프로세스는 생성된 반도체 칩의 구조적인 높이가 감소되게 한다. 또한, 박육화 프로세스는 후속하는 지지체에서의 홈의 형성을 단순화한다. 성장 기판(29)은 지지체(5)가 박육화될 때 요구되는 기계적인 안정성을 제공한다.
도 3에 도시된 다음 방법 단계에서, 홈(9)이 원래의 제2 부분 층 영역(412) 및 환상 홈(413)의 영역에서 지지체(5)에 형성되며, 상기 홈(9)은 제2 주 표면(52)으로부터 지지체(5)의 제1 주 표면(51)까지 연장된다. 바람직하게는, 이 방법 단계 전에, 홈(9)의 영역은 포토리소그래픽적으로 형성되고, 바람직한 방식에서 포토리소그래픽 프로세스를 실행하기 위해 사용되는 리소그래픽 마스크는 성장 기판(29)을 향하는 반도체 층 연속물(24) 측으로부터(도 3에서 상부로부터) 외부에서 보이는 구조체에 배향될 수 있다. 홈(9)의 직경은 환상 홈(413)의 외경보다 작은 바람직하게는 적어도 2㎛, 특히 바람직하게는 적어도 10㎛이다.
홈(9)은 에칭 프로세스에 의해 지지체(5)에 형성되며, 이에 의해 후속하는 금속 연결 층(4)의 제2 영역에 대응하며 제조된 광전자 반도체 칩에서 전기 전도 방식으로 제2 반도체 층(22)에 연결되는 금속 연결 층(4)의 영역이 노출된다. 더 정확하게는, 10㎛와 200㎛와의 사이, 바람직하게는 25㎛와 50㎛와의 사이의 직경을 갖는 홈(9)은, 에칭 프로세스가 니켈과 주석과의 사이의 반응이 일어나지 않는 니켈을 포함하는 영역에서 자동적으로 정지될 때까지, 건식-화학 및 이방성 방식으로 에칭된다.
도 4에 도시된 바와 같이, 다음 방법 단계에서, 환상 홈(413)에 인접하는 금속 연결 층(4)의 부분들이 제거된다. 이는 상기 영역이 습식-화학 방식으로 에칭된다는 사실에 의해 발생하고, 이에 의해 니켈 및 금을 포함하는 부분 영역이 제거되며, 금속 내부 연결(Ni3Sn4)은 달성되지 않는다. 이러한 방식으로, 서로 전기적으로 절연되며 전기 전도 방식으로 제1 반도체 층(21) 및 제2 반도체 층(22)에 각각 연결되는 금속 연결 층(4)의 다수의 제1 영역(41) 및 다수의 제2 영역(42)이 생성된다.
제2 영역(42)으로부터 제1 영역을 분리하는 환상 홈(413)은 이 단계에 의해 노출된다.
도 3에 도시된 바와 같이, 홈(9) 이외에, 추가적인 개구(61)의 영역에 배치되며 평면 모습에서 성장 기판(29)으로부터 멀어지는 방향을 향하는 측으로부터 그 개구의 영역을 덮는 다수의 추가적인 홈(93)이 지지체(5)에 형성된다. 반도체 층 연속물(24)의 추가적인 개구(61)와 추가적인 홈(93)과의 사이에 배치되는 금속 연결 층(4)의 부분들이 상기 에칭 프로세스에 의해 환상 홈(413)에 인접하는 부분들과 동시에 제거되며, 따라서 지지체(52)의 제2 주 표면으로부터 반도체 층 연속물(24)과 성장 기판(29)과의 사이의 경계 표면까지 연장되는 관통 채널(94)이 형성된다.
후속하여, 도 5에 도시된 바와 같이, 지지체(5)의 제2 주 표면(52)과 홈(9)의 횡 표면(95)을 덮는 절연 층(73)이 적용된다. 또한, 절연 층(73)이 금속 연결 층(4)의 영역까지 홈(9) 안으로 연장되며, 따라서 환상 홈(413)이 절연 층(73)에 의해 충전된다. 금속 연결 층(4)의 제1 영역(41) 및 제2 영역(42)이 절연 층(73)에 의해 서로 전기적으로 절연된다.
또한, 절연 층(73)은 관통 채널(94) 안으로 연장되고 따라서 관통 채널(94)에 의해 형성되는 메사 트렌치(mesa trench)를 위한 부동태화 층을 형성한다. 추가적인 개구(61)가 반도체 본체(2)를 지지체(5)에 연결하기 전에 반도체 본체(2)에 형성된다는 사실에 의해(도 1 참조), 관통 채널(94)이 본원에 제공된 방법에서 형성될 수 있고, 상기 채널은 네거티브 메사 플랭크(negative mesa flank)를 갖는 메사 트렌치를 제공하고 금속 연결 층(4)의 제1 및 제2 영역의 절연과 동시에 부동태화 층에 의해 덮일 수 있다. 이러한 방식에서, 메사 트렌치를 덮는 부동태화 층을 제공하기 위한 추가적인 방법 단계가 필요하지 않다.
절연 층(73)은 예를 들어 실리콘 이산화물 및/또는 실리콘 질화물(Si3N4)을 포함하거나 이들로 구성될 수 있다. 바람직하게는, 절연 층(73)의 층 두께는 환상 홈(413)이 절연 층(73)에 의해 완전히 충전되도록 선택된다. 절연 층(73)은, 예를 들어 CVD 프로세스(화학 증착), 예를 들어 PECVD 프로세스(플라즈마 강화 화학 증착)에 의해 퇴적될 수 있다. 대안적으로, ALD 프로세스(원자 층 퇴적)가 사용될 수 있다.
후속하여, 도 6에 도시된 바와 같이, 절연 층(73)은, 적어도 부분적으로, 금속 연결 층(4)의 제2 영역(42) 및 지지체(52)의 제2 주 표면을 노출시키기 위해서 적어도 부분적으로 제거된다.
금속 연결 층(4)의 제2 영역(42)이 홈(9)보다 작은 직경을 갖는다는 사실, 즉 제2 영역(42)이 지지체(5) 측으로부터 본 바와 같이 지지체(5)를 덮지 않는다는 사실에 의해, 연결 층(4)의 제2 영역(42)은 더 이상 적어도 홈(9)을 형성한 후에는 반도체 본체(2)와 지지체(5)와의 사이의 일체 본딩에 기여하지 않는다. 그러므로, 금속 연결 층(4)은 본 예시 실시형태에서는 오직 제1 영역(41)에 의해 부분적으로만 반도체 본체(2)[또는 반도체 층 연속물(24)]와 지지체(5)를 연결한다.
절연 층(73)은, 금속 연결 층(4)의 제2 영역(42)의 영역에서, 내부에 배치되는 Ni3Sn4 의 층을 노출시키며, 지지체(5)의 제2 주 측의 영역에서, 실리콘을 노출시키는, 포토리소그래픽 구조화에 의해 부분적으로 제거된다.
대안적인 실시형태에서, 예를 들어 이른바 스페이서(spacer) 기법을 이용하는 자가-조정 프로세스가 선택된다. 이 경우, 가능한 수직인 측벽이 홈(9)을 위해 [및 선택적으로는 동시에 추가적인 홈(93)을 위해] 제공된다 절연 층(73)이 2개의 스테이지에서 적용된다. 처음에, 가능한 정합하는(conformable) 코팅 단계에서, 모든 횡 표면은 홈(9, 93)의 기부와 함께 균일하게 코팅된다. 그리고, 목표된 코팅 단계에서, 제2 절연 층은 지지체(5)의 제2 주 표면(52)에 실질적으로 적용되고, 높은 종횡비는 홈(9, 93)의 기부 표면의 실질적인 코팅을 방지한다. 제2 절연 층은 후속하는 이방성 에칭 프로세스의 마스크로서 작용하며, 상기 프로세스는 주로 주 표면과 평행한 표면에 영향을 주며, 대조적으로 그에 대해 기울어진 표면을 더 적은 범위로 에칭한다. 도 6에 도시된, 금속 연결 층의 제2 영역(42)의 영역의 절연 층(73)의 돌출부는 이 프로세스에서 형성되지 않는다. 상기 방법은 딥-라잉(deep-lying) 연결 표면의 복잡한 포토리소그래픽 노출을 건너뛴다. 대조적으로, 지지체(5)의 제2 주 표면(52)의 절연 층(73)의 개구는 종래의 포토리소그래피 프로세스에서 달성될 수 있다.
도 7에 도시된 이하의 방법 단계에서, 다수의 제1 접촉부(81) 및 다수의 제2 접촉부(82)가 형성된다. 제1 접촉부(81)의 각각은 금속 연결 층(4)의 제1 영역(41) 중 하나를 갖는 전도성 지지체(5)를 거쳐 그리고 따라서 개구(6) 중 적어도 하나를 통해 전기 전도 방식으로 제1 반도체 층(21)에 연결된다. 제1 접촉부는 지지체(5)의 제2 주 표면(52)에 완전히 배치된다.
제2 접촉부(82)는 적어도 부분적으로 지지체(5)의 제2 주 표면(52)에 배치된다. 또한, 제2 접촉부는 홈(9) 안으로 연장되며 금속 연결 층(4)의 제2 영역(42)에 인접한다. 그러므로, 제2 접촉부(82)의 각각이 금속 연결 층(4)의 제2 영역(42) 중 하나를 통해 전기 전도 방식으로 제2 반도체 층(22)에 연결된다.
제1 접촉부(81) 및 제2 접촉부(82)는, 니켈 및 금을 포함하는 시드 층(seed layer)이 지지체(5)의 제2 주 표면(52)에 그리고 홈(9)에 퇴적되고, 포토리소그래픽 마스크의 정의에 따라 시드 층이 마스크의 창에서 구리에 의해 전기화학적으로 강화된다는 사실에 의해 형성된다. 리소그래픽 마스크 및 니켈/금 층의 비강화 영역을 제거한 후, 제1 접촉부(81) 및 제2 접촉부(82)는 완성된다.
그리고, 도 8에 도시된 바와 같이, 성장 기판(29)이 제거된다. 성장 기판(29)이 사파이어를 포함하는 본 경우에, 방사선투과성 기판의 경우에 일반적으로 사용될 수 있는 레이저 리프트-오프 프로세스(laser lift-off process:LLO)가 사용될 수 있다. 대조적으로, 성장 기판(29)이 예를 들어 실리콘을 포함하는 경우, 기계적 프로세스, 화학적 프로세스, 또는 기계적 프로세스 및 후속하는 화학적 프로세스의 조합이 상기 성장 기판을 제거하는데 특히 적합하다. 성장 기판(29)의 제거는 기계적인 안정성의 손실과 연관되기 때문에, 도 7에 도시된 층 구조가 임시 지지체(57)에 적용된다.
지지체(5)로부터 멀어지는 방향을 향하는 반도체 층 연속물(24)의 방사선 방출 표면에 구조체(27)가 제공된다(도 9 참조). 구조체(27)는 동작 동안 활성 영역(20)에서 발생되는 방사선에 대한 아웃-커플링(out-coupling) 효율을 증가시키기 위해 사용될 수 있다. 구조체는 예를 들어 포토닉 그리드(photonic grid)를 형성하기 위해 불규칙적 또는 규칙적 방식으로, 특히 주기적으로 형성될 수 있다. 도 9에 도시된 층 구조체는 메사 트렌치(94)를 따라 분리되며, 이에 의해 층 구조체는 다수의 광전자 반도체 칩으로 단수화되며, 각각의 개별 반도체 칩은 금속 연결 층(4)의 2개의 개구(6), 홈(9), 제1 영역(41) 및 제2 영역(42)을 포함한다.
도 10은 임시 지지체(57)를 제거한 후의 본 발명에 따른 제조된 광전자 반도체 칩(1)을 도시한다.
도 5 내지 도 9에서, 채널(94)의 절연 층(73)은 성장 기판(29)과 반도체 층 연속물(24)과의 사이의 경계 표면까지 횡 표면을 덮는다. 도시되지 않은 예시 실시형태에서, 절연 층(73)은 상기 영역에서 더 얇게 형성된다. 이는 절연 층이 홈(9)의 영역에서 부분적으로 제거되는 방법 단계에서(도 6 참조), 절연 층이 성장 기판(29)과 반도체 층 연속물(24)과의 사이의 경계 표면의 영역에서 채널(94)에서 동시에 제거될 수 있는 결과를 갖는다. 보조 지지체(57)를 제거한 후, 이미 단수화된 장치가 존재한다. 따라서, 더 이상 메사 트렌치(94)를 따라 도 9에 도시된 층 구조체를 분리할 필요가 없다.
도 11은 제1 예시 실시형태에 따른 도 10에 도시된 반도체 칩(1)의 후방 모습을 도시한다. 제1 접촉부(81) 및 제2 접촉부(82)는 횡 방향으로 서로 옆에 배치된다. 하우징에서의 또는 연결 기판, 예를 들어 인쇄 회로 기판에서의 조립의 경우에, 하우징 또는 연결 기판에서 부착물을 생성할 때, 직접적으로 반도체 칩(1)의 전기적인 접촉이 달성될 수 있다. 전기적인 상측 접촉을 생성하기 위한 와이어 본드 연결도 필요하지 않고, 이에 의해 생산 비용 및 금에 대한 요구가 감소될 수 있다. 제1 접촉부(81)와 제2 접촉부(82)와의 사이에 전압을 인가함으로써, 전하 캐리어가 반대 방향으로부터 활성 영역(20)에서 주입될 수 있고 거기서 재조합될 수 있으며, 이때 방사선이 방출된다. 따라서, 제1 반도체 층(21)을 전기적으로 접촉시키기 위한 반도체 본체(2)의 방사선 방출 표면의 전기적인 접촉이 요구되지 않는다.
도 12 내지 도 14는 추가의 예시 실시형태에 따른 반도체 칩(1)의 후방 모습을 도시한다.
도 12는 마찬가지로 단지 하나의 홈(9) 만이 제공되는 실시형태에 따른 제조된 반도체 칩의 후방 모습을 도시하지만, 제1 예시 실시형태와 대조적으로, 홈(9)은 금속 연결 층(4)의 제1 영역(41)과 제1 접촉부(81)와의 사이에 전기 전도 연결을 제공한다. 즉, 제1 접촉부(81)는 홈(9)을 통해 전기 전도 방식으로 금속 연결 층(4)의 제1 영역(41)에 연결되며 따라서 또한 개구(6)를 통해 전기 전도 방식으로 제1 반도체 층(21)에 연결된다.
도 13에 도시된 예시 실시형태에서, 제1 접촉부(81) 및 제2 접촉부(82)는 본질적으로 동일한 크기이도록 형성된다. 홈(9)은 제1 접촉부(81)에 대해 편심적으로 배치된다.
도 14는, 지지체(5)가 복수의 제1 홈(91) 및 복수의 제2 홈(92)을 포함하고 제1 접촉부(81)가 제1 홈(91)을 통해 전기 전도 방식으로 금속 연결 층(4)의 제1 영역(41)에 연결되며 제2 접촉부(82)가 제2 홈(92)을 통해 전기 전도 방식으로 금속 연결 층(4)의 제2 영역(42)에 연결되는 예시 실시형태를 도시한다. 즉, 이 경우 관통 비아가 양 극성을 위해 지지체(5)에 제공되며, 지지 재료를 통한 전기 전도 연결이 제거된다. 본 실시형태에서, 지지체(5)는 전기 절연 재료를 포함할 수 있는 것이 유리하다.
전체적으로, 도 11 내지 도 14에 도시된, 본 발명에 따른 반도체 칩(1)의 후방 모습으로부터, 본 발명은 2개의 접촉부(81, 82) 및 홈(9, 91, 92)의 배치와 관련하여 특정 지오메트리로 제한되지 않음이 명백하다. 바람직하게는, 본 발명에 따른 반도체 칩(1)의 후방 측의 평면 모습에서, 본 발명에 따른 반도체 칩(1)의 주 표면에 관한[또는 접촉부(81, 82)의 전체 표면에 관한] 홈(9, 91, 92)의 표면 비율은 극성 당 5*10-4 및 2*10-2이다.
추가적인 예시 실시형태(추가로 도시되지 않음)에서, 유사 재료, 또는 적어도 열 팽창 계수가 서로 매우 근접하는 재료가 성장 기판(29) 및 지지체(5)를 위해 사용된다. 예를 들어, 실리콘은 성장 기판(29)을 위한 그리고 또한 지지체(5)를 위한 재료로서 사용될 수 있다. 이는, 금속 연결 층(4)을 통한 반도체 연속물(24)과 지지체(5)와의 사이의 상기 연결이 상승된 온도 및 후속하는 시스템의 냉각에서 감소된 응력 및 결과적인 구조체의 변형을 가져온다는 이점을 갖는다. 결과적으로, 성장 기판(29) 및 지지체(5)를 위해 동일한 재료를 사용할 때, 더 높은 온도에서만 반응하는 땜납 시스템이 금속 연결 층(4)을 생산하기 위해 사용될 수 있다.
예를 들어, 제1 예시 실시형태에서 사용되는 니켈-주석 땜납 시스템 대신에, 금 및 주석을 포함하는 시스템이 사용될 수 있다. 이 땜납 시스템은, 그것이 더 긴 시간 동안의 반응 프로세스 동안 액상을 형성하고, 따라서 액체 땜납 시스템의 부분들이 유리하게는 개구(6) 안으로 가압될 수 있고, 이에 의해 이들이 전기 전도 재료로 완전히 충전될 수 있다는 것에 의해 특징지어 진다. 이러한 방식에서, 금속 연결 층(4)의 제1 영역(41)과 제1 반도체 층(21)과의 사이의 전기 전도 연결에 역효과를 주는 캐비티의 발생이 방지된다.
본 예시 실시형태에서, 제1 금속 부분 층(411, 412)은, 제1 예시 실시형태에서보다 더 얇지만(예를 들어, 0.4㎛와 0.6㎛와의 사이의 두께), 그와 달리 제1 예시 실시형태에 대해 설명된 방식으로 형성되는 땜납 층으로서의 주석 층을 갖는 층 연속물을 갖는다.
더 정확하게는, 제1 금속 부분 층(411, 412)은 [이하의 연속물에서 성장 기판(29)으로부터 보여지는 바와 같은] 이하의 개별 층, 즉: 주석 층(0.4㎛와 0.6㎛와의 사이의 두께), (선택적으로) 그 위에 배치되는 티타늄 층(예를 들어, 5nm와 20nm와의 사이의 두께), 및 그 위에 배치되는 금 층(50nm와 200nm와의 사이의 두께)을 갖는 층 연속물을 포함한다.
제2 금속 부분 층(421)은 금을 포함하는 습윤 층, 백금, 티타늄 및 티타늄 텅스텐 질화물을 포함하는 공핍층(depletion layer), 및 금속과 반도체와의 사이에 알루미늄을 포함하는 접촉부를 포함한다.
더 정확하게는, 제2 금속 부분 층(421)은 [이하의 연속물에서 지지체(5)로부터 보여지는 바와 같은] 이하의 개별 층, 즉: 알루미늄 층, 그 위에 배치되는 텅스텐 질화물 층, 그 위에 배치되는 티타늄 층(예를 들어, 60nm와 80nm와의 사이의 두께), 그 위에 배치되는 백금 층(예를 들어, 230nm와 270nm와의 사이의 두께), 및 그 위에 배치되는 금 층(1.5㎛와 2.5㎛와의 사이의 두께)을 갖는 층 연속물을 포함한다.
성장 기판(29) 및 지지체(5)에 실리콘을 사용함으로써 구조체의 열 팽창 거동에서 거의 어떠한 차이도 발생하지 않기 때문에, 비교적 높은 프로세스 온도가 사용될 수 있다. 본 경우에, 금속 연결 층(4)은 340℃와 350℃와의 사이의 온도에서의 등온 응고에 의해 생성된다. 시스템은, 주석이 금 및 백금과 완전히 반응되고 구조적으로 응고될 때까지 온도를 유지한다.
도 1 내지 도 10과 관련하여 설명된 제1 예시 실시형태와 비교하여, 본 예에서는 더 적게-도핑된 재료(실리콘)가 지지체(5)를 위해 사용된다. 이러한 방식에서, 지지체(5)는 향상된 열 전도성을 갖고, 따라서 지지체는 더 큰 두께, 예를 들어 140㎛와 160㎛와의 사이로 박육화될 수 있다.
본 예시적인 실시형태에서, 홈(9)의 직경은 25㎛와 35㎛와의 사이에 있다. 홈을 형성할 때, 알루미늄을 포함하는 영역에서 프로세스가 정지할 때까지 지지체(5)의 실리콘에서 건식-화학 및 이방성 방식으로 에칭이 실행된다. 백금 및 금은 그 후 습식-화학 방식으로 에칭되며, 백금/금 및 주석의 금속 내부 연결은 달성되지 않는다. 제1 예시 실시형태와 관련하여 위에서 설명된 바와 같이, 금속 연결 층(4)의 부분 분리가 이에 의해 달성되고, 이에 의해 환상 홈(413)이 노출되며, 금속 연결 층(4)의 제1 영역(41) 및 제2 영역(42)은 서로 절연된다.
추가적인 예시 실시형태에서(추가적으로 도시되지 않음), 제1 금속 부분 층 영역(411)은 제2 금속 부분 층 영역(412)과 상이한 층 연속물을 갖는다. 제1 금속 부분 층 영역(411)은 [이하의 연속물에서 성장 기판(29)으로부터 보여지는 바와 같은] 이하의 개별 층, 즉: 제1 예시 실시형태와 관련하여 설명된 바와 같은, 니켈 층(2㎛와 3㎛와의 사이의 두께), 그 위에 배치되는 금의 산화 층(140nm와 150nm와의 사이의 두께), 그 위에 배치되는 주석 층(1.5㎛와 2.5㎛와의 사이의 두께), 및 (선택적으로) 그 위에 배치되는, 티타늄 층 및 금 층을 갖는 층 연속물을 포함한다. 이 층 연속물은 추가적인 개구(61)의 측벽에 배치된다. 또한, 추가적인 개구는 절연 층으로 덧대어 진다.
제2 금속 부분 층 영역(412)은 [추가적인 개구(61)의 기부에 적용되는] 티타늄 이산화물 층을 포함한다.
제2 금속 부분 층(421)은, [이하의 연속물에서 지지체(5)로부터 보여지는 바와 같은] 이하의 개별 층, 즉: 금속과 반도체와의 사이의 접촉부로서의 코발트 규화물 층(예를 들어, 7.5nm와 15nm와의 사이의 두께), 그 위에 배치되는 공핍층으로서의 티타늄 질화물 층(예를 들어, 70nm와 80nm와의 사이의 두께), 그 위에 배치되는 접착 또는 습윤 층으로서의 티타늄 층(예를 들어, 120nm와 130nm와의 사이의 두께), 그 위에 배치되는, 산화 보호 층이 선택적으로 배치될 수 있는, 주석 층(1.3㎛와 1.7㎛와의 사이의 두께)을 갖는 층 연속물을 포함한다.
본 예시 실시형태에서, 성장 기판(29)은 사파이어를 포함한다. 금속 연결 층(4)이 결국 230℃와 240℃와의 사이의 온도에서 등온 응고에 의해 생성된다. 시스템은, 주석이 제1 부분 층 영역(411)의 영역에서 니켈과 완전히 반응되고 따라서 구조적으로 응고될 때까지 온도를 유지한다. 땜납 시스템은 또한 추가적인 개구(61) 안으로 액상으로 유동하고 이에 의해 추가적인 개구를 안정화시킨다. 대조적으로, 제2 금속 부분 층 영역(412)의 영역 및 추가적인 개구(61)의 중심 영역에서, 주석은 요구된 반응 파트너를 잃고 실질적으로 후속하여 용이하게 제거될 수 있는 요소 주석으로서 유지된다.
본 예시 실시형태에서, 실리콘을 포함하는 지지체(5)는 170㎛와 180㎛와의 사이의 두께로 박육화된다. 이제, 40㎛와 50㎛와의 사이의 직경을 갖는 홈(9) 및 40㎛와 50㎛와의 사이의 폭을 갖는 추가적인 홈(93)이, 프로세스가 코발트 규화물을 포함하는 영역에서 정지할 때까지, 건식-화학 및 이방성 방식으로 지지체(5)에서 에칭된다. 코발트 규화물, 티타늄 질화물, 티타늄 및 주석이 그 후 습식-화학 방식으로 에칭되며, 금속 내부 연결(Ni3Sn4)은 달성되지 않는다. 제1 예시 실시형태와 관련하여 위에서 설명된 바와 같이, 이에 의해 금속 연결 층은 중단된다.
후속하는 방법 단계는 제1 예시 실시형태와 관련하여 위에서 설명된 방법 단계에 대응하다.
추가적인 예시 실시형태(추가적으로 도시되지 않음)에서, 도 5에 도시된 절연 층(73)은 포토리소그래픽 프로세스를 사용하여 개방되지 않는다. 오히려, 절연층(73)의 등방성 (정합) 퇴적 및 이방성, 예를 들어 건식-화학, 백-에칭을 거쳐, 절연 층이 지지체(52)의 제2 주 표면 및 홈(9)의 기부에서(환상 홈의 영역에서) 제거되고, 홈(9) 및 환상 홈(413)의 측벽은 코팅된 상태로 유지된다. 지지체(5)의 제2 주 표면(52)이, 절연 층(73)과 상이하지만 마찬가지로 전기적으로 절연되며, 이방성 에칭 프로세스에 의해 영향을 받지 않거나 더 적게 영향을 받는 재료(예를 들어, Si3N4)로 미리 코팅되는 경우, 지지체(5)의 완성된 절연이 보존된다.
본 발명은 예시 실시형태를 참고하여 이루어진 설명에 의해 제한되지 않는다. 오히려, 본 발명은, 임의의 새로운 특징, 및 특히 청구항의 특징의 임의의 조합을 포함하는 특징의 임의의 새로운 조합이, 그 자체로 청구항 또는 예시 실시형태에 명시적으로 나타나지 않는 경우에도, 이러한 특징 또는 이러한 조합을 포함한다.

Claims (15)

  1. 다수의 광전자 반도체 칩을 제조하는 방법이며, 상기 방법은,
    a) 성장 기판(29)에, 방사선을 발생시키고 그리고/또는 수취하기 위해 제공되는 활성 영역(20)을 갖는 반도체 층 연속물(24)을 퇴적시키는 단계로서, 상기 활성 영역은 제1 반도체 층(21)과 제2 반도체 층(22)과의 사이에 배치되는, 퇴적 단계,
    b) 제2 반도체 층(22) 및 활성 영역(20)을 통해 그리고 제1 반도체 층(21) 안으로 연장되는 다수의 개구(6)를 형성하는 단계,
    c) 지지체(5)를 제공하는 단계,
    d) 반도체 층 연속물(2) 및 지지체(5)를 적어도 부분적으로 연결하는 금속 연결 층(4)을 생성함으로써 지지체(5)에 반도체 층 연속물(24)을 부착시키는 단계,
    e) 다수의 홈(9)을 지지체(5)에 형성하는 단계,
    f) 다수의 제1 접촉부(81) 및 다수의 제2 접촉부(82)를 형성하는 단계로서,
    제1 접촉부(81)의 각각은 금속 연결 층(4)의 다수의 제1 영역(41) 중 하나를 거쳐 그리고 개구(6) 중 적어도 하나를 통해 전기 전도 방식으로 제1 반도체 층(21)에 연결되고, 제2 접촉부(82)의 각각은 금속 연결 층(4)의, 제1 영역(41)으로부터 전기적으로 절연되는, 다수의 제2 영역(42) 중 하나를 거쳐 전기 전도 방식으로 제2 반도체 층(22)에 연결되며, 제1 접촉부(81)는 홈(9)을 통해 전기 전도 방식으로 제1 영역(41)에 연결되거나, 제2 접촉부(82)는 홈(9)을 통해 전기 전도 방식으로 제2 영역(42)에 연결되는, 형성 단계, 및
    g) 반도체 층 연속물(24)을 갖는 기판을 다수의 광전자 반도체 칩(1)으로 단수화하는(singularizing) 단계로서, 각각의 반도체 칩은 적어도 하나의 개구(6), 적어도 하나의 홈(9), 적어도 하나의 제1 영역(41), 및 적어도 하나의 제2 영역(42)을 포함하는, 단수화 단계를 포함하는, 방법.
  2. 제1항에 있어서, 방법 단계 d) 전에, 제1 금속 부분 층(411, 412)은 성장 기판(29)으로부터 멀어지는 방향을 향하는 반도체 층 연속물(24) 측에 형성되고, 제2 금속 부분 층(421)은 지지체의 제1 주 표면(51)에 형성되며, 방법 단계 d)에서, 금속 연결 층(4)은, 제1 금속 부분 층(411, 412) 및 제2 금속 부분 층(421)이 적어도 부분적으로 함께 일체 본딩된다는 사실에 의해 생성되는, 방법.
  3. 제2항에 있어서, 제1 금속 부분 층(411, 412)은 다수의 제1 부분 층 영역(411) 및 제1 부분 층 영역으로부터 전기적으로 절연되는 다수의 제2 부분 층 영역(412)을 포함하는, 방법.
  4. 제2항 또는 제3항에 있어서, 제1 금속 부분 층(411, 412) 및 제2 금속 부분 층(421)은 솔더링 프로세스에 의해 서로 연결되는, 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 방법 단계 f) 전에, 금속 연결 층(4)의 일부가 제거되고, 따라서 다수의 제1 영역(41) 및 제1 영역(41)으로부터 전기적으로 절연되는 다수의 제2 영역(42)이 생성되는, 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 방법 단계 e)의 홈(9)은 에칭 프로세스에 의해 형성되는, 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    방법 단계 f) 전에, 홈(9)의 횡 표면(91)을 덮으며 반도체 층 연속물(24)로부터 멀어지는 방향을 향하는 지지체(5)의 제2 주 표면(52)을 적어도 부분적으로 덮는 절연 층(73)이 적용되는, 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 지지체(5)는 단계 d)와 단계 e)와의 사이에서 박육화되는, 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 성장 기판(29)은 제거되는, 방법.
  10. 광전자 반도체 칩(1)이며,
    - 방사선을 발생시키고 그리고/또는 수취하도록 제공되며 제1 반도체 층(21)과 제2 반도체 층(22)과의 사이에 배치되는 활성 영역(20)을 갖는 반도체 층 연속물(24)을 가지며, 제2 반도체 층(22) 및 활성 영역(20)을 통해 제1 반도체 층(21) 안으로 연장되고 전기 전도 재료로 적어도 부분적으로 충전되는 적어도 하나의 개구(6)를 갖는, 반도체 본체(2),
    - 지지체(5)로서, 지지체(5)는 적어도 하나의 홈(9)을 포함하는, 지지체(5),
    - 반도체 본체(2)와 지지체(5)와의 사이의 금속 연결 층(4)으로서, 금속 연결 층(4)은 제1 영역(41) 및 제1 영역으로부터 전기적으로 절연되는 제2 영역(42)을 포함하고, 제1 영역(41)은 개구(6)를 통해 전기 전도 방식으로 제1 반도체 층(21)에 연결되고, 제2 영역(42)은 전기 전도 방식으로 제2 반도체 층(22)에 연결되는, 금속 연결 층(4), 및
    - 제1 접촉부(81) 및 제2 접촉부(82)로서, 제1 접촉부(81)는 홈(9)을 통해 전기 전도 방식으로 제1 영역(41)에 연결되거나, 제2 접촉부(82)는 홈(9)을 통해 전기 전도 방식으로 제2 영역(42)에 연결되는, 제1 접촉부(81) 및 제2 접촉부(82)를 포함하는, 광전자 반도체 칩.
  11. 제10항에 있어서, 제1 접촉부(81) 및 제2 접촉부(82)는 반도체 본체(2)로부터 멀어지는 방향을 향하는 지지체의 제2 주 표면(52)에 적어도 부분적으로 배치되는, 광전자 반도체 칩.
  12. 제10항 또는 제11항에 있어서, 제1 접촉부(81)는 지지체(5)를 거쳐 전기 전도 방식으로 제1 영역(41)에 연결되거나, 제2 접촉부(82)는 지지체(5)를 거쳐 전기 전도 방식으로 제2 영역(42)에 연결되는, 광전자 반도체 칩.
  13. 제10항 또는 제11항에 있어서, 지지체(5)는 적어도 하나의 제1 홈(91) 및 적어도 하나의 제2 홈(92)을 포함하며, 제1 접촉부(81)는 제1 홈(91)을 통해 전기 전도 방식으로 제1 영역(41)에 연결되고, 제2 접촉부(82)는 제2 홈(92)을 통해 전기 전도 방식으로 제2 영역(42)에 연결되는, 광전자 반도체 칩.
  14. 제10항 내지 제13항 중 어느 한 항에 있어서, 지지체(5)는 실리콘을 포함하는, 광전자 반도체 칩.
  15. 제10항 내지 제14항 중 어느 한 항에 있어서, 지지체(5)와 반도체 본체(2)와의 사이에 반사 층(3)이 배치되는, 광전자 반도체 칩.
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