KR101738283B1 - 다이가 패키징 서브스트레이트에 먼저 본딩된 반도체 디바이스 패키지를 위한 방법 및 시스템 - Google Patents

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마이클 쥐. 켈리
로날드 패트릭 휴모엘러
도원철
데이비드 존 하이너
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앰코 테크놀로지 인코포레이티드
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
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    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/8101—Cleaning the bump connector, e.g. oxide removal step, desmearing
    • H01L2224/81011—Chemical cleaning, e.g. etching, flux
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/81024—Applying flux to the bonding area
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/16235—Connecting to a semiconductor or solid-state bodies, i.e. cap-to-chip
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    • H01L2924/16251—Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate
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Abstract

다이를 패키징 서브스트레이트에 먼저 본딩하는 반도체 디바이스 패키지용 방법 및 시스템들이 개시되고, 제1반도체 다이를 패키징 서브스트레이트에 본딩하고, 언더필 재료를 제1반도체 다이 및 패키징 서브스트레이트 사이에 제공하며, 그리고 하나 이상의 추가적인 다이를 제1반도체 다이에 본딩함을 포함할 수 있다. 추가적인 다이는 전자 디바이스들을 포함할 수 있다. 제1반도체 다이는 인터포저 다이를 포함하거나 또는 전자 디바이스들을 포함할 수 있다. 제1반도체 다이는 매스 리플로우 공정 또는 열 압착 공정을 이용하여 패키징 서브스트레이트에 본딩될 수 있다. 추가적인 다이는 매스 리플로우 공정 또는 열 압착 공정을 이용하여 제1반도체 다이에 본딩될 수 있다. 본딩된 다이는 몰딩 재료로 인캡슐레이션될 수 있고, 이는 폴리머를 포함할 수 있다. 하나 이상의 추가적인 다이는 제1반도체 다이와의 접속을 위한 마이크로 범프들을 포함할 수 있다.

Description

다이가 패키징 서브스트레이트에 먼저 본딩된 반도체 디바이스 패키지를 위한 방법 및 시스템{Method and system for a semiconductor device package with a die-to-packaging substrate first bond}
본 발명의 특정 실시예들은 반도체 칩 패키징에 관한 것이다. 보다 구체적으로, 본 발명의 특정 실시예들은 다이가 패키징 서브스트레이트에 먼저 본딩된 반도체 디바이스 패키지를 위한 방법 및 시스템에 관한 것이다.
본 출원은 2012년 11월15일에 출원된, 미국 출원 번호, 13/678,058, 대리인 번호 25031US01, 그리고 2012년11월15일에 출원된 미국 출원 번호 13/678,012, 대리인 번호 25963US01을 참조한다.
상기 인용된 출원 각각은 전체가 참조로서 여기에 포함된다.
반도체 패키징은 물리적 손상 및 외부 스트레스로부터 집적 회로, 또는 칩을 보호한다. 또한, 효율적으로 칩에서 발생하는 열을 제거하도록 열전도성 경로를 제공할 수 있고, 그리고 또한 예를 들면 인쇄 회로 기판 등의 다른 구성 요소에 전기적 연결을 제공할 수 있다. 통상적으로 반도체 패키징에 사용되는 재료는 세라믹 또는 플라스틱을 포함하고, 폼 팩터들(form-factors)은, 무엇보다, 세라믹 플랫 팩들(ceramic flat packs) 및 듀얼 인 라인 패키지(dual in-line packages)로부터 핀 그리드 어레이들(pin grid arrays) 및 리드리스 칩 캐리어 패키지들(leadless chip carrier packages)로 발전해 왔다.
다른 한계점들 및 통상적이고 전통적인 접근법의 단점들은, 도면을 참조하여 본 출원의 나머지 부분에 있는 본 발명의 시스템들과의 비교를 통하여, 당업자에게 명백해질 것이다.
도 1a는 본 발명의 실시예에 따른, 인터포저가 패키징 서브스트레이트에 먼저 본딩되어(interposer-to-packaging substrate first bond) 구성된 집적 회로 패키지를 도시한 개략도이다.
도 1b는 본 발명의 실시예에 따른, 인터포저가 패키징 서브스트레이트에 먼저 본딩되고(interposer-to-packaging substrate first bond) 그리고 스택된 다이를 도시한 개략도이다.
도 1c-1e는 본 발명의 실시예에 따른, 접착 필름을 이용하여 여러개의 다이를 본딩하기 위한 단계들을 도시한 것이다.
도 2는 본 발명의 실시예에 따른, 다이 투 패키징 서브스트레이트(die to packaging substrate)의 공정 흐름을 도시한 개략도이다.
도 3은 본 발명의 실시예에 따른, 패키지에서 다이를 위한 본딩 옵션들을 도시한 개략도이다.
도 4a-4c는 본 발명의 실시예에 따른, 인터포저가 패키징 서브스트레이트에 먼저 본딩(interposer-to-packaging substrate first bond)되기 위한 공정을 도시한 것이다.
도 5는 본 발명의 실시예에 따른, 인터포저 제조 공정을 도시한 플로우 다이아그램이다.
도 6a-6b는 본 발명의 실시예에 따른, 인터포저의 제조 공정의 초기 단계들을 도시한 것이다.
도 6c-6d는 본 발명의 실시예에 따른, 인터포저 제조 공정의 마지막 단계들을 도시한 것이다.
도 7은 본 발명의 실시예에 따른, 스택된 다이 투 패키징 서브스트레이트(stacked die to packaging substrate) 제조 공정을 도시한 플로우 다이아그램이다.
도 8a-8b는 본 발명의 실시예에 따른, 기능적 다이 투 패키지 서브스트레이트(functional die to package substrate) 조립 공정에서 초기 단계들을 도시한 것이다.
도 8c-8d는 본 발명의 실시예에 따른, 기능적 다이 투 패키지 서브스트레이트 조립 공정에서 최종 단계들을 도시한 것이다.
도 8e는 본 발명의 실시예에 따른, 다이 투 패키지 서브스트레이트 공정에서 얻어진 조립체를 도시한 것이다.
도 9는 본 발명의 실시예에 따른, 기계적 평탄화 장치를 도시한 다이아그램이다.
도 10은 본 발명의 실시예에 따른, 진공 평탄화 장치를 도시한 다이아그램이다.
도 11a-11e는 본 발명의 실시예에 따른, 대형 후면 범프들을 갖는 웨이퍼들을 분리하는 단계를 도시한 것이다.
도 12는 본 발명의 실시예에 따른, 패터닝된 언더필층을 이용한 다이 투 다이 본딩을 도시한 다이아그램이다.
본 발명의 특정 양태들은 다이가 패키징 서브스트레이트에 먼저 본딩된 반도체 디바이스 패키지를 위한 방법 및 시스템에서 발견될 수 있다. 본 발명의 예시적 양태들은 제1반도체 다이를 패키징 서브스트레이트에 본딩하고, 언더필 재료를 제1반도체 다이 및 패키징 서브스트레이트 사이에 제공하며, 그리고 하나 이상의 추가적인 다이를 제1반도체 다이에 본딩함을 포함할 수 있다. 하나 이상의 추가적인 다이는 전자 디바이스들을 포함할 수 있다. 제1반도체 다이는 인터포저 다이를 포함할 수 있거나, 또는 제1반도체 다이는 전자 디바이스들을 포함할 수 있다. 제1반도체 다이는 매스 리플로우 공정 또는 열 압착 공정을 이용하여 패키징 서브스트레이트에 본딩될 수 있다. 하나 이상의 추가적인 다이는 매스 리플로우 공정 또는 열 압착 공정을 이용하여 제1반도체 다이에 본딩될 수 있다. 본딩된 제1반도체 다이 및 본딩된 하나 이상의 추가적인 다이는 몰딩 재료로 인캡슐레이션될 수 있다. 몰딩 재료는 폴리머를 포함할 수 있다. 하나 이상의 추가적인 다이는 제1반도체 다이와의 접속을 위한 마이크로 범프들을 포함할 수 있다.
도 1a는 본 발명의 실시예에 따른, 인터포저가 패키징 서브스트레이트에 먼저 본딩되어(interposer-to-packaging substrate first bond) 구성된 집적 회로 패키지를 도시한 개략도이다. 도 1a를 참조하면, 다이(101), 패키징 서브스트레이트(103), 수동 소자들(105), 인터포저(107), 솔더 볼들(111), 리드(lid)(113), 및 열적 인터페이스 재료(118)를 포함하는 패키지(100)가 도시되어 있다.
다이(101)는 하나 이상의 반도체 웨이퍼들로부터 분리된 집적 회로 다이를 포함할 수 있다. 다이(101)는, 예를 들면, 디지털 신호 프로세서들(DSPs), 네트워크프로세서들, 파워 매니지먼트 유닛들, 오디오 프로세서들, RF 회로, 와이어리스 베이스밴드 시스템 온 칩(SoC) 프로세서들, 센서들, 및 주문형 집적 회로들과 같은 전기적 회로를 포함할 수 있다. 게다가, 다이(101)는 다이(101)의 회로와 인터포저(107)의 표면에 형성된 컨택 패드들 사이의 전기적 컨택을 제공하는 마이크로 범프들(109)을 포함할 수 있다.
인터포저(107)는, 인터포저(107)의 일면으로부터 반대면으로 전기적 도전 경로들을 제공하는 관통 실리콘 비아들(TSVs)(115)을 갖는, 실리콘 다이와 같은 반도체 다이를 포함할 수 있다. 인터포저(107)는 또한 패키징 서브스트레이트(103)에 대한 전기적 및 기계적 컨택을 만들기 위한 후면 범프들(117)을 포함할 수 있다. 다른 예시적 시나리오로서, 인터포저(107)는 글래스 또는 유기 라미네이트 재료를 포함할 수 있는데, 어느 쪽이든, 예를 들면 500 x 500 mm 정도의 대형 패널 포맷들일 수 있다.
패키징 서브스트레이트(103)는 인터포저(107), 다이(101), 수동 소자들(105), 및 리드(113)를 위해 기계적 서포트 구조를 포함할 수 있다. 패키징 서브스트레이트(103)는, 예를 들면, 외부 디바이스들 및 회로들과의 전기적 컨택을 제공하기 위해 하면 상에 구비된 솔더 볼들(111)을 포함할 수 있다. 패키징 서브스트레이트(103)는 또한 인터포저(107) 상의 후면 범프들(117)을 수용하도록 구성된 패드들을 통하여 솔더 볼들로부터 다이(101)까지 도전 경로들을 제공하기 위해 비도전성 재료에 구비된 도전성 트레이스들을 포함할 수 있다. 추가적으로, 패키징 서브스트레이트(103)는 솔더 볼들(111)을 수용하기 위한 패드들(119)을 포함할 수 있다. 패드들(119)은 패키징 서브스트레이트(103)와 솔더 볼들(111) 사이의 적절한 전기적 및 기계적 컨택을 제공하기 위해, 예를 들면, 하나 이상의 언더 범프 메탈들을 포함할 수 있다.
수동 소자들(105)은, 예를 들면, 레지스터들, 캐패시터들, 및 인덕터들과 같은 전기적 디바이스들을 포함할 수 있고, 이는 다이(101) 내의 디바이스들 및 회로들에 기능을 제공할 수 있다. 수동 소자들(105)은 하이 밸류(high value) 캐패시터들 또는 인덕터들과 같이, 다이(101)의 집적 회로에 통합하기 어려운 디바이스들을 포함할 수 있다. 다른 예시적 시나리오로서, 수동 소자들(105)은 다이(101)에 하나 이상의 클럭 신호들을 제공하기 위한 하나 이상의 크리스탈 오실레이터들을 포함할 수 있다.
리드(113)는 리드(113) 및 패키징 서브스트레이트(103)에 의해 정의되는 캐비티 내에서 디바이스들을 위한 밀봉을 제공할 수 있다. 열적 인터페이스가 열적 인터페이스 재료(118)를 통해서 다이(101)로부터 리드(113)로 열 전달을 위해 형성될 수 있고, 이는 또한 접착제로서 동작할 수 있다.
예시적 시나리로서, 패키지(100)는 인터포저(107)를 매스 리플로우 또는 열 압착 공정을 통하여 패키징 서브스트레이트(103)에 먼저 본딩함으로써 제조될 수 있다. 다이(101)는 차후에 매스 리플로우 또는 열 압착을 이용하여 인터포저(107)에 본딩될 수 있다. 캐필러리 언더필 공정이 기계적 및 절연 목적들을 위해 본딩 공정 이후 수행될 수 있다. 전기적 테스트들은 적절한 전기적 연결들이 이루어졌는지 그리고 단락 또는 개방 회로들이 존재하지 않는지 확인하기 위해 본딩 공정 다음 수행될 수 있다.
도 1b는 본 발명의 실시예에 따른, 인터포저가 패키징 서브스트레이트에 먼저 본딩되고(interposer-to-packaging substrate first bond) 그리고 스택된 다이를 도시한 개략도이다. 도 1b를 참조하면, 다이(101), 패키징 서브스트레이트(103), 수동 소자들(105), 인터포저(107), 및 다이나믹 랜덤 억세스 메모리(DRAM)의 스택을 포함하는 패키지(150)가 도시되어 있다. 다이(101), 패키징 서브스트레이트(103), 수동 소자들(105), 및 인터포저(1070)는, 예를 들면, 도 1a에 대하여 설명된 바와 유사하나, 다른 다이(101) 및 DRAM(121)의 스택을 위해 다른 전기적 연결 구조일 수 있다.
DRAM(121)은 다이(101)의 회로 또는 패키지(100)의 외부 장치를 위한 고밀도 메모리를 제공하기 위한 다이 스택을 포함할 수 있다. DRAM(121)은 스택된 프론트 투 백(stacked front-to-back)일 수 있고, 따라서 개별 다이 사이의 전기적 접속 제공을 위해 TSV들을 포함할 수 있다.
예시적인 시나리오로서, 패키지(150)는 인터포저(107)를 매스 리플로우 또는 열 압착 공정을 이용하여 패키징 서브스트레이트(103)에 먼저 본딩함으로써 제조될 수 있다. 다이(101)는 추후 매스 리플로우 또는 열 압착을 이용하여 인터포저(107)에 본딩될 수 있다. 게다가, DRAM(121) 스택은 이후 인터포저(107)에 본딩될 수 있다. 캐필러리 언더필 공정이 기계적 및 절연 목적들을 위해 본딩 공정 이후 수행될 수 있다. 전기적 테스트들은 적절한 전기적 연결들이 이루어졌는지 그리고 단락 및 개방 회로들이 존재하지 않는지 확인하기 위해 본딩 공정들 다음 수행될 수 있다.
도 1c-1e는 본 발명의 실시예에 따른, 접착 필름을 이용하여 여러개의 다이를 본딩하기 위한 단계들을 도시한 것이다. 도 1c를 참조하면, 다수의 다이(122) 및 접착층(129)이 도시되어 있다. 다수의 다이(122) 각각은 추후 다른 다이에의 본딩을 위해 메탈 상호 접속 구조들(123)을 포함할 수 있다. 다른 예시적인 시나리오로서, 메탈 상호 접속 구조들(123)은, 예를 들면, 마이크로 범프들 또는 카파 필라들을 포함할 수 있다.
접착 필름(129)은, 예를 들면, 접착 테이프 또는 유연층을 포함할 수 있는데, 이것에 다수의 다이(121)가, 도 1c에 도시된 바와 같이, 본딩될 수 있다. 접착 필름(129)은 다수의 다이를 다른 다이에 부착하기 위한 임시 접착제일 수 있다. 예시적인 시나리오로서, 다수의 다이(121)는 접착 필름(129)에 임시로 위치될 수 있다. 도 1c가 3개의 다이를 포함하는 다수의 다이(121)를 도시하고 있는 반면, 이보다 많거나 또는 작은 다이(단독 다이를 포함)가 또한 가능하고 고려될 수 있다.
다수의 다이(122)가 접착 필름(129)에 접착되면 선택적인 언더필 재료(125)가 또한 도 1d에 도시된 바와 같이 다이(127) 상에 위치될 수 있다. 언더필 재료(125)는, 예를 들면, 후속하는 열 압착 본딩 공정들을 위한 것일 수 있고, 후속하는 열 압착 본딩 공정동안 신속한 경화를 통해 즉각적인 언더필을 허용할 수 있다. 다수의 다이(122) 각각을 위한 분리된 영역 및 언더필 공정에 비교하여 단독 언더필 공정이 다수의 다이(121)를 위해 이용될 수 있으므로, 이는 본딩 수율을 향상시킬 수 있다. 금속 상호 구조들(123)이 수용되는 다이에 접속될 수 있도록 다수의 다이(122)가 위를 향하여 위치될 수 있다.
그런 후 접착 필름(129) 상에 구비된 다수의 다이(122)가, 예를 들면, 도 1d 및 1e에 도시된 바와 같이, 다이(127)(또는, 예를 들면, 다른 서브스트레이트, 패키징 서브스트레이트) 상에 위치될 수 있는데, 이는 접착 필름(129) 상에 구비된 다수의 다이(122)에 대한 초기 배치가 다이(127)에 대한 다수의 다이(122)의 간격 및 정렬의 미세한 제어를 가능하게 할 수 있다. 예시적인 시나리오로서, 다이(127)는 개별 다이(121)에 단체로 본딩(gang bonding)될 수 있다. 다이(127)는 금속 상호 연결 구조들(123)을 수용하기 위해 금속 패드들(131)을 포함할 수 있다. 일단 다이(122)가 다이(127) 위에 위치되면, 열 압착 본딩 공정이 금속 상호 연결 구조들(123)과 금속 패드들(131) 사이의 적절한 전기적 및 긱계적 본딩을 위해 수행될 수 있다. 일단 본딩되면, 접착 필름(129)이 제거될 수 있고 이에 따라 도 1e에 도시된 구조가 된다.
도 2는 본 발명의 실시예에 따른, 다이 투 패키징 서브스트레이트(die to packaging substrate)의 공정 흐름을 도시한 개략도이다. 도 2를 참조하면, 페이스트 프린트 단계(201), 플럭스 젯트 단계(203), 수동 소자들 실장 단계(205), 및 인터포저 열 압착 본딩 단계(207)를 포함하는 다이 투 패키징 공정(200)이 도시되어 있다. 이러한 단계들 이후 언더필 및 경화 단계(217), 리드 부착 단계(219), 레이저 마크 단계(221), 및 볼 그리드 어레이(BGA) 부착 단계(223)가 수행될 수 있다.
페이스트 프린트 단계(201)는 패키징 서브스트레이트에 대하여 다이의 후속 열 압착 본딩을 돕도록 비전도성 페이스트의 적용을 포함할 수 있다. 본딩되는 다이는 인터포저 다이 또는 기능적 다이를 포함할 수 있고, 이는, 예를 들면, 디지털 신호 프로세서들(DSPs), 네트워크 프로세서들, 파워 매니지먼트 유닛들, 오디오 프로세서들, RF 회로, 와이어리스 베이스밴드 시스템 온 칩(SoC) 프로세서들, 센서들, 및 주문형 집적 회로를 포함할 수 있다.
플럭스 젯트 단계(203)는 후속하는 도전성 본딩을 위해 패키징 서브스트레이트 상에서 도전성 표면들의 준비를 포함할 수 있다. 플럭스 공정은 표면 클리닝 단계를 포함할 수 있고 그리고 본딩될 표면들 상에서 과도한 옥사이드층들을 제거할 수 있다. 예를 들면, 패키징 서브스트레이트 상에 구비된 패드들은 인터포저 다이 상의 후면 범프들과의 후속 본딩 또는 기능적 다이 상의 마이크로 범프들을 위해 플럭싱될 수 있다. 추가적으로, 패키징 서브스트레이트 상의 본딩 패드들이 수동 소자들의 후속하는 실장을 위해 준비될 수 있다.
수동 소자들 실장 단계(205)에서, 도 1a 및 1b에 관련하여 설명된 수동 소자들(105)과 같은, 수동 소자들은 패키징 서브스트레이트에 실장될 수 있다. 인터포저를 열 압착 본딩하는 단계(207)에서, 인터포저 다이는 열 압착 본딩 공정을 이용하여 패키징 서브스트레이트에 본딩될 수 있다. 이전에 적용된 비전도성 페이스트는 물리적으로 도전성 표면들의 압착에 의해 위치가 변경될 수 있다. 열 압착 본딩 공정이 도 2에 도시된 반면, 매스 리플로우 공정이 또한 인터포저 또는 기능적 다이를 패키징 서브스트레이트에 본딩하기 위해 이용될 수 있다. 이러한 공정의 예들이 도 3 및 도 7에 도시되어 있다.
플럭스 클린 단계(209)에서, 증가된 온도에서의 건조 처리 이후, 잔존 플럭스가, 예를 들면, 용매 및/또는 탈이온(DI)수 린스로 제거될 수 있다. 이는 언더필/경화 단계(211)에서 캐필러리 언더플로우 공정을 위해 본딩된 구조를 제공할 수 있다. 이러한 공정에서, 언더플로우 재료는 본딩된 다이의 엣지에서 주입될 수 있고 그리고 증가된 온도에서 모세관 현상(capillary action)이 전기적 본딩 구조 주변에서 보호 유전층을 제공하면서 본딩된 다이 아래에 재료가 균일하게 분배되도록 한다. 일단 모세관 현상이 언더필 재료를 분배하고 나면, 이는 장시간 동안 증가된 온도에서 경화될 수 있다.
캐필러리 언더필 및 경화 공정 이후, 플럭스 딥(flux dip) 단계(213)가 수행될 수 있고, 이는 다른 다이 상에 구비된 마이크로 범프들에 대한 후속 본딩을 위해 본딩된 인터포저 또는 기능적 다이 상에 구비된 본딩 영역들에 플럭스를 제공할 수 있다. 플럭스 재료는 본딩 표면들을 위한 클리닝 메커니즘을 제공할 수 있고 그리고 금속으로부터 과도한 옥사이드층들을 제거할 수 있다.
그런 후 상부 다이가, 상부 다이를 열 압착하는 단계(215)에서, 구조물에 본딩될 수 있다. 상부 다이는 먼저 본딩된 인터포저 다이 또는 먼저 본딩된 기능적 다이 다이에 본딩될 수 있다. 본딩된 컨택들에 의해 형성된 전기적 및 기계적 서포트를 제공하도록 증가된 온도에서 상부 다이가 인터포저 다이/패키징 서브스트레이트에 대하여 압착될 수 있다. 인터포저를 열 압착 본딩하는 단계(207)와 같이, 상부 다이를 열 압착 본딩하는 단계(215)는 대신, 예를 들면, 도 3에 도시된 바와 같이 매스 리플로우 본딩 공정을 포함할 수 있다.
또다른 언더필 및 경화 공정이 상부 다이를 위해 언더필/경화 단계(217)에서 수행될 수 있고, 이는 증가된 온도에서 모세관 현상을 통해 상부 다이의 하부에서 재분배될 수 있는 언더필 재료의 주입을 포함할 수 있다. 유사하게, 그런 후 언더필 재료는, 예를 들면, 최대 수시간까지, 장시간 동안 증가된 온도에서 경화될 수 있다.
공정은 리드 부착 단계(219)를 계속할 수 있고, 이는, 필요하다면, 예를 들어 도 1a에 도시된 리드(113)와 유사하게, 본딩된 다이, 인터포저, 및 패키징 서브스트레이트에 대한 보호 및 밀봉을 수행할 수 있다. 이후 식별 마크들이 리드 및/또는 패키징 서브스트레이트에 형성되는 레이저 마크 단계(221)가 수행될 수 있다. 최종적으로, 볼 그리드 어레이(BGA) 부착 단계(223)가 솔더 볼들, 예를 들면 솔더 볼들(111)을 회로 보드 또는 다른 서포트 구조물에 대한 후속 본딩을 위해 패키징 서브스트레이트에 실장되도록 수행될 수 있다. BGA는 패키징 서브스트레이트 상에서 패드들에 대한 우수한 전기적 및 기계적 컨택을 확보할 수 있도록 리플로우 공정에 놓여질 수 있다.
도 3은 본 발명의 실시예에 따른, 패키지에서 다이를 위한 본딩 옵션들을 도시한 개략도이다. 도 3을 참조하면, 매스 리플로우 및 열압착 본딩 단계들을 포함하는 4개의 공정 변화들이 도시되어 있다. 각 공정은 패키징 서브스트레이트에 대한 인터포저 다이를 포함할 수 있는 제1다이 본딩 공정과, 미리 본딩된 인터포저 다이에 대한 다이를 포함하는 제2본딩 공정을 도시하고 있다.
첫번째 공정은 인터포저 다이를 서브스트레이트에 부착하는 단계(301A)인 제1단계, 이후 리플로우 단계(303A), 및 언더필 단계(305A), 다이를 인터포저에 부착하는 단계(307A), 제2리플로우 단계(303B), 제2언더필 단계(305B), 및 최종 단계(309)와 함께, 매스 리플로우/매스 리플로우 공정을 포함한다.
이러한 예시적인 시나리오에서, 인터포저 다이를 서브스트레이트에 부착하는 단계(301A) 및 다이를 인터포저에 부착하는 단계(307A)는 매스 리플로우 본딩 공정(예를 들어, 각각의 단계(303A 및 303B)을 포함할 수 있다.
두번째 공정 흐름은 제1열 압착 본딩 및 제2매스 리플로우 본딩을 포함한다. 따라서 공정은 열 압착(TC)/비전도성 페이스트(NCP)/캐필러리 언더필(CUF)을 이용하여 인터포저 다이를 서브스트레이트에 본딩하는 단계(301B), 다이를 인터포저에 부착하는 단계(307A), 이후 리플로우 단계(303B), 언더필 단계(305B), 및 최종 테스트 단계(309)를 포함한다.
세번째 공정 흐름은 2개의 열 압착 본딩 공정들을 포함하되, 공정은 열 압착(TC)/비전도성 페이스트(NCP)/캐필러리 언더필(CUF)을 이용하여 인터포저 다이를 서브스트레이트에 본딩하는 단계(301B), 열 압착(TC)/비전도성 페이스트(NCP)/캐필러리 언더필(CUF)을 이용하여 다이를 인터포저에 본딩하는 단계(307B), 및 최종 테스트 단계(309)를 포함하도록 한다.
마지막으로, 네번째 공정 흐름은 제1매스 리플로우 본딩 및 제2열 압착 본딩을 포함하되, 공정은 인터포저 다이를 서브스트레이트에 부착하는 단계(301A), 리플로우 단계(303A), 언더필 단계(305A), 열 압착(TC)/비전도성 페이스트(NCP)/캐필러리 언더필(CUF)을 이용하여 다이를 인터포저에 본딩하는 단계(307B), 및 최종 테스트 단계(309)를 포함하도록 한다.
도 3에 도시된 공정 흐름들은 매스 리플로우 및 열 압착의 어떠한 결합도 패키지 내에서 다양한 다이를 본딩하는데 이용될 수 있음을 도시한다. 열 압착 본딩 기술은 40 마이크론 피치 또는 이하에서 유리할 수 있고, 화이트 범프들, 예를 들면, 고유전층 박리 현상이 열 압착 본딩에 의해 제거될 수 있다. 게다라, 평탄도가 열 압착 본딩에 의해 증가할 수 있고, 이에 따라 과도한 갭들에 기인한 개방 회로가 감소한다.
도 4a-4c는 본 발명의 실시예에 따른, 인터포저가 패키징 서브스트레이트에 먼저 본딩(interposer-to-packaging substrate first bond)되기 위한 공정을 도시한 것이다. 도 4a를 참조하면, 패키징 서브스트레이트(103) 및 인터포저(107)가 도시되어 있다. 패키징 서브스트레이트(103) 및 인터포저(107)는 앞에서 설명된 대로, 예를 들면, 패키징 서브스트레이트(103)는 패드들(119)을 포함할 수 있고, 인터포저(107)는 TSV들(115) 및 후면 범프들(117)을 포함할 수 있다.
인터포저 다이(107)는 매스 리플로우 공정 또는 비전도성 페이스트 공정에 의한 열 압착을 이용하여 패키징 서브스트레이트(103)에 본딩될 수 있다. 매스 리플로우 공정은 적절한 본딩을 위해 금속 표면들을 준비하도록 플럭스 딥을 포함할 수 있다. 열 압착 본딩 공정은 본딩 공정에서 도움을 줄 수 있도록 비전도성 페이스트 또는 필름의 선택적 적용을 포함할 수 있다. 게다가, 캐필러리 언더필 공정은, 예를 들면 언더필(401A)에 의해 도시된 바와 같이, 인터포저(107) 및 패키징 서브스트레이트(103) 사이의 영역에서 후면 범프들(117) 사이의 보이드를 채울 수 있다.
도 4b에서, 다이(101)는 매스 리플로우 공정 또는 비전도성 페이스트 공정에 의한 열 압착을 이용하여 인터포저 다이(107)에 본딩될 수 있다. 인터포저 다이(107)와 함께, 캐필러리 언더필 공정은, 예를 들면 도 4c에 도시된 언더필(401B)에 의해 도시된 바와 같이, 다이(101)와 인터포저 다이(107) 사이의 영역에서 마이크로 범프들(109) 사이의 보이드를 채울 수 있다.
인터포저 다이(107)에 대한 두개의 다이(101)의 접속이 도 4a-4c에 도시된 반면, 본 발명은 그렇게 한정될 필요는 없다. 따라서, 어떤 개수의 다이도 예를 들면 유효한 공간과 전력 및 열적 요구들에 의해 결정된 인터포저(107)에 본딩될 수 있다. 더욱이, 다이는, 예를 들면 도 1b에 도시된 바와 같이, 인터포저 다이(107) 상에 스택될 수 있다.
최종적으로, 솔더 볼들(111)이 패키징 서브스트레이트(103) 상의 패드들(119) 위에 위치될 수 있다. 플럭스 공정이 솔더 볼들(111) 및 패드들(119)을 준비하는데 이용될 수 있다. 솔더 볼들(111)이 리플로우 공정에 놓여질 수 있고, 이후 낮은 저항 및 기계적으로 패드들(119)에 대한 건전한 컨택을 갖게 된다.
도 5는 본 발명의 실시예에 따른, 인터포저 제조 공정을 도시한 플로우 다이아그램이다. 도 5를 참조하면, 입고 인터포저 웨이퍼는 컨택 패드들이 인터포저 웨이퍼의 정면 상에 증착될 수 있는 정면 패드들 단계(501)를 수행할 수 있다. 예시적인 시나리오로서, 정면 패드들은 니켈/팔라듐/골드를 포함할 수 있다.
그런 후 인터포저 웨이퍼는 웨이퍼 서포트 단계(503)를 수행할 수 있는데, 웨이퍼는, 예를 들면, 접착층으로 서포트 서브스트레이트에 본딩될 수 있다. 예시적 시나리오로서, 서포트 구조는 인터포저 웨이퍼를 고정하기 위한 접착층을 갖는, 예를 들면, 실리콘 서브스트레이트와 같은, 경성 서브스트레이트를 포함할 수 있다. 컨택 패드들의 정면은 후면 공정이 가능하도록 웨이퍼 서포트에 고정될 수 있다. 이러한 서포트는 파국적인 물리적 손상을 초래하지 않고, 인터포저의 박형화(thining)와 같은 후속 공정 단계를 허용할 수 있다.
박형화 단계(505)에서, 인터포저 웨이퍼는 서브스트레이트에서 TSV를 노출하는 두께로 박형화될 수 있다. 박형화는 인터포저의 후면에서 재료를 제거하기 위해 화학적 기계적 연마(CMP) 공정을 포함할 수 있다.
박형화 단계(505) 이후 후면 범프 제조 단계(507)가 수행될 수 있는데, 후면에 전기적 접촉을 할 수 있도록 노출된 TSV에 금속 범프들이 부착될 수 있다. 후면 범프들이, 예들면, 인터포저가 패키징 서브스트레이트에 본딩되는데 이용될 수 있다. 후면 범프들은 인터포저에 대한 적절한 전기적 및 기계적 본딩을 확보하도록 리플로우 공정에 놓여질 수 있다.
후면 범프들이 적용된 이후, 분리 단계(509)에 인터포저가 웨이퍼 서포트로부터 분리될 수 있다. 이는 접착층을 제거하기 위해 열적 램프(ramp)를 포함할 수 있고, 그리고/또는 접착제를 제거하기 위해 용해 단계를 포함할 수 있다. 최종적으로, 인터포저는 조립 단계(511)를 수행할 수 있고, 여기서 인터포저는, 예를 들면, 도 1a-4c에 도시된 바와 같이 분리되어 패키지로 통합될 수 있다.
도 6a-6b는 본 발명의 실시예에 따른, 인터포저의 제조 공정의 초기 단계들을 도시한 것이다. 도 6a를 참조하면, 인터포저(610)(예를 들면, 인터포저 웨이퍼) 및 서포트 구조(603)가 도시되어 있다. 서포트 구조(603)는 다층 구조를 포함할 수 있다. 예시적 시나리오로서, 서포트 구조(603)는 인터포저(610)를 서포트 구조(603)에 결합하기 위해 접착층을 갖는, 예를 들면, 실리콘 서브스트레이트와 같은, 경성 서브스트레이트를 포함할 수 있다.
인터포저(610)는 박형화 이전에 추후 공정에서 인터포저(610)에 접속될 반도체 다이를 위한 컨택 패드들로 이용될 수 있는 정면 패드들(601)을 갖는 두꺼운 서브스트레이트를 포함할 수 있다. 이 단계에서 인터포저(610)는, 정면 패드들(601)의 증착과 같은, 용이한 취급 및 공정을 위해 도 1a -4c에서 통합된 바와 같이 인터포저(107)의 두께보다 두꺼울 수 있다. 인터포저(610)는 두꺼운 서브스트레이트를 통해 부분적으로 연장된 TSV들(115)을 포함할 수 있고, 여기서 TSV들(115)은 후속하는 인터포저 웨이퍼(610)의 박형화 이후 노출될 것이다. 또한 인터포저(610)는 TSV들(115)을 적절한 정면 패드들(601)에 접속하기 위한 금속 상호 접속층(605)을 포함할 수 있다.
도 6b는 인터포저 웨이퍼(610)에 고정된 서포트 구조(603) 및 후속하는 박형화 방향을 도시하고 있다. 인터포저(610)는 예를 들면 CMP 공정을 이용하여 박형화될 수 있고, 그리고 TSV들(115)을 노출하도록 박형화될 수 있다.
도 6c-6d는 본 발명의 실시예에 따른, 인터포저 제조 공정의 마지막 단계들을 도시한 것이다. 도 6c를 참조하면, 고정된 서포트 구조(603)와 함께 박형화된 인터포저(610)가 도시되어 있다. 노출된 TSV들(115)과 함께, 금속 범프들이 노출된 TSV(115) 표면들에 부착될 수 있고, 이에 따라 후면 범프들(607)이 완성되며, 이는 인터포저(610)를 패키징 서브스트레이트에 접속하는데 이용될 수 있다.
후면 범프들(607)이 부착된 이후, 서포트 구조(603)는, 예를 들면, 열 공정, 또는 용해 공정을 통해 제거될 수 있다. 결과물 구조는 인터포저(107)와 같은, 후속하여 다이를 포함하는 개별 인터포저들로 분리될 수 있는 인터포저(610)를 포함할 수 있다.
도 7은 본 발명의 실시예에 따른, 스택된 다이 투 패키징 서브스트레이트(stacked die to packaging substrate) 제조 공정을 도시한 플로우 다이아그램이다. 도 7을 참조하면, 플럭스 딥(flux dip) 단계(701)에서, 반도체 다이(예를 들면, 전자 장치, 또는 기능적 다이, 인터포저 다이, 등등) 상에 C4 마이크로 범프들과 같은, 금속 범프들과의 본딩을 위한 금속 컨택 표면들을 준비하기 위해 패키징 서브스트레이트가 플럭스에 담궈 질 수 있다.
매스 리플로우 하부 다이 단계(703)에서, 제1다이가 매스 리플로우 공정을 이용하여 패키징 서브스트레이트에 본딩될 수 있다. 매스 리플로우 공정이 하부 다이를 부착하기 위해 도시된 반면, 본 발명은 그렇게 한정될 필요는 없다. 따라서, 열 압착 공정과 같은 다른 본딩 기술들이 이용될 수 있다.
플럭스 클린 단계(705)에서, 클리닝 공정이 어떤 잔존 플럭스를 제거하도록 본딩된 다이와 패키징 서브스트레이트 상에서 수행될 수 있고, 이후 언더필/경화 단계(707)가 수행되며, 여기서 언더필 재료는 본딩된 다이 및 패키징 서브스트레이트 사이의 공간에 위치될 수 있다. 언더필 재료는 예를 들면 모세관 현상 하에서 체적을 채울 수 있다. 일단 재료가 체적에 주입되면, 경화(hardening)를 위해 증가된 온도에서 경화(cure)될 수 있다.
일단 언더필 재료가 경화되면, 하나 이상의 상부 다이가 열 압착 상부 다이 및 비전도성 페이스트 단계(711)에서 하부 다이에 본딩될 수 있다. 이 단계에서, 비전도성 페이스트는 후속하는 하나 이상의 상부 다이 본딩을 위해 하부 다이의 상면에 위치될 수 있다. 예시적인 구조는 하부 다이로서 로직 다이와 상부 다이로서 하나 이상의 메모리 다이를 포함할 수 있다.
경화 단계(713)에서, 상부 다이와 하부 다이의 건전한 기계적 본딩을 확보하도록, 비전도성 페이스트가 증가된 온도에서 경화될 수 있다. 이후 오버 몰딩 단계(715)가 수행되고, 여기서 몰딩 재료는 몰딩된 패키지가 구현되도록 본딩된 구조 위에 위치될 수 있다. 몰딩 재료는 예를 들면 다이 및 서브스트레이트 패키지의 인캡슐레이션을 제공할 수 있고, 그리고 외부 스트레스로부터 회로를 보호할 수 있다.
열적 인터페이스 재료 단계(717)에서, 우수한 열전도율을 갖는 재료가 상부 다이의 노출된 상면에 위치될 수 있다. 이는 열을 본딩된 다이로부터 후속하여 부착된 히트싱크로 전달하여 제거하는 열적 도전층과 함께 본딩된 다이를 위해 히트 싱크 역할을 가능하게 한다. 오버 몰딩 단계(715)에서 상부 다이의 상면 상에 몰딩 재료가 잔존하는 경우, 몰딩 재료는 그라인딩 단계에서 제거될 수 있다.
이후 식별 마크들이 몰딩된 패키지 위에 형성되는 레이저 마크 단계(719), 볼 그리드 어레이(BGA) 부착 단계(721)가 수행될 수 있고, 여기서 도전성 볼들이 패키징 서브스트레이트의 하면에 부착될 수 있다. 후속하여 BGA는 예를 들면 전체 패키지가 회로 보드에 부착하도록 이용될 수 있다.
도 8a-8b는 본 발명의 실시예에 따른, 기능적 다이 투 패키지 서브스트레이트(functional die to package substrate) 조립 공정에서 초기 단계들을 도시한 것이다. 도 8a를 참조하면, 다이(801A) 및 패키징 서브스트레이트(103)가 도시되어 있다. 패키징 서브스트레이트(103)는 예를 들면 앞에서 설명한 것일 수 있고, 후속하는 솔더 볼들을 위한 후면 패드들(119)을 포함할 수 있다.
다이(801A)는 예를 들면 디지털 신호 프로세서들(DSPs), 네트워크 프로세서들, 파워 매니지먼트 유닛들, 오디오 프로세서들, RF 회로, 와이어리스 베이스밴드 시스템온칩(SoC) 프로세서들, 센서들, 및 주문형집적회로와 같은 전기 회로를 포함할 수 있다. 더욱이, 다이(801A)는 패키징 서브스트레이트(103)에 대한 전기적 컨택을 만들기 위한 마이크로 범프들(109)을 포함할 수 있다. 다이(801A)는 매스 리플로우 공정 또는 열 압착 및 비전도성 페이스트 본딩 공정을 이용하여 패키징 서브스트레이트에 본딩될 수 있다.
본딩 공정 이후, 다이(801A)와 패키징 서브스트레이트(103) 사이의 체적을 채우도록 캐필러리 언더필 공정이 수행되고, 이후 경화 공정이 수행된다. 증착되거나 위치될 경우, 언더필 재료(803A)는 예를 들면 필름, 페이스트, b-스테이지 필름, 또는 액체일 수 있다. 구현된 구조가 도 8b에 도시되어 있다.
도 8c-8d는 본 발명의 실시예에 따른, 기능적 다이 투 패키지 서브스트레이트 조립 공정에서 최종 단계들을 도시한 것이다. 도 8c를 참조하면, 다이(801B)는 미리 패키징 서브스트레이트(103)에 본딩된 다이(801A)에 본딩될 수 있다. 다이(801B)는 열 압착 및 비전도성 페이스트 공정을 통해 다이(801A)에 접속될 수 있다. 다이(801B) 상의 마이크로 범프들(109)이 다이(801A) 상의 패드들에 접속될 수 있다. 다른 예시적인 시나리오로서, 다이(801B)가 매스 리플로우 공정을 이용하여 다이(801A)에 접속될 수 있다.
오버 몰딩 공정이 본딩된 구조를 인캡슐레이션하도록 이용될 수 있으며, 이는 오버 몰딩(821)으로 구현된다. 오버 몰딩(821)은 압축 성형 공정을 통해 다이(801A 및 801B)의 위 및 주변에 위치되는 폴리머를 포함할 수 있다. 예시적인 시나리오로서, 오버 몰딩이 다이(801A 및 801B)의 주변에 형성될 수 있으나, 상면에는 형성되지 않음으로써 열적 인터페이스 재료(811)가 다이(801B)의 상면 위에 증착될 수 있다. 다른 예시적인 시나리오로서, 오버 몰딩 공정이 다이(801B)의 상면에 오버 몰딩을 잔존하도록 할 수 있으나, 그라인딩 또는 CMP와 같은 공정을 통해 제거될 수 있다.
언더필 재료(803A)가 도 8c 내지 8e에 도시된 반면, 오버 몰딩 재료 자체가 인터포저(103)와 다이(801A) 사이, 그리고 다이(801A)와 다이(801B) 사이와 같은, 각 접속 계면을 위한 언더필 재료로써 이용될 수 있다. 다른 예시적 실시예로서, 언더필 재료는 액체 또는 페이스트로서 삽입되거나, 필름, 또는 b 스테이지 필름으로서 위치될 수 있으며, 그리고 각 다이가 서브스트레이트에 본딩될 때 또는 다이가 다이에 본딩될 때 순차적으로 위치되거나, 또는 모든 전기적 본딩들이 완성된 이후 한번에 만들어질 수도 있다.
열적 인터페이스 재료(811)가 다이(801A 및 801B)로부터 열을 제거하도록 열적 도전 경로를 제공하는데 이용될 수 있다. 히트 스프레더가, 도 8e에 에 도시된 바와 같이, 다이(801A 및 801B)의 회로로부터 열을 전달하여 제거할 수 있도록 열적 인터페이스 재료(811) 위에 위치될 수 있다.
더욱이, 솔더 볼들(111)이 패키징 서브스트레이트(103) 상의 후면 패드들(119)에 본딩될 수 있다. 솔더 볼들(111)은 예를 들면 인쇄회로기판과 같은, 외부 디바이스들 및 회로에 전기적 상호 연결들을 제공하도록 동작할 수 있다. 솔더 볼들이 도 8d에 도시된 반면, 어떠한 금속 상호 연결 구조가 예를 들면 마이크로 범프들 또는 카파 필라들과 같은 것들이 이용될 수 있다.
도 8e는 본 발명의 실시예에 따른, 다이 투 패키지 서브스트레이트 공정에서 얻어진 조립체를 도시한 것이다. 도 8e에 도시된 바와 같이, 서브스트레이트(825)가 솔더 볼들(813)을 이용하여 인터포저(103)에 본딩될 수 있고, 그리고 히트 스프레더(823)가 열적 인터페이스 재료(811) 및 오버 몰딩(821)과 접촉하여 다이(801B) 위에 위치될 수 있다.
도 9는 본 발명의 실시예에 따른, 기계적 평탄화 장치를 도시한 다이아그램이다. 도 9를 참조하면, 보트(901), 클립들(903), 다수의 다이(905), 인터포저(907), 및 서브스트레이트(909)가 도시되어 있다. 보트(901)는 경성 서포트 구조를 포함할 수 있는데, 이것에는 다이/인터포저 조립체가 위치되어 클립들(903)에 의해 고정될 수 있다. 보트(901)는 예를 들면 200℃ 이상의 고온에서 견딜 수 있다.
인터포저(907)는 예를 들면 열 압착 기술을 이용하여 서브스트레이트(909)에 본딩될 수 있다. 유사하게, 다수의 다이(905)가, 보트(901)에 위치되기 이전에, 예를 들면 열 압착 본딩 기술을 통하여 인터포저(907)에 본딩될 수 있다. 보트(901), 다수의 다이(905) 및 인터포저(907)의 온도가 증가함에 따라, 다수의 다이(905) 및 인터포저(907)를 포함하는 조립체의 곡률은 조립체의 외측 엣지들에서 하부로 향하는 힘을 제공하는 클립들(903)에 의해 평평해진다. 곡률이 제로(0)에 가까워짐에 따라, 증가된 횡방향 길이는 클립들(903) 아래에서 슬라이딩되어 수용될 수 있다. 게다가, 보트(901)는 클립들(903)의 하부를 향하는 힘과 함께 기계적 서포트를 제공할 수 있다.
보트(901) 및 클립들(903)은 부분적으로 조립된 패키지가 수직 방식(normal fashion)으로 가열되도록 하나, 시스템이 평평해진 경우, 가열 공정 동안 부분적으로 조립된 패키지가 평평한 채로 있도록, 휨의 수직 진행(normal progression)을 억제하며, 온도가 높게 상승함에 따라 실리콘 인터포저의 평평도를 유지한다.
도 10은 본 발명의 실시예에 따른, 진공 평탄화 장치를 도시한 다이아그램이다. 도 10에 도시된 바와 같이, 보트(1001), 다수의 다이(1005), 인터포저(1007), 서브스트레이트(1008), 진공 실링 링들(1009), 진공 채널들(1011), 밸브(1013), 및 진공 공급부(1015)가 도시되어 있다.
예시적인 시나리오로서, 보트(1001)는 예를 들면 다수의 다이(1005), 인터포저(1007), 및 패키징 서브스트레이트를 포함할 수 있는 서브스트레이트(1008)를 포함하는 부분적으로 조립된 패키지를 평평하게 하는 진공 시스템을 포함한다. 진공-기계적 시스템은 부분적으로 조립된 패키지가 수직 방식으로 가열되도록 하나, 부분적으로 조립된 패키지가 평평해진 경우, 가열 공정 동안 평평해진 구조로 부분적으로 조립된 패키지를 유지한 채 휨의 수직 진행을 억제하며, 그런 후 온도가 증가함에 따라 실리콘 인터포저(1007) 및 서브스트레이트(1008)의 평평도를 유지한다.
진공은 밸브(1013) 및 진공 채널들(1011)을 통해서 진공 공급부(1015)를 이용하여 실온 또는 약간 증가된 온도에서 제공될 수 있고, 진공 기계적 보트(1001)가 표준 리플로우 퍼니스를 통과할 수 있도록 하고 인터포저 실리콘 상면의 평평도를 유지하도록 충분한 진공을 유지하도록 고온 실링 링들(1009)를 이용하여 유지될 수 있다.
도 11a-11e는 본 발명의 실시예에 따른, 대형 후면 범프들을 갖는 웨이퍼들을 분리하는 단계를 도시한 것이다. 도 11a를 참조하면, 캐리어 웨이퍼(1101), 후면 범프들(1105)을 갖는 디바이스 웨이퍼(1103), 및 폴리머층(1107)이 도시되어 있다.
디바이스 웨이퍼(1103)는 예를 들면 전자(예를 들면, 기능적) 웨이퍼 또는 인터포저 웨이퍼를 포함할 수 있고, 이는 분리 공정 중 손상되기 쉬운 큰 후면 범프들(1105)을 포함할 수 있다. 따라서, 폴리머층(1107)은 분리 공정 중 후면 범프들(1105)을 보호하기 위해 제공될 수 있다. 폴리머층(1107)은 예를 들면 억제 재료 또는 접착 필름 또는 테이프를 포함할 수 있고, 이는 후면 범프들(1105) 위의 디바이스 웨이퍼(1103)에 적용될 수 있다.
진공 기술과 같은, 캐리어 웨이퍼(1101) 및 폴리머층(1107)의 상면에 대한 후속 척 부착이 도 11b에 도시되어 있다. 상부 척(1109A)이 하나의 횡 방향으로 움직이는 반면, 캐리어 웨이퍼(1101)를 디바이스 웨이퍼(1103)로부터 분리하도록 하부 척(1109B)이 반대 방향으로 움직일 수 있다. 폴리머층(1107)이 표면에 대한 적절한 진공 밀봉을 가능하게 하며, 여기서 후면 범프들(1105)에 직접 진공이 제공될 경우 빈약한 밀봉이 제공될 수도 있다.
도 11c는 캐리어 웨이퍼(1101)로부터 분리 공정 이후 구현된 구조를 도시하고 있다. 캐리어 웨이퍼(1101)에 남아 있는 어떠한 접착제 잔여물도 상부 척(1109A)에 접착된 채로 클리닝 공정을 통해 제거될 수 있다.
그런 후 클리닝된 구조가 예를 들면 도 11d에 도시된 바와 같이 후면 범프들(1105)이 상부를 향하도록 한 채 필름 프레임(1111)에 고정될 수 있다. 그런 후 예를 들면 폴리머 층(1107)이 화학적 또는 열적으로 제거될 수 있고 이후 표면 클린닝 공정이 수행되며, 이에 따라 도 11e에 도시된 본딩된 웨이퍼(1103)가 구현된다.
도 12는 본 발명의 실시예에 따른, 패터닝된 언더필층을 이용한 다이 투 다이 본딩을 도시한 다이아그램이다. 도 12를 참조하면, 마이크로 범프들(1203)를 갖는 상부 다이(1201) 및 컨택 패드들(1207)을 포함하는 하부 다이(1205) 그리고 언더필층(1209)이 도시되어 있다.
예시적인 시나리오로서, 마이크로 범프들(1203)은 예를 들면 카파 필라들을 포함할 수 있고, 그리고 하부 다이(1205)에 있는 컨택 패드들(1207)과 대응될 수 있다. 언더필층(1209)은 다음 레벨의 다이, 즉, 상부 다이(1201)가 본딩될 하부 다이(1205)의 상면에 제공되는 폴리머를 포함할 수 있다. 폴리머는 후속 언더필 공정을 불필요하게 하는 두개의 다이 표면들로 흘러가서 본딩하는 재-패시베이션 또는 예비 적용 언더필을 포함할 수 있다.
더욱이, 언더필층(1209)은 하부 다이(1205)에서 적절한 컨택 패드들(1207)을 노출하도록(예를 들면, 층(1209)에 웰(well)들을 형성함에 의해) 포토리쏘그래피 기술들 또는 레이저 어블레이션 이용하여 패턴화될 수 있다. 층(1209)은 예를 들면 오프닝들이 레이저 어블레이션 또는 포토리쏘그래프 기술들을 이용하여 생성된 완전 깊이 포켓들 또는 부분 깊이 포멧들을 포함할 수 있는 필름을 포함할 수 있다. 부분 깊이 포켓들에 잔존하는 재료는 예를 들면 상부 다이(1201)를 하부 다이(1205)에 본딩하는 공정을 도와줄 수 있다.
노출된 패드들은 하부 다이(1205)에 대한 상부 다이(1201)를 정렬하는데 이용될 수 있다. 다이는 예를 들면 열 압착 또는 매스 리플로우 기술을 이용하여 본딩될 수 있다. 플럭스 딥이 한 표면으로부터 다른 표면으로 솔더의 젖음성을 향상시키도록 이용될 수 있고, 언더필이 두개의 상부 및 하부 다이 표면들에 "즉각적인 경화"을 수행하고 밀봉할 수 있다. 더욱이, 언더필이 본딩 공정 중 마이크로 범프들(1203) 및 컨택 패드들(1207) 주변 및 아래로 흘러갈 수 있다.
본 발명의 예시적인 실시예로서, 방법 및 시스템이 다이가 패키징 서브스트레이트에 먼저 본딩된 반도체 디바이스 패키지를 위해 개시되어 있다. 이러한 예의 목적들을 위해, 도 1a-1b의 인터포저(107)는 제1다이(107)로 칭해진다. 이와 같이 하여, 본 발명의 측면들은 제1다이(107,801A)(예를 들면, 반도체 다이)를 패키징 서브스트레이트(103)에 본딩하고, 제1다이(107,801A) 및 패키징 서브스트레이트(103) 사이에 언더필 재료(401A,401B, 803A)를 제공하며, 하나 이상의 추가적인 다이(101,801B)를 제1다이(107,801A)에 본딩함을 포함할 수 있다.
하나 이상의 추가적인 다이(101,801B)는 전자 디바이스들을 포함할 수 있다. 제1다이(107,801A)는 인터포저(위에서 논의된 바와 같이) 또는 전자 디바이스들을 포함할 수 있다. 제1다이(107,801A)가 매스 리플로우 공정(303A) 또는 열 압착 공정(301B)을 이용하여 패키징 서브스트레이트(103)에 본딩될 수 있다. 하나 이상의 추가적인 다이(101,801B)가 매스 리플로우 공정(303B) 또는 열 압착 공정(301B,307B)을 이용하여 제1다이(107,801A)에 본딩될 수 있다. 본딩된 제1다이 및 본딩된 하나 이상의 추가적인 다이는 몰딩 재료(821)에 의해 인캡슐레이션될 수 있다. 몰딩 재료(821)는 폴리머를 포함할 수 있다. 하나 이상의 추가적인 다이(101,801B)는 제1다이(107,801A)에 접속하기 위한 마이크로 범프들(109)을 포함할 수 있다.
제1다이(107,801A)는 열 압착 공정을 이용하여 패키징 서브스트레이트(103)에 본딩되는 인터포저(위에서 논의된 바와 같이)일 수 있다. 하나 이상의 추가적인 다이(101,801B)의 본딩은 하나 이상의 추가적인 다이(101,801B)를 접착층에 접착하고; 그리고 접착된 하나의 이상의 추가적인 다이(101,801B)를 제1다이(107,801A)에 본딩함을 포함할 수 있다.
하나 이상의 추가적인 다이(101,801B)의 본딩은 제1다이(107,801A) 및 패키징 서브스트레이트가 한 방향으로 굽혀지게 하나 반대 방향으로 굽혀지지 않게 하는 고정물에 제1다이(107,801A) 및 패키징 서브스트레이트를 위치시키고; 그리고 리플로우 공정을 통하여 제1다이(107,801A), 패키징 서브스트레이트, 및 하나 이상의 추가적인 다이(101,801B)를 처리함을 포함할 수 있다.
제1다이(107, 801A)를 패키징 서브스트레이트에 본딩하기 이전에, 제1다이(107,801A)의 관통 실리콘 비아들(115)이 노출되도록, 제1서브스트레이트(610)를 얇게 하되, 제1서브스트레이트는 제1다이(107,801A)를 포함하고 그리고 서포트 구조(603)에 본딩되며; 그리고 제1인터포저(610)를 서포트 구조(603)로부터 제거함을 포함한다. 제1서브스트레이트를 서포트 구조(603)로부터 제거하는 것은 보호층, 폴리머층(1107)을 제1디바이스 웨이퍼(1103) 상에 있는 후면 범프들(1105) 위에 형성하고; 제1척(1109A)을 폴리머층(1107)에 부착하고; 제2척(1109B)을 캐리어 웨이퍼(1101)에 부착하며; 그리고 상대적 운동이 부착된 제1척(1109A) 및 부착된 제2척(1109B) 사이에 일어나도록 함을 포함할 수 있다.
본딩된 제1다이(107,801) 및 본딩된 하나 이상의 추가적인 다이(101,801B)는 몰딩 재료(821)로 인캡슐레이션될 수 있다. 하나 이상의 추가적인 다이(101,801B, 1201)는 제1다이(107,801,1205)에 접속을 위한 마이크로 범프들(109,1203)을 포할 수 있고, 여기서 본딩은 마이크로 범프들(1203)을 제1다이(107,801A,1205) 상에 위치된 층(1209)에서 각각의 웰들에 위치시키고; 그리고 마이크로 범프들(1203)을 제1다이(107,801A)에 본딩함을 포함할 수 있다.
발명이 특정 실시예들을 참조하여 설명되었지만, 다양한 변경이 이뤄질 수 있고 균등물들이 본 발명의 범위를 벗어나지 않고 대체될 수 있음을 당업자는 이해할 것이다. 또한, 많은 변형이 본 발명의 범위를 벗어나지 않고 본 발명의 교시에 특정 상황 또는 재료에 적합하도록 이루어질 수 있다. 따라서, 본 발명은 개시된 특정 실시예에 한정되지 않으나, 본 발명은 첨부된 청구항들의 범위 내에 들어오는 모든 실시예들을 포함할 것으로 의도된다.

Claims (23)

  1. 제1반도체 다이를 패키징 서브스트레이트에 본딩하고;
    언더필 재료를 제1반도체 다이와 패키징 서브스트레이트 사이에 제공하며; 그리고
    하나 이상의 추가적인 다이를 제1반도체 다이에 본딩하되, 하나 이상의 추가적인 다이는 전자 디바이스들을 포함하고,
    하나 이상의 추가적인 다이를 본딩하는 것은
    하나 이상의 추가적인 다이를 접착층에 접착하고;
    접착된 하나 이상의 추가적인 다이를 제1반도체 다이에 본딩하며; 그리고
    접착층을 제거함을 포함하는 반도체 패키징 방법.
  2. 제1항에 있어서,
    제1반도체 다이는 인터포저 다이이고; 그리고
    제1반도체 다이를 패키징 서브스트레이트에 본딩하는 것은 인터포저 다이를 열 압착 공정을 이용하여 패키징 서브스트레이트에 본딩함을 포함하는 반도체 패키징 방법.
  3. 제1항에 있어서,
    접착된 하나 이상의 추가적인 다이를 제1반도체 다이에 본딩하기 전에 제2언더필 재료가 제1반도체 다이 상에 위치되고, 그리고
    하나 이상의 추가적인 다이를 열 압착 공정을 이용하여 제1반도체 다이에 본딩함을 포함하는 반도체 패키징 방법.
  4. 삭제
  5. 제1항에 있어서,
    하나 이상의 추가적인 다이를 본딩하는 것은 다수의 추가적인 다이를 포함하는 반도체 패키징 방법.
  6. 제1항에 있어서,
    하나 이상의 추가적인 다이를 본딩하는 것은
    제1반도체 다이 및 패키징 서브스트레이트를 한 방향으로 굽혀지게 하나 반대 방향으로 굽혀지지 않게 하는 고정물에 적어도 제1반도체 다이 및 패키징 서브스트레이트를 위치시키고; 그리고
    리플로우 공정을 통하여 제1반도체 다이, 패키징 서브스트레이트, 및 하나 이상의 추가적인 다이를 처리함을 포함하는 반도체 패키징 방법.
  7. 제6항에 있어서,
    고정물은 패키징 서브스트레이트가 제1방향으로 움직이는 것을 허용하나 제1방향에 직교하는 제2방향으로의 패키징 서브스트레이트의 움직임을 억제하는 반도체 패키징 방법.
  8. 제7항에 있어서,
    고정물은 패키징 서브스트레이트가 제1방향으로 움직이도록 하지만 제2방향으로 패키징 서브스트레이트의 움직임을 억제하도록 하는 기구적 클립들을 포함하는 반도체 패키징 방법.
  9. 제7항에 있어서,
    고정물은 패키징 서브스트레이트를 제1방향으로 움직이게 하지만 제2방향으로 패키징 서브스트레이트의 움직임을 억제하는 진공 구조를 포함하는 반도체 패키징 방법.
  10. 제1항에 있어서,
    제1반도체 다이를 패키징 서브스트레이트에 본딩하기 이전에,
    제1반도체 다이의 관통 실리콘 비아들이 노출되도록, 제1반도체 다이를 포함하고 서포트 서브스트레이트에 본딩된 제1반도체 웨이퍼의 재료를 제거하고; 그리고
    제1반도체 웨이퍼를 서포트 서브스트레이트로부터 제거함을 포함하는 반도체 패키징 방법.
  11. 제10항에 있어서,
    제1반도체 웨이퍼를 서포트 서브스트레이트로부터 제거하는 것은
    보호층을 제1반도체 웨이퍼 상에 있는 후면 범프들 위에 형성하고;
    제1척을 보호층에 부착하고;
    제2척을 서포트 서브스트레이트에 부착하며; 그리고
    상대적 운동이 부착된 제1척 및 부착된 제2척 사이에 일어나도록 함을 포함하는 반도체 패키징 방법.
  12. 제11항에 있어서,
    제1척을 보호층으로부터 분리하고, 그리고 보호층을 제거함을 포함하는 반도체 패키징 방법.
  13. 제1항에 있어서,
    제1반도체 다이는 전자 디바이스들을 포함하는 반도체 패키징 방법.
  14. 제1항에 있어서,
    본딩된 제1반도체 다이 및 본딩된 하나 이상의 추가적인 다이를 몰딩 재료로 인캡슐레이션함을 포함하는 반도체 패키징 방법.
  15. 제1항에 있어서,
    하나 이상의 추가적인 다이는 제1반도체 다이로의 접속을 위한 마이크로 범프들을 포함하고, 그리고 하나 이상의 추가적인 다이를 본딩된 제1반도체 다이에 본딩하는 것은
    마이크로 범프들을 제1반도체 다이 상에 위치된 층에서 각각의 웰(well)들에 위치시키고; 그리고
    마이크로 범프들을 제1반도체 다이에 본딩함을 포함하는 반도체 패키징 방법.
  16. 제15항에 있어서,
    포토리쏘그래피 또는 레이저 어블레이션을 이용하여 층에서 각각의 웰들을 형성함을 포함하는 반도체 패키징 방법.
  17. 제16항에 있어서,
    웰들은 층의 전체 깊이인 반도체 패키징 방법.
  18. 제16항에 있어서,
    웰들은 층 내에서 부분적인 깊이의 웰들인 반도체 패키징 방법.
  19. 제1항에 있어서,
    언더필 재료는 액체, 페이스트, 라미네이트층, 및 몰딩 재료 중 하나 이상으로 제공되는 반도체 패키징 방법.
  20. 다이를 패키징 서브스트레이트에 먼저 본딩하여 반도체 패키지를 제조함을 포함하되, 제조는
    인터포저 다이를 열압착 공정을 이용하여 패키징 서브스트레이트에 본딩하고;
    언더필 재료를 인터포저 다이 및 패키징 서브스트레이트 사이에 제공하며;
    하나 이상의 추가적인 다이를 열압착 공정을 이용하여 본딩된 인터포저 다이에 본딩하되, 하나 이상의 추가적인 다이는 전자 디바이스들을 포함하고; 그리고
    언더필 재료를 본딩된 하나 이상의 추가적인 다이와 본딩된 인터포저 다이 사이에 제공함을 포함하고,
    하나 이상의 추가적인 다이를 본딩하는 것은
    하나 이상의 추가적인 다이를 접착층에 접착하고;
    접착된 하나 이상의 추가적인 다이를 인터포저 다이에 본딩하며; 그리고
    접착층을 제거함을 포함하는 반도체 패키징 방법.
  21. 삭제
  22. 제20항에 있어서,
    하나 이상의 추가적인 다이는 인터포저 다이에 접속하기 위한 마이크로 범프들을 포함하고, 하나 이상의 추가적인 다이를 본딩된 인터포저 다이에 본딩하는 것은
    마이크로 범프들을 인터포저 다이 상에 위치된 층 내의 각각의 웰들에 위치시키고; 그리고
    마이크로 범프들을 인터포저 다이에 본딩함을 포함하는 반도체 패키징 방법.
  23. 다이를 패키징 서브스트레이트에 먼저 본딩하여 반도체 패키지를 제조함을 포함하되, 공정은
    제1반도체 다이를 패키징 서브스트레이트에 본딩하고;
    하나 이상의 추가적인 다이를 매스 리플로우 공정을 이용하여 제1반도체 다이에 본딩하되, 하나 이상의 추가적인 다이는 전자 디바이스들을 포함하며;
    언더필 재료를 제1반도체 다이와 패키징 서브스트레이트 사이 그리고 하나 이상의 추가적인 다이와 제1반도체 다이 사이에 제공하고; 그리고
    몰딩 재료를 본딩된 제1반도체 다이 및 본딩된 하나 이상의 추가적인 다이 주변에 제공함을 포함하고,
    하나 이상의 추가적인 다이를 본딩하는 것은
    하나 이상의 추가적인 다이를 접착층에 접착하고; 그리고
    접착된 하나 이상의 추가적인 다이를 제1반도체 다이에 본딩하며,
    접착된 하나 이상의 추가적인 다이를 제1반도체 다이에 본딩하기 전에 제2언더필 재료가 제1반도체 다이 상에 위치됨을 포함하는 반도체 패키징 방법.
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