KR101710546B1 - 메모리 전력 관리 - Google Patents

메모리 전력 관리 Download PDF

Info

Publication number
KR101710546B1
KR101710546B1 KR1020167005693A KR20167005693A KR101710546B1 KR 101710546 B1 KR101710546 B1 KR 101710546B1 KR 1020167005693 A KR1020167005693 A KR 1020167005693A KR 20167005693 A KR20167005693 A KR 20167005693A KR 101710546 B1 KR101710546 B1 KR 101710546B1
Authority
KR
South Korea
Prior art keywords
memory
data
module
raid group
modules
Prior art date
Application number
KR1020167005693A
Other languages
English (en)
Other versions
KR20160031048A (ko
Inventor
맥심 애들먼
존 씨 알 베넷
Original Assignee
바이올린 메모리 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US12/079,364 external-priority patent/US8200887B2/en
Application filed by 바이올린 메모리 인코포레이티드 filed Critical 바이올린 메모리 인코포레이티드
Publication of KR20160031048A publication Critical patent/KR20160031048A/ko
Application granted granted Critical
Publication of KR101710546B1 publication Critical patent/KR101710546B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3215—Monitoring of peripheral devices
    • G06F1/3225—Monitoring of peripheral devices of memory devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3275—Power saving in memory, e.g. RAM, cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0608—Saving storage space on storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0652—Erasing, e.g. deleting, data cleaning, moving of data to a wastebasket
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0688—Non-volatile semiconductor memory arrays
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0689—Disk arrays, e.g. RAID, JBOD
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7202—Allocation control and policies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4067—Refresh in standby or low power modes
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Human Computer Interaction (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

복수의 메모리 모듈이 메모리 제어기에 연결되어 있는, 메모리 시스템이 설명되어 있다. 각각의 메모리 모듈의 전력 상태는, 메모리 모듈에 의해 수행되는 기능에 따라, 제어된다. 어떠한 판독 또는 기록 동작이 특정 메모리 모둘 상에 수행되지 않는 경우, 회로소자의 적어도 일부는 저전력 모드로 동작될 수 있다. 메모리 모듈에 결합된 메모리 회로는 클록을 불활성함으로써 저전력 모드에 있을 수 있다. 메모리 회로 데이터 무결성은 리프레시 명령을 발행함으로써 보장될 수 있는 반면 메모리 회로가 저전력 모드에 있는 경우, 클록을 활성하고, 리프레시 명령을 발행하고, 리프레시 동작 완료 후에 클록을 불활성함으로써 보장될 수 있다.

Description

메모리 전력 관리{Memory power management}
본 발명은 메모리 시스템의 전력 소모를 관리하기 위한 메모리 시스템, 메모리 시스템의 모듈 및 방법에 관한 것이다.
전형적인 컴퓨터 시스템은 중앙 처리 장치, 입/출력 장치, 및 메모리를 포함한다. 중앙 처리 장치(CPU)는 논리 및 산술 처리 회로를 포함할 수 있고, 또한 CPU에 의해 바로 사용되는 데이터 및 명령어(instruction)에 대한 고속의 메모리를 포함할 수 있다. 추가 메모리는 컴퓨터 시스템에 의해 사용된 추가 명령어 및 데이터를 저장하는데 사용되고, 메모리는 휘발성 또는 비휘발성 형태를 가질 수 있고, 비용, 액세스 속도, 저장 성능, 액세스 시간 및 처리량 사항들에 따라, 다양한 유형을 가질 수 있다. 종합적으로, 컴퓨터 시스템에서의 메모리의 양은 단기간에 기초하여 CPU에 의해 액세스되는 명령어 또는 데이터의 양을 종종 실질적으로 초과한다.
본 발명의 내용에 포함되어 있음.
제 1 메모리 모듈 및 제 2 메모리 모듈을 포함하는 메모리 시스템이 개시되어 있고, 각각의 메모리 모듈은 리프레시 명령을 발행하도록 구성가능한 제어기, 버스 인터페이스 및 메모리 회로를 가진다. 제 1 및 제 2 메모리 모듈은 루트 메모리 모듈을 통해 메모리 제어기와 통신하며, 제 1 메모리 모듈의 전력 상태는 제 2 메모리 모듈의 전력 상태와 자율적이다.
일 태양에서, 모듈 제어기, 버스 인터페이스 및 메모리 회로를 구비하는 메모리 모듈을 포함하는 메모리 시스템이 개시되어 있다. 메모리 모듈은 루트 모듈을 통해 메모리 제어기에 연결가능하며, 하나의 그룹의 메모리 모듈의 삭제 동작은 메모리 제어기에 의해 조정된다.
복수의 메모리 모듈을 가지는 메모리 시스템의 메모리 모듈은 버스 인터페이스, 메모리 리프레시 명령을 발행하도록 구성된 제어기, 및 휘발성 메모리 회로를 포함한다. 데이터가 메모리 회로에 기록되거나 또는 판독되지 않는 경우, 버스 인터페이스, 제어기 또는 휘발성 메모리 회로 중 적어도 하나는 저전력 상태에 있고, 메모리 회로가 저전력 상태에 있는 경우 휘발성 메모리 회로의 리프레시 동작이 시작된다.
메모리 시스템을 관리하는 방법은 버스 인터페이스, 메모리 회로 및 제어기를 가지는, 복수의 메모리 모듈을 제공하는 단계; 복수의 메모리 모듈과 메모리 제어기 사이의 연결성을 제공하는 버스를 제공하는 단계를 포함한다. 각각의 메모리 모듈에 대해, 판독 또는 기록 동작이 메모리 모듈의 메모리 회로 상에서 수행되는지를 결정하는 단계 및 판독 또는 기록 동작이 수행되지 않는 경우, 저전력 상태에 적어도 메모리 모듈의 메모리 회로를 배치하는 단계 및 메모리 회로로 리프레시 명령을 발행하는 단계를 포함한다.
메모리에 저장가능한 컴퓨터 프로그램 제품을 개시하며, 국부 메모리 상에 판독 또는 기록 동작이 요청되거나 또는 진행중인지를 결정하고; 판독 또는 기록 동작이 요청되지 않았거나 국부 메모리 상에서 수행되지 않는 경우 저전력 상태에 국부 메모리를 배치하고; 국부 메모리가 리프레시 동작을 하도록 국부 메모리에 리프레시 명령을 발행하도록 메모리 모듈의 제어기에 의해 실행가능한 명령어를 포함한다.
본 발명의 내용에 포함되어 있음.
도 1은 구성가능한 스위칭 소자(configurable switching element: CSE)를 가지는 메모리 모듈의 간소화된 블록도이고;
도 2는 가지(branching) 트리 구조를 가지는 메모리 시스템의 일부이고;
도 3은 CSE의 상태 천이도이고;
도 4는 복수의 메모리 회로를 가지는 메모리 모듈의 블록도이고;
도 5는 상용 메모리 회로의 블록도이고;
도 6은 메모리 회로에 대한 상태 천이도이고;
도 7은 메모리가 4 개의 메모리 모듈을 동시에 판독하는 것을 허용하도록 작동되는 경우 각각의 메모리 모듈의 변화 상태, 및 RAID 그룹에서 사용된 메모리 모듈을 나타내는, 메모리 시스템의 타이밍도이고;
도 8은 다중 루트를 가지는 트리 구조에 배열된 메모리 시스템의 복수의 메모리 모듈에 관한 블록도이다.
예시적인 실시예들은 도면을 참고로 하여 더 잘 이해될 수 있으나, 이들 예가 본 발명을 제한하는 것으로 의도되어서는 안된다. 동일한 도면 또는 다른 도면에서의 동일한 번호의 소자는 동일한 기능을 수행한다. 소자들은 약어로 표시되어 있거나 또는 번호가 붙을 수 있거나 또는 둘 다 가능하며, 표현 사이의 선택이 단지 간략함을 위해 이루어져, 숫자로 표시된 소자, 및 약어 또는 문자숫자로 표시된 동일한 소자를 구별지어서는 안된다.
특정 예를 설명하는 경우, 예는 특정한 특징, 구조 또는 특성을 포함할 수 있지만, 그러나 모든 예가 반드시 특정한 특징, 구조 또는 특성을 반드시 포함하지 않을 수 있다. 이는 2 개 이상의 예의 특징, 구조 또는 특성이 조합될 수 없거나 또는 조합되어서는 안된다는 점을 제안하거나 또는 암시하는 것이 아니며, 다만 이와 같은 조합이 명백히 제외되는 경우를 제외한다. 특정한 특징, 구조 또는 특성이 실시예와 관련지어 설명되는 경우, 당업자는 이와 같은 특징, 구조 또는 특성을, 명백히 설명되었거나 또는 설명되어 있지 않은, 다른 실시예와 연관하여 실시할 수 있다.
구체적 하드웨어 구조 또는 운영 체제 특성이 본 발명에 설명되어 있으며, 이들은 응용의 범위에서의 제한으로서가 아니라, 응용의 주제에 관한 설명을 용이하게 하도록, 단지 예로 이해되어야 한다. 메모리 시스템은 계속적으로 발전하고 있으며, 메모리 연결, 동작 속도, 성능, 전력 소모, 전자 기술 등과 같은 메모리 모듈의 구체적 특징은 단지 설명에서 편의를 위한 것이다.
컴퓨터 시스템에 사용될 수 있는 메모리의 유형들 중에서, 메모리의 일부는 주 메모리로 설명될 수 있고, 휘발성 또는 비휘발성 유형을 가질 수 있다. 이와 같은 메모리는 종종 랜덤 액세스 메모리로 생각될 수 있고, 임의 메모리 위치는 임의 다른 메모리 위치와 상관없이 판독될 수 있고, 메모리는 이와 같은 액세스를 허용하도록 구성될 수 있다. 그러나, 많은 컴퓨터 운영 체제는 캐시 라인으로 알려진, 데이터의 블록에서 주 메모리에 액세스하고, 이는 중앙 처리 장치(CPU)와 결합된 고속 액세스 매시 메모리로 전달된다. 전형적 캐시 라인은 128 바이트일 수 있지만, 그러나, 캐시 라인의 사이즈는 이 값보다 크거나 또는 작을 수 있다. 몇 메모리 유형은 랜덤 방식으로 개별 메모리 어드레스로부터 판독 또는 이에 기록될 수 있다. 다른 메모리 유형은 블록 방식으로 액세스될 수 있다.
플래시 메모리와 같은 메모리가 사용되는 경우, 판독될 수 있는 데이터의 블록의 최소 사이즈가 예를 들어 512 바이트의 일 페이지, 또는 동일한 다른 크기인 제한을 가질 수 있고, 이는 더 크거나 또는 작을 수 있다. 메모리로부터 판독된 데이터의 모두가 캐시 또는 목적지에 전송되지 않을 수 있다.
메모리에 저장되어 있는 데이터는 메모리 고장, 전력 고장, 또는 일시적 이벤트 때문에, 데이터의 손실이 예방될 필요가 있는 중요성을 가질 수 있다. 데이터 저장 및 전송과 관련한 오류 정정 코드(ECC)를 제공하는 것을 제외하고는, 데이터는 리던던트 포맷에 저장될 수 있거나 또는 다른 방식으로 백업된다. 리던던트 데이터가 주 메모리와 같은 메모리 시스템의 동일 부분에 저장되는 경우, RAID(redundant array of inexpensive disks)라 불리는 기술이 이용되며, 데이터가 메모리 시스템의 소자의 일시적 또는 영구적 고장의 경우에 남아있는 데이터로부터 재구성될 수 있는 방식으로 복수의 메모리 모듈 사이에 데이터가 분할되어 있다.
데이터는 또한 회전 자기 미디어(디스크 드라이브), 자기 테이프 및 다른 미디어 상에 저장되거나 또는 백업될 수 있다. 이들 미디어는 전형적으로는 주 메모리로서 사용된 메모리 유형보다 더 긴 액세스 시간 및 더 낮은 처리량을 가진다. 주 메모리와 유사한, 백업 미디어보다 주 메모리의 전형적인 것에 더 근접한 액세스 시간을 가지는, 추가 메모리가 사용될 수 있고, 이와 같은 메모리 모듈은 "메모리 기기"라 불릴 수 있다. 본 발명에서, 메모리 또는 메모리 시스템에 관한 일반적 용어는 편의를 위해 사용될 것이다. 그러나, 본 발명에서의 예들은 주 메모리, 메모리 모듈, 메모리 기기, 임의 메모리 어레이 등에 응용가능한 것으로 당업자에 의해 이해될 것이다.
메모리 시스템은 CPU에 버스 시스템을 통해 연결된 복수의 메모리 모듈을 포함할 수 있다. CPU와 메모리 시스템 중간에, 메모리 제어기, 또는 브리지 등이 있을 수 있으며, 이들은 CPU, 메모리 시스템, 또는 개별 기능의 일부로 고려될 수 있다. 메모리 버스는 일반적으로 CPU, 또는 메모리 제어기(MC), 등과 메모리 모듈(MM)로 구성되는 메모리 시스템 사이의 전기적 상호연결로서 설명될 수 있다. 버스 시스템에 관한 설명은 예를 들어 미국 특허 출원, 11/405,083에서 알 수 있다. 그러나, 많은 다른 버스 시스템이 공지되어 있으며 본 발명에서 설명된 방법 및 장치로 사용될 수 있다.
예에서, 메모리 시스템은 하나 이상의 "루트(root)" 모듈을 가지는 것으로 고려될 수 있고, 여기서 루트 모듈은 메모리 제어기에 가장 가까운 메모리 모듈이다. 2 개 이상의 컴퓨터 또는 메모리 제어기가 존재하는 경우, 메모리 시스템은 2 개 이상의 루트 모듈을 가질 수 있다. 설명을 간단히 하기 위해, 본 발명에서 설명은 예로서 단일 루트 모듈을 사용하다.
예를 들어, 버스는 MC에서 MM으로 (READ, WRITE와 같은) 명령(command), MM에서 MC로 판독된 데이터, MM에서 MC로 기록된 데이터를 전달할 수 있다. 다른 명령, 응답 및 상태 정보가 종종 버스로 전달된다. 몇 상황에서 정보의 일부는 다른 전송 메커니즘으로 전달되고, 이는 또다른 버스, 또는 점대점(point to point) 연결일 수 있다; 이는 "대역외(out of band)" 시그널링이라 불릴 수 있다. 또한 데이터가 MC를 통과하지 않고 메모리 모듈(MM) 사이로 전송되는 것이 가능하다.
데이터가 단일 루트와 MC를 통해, 메모리 시스템의 메모리 모듈과 CPU 사이로 전송될 수 있는 속도는, 버스 성능으로 일컬어질 수 있다. 버스 성능은 GB/s(기가바이트/초)로 표현될 수 있다. 버스 성능의 측정은 동작시 (소위 "오버헤드(overhead)"라 부리는) 임의 비효율성을 고려하도록, 벤치마크 프로그램으로 공지된 컴퓨터 프로그램에 의해 종종 행해진다. 다른 목적을 가지는, 다른 벤치마크 프로그램은 다른 결과를 낳을 수 있다. 여기서, 원시(raw) 버스 성능이 설명의 편의를 위해 사용되고, 당업자는 이 설명을 특정 메모리 시스템 또는 최적화에 적용하는 방법을 이해할 것이다. 원시 버스 성능은 클록 속도가 곱해진, 비트 단위의 데이터 버스의 데이터 부분의 너비로서 추정될 수 있다. 예로서, 1 Gb/s의 비트 속도를 가지는 16 비트 와이드 버스(wide bus)는 (16/8)*1*109=2 GB/s의 원시 버스 성능을 가진다고 할 수 있다. 메모리 모듈이 적어도 이 합성 속도(composite rate)에서 데이터를 판독할 수 있다면, 루트에서의 원시 버스 성능은 메모리 시스템으로부터 CPU로 데이터를 전송하는데 완전히 사용될 수 있다.
메모리 시스템에서의 메모리 모듈은 버스 인터페이스 및 개별 메모리 회로를 포함할 수 있다. 다양한 버스 시스템 및 메모리 회로가 공지되어 있거나, 또는 개발중에 있다. 상세한 예가 이하 제공되는 동안, 버스 인터페이스의 형태 또는 메모리 모듈 상의 메모리 구성소자의 구조 또는 구체적 유형이 제한으로 고려되어서는 안된다.
예에서, 메모리 모듈(MM)은 도 1에 도시되어 있다. 메모리 모듈은 메모리 회로 M 및 버스 인터페이스를 포함할 수 있고, 이는 예를 들어, 미국 출원 제 11/405,083호의 CSE(configurable switching element)일 수 있다. 이 버스 인터페이스는 제어기 및 국부 메모리뿐만 아니라, 버스로의 전기 및 프로토콜 인터페이스를 포함할 수 있다. 버스의 라인들의 그룹은 포트(port)로 구조화될 수 있다. 선형 버스 구조를 위해 의도되어 있는 메모리 모듈에 전형적일 수 있는 바와 같이 상류 및 하류 방향에, 단일 입력 포트 및 단일 출력 포트를 가질 수 있거나, 또는 가지 또는 트리 유형 메모리 시스템에 사용하기 위한, 상류 포트(포트 1) 및 2 개 이상의 하류 포트(포트 2 및 3)를 가질 수 있다. 일 태양에서, 포트는 루트 모듈을 향해 그리고 루트 모듈로부터 데이터를 이동할 수 있도록, 양방향 특성을 가질 수 있다.
각각의 메모리 모듈은 복수의 메모리 회로를 가질 수 있고, 메모리 회로는 예를 들어 변하는 산업 표준 및 프로토콜, 또는 사용된 특정 기술에 따라 다른 내부 조직, 전기 기술 및 그룹 조직을 가질 수 있다. 메모리 회로는 컴퓨터 시스템에 의해 사용가능한 형태로 (실행가능한 코드 명령어를 포함할 수 있는) 데이터를 기록하거나 또는 판독할 수 있도록 높은 레벨로 구조화될 수 있다. 종종 데이터 사이즈는 바이트이며, 이는 8 이진 비트이다. 이와 같이, 하나 이상의 직접 회로 또는 유사한 장치일 수 있는, 메모리 회로의 성능은 바이트 즉, 예를 들어 1 GB(기가바이트) = 109 바이트로 설명될 수 있다. (일반성을 잃지 않는 경우, 실제 이진 양(binary quantity)으로의 십진법 근사를 의미하는 차이가 의도되지 않는다: 예를 들어 1 KB= 1024 bytes)
메모리 회로는 메모리 대역폭을 가진다 표현될 수 있다. 다시, 대역폭이 측정되는 다양한 표준이 존대하고, 간략함을 위해 원시 대역폭이 이 설명에 사용된다. 원시 대역폭은 메모리 출력 클록 속도에 대한 출력 데이터 버스 시간의 너비이다. (예를 들어, 8개의 8-비트 와이드 DDR 400 메모리 모듈들로 구성된) 64 비트 버스 인터페이스를 가지는 개인 컴퓨터(PC) DIMM과 같은, 현재 메모리 회로는 대략 3200 MB/s의 최대 원시 메모리 대역폭을 가질 수 있다.
도 2는 트리의 가지들 중 하나 만이 도시되어 있는, n 차수의 가지 트리로 복수의 메모리 모듈의 사용을 나타낸다. 메모리 모듈로 완전히 채워지는 경우, 이와 같은 트리의 크기는 (2n-1)이다. 가지에서의 각각의 메모리 모듈 MM(0, 1, 4, 8, 16)은 메모리 제어기(MC)로 데이터를 전송하고, MM0를 관통하는 상황에서, 데이터를 MC에 공급하는 전체 원시 메모리 대역폭은 5×3200 MB/s이고, 각각의 메모리 모듈은 3200 MB/s의 대역폭을 가지는 하나의 메모리 회로를 구비하는 것으로 고려된다. 이 예에서, 전기적으로 인접한 메모리 모듈을 결합하는 임의 데이터 버스의 성능은 동일한 것으로 고려되고 예를 들어 16 GB/s일 수 있다. 이와 같이, 메모리 모듈의 각각으로부터 판독된 데이터가 MC와 인터페이스하는 MM0 상류 포트에서 합병되는 경우, 각각의 메모리 모듈의 각각으로부터 판독되는 데이터의 데이터 대역폭이 누적되며, 누적 데이터 속도는 16 GB/s이다. 즉, 이 예에서, 메모리 대역폭은 버스 대역폭을 완전히 차지할 수 있다.
또한, 각각의 메모리 모듈은 복수의 메모리 회로를 가질 수 있고, 그러므로 개별 메모리 모듈 MM 상의 메모리 회로의 실제 데이터 대역폭은 개별 메모리 회로의 메모리 대역폭을 초과할 수 있다.
5 개의 메모리 모듈을 가지는, 이진 트리의 가지 중 하나만이 도시되어 있는, 도 2의 예에서, 메모리 제어기 MC에 데이터를 제공하는 성능을 가질 수 있는 또다른 26 개의 메모리 모듈이 존재한다. 그러나, 이 예에서, 버스 성능이 도달된 경우, 버스 성능을 가지고, 메모리 제어기로의 버스 인터페이스는 다른 모듈로부터 추가 데이터를 전달할 수 없다.
일 태양에서, 데이터의 전송이 완전히 현재 이용될 수 없는, MM4와 MM9 사이와 같은, 다른 링크 상에서 수행된다면, MM0와 MC 사이의 버스 링크의 버스 성능이 도달되더라도 데이터는 메모리 시스템 안의 다른 메모리 모듈 사이로 전송될 수 있다. 이와 같은 전송은 RAID 그룹의 재구성과 관련하여서와 같이, 메모리 유지, 또는 예를 들어 DRAM 및 플래시 모두가 메모리 시스템에 사용되는 경우, 더 느린 메모리 모듈로부터 더 빠른 메모리 모듈로 데이터를 전송하는데 유용할 수 있다.
메모리 모듈이 하나의 모듈로부터 다른 모듈로 또는 루트로 데이터를 전달하는 목적을 위해 사용되지 않거나, 또는 예를 들어 메모리 모듈 상의 메모리 칩에 데이터를 기록하거나 또는 판독하기 위한 목적을 위해 액세스 되지 않는 경우, 메모리 모듈의 회로소자의 일부는 전력 소모 및 열 발생을 감소시키도록, 저전력 상태에 놓일 수 있다. 이와 같은 상태는 메모리 모듈 유휴 상태(MMI)라 일컬어질 수 있다. MMI 상태는 저전력 소모 상태로 메모리 회로의 모두 또는 일부를 배치하는 것, 다양한 클록의 작동을 중단하는 것, 또는 다른 메모리 모듈로 연결하는 인터페이스 또는 링크의 모두 또는 일부를 비활성(disable)하는 것을 포함할 수 있다. 따라서, MMI 상태는 회로소자의 특정 태양이 저전력 소모 상태에 배치되는 것에 따라, 하위-상태(sub-state)를 가질 수 있도록 고려될 수 있다. MMI 상태에서 수행될 수 있는 기능은 예를 들어 메모리 모듈 사이의 클록 동기화를 유지하는 것, 대역내 또는 대역외 명령에 응답하여, 메모리 모듈이 액세스되고 있는지 여부를 결정하는 것, 메모리 등을 리프레시하는 것을 포함할 수 있다.
메모리 모듈이 하나의 모듈로부터 다른 모듈로 또는 루트로 데이터를 전달하기 위한 목적을 위해 사용되고, 메모리 모듈 상의 하나 이상의 메모리 회로로 데이터를 기록하거나 또는 판독하는 목적을 위해 현재 액세스되고 있지 않은 경우, 메모리 회로의 회로소자는 전력 소모 및 열 발생을 감소시키도록, 저전력 상태에 배치될 수 있다. 이와 같은 상태를 메모리 회로 유휴 상태(MI)라 부를 수 있다. 이 상태에서, CSE의 회로 소자, 또는 메모리 인터페이스는 적어도 부분적으로, 메모리 모듈 사이에서 데이터를 수신하고 송신하며, 필요한 모든 다른 유지 기능을 수행하는, 활성화(active)(MMA) 상태에 있을 수 있다. 그러나 메모리 회로는 저전력 상태로 유지된다. MI 상태는 메모리 회로가 메모리 회로 활성화(MA) 상태에 있는 경우, 이전 저장된 데이터가 메모리 회로로부터 판독될 수 있도록 메모리에 저장된 데이터가 보존되는 것 중 하나이다. 대안으로는, 데이터가 메모리 회로에 기록될 수 있다. 따라서, MI 상태는 전체 메모리 모듈 MM이 MA 또는 MMI 상태에 있는 경우 존재할 수 있다. 표 1은 이 예에 대한 상태 조건중 일부를 요약하고 있다.
상태 CSE 메모리 회로 전력 소모
메모리 모듈 활성화(MMA) 및 데이터 전송 활성화 유휴(MI) 중간
메모리 모듈 유휴(MMI) 유휴 유휴(MI) 저
메모리 모듈 활성ㅎ호화(MMA) 및 국부 메모리로의 데이터 기록 또는 판독 활성화 활성화(MA) 고
이 설명에서, 메모리 모듈마다 하나의 메모리 회로만이 고려되어 있다. 그러나, 2 개 이상의 메모리 회로가 메모리 모듈 상에 존재하는 경우, 각각의 메모리 회로는 데이터가 특정 메모리 회로로부터 판독되거나 또는 기록되는지 여부에 따라, 활성화 또는 유휴일 수 있다.
도 3은 MM의 CSE에 대한 상태도를 나타낸다. 상태도는 초기화, 클록 동기화의 유지, CSE의 구성 등과 관련한 CSE의 작동에 관한 태양을 나타내지 않으며, 일반적으로 오버헤드 작동으로 고려되고, 데이터를 판독, 기록 및 전송하는 메모리 시스템의 기능과 동일하다. 이와 같은 오버헤드 기능은 CSE가 유휴 또는 저전력 상태에 있는 동안 수행될 수 있다. 메모리 모듈에 의해 또는 메모리 모듈을 통해 판독되거나, 기록되거나 또는 전송되는 어떠한 데이터도 없는 경우 유휴 상태로 들어갈 수 있다. 유휴 상태는 활성화 상태보다 저전력 상태이지만, 그러나 클록 동기 등과 같은 기능이 주기적으로 수행될 수 있다.
CSE는 국부 제어기로서 이 예에서 사용되고, 예를 들어 마이크로프로세서 또는 유사한 컴퓨팅 장치, 스크래치 및 프로그램 메모리, 메모리 리프레시 클록을 포함하는 다양한 클록, 및 버스 및 메모리로의 인터페이스를 포함할 수 있다. 기능 중 일부는 개별 회로에 의해, 2 개이상의 프로세서, 클록 등에 의해 수행될 수 있고, 구성소자 모두는 단일 전자 패키지에 있지 않을 수 있다.
"저전력 상태" 또는 "유휴 상태"란 용어는 스케줄, 수신된 명령, 다른 회로의 상태 감지 등에 반응하여, 회로의 전력 소모 또는 이의 일부가 일시적으로 기능을 불활성하거나 또는 제한함으로써, 클록 속도를 느리게 하는 등에 의해 감소되는 복수의 작동 조건 중 임의 하나를 언급할 수 있다. 본 발명의 예들은 구성되거나 또는 사용될 수 있는 저전력 상태의 수 또는 특성, 가능한 저전력 상태의 조합을 제한하는 것으로 의도되어 있지 않다.
일 태양에서, 라우팅 또는 명령 신호의 존재는 단일 존재 표시기에 의해, 또는, 라우팅 신호가 수신되거나, 중단되거나 또는 전달될 수 있도록 활성화로 예를 들어 버스 인터페이스의 하나의 레인, 또는 신호 존재 표시기를 유지함으로써 검출될 수 있다. 신호 존재 표시기, 또는 라우팅 신호가 국부 메모리 모듈의 기능과 관련하는 정보를 포함하는 경우, 라우팅 또는 명령은 중단되고 적절한 액션이 취해진다. 라우팅은 데이터 또는 명령이 국부 모듈을 위해 의도되지 않도록 하는 경우, CSE의 일부는 적절한 출력 포트로 데이터 또는 명령을 전달하도록 활성화될 수 있고, CSE는 유휴 상태로 돌아갈 수 있다. 도시되지 않았더라도, 다른 상태들이 존재할 수 있어, 예를 들어 역 버스 경로는 기결정된 시간의 기간 후 하류 모듈로부터의 응답에 대해 사전활성화될 수 있다.
라우팅 정보 또는 명령이 국부 모듈을 위해 의도된 경우, 명령은 예를 들어 판독 또는 기록 동작을 위한 것일 수 있다. 메모리는 저전력 또는 메모리 회로 유휴(MI) 상태에 있을 수 있고, 명령의 기능을 수행하기 위해 활성화될 수 있다. 전형적으로는 이와 같은 기능은 판독 또는 기록 동작이지만, 그러나 다른 메모리 동작이 또한 수행될 수 있다. 바이트, 섹터, 페이지 또는 블록과 같은 특정 크기의 데이터 요소(data element)를 위한 것일 수 있는, 판독 또는 기록 동작을 수행한 후, 메모리는 CSE 및/또는 MM이 유휴 상태로 복귀한 후, 메모리를 닫는 동작에 의해 저전력 상태로 돌아갈 수 있다.
도 4는 CSE 또는 제어기(50) 및 복수의 메모리 회로(M)를 가지는 메모리 모듈(MM)을 설명한다. 각각의 메모리 회로(M)는 바이트, 워드, 워드의 그룹, 페이지 등이 CSE에 의해 중단되고 메모리 모듈에 의해 수신된 명령 또는 정보를 라우팅하는데 기초하여 데이터를 판독하거나 또는 기록하기 위해 액세스될 수 있는 형태로 데이터를 저장하는 성능을 가질 수 있다. 예를 들어, 데이터가 메모리 회로 M1으로부터 기록되거나 또는 판독되는 경우, 메모리 회로 M2-M5는 유휴 상태로 남아 있을 수 있다.
일 태양에서, 메모리 회로는 비휘발성 및 휘발성 메모리 유형의 예로서, 플래시 메모리 또는 DRAM을 이용할 수 있다. 플래시 메모리는 전력 공급이 중단되는 경우에 조차 저장된 데이터를 보유한다고 알려져 있다. 그러나, DRAM 메모리 회로는 용량성 회로에서 전하로서 정보를 저장하고, 전하는 저항성 경로 때문에 커패시터로부터 느리게 누설된다. 그러므로, 메모리에서의 데이터의 손실을 예방하기 위해, 전력 공급은 존재할 필요가 있으며, 각각의 용량성 소자 상의 전하는 특정 시간 간격 내에서 갱신(리프레시)될 필요가 있다. 과정은 "메모리 리프레시"라 일컬어질 수 있다. 전원의 유지는 배터리, 무정전 전원(uninterruptible power supply) 등에 의해 모듈 또는 시스템 레벨에서 수행될 수 있다. 그러나, 주된 전원에 좌우하며, 백업 배터리 또는 다른 무정전 전원과 같은 전원 유지 성능을 가지지 않는 전원이 또한 사용될 수 있다. 이와 같은 예에서, 전원 주된 전력 고장은 DRAM 메모리에 저장된 데이터의 손실, 또는 중간 메모리에 유지된 데이터의 손실을 가져올 수 있으며, 이와 같은 데이터는 백업 메모리가 사용된다면 복구가능할 수 있다.
과정이 예를 들어 CSE와 같은 국부 제어기에 의해, 또는 메모리 제어기 MC에의해 제어될 수 있거나 또는 시작될 수 있더라도, 메모리 리프레시는 일반적으로 메모리 회로에서 수행된다.
설명을 위해, 제한이 아니라, DRAM 메모리 회로는 JEDEC에 의해 공개된 바와 같이, 더블 데이터 속도 DRAM의 요건을 충족하고 산업 표준화된 DIMM(dual in-line memory module) 상품에 현재 사용될 수 있는 메모리 회로일 수 있다. 이와 같은 상품에 사용될 수 있는 메모리 회로의 일 예는 마이크론 테크놀로지 사로부터 이용가능한, MT48LC128M4A2 동기 DRAM(SDRAM) 장치이다(Boise, ID). 마이크론사에 의해 공개된, 메모리 회로의 블록도가 도 5에 도시되어 있다. 메모리 회로에서의 메모리 뱅크의 각각은 4 개의 비트 단위로 8182×4096으로 구조된다. DRAM 회로로의 판독 및 기록 액세스는 버스트 지향이다(burst oriented). 즉, 액세스는 선택된 위치에서 시작하고 프로그램된 시퀀스에서 프로그램된 개수의 위치에 연속한다. 이를 위해, 도 5에 도시된 DRAM 회로의 일반적 동작은 당업자에 의해 이해되며, 동작의 구체적 태양만이 상세히 설명되어 있다.
DRAM의 동작은 메모리 뱅크를 "열고" "닫는" 것을 특징으로 한다. 과정은 판독 및 기록 모두와 유사하고, 간략함을 위해 과정은 설명의 일반성을 제한하는 것으로 의도함이 없이 판독으로 설명될 것이다. 판독 명령을 실행하기 전에, 메모리 뱅크가 "열려야 한다". 메모리 뱅크의 행은 뱅크가 닫히거나, 또는 PRECHARGE 명령에 의해 불활성화될 때까지 메모리 뱅크의 행에 저장된 데이터로의 액세스를 위해 열려 있다. PRECHARGE 명령은 동일한 뱅크, 또는 또다른 뱅크에서 다른 행을 열기 전에 발행되어야 한다. 컴퓨터 운영 체제의 설계, 및 다른 요인들에 따라, 뱅크는 다른 시스템 변수에 따라, 판독 동작 후 활성 상태로 남아 있을 수 있고, 판독 동작 후에 닫히거나, 또는 이들 동작의 결합일 수 있다.
PRECHARGE 명령은 특정 뱅크에서 열린 행, 또는 모든 뱅크에서 열린 행을 불활성하는 데 사용될 수 있다. 시간 간격 tRP(전형적으로 20 ns) 이후, 뱅크는 연이은 행 액세스에 이용가능할 것이다.
데이터의 무결성(integrity)을 유지하기 위해, DRAM 메모리 회로의 각각의 행은 주기적으로 리프레시 되거나, 또는 데이터 손실 또는 파괴를 피하기 위해 특정 시간 간격동안 적어도 한번 리프레시 될 필요가 있다. 마이크론사 메모리 회로에 명시된 바와 같이, 85 ℃ 미만의 온도에 대해, 각각의 행은 대략 64 ms(tREF) 마다 적어도 한번 리프레시된다. 2 개의 다른 형태의 리프레시 명령, 즉 AUTO REFRESH 및 SELF REFRESH가 사용될 수 있다. AUTO REFRESH는 일시적이며, 512 MB DRAM에 대해, 매 7.81㎲ 개별 명령으로 발행될 수 있는 8,192 AUTO REFRESH 명령은 특정 리프레시 요건을 충족할 것이고 각 행이 리프레시되는 것을 보장할 것이다. 대안으로는, AUTO REFRESH 명령의 버스트는 최소 사이클 속도 간격(tRF)으로 발행될 수 있다.
리프레시되는 행의 어드레스는 메모리 회로로 내부적으로 발생될 수 있고 국부 제어기, 메모리 제어기 또는 다른 외부 장치에 의해 제공될 필요는 없다. 반면에, 외부에서 제공된 어드레스 및 PRECHARGE 명령은 유사한 목적을 수행할 것이지만, 더 큰 오버헤드를 가질 수 있다.
메모리 시스템의 나머지가 저전력 상태에 있더라도, SELF REFRESH 명령은 DRAM에 데이터 무결성을 유지하는데 사용될 수 있다. 즉, 셀프-리프레시 모드에 있는 경우, DRAM은 외부 자극이 없이 데이터를 유지한다. 셀프-리프레시 모드가 사용되는 경우, DRAM은 리프레시 사이클을 수행하도록 자신의 내부 클록킹을 제공한다. 그러나, DRAM은 약 2 ㎲에 달할 수 있는, 최소 주기 동안 셀프-리프레시 모드에 유지할 필요가 있다.
셀프-리프레시 모드 동안, 메모리 회로는 데이터를 보유하는데 필요한 최소 리프레시 행동을 수행하는, DRAM 어레이를 통해 순환한다. 이를 수행하기 위해, 메모리 회로는 메모리 제어기에 액세스할 수 없는 내부 행/뱅크 어드레스 카운터를 보유한다. 셀프-리프레시 모드를 종료함에 따라, 메모리 제어기는 셀프-리프레시 모드에서 어떠한 행이 마지막으로 리프레시 되었는지를 인식하지 못하여, 시퀀스에서 매 행에 버스트 리프레시를 처음에 수행하지 않는 한, 명료한 리프레시 동작을 계속할 수 없다. 리프레시 모드의 목적이 휴대용 장치에 대해서와 같이, 시간의 확장된 주기 동안 저전력 소모 모드에 메모리 회로를 배치하는 것인 응용에 이 상황이 수용될 수 있는 반면, 셀프 리프레시 모드가 판독 또는 기록 동작을 위해 중단되는 모든 경우 버스트 리프레시에 대한 필요는 실질적으로 오버헤드를 도입한다.
메모리 회로의 전류 요건은 다양한 모드의 동작 사이에서 상당히 변한다. 예들 들어, SELF REFRESH 또는 STANBY 모드에서의 평균 전류는 약 6mA일 수 있는 반면, 판독 또는 기록 동작 동안 동작 전류는 약 115 mA 이상일 수 있다. 메모리가 활성화 스탠바이 모드에 있는 경우 동작 전류는 약 45mA일 수 있다. AUTOREFRESH를 수행하기 위해 웨이크업(wake-up)으로 STANDBY 또는 ACTIVE STANDBY 모드에서, 또는 SELF REFRESH 모드에서 메모리 회로를 동작함으로써, 판독 또는 기록하지 않는 경우, 메모리 회로의 전력 소모는 따라서 감소될 수 있다.
더 높은 전력 상태 및 더 낮은 전력 상태를 설명하는 경우, 특정 전자 소자가 설명되는 것과 관련하여, 용어는 상대적 용어로서 이해되도록 의도되어 있다. 일 유형의 소자의 저전력 상태는 다른 유형의 전자 소자의 고전력 상태보다 양적 전력 소모에 있어 더 클 수 있다. 또한, 몇 저전력 상태는 이따금씩 고 전력 소모 간격으로, 평균 저전력 소모를 가질 수 있다. 이와 같은 예는 메모리 회로가 클록 불활성화되고(CKE low) AUTOREFRESH가 수행될 수 있도록 클록이 주기적으로 활성되는(CKE high), 클록이 다시 불활성 되는 상태일 수 있다.
도 6은 더 낮은 전체 전력 소모를 가져올 수 있는 메모리 회로의 상태들에 관한 예를 나타낸다. 판독 또는 기록 동작이 진행 중에 있지 않은 경우, 메모리 회로는 유휴 상태(MI)에 있을 수 있다. MI 상태 동안 명령 라인 CKE는 로우(low)일 수 있고, 감소된 전력 소모를 저장하도록 내부 회로소자를 불활성할 수 있다. 대략 매 7.81 ㎲과 같은, 주기적 기초에 따라, CKE는 내부 회로소자를 활성하도록 하이(high)일 수 있고, AUTO REFRESH 명령은 메모리 회로의 하나이상의 뱅크의 행을 리프레시하도록 발행된다. 메모리 회로는 CKE를 로우 상태로 되돌림으로써 MI 상태로 돌아간다. 동작의 이 시퀀스는 저장된 데이터의 무결성을 유지하기 위한 특정 시간 내에 메모리 회로의 각각의 행의 주기적 리프레시를 가져온다. 전체 효과가 특정 시간 주기 내에서 각각의 행을 리프레쉬 하는 것인 한, AUTO REFRESH 명령의 버스트를 포함하는, AUTO 리프레시 명령을 발행하는 다른 시퀀스가 사용될 수 있다.
기록 또는 판독 동작이 메모리 모듈의 메모리 회로 상에서 수행되는 명령어를 메모리 모듈 상의 CSE가 수신한 경우, CSE는 메모리 회로의 적절한 어드레스된 행이 활성화 되도록 명령을 발행한다. JEDEC 표준의 용어들을 사용하기 위해, /RAS 명령이 어서트(asserted)된다. "/"는 오버스코어(overscore)로서 판독될 것이고, 명령이 명령 라인 상에 로우 데이터 상태에 의해 어서트되는 것을 의미한다고 해석된다. 활성화 상태에서, 선택된 행은 판독 또는 기록을 위해 이용가능하고 기능은 기록 동작을 위해 /CAS+/WE를 또는 판독 동작을 위해 /CAS를 어서트함으로써 선택된다. 동작의 완료에 따라, 또는 메모리 회로의 행상의 동작의 시퀀스의 완료에 따라, 행은 PRECHARGE 명령에 의해 닫히고, 유휴 상태로 메모리 회로를 되돌린다.
PRECHARGE 명령은 AUTO PRECHARGE 명령에 포함된 판독 또는 기록 명령 또는 /RAS+/WE 명령을 발행하는 CSE의 결과로서 발행할 수 있다.
AUTO REGRESH 명령은 CSE의 상태에 기초하여, CSE에 의해 발행될 수 있고, 개별 메모리 모듈 MM과 메모리 제어기 MC 사이의 활성화 연결성은 메모리 회로의 리프레시를 관리하기 위해 유지될 필요가 없다. 개별 메모리 모듈 MM은 메모리 회로의 사용에 의존하여 관련 메모리 회로 M의 리프레시를 관리할 수 있다. 메모리 회로의 사용은 예를 들어 CPU에 의해, 또는 외부 장치에 의해 판독되거나 또는 기록되는데 필요한 데이터에 의존한다.
일 예에서, 도 4의 메모리 모듈은 데이터의 1GB를 저장하기 위한 능력을 각각 가지는 메모리 회로의 6 개의 그룹을 가질 수 있어, MM의 전체 메모리 성능은 6GB이다. 각각의 메모리 회로 그룹은 3200 MB/s의 메모리 대역폭을 가질 수 있다. 메모리 모듈 사이의 버스가 16GB/s의 성능을 가진다면, 단일 그룹의 메모리 회로는 전체 버스 성능을 점유하도록 충분한 데이터 속도를 생성하지 않는다. 그러나, 6 개의 메모리 회로 그룹 중 5 개가 동시에 판독되는 경우 버스 성능은 도달된다. 이 예에서, 메모리 모듈의 트리의 메모리 모듈의 하나만이 루트에서 버스 성능을 만족하는데 충분하다. 따라서, 메모리 시스템에서의 다른 메모리 모듈 MM은 (버스 인터페이스를 포함하는) CSE의 적어도 하나 또는 메모리 회로 M가 유휴 상태에 있는 상태에 있을 수 있다.
예는 단일 메모리 모듈 상에서와 같이 메모리 회로가 판독되는 것을 설명함으로써 단순해지지만, 그러나, 당업자는 판독되는 메모리 회로가 복수의 메모리 모듈 MM 상에 위치되도록 분배될 수 있음을 인식한다.
또다른 예에서, 캐쉬 라인 또는 다른 데이터 크기에 대한 데이터는 예를 들어, RAID 4+1 구조에서, 도 7에 도시된 바와 같이, RAIDed 방식으로 저장될 수 있다. 데이터는 4 개의 개별 메모리 모듈 상으로 분배되고, 패리티 계산은 5 번째 모듈에 패리티 데이터를 저장하도록 데이터 상에 XOR 연산으로 수행될 수 있다. 데이터를 저장하는 이 방법은 5 개의 모듈 중 임의 하나가 고장하거나 또는 데이터가 또다른 이유로 손실된다면 데이터의 복구를 허용한다. 이와 같은 시스템에서, 캐쉬 라인에 대한 각각의 판독 요청은 이전 예에서 하나의 모듈보다는 차라리, 5 개의 메모리 모듈을 활성화하는 것을 가져올 것이다. 그러나, 패리티 정보의 저장으로부터 나온 결과인 데이터의 양에서의 증가를 제외하고는, 전체 데이터 속도는 변경되지 않고, 그러므로 개별 메모리 회로는 더 짧은 주기 시간에 대해 활성화될 수 있다.
이 설명은 증가된 개수의 명령, 오류 검사 등과 관련한 오버헤드에서의 변화를 고려하지 않지만, RAIDed 시스템의 성과 및 전력 소모가 이전에 설명된 것과 유사해야 함을 제안한다. 달성된 실제 성과는 로딩 모델, 액세스된 블록 크기, 등에 좌우할 수 있다.
일 태양에서, 메모리 시스템의 메모리 모듈 MM은 메모리 제어기 MC와 상관없이 메모리 회로 M 상에서 리프레시 동작을 스케줄하고 수행할 수 있다. CSE와 같은 국부 제어기는 예를 들어 계류중이거나 또는 예측 판독 또는 기록 동작의 부족에 기초하여 결합된 메모리 회로에 대한 리프레시 동작을 시작하거나 또는 제어할 수 있다. 리프레시 동작은 주기 시퀀스에서, 또는 복수의 메모리 리프레시 동작이 빠른 시퀀스로 수행될 수 있는 버스트 모드로서 수행될 수 있다. 이와 같은 버스트 시퀀스는 리프레시 동작과 판독 또는 기록 요청 사이의 상호작용을 최소화하는 데 사용될 수 있다. 이와 같이, 각각의 메모리 모듈은 메모리 제어기와 동기화하지 않고 모듈과 결합된 메모리 회로에 대해 리프레시 동작을 스케줄할 수 있다.
도 7에 도시된 바와 같이, 메모리가 RAIDed 메모리로서 동작되는 것과 같은 태양에서, 메모리 모듈은 개별 메모리 모듈 MM 또는 메모리 회로 M의 동작이 예를 들어 US 12/079,364에 설명된 바와 같은 4+1 RAID 구성에서, 5 개의 메모리 모듈 중 4 개가 판독 동작을 위해 즉시 액세스될 수 있도록 동기화되는 RAID 그룹에서의 위치와 관련될 수 있다. 이와 같은 구성에서, 메모리 모듈의 하나의 그룹은 RAID 그룹과 결합된 메모리 모듈 중 하나 만이 언제라도 리프레시 동작(또는 플래시 메모리의 경우에, 삭제 또는 프로그래밍 동작)을 수행하도록 메모리 제어기 MC에 의해 동기화될 수 있다. 이와 같은 리프레시 동작은 리프레시 간격(tREF) 상의 일정한 주기적 간격에서보다는 차라리, 버스트 모드로 수행될 수 있다. 리프레시 동작을 수행하는 메모리 모듈은 리프레시 동작이 요청 시에 진행 중에 있다면 판독 요청에 응답하여 데이터를 반환하지 않을 수 있다. 그러나, RAID 구성의 데이터 복구 특성을 사용함으로써, 요청된 데이터는 대기시간(latency)에서의 증가 없이 이용할 수 있다. 4+1 RAID 구성이 이용되고 있는 미국 출원 제 12/079,364호에 설명된 바와 같이, 5 개의 메모리 모듈 MM 중 4 개는 임의 판독 동작에 이용가능하다. 이용 가능하지 않은 5 번째 메모리 모듈 MM이 패러티 정보보다는 차라리 데이터로서 설계된 정보를 가져야 한다면, 판독되는 4 개의 모듈 중 하나로부터 이용가능할 수 있는 패러티 정보는 XOR 계산을 사용하여 데이터를 재구성하는데 사용될 수 있다. 메모리 모듈이 메모리 회로로서 DRAM 메모리 회로를 가지는 경우, 리프레시 동작이 수행되는 동안의 간격은 tREF보다 더 짧을 수 있다.
한 그룹의 메모리 모듈 MM의 리프레시 동작은 RAID 그룹과 메모리 모듈을 연관하도록 메모리 제어기 MC에 의해 스케줄될 수 있다. 대안으로는, 개별 메모리 회로 M는 RAID 그룹과 결합될 수 있고 이 그룹에서 각각의 메모리 회로의 리프레시 타이밍은 RAIDed 데이터를 재구성하도록 적어도 최소 개수의 메모리 회로로 즉각적인 액세스를 제공하도록 제어될 수 있다.
전형적인 DRAM 회로에서, 데이터의 손실을 피하기 위해 메모리는 사양에 의해 약 매 64 msec로 전체적으로 리프레시될 필요가 있다. 이는 정적 리프레시 시간 또는 리프레시 간격이라 하고, 리프레시 동작이 매 7.81 usec마다 수행되도록 리프레시 동작을 분배함으로써 수행될 수 있다. 그러나 리프레시 동작을 수행하기 위한 시간은 대략 75 nsec이다. 이와 같이, 104 번까지 리프레시 동작은 하나의 분배된 리프레시 간격과 연관된 7.81 usec의 인터-리프레시(inter-refresh) 간격 동안 수행될 수 있다. 단지 약 80 버스트 간격만이 64 msec 기간 동안 필요될 수 있다.
RAID 그룹에서의 5 개의 메모리 모듈 중 4 개가 항상 판독하는데 이용가능한 경우, DRAM 메모리를 리프레시하는 효과는 어떠한 판독 동작과 관련하여 명백하지 않다. 기록 동작에 대한 최대 대기시간은 모듈 중 하나에 대해 단일 분배된 리프레시 간격일 수 있다. 대안으로는, 버스트 리프레시 동작은 미결중인 기록 요청이 있을 때마다 연기될 수 있다. 또다른 태양에서, 복수의 더 작은 버스트 리프레시 동작들은 이들이 기록 대기시간 상에 상당한 효과 없이 완료될 수 있도록 스케줄된다. 이렇게 하여, 판독 또는 기록 대기시간 상의 휘발성 메모리에 대한 리프레시 동작의 효과는 최소화될 수 있거나 또는 예방될 수 있다
플래시 메모리가 사용되는 경우, 아날로그식 방식으로, 국부 메모리 상의 판독 또는 기록 동작들이 메모리 제어기 MC에 의한 요청에 응답하여 수행되지 않는 경우, 메모리 모듈 MM의 저 전력 상태는 메모리 청소(scavenging), 테스트 등과 같은 관리 동작을 위해 사용될 수 있다.
도 8은 트리와 같은 구조에 연결되고 복수의 모듈을 가지는 메모리 시스템에 관한 예이다. 각각의 메모리 모듈 MM에 0-83까지 번호가 붙어 있으며, 다른 모듈로, 각각의 모듈 상의, 양 방향 포트일 수 있는 3 개의 포트를 각각 연결하는 라인으로 도시된 메모리 모듈 MM 사이의 상호연결이 있다. 이 배열에 관한 상세한 설명은 미국 출원 제 11/405,083호에 있다. 구성된 바와 같이, 메모리 시스템은 6 개의 루트 메모리 모듈을 가지며, 이들은 모듈 고장의 경우에 연결성을 유지하고 고장된 메모리 모듈의 핫 스와핑(hot-swapping)을 허용하도록, 포트 A-E를 가지는 메모리 제어기로 연결하며, 14, 15, 16, 41, 43 및 68로 번호가 붙는다. 일 태양에서, 고속의 버스는 메모리 유형의 혼합이 메모리 모듈에 이용되고 인터페이스 특성들이 모듈 상의 제어기에 의해 조화되도록 사용될 수 있다. 제어기는 CSE일 수 있다.
각각의 메모리 모듈 MM(0-83)은 모듈 상의 메모리 리프레싱이 각각의 다른 모듈과 상관없이, 메모리 제어기로부터의 명령의 연속적 전송 없이도 수행되도록 작동될 수 있다. 대안으로는, 메모리 모듈의 그룹들은 예를 들어, 메모리가 RAIDed 저장 장치로서, 전체 또는 부분적으로 작동되는 경우 메모리 상의 판독 또는 기록 동작에 대한 대기시간을 감소시키도록, 설명된 바와 같이, 예를 들어 동기화되거나, 또는 스케줄된, 리프레시 또는 삭제 동작을 가질 수 있다.
PCI 익스프레스(PCI Express) 또는 다른 인터페이스일 수 있는, 복수의 연결은 메모리 제어기 MC와 하나 이상의 컴퓨터 사이에 제공될 수 있다. 메모리 제어기는 하드웨어 고장의 경우에 리던던시에 대비하도록 복수의 메모리 제어기일 수 있다. 모듈, 메모리 제어기 및 컴퓨터 인터페이스의 연결성은 하드웨어 고장의 경우에 데이터 경로의 재구성을 허용하도록 배열될 수 있고, 서비스에서 메모리 시스템을 제거하지 않고 고장한 모듈의 교체를 허용할 수 있다.
메모리 시스템에서, 도 8의 예에서와 같이, 모든 메모리 모듈 MM이 활성화될 수 없다. 이는 메모리 시스템으로부터 데이터를 사용하는 컴퓨터 시스템이 메모리 시스템에 저장되어 있는 데이터에 대한 많은 수요를 가지지 않는다면, 또는 메모리 시스템에서의 다양한 장소에서의 데이터 버스의 대역폭이 판독 또는 기록 명령에 응답하여 메모리 모듈의 데이터 속도에 의해 채워진다면 발생할 수 있다. 모듈이 판독되거나 또는 기록되어 있는 상태에 하나 이상의 모듈이 있지 않은 경우, 모듈은 전술한 바와 같이, 저전력 소모의 상태에 있을 수 있다. 일 태양에서, 각각의 메모리 모듈은 메모리 모듈 상의 관련 메모리 회로가 유휴인 경우 저전력 상태에 있거나 또는 AUTOREFRESH 또는 유사한 기능에 의해 리프레쉬 된다고 고려될 수 있다. 메모리 모듈은 내상 메모리모듈로부터 상류 또는 하류에, 메모리 모듈 인터페이스가 처리 또는 전달 명령 또는 다른 모듈로의 데이터에 이용되지 않는 또다른 형태의 저전력 소모 상태에 있을 수 있다.
따라서 메모리 모듈은 저전력 소모 상태에 있도록 구성될 수 있거나 또는, 하나의 메모리 모듈로부터 또다른 메모리 모듈로, 또는 메모리 제어기로의 명령 또는 패스 데이터, 또는 메모리 모듈의 메모리 상의 판독 또는 기록 동작을 위해 적절한 고전력 상태로의 전이할 수 있다. 고전력 상태로 들어가는 메모리 모듈은 판독 데이터와 같은, 명령된 동작을 완료할 때까지 이 상태에 있을 수 있고, 메모리 모듈의 동작 요건을 액세스한다. 어떠한 추가 판독 또는 기록 동작이 미결중이지 않고, 메모리 모듈의 리프레시 상태가 만족스럽다면, 메모리 모듈은 저전력 상태로 들어갈 수 있다. 저전력 상태 동안, 메모리 회로에 대한 리프레시 동작은 이전에 설명된 바와 같이 메모리 클록을 활성하고 AUTOREFRESH 명령 또는 유사 기능을 발행함으로써, 일 예에서, 요구된 바와 같이 수행될 수 있다.
따라서, 메모리 모듈이 고전력 상태 또는 저전력 상태에 있는 지 여부는 데이터 의존 결과일 수 있고, 메모리 모듈의 상태는 동적으로 변할 수 있다. 그러나, 메모리 모듈이 서비스에 대한 요구에 응답하지 않는 경우 저전력 상태로 전이할 수 있다면, 전체 전력 소모는 감소된다. 이는 데이터 손실을 피하도록 적절한 리프레시 속도를 유지하는 동안 수행된다. 복수의 메모리 모듈이 메모리 시스템에 통합되는 경우, 모듈은 전력 상태의 결정, 또는 리프레시 동작의 타이밍이 서로 독립하도록 배열될 수 있다.
제조업자에 의해 구체화된 DRAM 메모리 회로에 대한 필요한 리프레시 간격은 최대 동작 온도에 있을 수 있고, 더 큰 리프레시 간격이 더 낮은 동작 온도에서 가능하다. 적절한 리프레시 속도는, 리프레시 속도가 하나의 모듈로 국부적으로 결정되는지 여부에 따라, 일 그룹의 모듈 중 임의 모듈의 온도, 또는 일 그룹의 모듈 중 임의 모듈의 최대 온도에 기초하여 결정될 수 있고, 또는 더 많은 전반적 온도 측정에 기초하여 결정될 수 있다. 더 많은 온도의 전반적 결정이 이루어지는 경우, 온도 또는 리프레시 속도를 제어하는 다른 변수가 모듈로 시그널링될 수 있다.
수신되자마자 명령에 응답하여 대기시간을 최소화하도록 메모리 모듈로 선구(precursor) 명령을 부분적으로 또는 전체적으로 전송함으로써, 메모리 제어기에 의해 착수된 명령은 메모리 모듈을 활성화하는데 사용될 수 있다. 그러나, 관련 고려사항이 메모리 모듈에 국부적은 경우 더 낮은 전력 상태로의 전이는 각각의 메모리 모듈에 의해 독립하여 수행될 수 있다.
일 태양에서, 메모리 시스템을 작동하는 방법은 복수의 메모리 모듈을 제공하는 단계를 포함할 수 있고, 메모리 모듈은 데이터 버스를 통해 메모리 제어기에 연결가능하다. 각각의 메모리 모듈은 버스 인터페이스, 국부 제어기 및 국부 메모리를 가질 수 있다. 메모리는 메모리 제어기를 통해 프로세서에 의한 액세스를 위한 명령어 및 데이터를 저장하는데 사용될 수 있거나, 또는 메모리 모듈에 의해 국부적으로 사용될 수 있다. 각각의 메모리 모듈은 메모리 제어기로부터, 직접적으로 또는 간접적으로, 또는 다른 메모리 모듈로부터 수신된 데이터 또는 명령의 성질을 결정할 수 있다. 명령은 관련 데이터 및, 메모리 모듈의 메모리 상에서 수행되도록 기록 또는 판독 동작을 위한 것일 수 있거나, 또는 다른 메모리 모듈에 의해 사용하기 위한 데이터 또는 명령일 수 있고, 현재의 메모리 모듈은 또다른 메모리 모듈로의 정보를 전달하는데 사용된다.
현재 메모리 모듈로부터 판독되거나 또는 기록되는 어떠한 데이터도 없는 경우, 메모리 모듈의 전자 회로의 적어도 일부는 저전력 상태에 있을 수 있다. 이와 같은 상태는 "오프(off)" 상태 또는 회로가 전체적으로 또는 부분적으로, 유휴 모드에 있는 상태를 포함할 수 있다. 판독 또는 기록 동작을 수행한 후, 메모리 모듈은 저전력 상태로 들어갈 수 있다. 이와 같은 상태가 "유휴 모드" 에 메모리 회로를 위치시킨다. 주기적으로는, 유휴 모드 동안, 메모리 회로의 클록 회로는 활성도리 수 있고 리프레시 명령은 국부 제어기에 의해 발행될 수 있다. 이와 같은 명령의 개수 및 타이밍은 사용되는 특정 메모리 회로들에 대한 리프레시 타이밍 요건을 충족하도록 제어될 수 있다. 명령이 주기적 방식으로 각각 발행되는 경우, 메모리 회로의 클록 회로는 다시 유휴 상태에 들어가도록 불활성될 수 있다.
전달되거나, 또는 다른 모듈로 전달되도록 스케줄되는 어떠한 데이터도 없는 경우, 및 현재 모듈 상의 어떠한 미결중인 판독 또는 기록 동작도 없는 경우, 다른 태양의 모듈 회로는 저전력 상태에 있을 수 있고, 이는 소정의 클록의 속도를 유예하거나 또는 감소시키는 것, 버스 인터페이스의 일부 또는 모두를 불활성화하는 것 등을 포함할 수 있다.
또다른 태양으로, 플래시 메모리의 삭제는 메모리 제어기에 의해 조정될 수 있어, 데이터 및 패러티가 모듈 상에 저장될 수 있도록 일 그룹의 메모리 모듈이 RAID 그룹과 관련될 수 있다. 메모리 모듈 중 하나가 삭제 동작을 수행하도록 RAID 그룹과 관련된 메모리 모듈의 제어기는 공통 시간 베이스와 관련하여 동작하기 위해 메모리 제어기에 의해 명령될 수 있는 반면, 나머지 메모리 모듈이 삭제 동작을 수행하지 못하게 되어, 충분한 데이터는 RAID 그룹에 저장된 데이터를 제구성하도록 나머지 모듈로부터 즉시 판독될 수 있다. RAID 그룹에서의 메모리 모듈의 삭제 동작은 N+1 그룹에서 모듈 중 하나만이 언제라도 삭제를 수행하도록 스케줄된다.
대안으로는, RAID 그룹에서의 제 1 메모리 모듈이 삭제 동작을 수행하는 것을 완료하는 경우, 상태 정보는 삭제 동작이 시작될 수 있도록 RAID 그룹에서의 또다른 모듈로 전송될 수 있다. 이는 삭제 활성 토큰(token)으로 간주될 수 있고 RAID 그룹의 개수에 의해 통과될 수 있다. 따라서, RAID 그룹의 메모리 모듈 중 하나 상의 삭제 동작이 현재 필요하지 않은 경우, 다른 메모리 모듈은 삭제 동작을 수행하도록 활성될 수 있다.
CPU(central processing unit), 프로세서, 제어기, 컴퓨터 등의 용어가 본 발명에서 사용되는 경우, 이들은 일반적으로는 교환가능하게 사용될 수 있다. 이들 용어는 데이터 또는 명령어에 따라 기능을 수행하기 위해 장치의 전기 회로를 구성하도록 프로그램 명령어를 실행할 수 있는 디지털 컴퓨팅 장치를 의미하고, 크기 속도 내부 메모리 성능(만약 있다면)은 설계자에 의해 선택된 특정 배열 및 장치의 제조업자에 따라, 광범위하게 다양한 구성의 적용을 받는다.
대안으로는, 몇 또는 모든 동작은 설명된 동작을 수행하기 위해 펌웨어 명령어 또는 하드와이어 로직을 포함하는 특정 하드웨어 구성요소에 의해, 또는 프로그램된 컴퓨터 구성소자 및 커스텀 하드웨어 구성소자의 임의 조합에 의해 수행될 수 있고, 이는 아날로그 회로를 포함할 수 있다.
본 발명에 설명된 방법들은 상기 방법들을 수행하기 위해 컴퓨터(또는 다른 전자 장치)를 수행하는데 사용될 수 있는 명령어를 그 안에 저장하는 기계-판독가능 매체를 포함할 수 있는 컴퓨터 프로그램으로서, 적어도 부분적으로 제공될 수 있다. 이를 위해, "기계 판독가능 매체"는 컴퓨팅 기계 또는 특수 용도의 하드웨어에 의해 실행하기 위한 데이터 또는 명령어의 시퀀스를 저장하거나 또는 암호화할 수 있고, 컴퓨팅 기계 또는 특수용도의 하드웨어가 본 발명의 기능 또는 방법론 중 임의 하나를 수행하도록 할 수 있는 임의 매체를 포함하는 것으로 선택될 것이다. "기계-판독가능 매체"란 용어는 따라서 고체 상태(solid-state) 메모리, 광 및 자기 디스크, 자기 메모리, 광 메모리 및 캐리어 웨이브 시그널을 포함하지만 이에 제한되는 것은 아니다. 컴퓨터에 의해 수행되는 방법에 관한 설명은 사람에 의해 수행되는 동일한 방법을 막아야 한다.
예를 들어, 제한하는 것이 아닌, 기계 판독 가능 매체는 ROM(read-only memory); 모든 유형의 RAM(random access memory)(예를 들어, S-RAM, D-RAM, P-RAM); PROM(programmable read only memory); 전기 가변 읽기 전용 메모리(electrically alterable read only memory)(EPROM); 자기 랜덤 액세스 메모리; 자기 디스크 저장 매체; 플래시 메모리; 또는 전기, 광, 음향 데이터 저장 매체 등을 포함할 수 있다.
본 발명에 설명된 방법이 구체적 순서로 수행된 특정 단계들을 참고로 하여 설명되고 도시되어 있는 반면 이들 단계가 본 발명의 기술사상을 벗어나지 않고 등가 방법으로부터 결합되고, 더 세분되며, 또는 재순서될 수 있음을 이해할 수 있다. 따라서, 구체적으로 여기서 나타나 있지 않은 경우 외에는, 단계들의 순서 및 그룹화는 본 발명의 제한이 아니다.
본 발명의 단지 몇 개의 예시적인 실시예가 위에서 상세히 설명되어 있더라도, 당업자는 본 발명의 새로운 이점 및 기술사상을 실질적으로 벗어나지 않고 예시적 실시예에서 많은 변경이 가능함을 쉽게 이해할 것이다. 따라서, 모든 이와 같은 변경은 본 발명의 범위 내에 포함되도록 의도된다.

Claims (9)

  1. 모듈 제어기 및 메모리 회로를 가지는 복수의 메모리 모듈들;
    버스 인터페이스; 및
    버스 인터페이스를 통해 메모리 모듈들과 통신하는 메모리 제어기를 포함하는 메모리 시스템으로서,
    메모리 제어기에 의해 제어되는 복수의 메모리 모듈들 중 메모리 모듈들의 그룹은 데이터가 저장되는 RAID 그룹을 포함하며,
    RAID 그룹의 메모리 모듈들의 삭제 동작은 RAID 그룹의 메모리 모듈들에서 삭제 동작이 수행되는 시간 구간 동안 RAID 그룹의 메모리 모듈들로부터 RAID 그룹에 저장된 데이터를 재구성하는데 필요한 데이터가 판독되도록 메모리 제어기에 의해 조정되는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 조정은:
    RAID 그룹의 제1 메모리 모듈이 삭제 동작을 완료할 때 RAID 그룹의 다른 모듈의 삭제 동작이 개시되도록 RAID 그룹의 메모리 모듈들의 삭제 동작을 제어하는 것을 포함하는 메모리 시스템.
  3. 제 1 항에 있어서,
    데이터 재구성은 RAID 그룹에 의해 저장되는 여분의 데이터(redundant data)를 사용하는 메모리 시스템.
  4. 제 3 항에 있어서,
    여분의 데이터는 패리티 데이터(parity data)인 메모리 시스템.
  5. 제어기와 통신하고 메모리 회로를 각각 포함하는 복수의 메모리 모듈들을 포함하는 메모리 시스템에 데이터를 저장하는 방법으로서,
    RAID 그룹을 형성하도록 복수의 메모리 모듈들 중 메모리 모듈들의 그룹을 선택하는 단계;
    선택된 RAID 그룹의 메모리 모듈들에 데이터를 저장하는 단계; 및
    RAID 그룹의 메모리 모듈들에서 삭제 동작이 수행되는 시간 구간 동안 RAID 그룹의 메모리 모듈들로부터 RAID 그룹에 저장된 데이터를 재구성하는데 필요한 데이터가 판독되도록 RAID 그룹의 메모리 모듈들의 삭제 동작을 제어하는 단계를 포함하는, 메모리 시스템에 데이터를 저장하는 방법.
  6. 메모리에 저장되고 제 5 항의 방법을 메모리 시스템의 제어기가 수행하도록 설정하는 명령어를 포함하는 컴퓨터 프로그램을 저장하는 컴퓨터-판독가능한 저장매체.
  7. 제 1 항에 있어서,
    메모리 회로는 NAND FLASH 반도체 디바이스인 메모리 시스템.
  8. 제 2 항에 있어서,
    삭제 동작은 토큰을 통과시킴으로써 개시되는 메모리 시스템.
  9. 제 1 항에 있어서,
    RAID 그룹의 메모리 모듈들의 삭제 동작은 N+1 RAID 그룹 내 모듈들 중 하나만이 언제라도 삭제를 수행하도록 조정되는 메모리 시스템.
KR1020167005693A 2007-08-31 2008-08-28 메모리 전력 관리 KR101710546B1 (ko)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US96710107P 2007-08-31 2007-08-31
US60/967,101 2007-08-31
US12/079,364 US8200887B2 (en) 2007-03-29 2008-03-26 Memory management system and method
US12/079,364 2008-03-26
US12/199,386 2008-08-27
US12/199,386 US9384818B2 (en) 2005-04-21 2008-08-27 Memory power management
PCT/US2008/074628 WO2009032751A2 (en) 2007-08-31 2008-08-28 Memory power management

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020147034695A Division KR20150002900A (ko) 2007-08-31 2008-08-28 메모리 전력 관리

Publications (2)

Publication Number Publication Date
KR20160031048A KR20160031048A (ko) 2016-03-21
KR101710546B1 true KR101710546B1 (ko) 2017-02-27

Family

ID=40429651

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020107004676A KR101520370B1 (ko) 2007-08-31 2008-08-28 메모리 전력 관리
KR1020147034695A KR20150002900A (ko) 2007-08-31 2008-08-28 메모리 전력 관리
KR1020167005693A KR101710546B1 (ko) 2007-08-31 2008-08-28 메모리 전력 관리

Family Applications Before (2)

Application Number Title Priority Date Filing Date
KR1020107004676A KR101520370B1 (ko) 2007-08-31 2008-08-28 메모리 전력 관리
KR1020147034695A KR20150002900A (ko) 2007-08-31 2008-08-28 메모리 전력 관리

Country Status (5)

Country Link
US (2) US9384818B2 (ko)
EP (2) EP2996027A1 (ko)
KR (3) KR101520370B1 (ko)
CN (1) CN101884033B (ko)
WO (1) WO2009032751A2 (ko)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7379368B2 (en) * 2005-02-25 2008-05-27 Frankfurt Gmbh, Llc Method and system for reducing volatile DRAM power budget
US9105323B2 (en) * 2009-01-23 2015-08-11 Micron Technology, Inc. Memory device power managers and methods
US8689017B2 (en) * 2009-03-12 2014-04-01 Cisco Technology, Inc. Server power manager and method for dynamically managing server power consumption
US8127167B2 (en) * 2009-03-30 2012-02-28 Mediatek Inc. Methods for reducing power consumption and devices using the same
JP5321866B2 (ja) * 2009-09-16 2013-10-23 株式会社東芝 コンピュータシステム
US8347027B2 (en) * 2009-11-05 2013-01-01 Honeywell International Inc. Reducing power consumption for dynamic memories using distributed refresh control
US8789559B2 (en) 2010-10-28 2014-07-29 Hyosung Goodsprings, Inc. Flow path switching valve
CN104011620B (zh) 2011-12-21 2017-07-07 英特尔公司 分立存储器部分中的电源管理
US9658803B1 (en) * 2012-06-28 2017-05-23 EMC IP Holding Company LLC Managing accesses to storage
KR20140007989A (ko) * 2012-07-09 2014-01-21 삼성전자주식회사 불휘발성 램을 포함하는 사용자 장치 및 그것의 설정 방법
WO2014042994A1 (en) * 2012-09-11 2014-03-20 Rambus Inc. Using dynamic bursts to support frequency-agile memory interfaces
TWI506443B (zh) 2012-12-27 2015-11-01 Mediatek Inc 處理器與週邊裝置之間的媒介週邊介面及其通信方法
JP6139010B2 (ja) 2013-03-15 2017-05-31 インテル・コーポレーション デバイス
US9324389B2 (en) * 2013-05-29 2016-04-26 Sandisk Technologies Inc. High performance system topology for NAND memory systems
US9728526B2 (en) 2013-05-29 2017-08-08 Sandisk Technologies Llc Packaging of high performance system topology for NAND memory systems
WO2014193592A2 (en) * 2013-05-29 2014-12-04 Sandisk Technologies Inc. High performance system topology for nand memory systems
US9280419B2 (en) 2013-12-16 2016-03-08 International Business Machines Corporation Dynamic adjustment of data protection schemes in flash storage systems based on temperature, power off duration and flash age
US9703702B2 (en) * 2013-12-23 2017-07-11 Sandisk Technologies Llc Addressing auto address assignment and auto-routing in NAND memory network
US20160154454A1 (en) * 2013-12-24 2016-06-02 Mediatek Inc. Storage apparatus, storage system, storage apparatus controlling method
US9619155B2 (en) 2014-02-07 2017-04-11 Coho Data Inc. Methods, systems and devices relating to data storage interfaces for managing data address spaces in data storage devices
US9684465B2 (en) 2014-03-28 2017-06-20 International Business Machines Corporation Memory power management and data consolidation
US9875785B2 (en) * 2015-10-01 2018-01-23 Qualcomm Incorporated Refresh timer synchronization between memory controller and memory
US10163508B2 (en) 2016-02-26 2018-12-25 Intel Corporation Supporting multiple memory types in a memory slot
US10459855B2 (en) 2016-07-01 2019-10-29 Intel Corporation Load reduced nonvolatile memory interface
US20180061484A1 (en) * 2016-08-29 2018-03-01 Apple Inc. Systems and Methods for Memory Refresh Timing
US20180181334A1 (en) * 2016-12-28 2018-06-28 Intel Corporation Memory controller capable of performing scheduled memory maintenance from a sleep state
US10990301B2 (en) * 2017-02-28 2021-04-27 SK Hynix Inc. Memory module capable of reducing power consumption and semiconductor system including the same
TWI622882B (zh) * 2017-03-30 2018-05-01 旺宏電子股份有限公司 記憶體系統、及其讀取方法與寫入方法
US10153030B2 (en) * 2017-05-09 2018-12-11 Micron Technology, Inc. Apparatuses and methods for configurable command and data input circuits for semiconductor memories
US10353455B2 (en) 2017-07-27 2019-07-16 International Business Machines Corporation Power management in multi-channel 3D stacked DRAM
US10572168B2 (en) * 2017-11-16 2020-02-25 International Business Machines Corporation DRAM bank activation management
CN111581120B (zh) * 2019-04-30 2021-08-17 长江存储科技有限责任公司 电子设备和管理闪存的读取电平的方法
US11454941B2 (en) 2019-07-12 2022-09-27 Micron Technology, Inc. Peak power management of dice in a power network
US11079829B2 (en) * 2019-07-12 2021-08-03 Micron Technology, Inc. Peak power management of dice in a power network
CN113126738A (zh) * 2019-12-31 2021-07-16 爱普存储技术(杭州)有限公司 消耗功率管理方法及存储模组
US11200119B2 (en) 2020-01-13 2021-12-14 International Business Machines Corporation Low latency availability in degraded redundant array of independent memory
US11520659B2 (en) * 2020-01-13 2022-12-06 International Business Machines Corporation Refresh-hiding memory system staggered refresh
US11580315B2 (en) * 2020-02-10 2023-02-14 Nxp B.V. Agile time-continuous memory operation for a radio frequency identification transponder
US11175837B2 (en) 2020-03-16 2021-11-16 Micron Technology, Inc. Quantization of peak power for allocation to memory dice
KR20220091162A (ko) 2020-12-23 2022-06-30 삼성전자주식회사 온도에 대한 리프레쉬 레이트 승수와 상관없는 메모리 장치의 리프레쉬 방법
US20220206850A1 (en) * 2020-12-30 2022-06-30 Ati Technologies Ulc Method and apparatus for providing non-compute unit power control in integrated circuits
KR102520589B1 (ko) * 2022-10-25 2023-04-11 주식회사 파두 저전계 충전용 커패시터를 이용한 전력손실보호 집적회로

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040158669A1 (en) 2003-02-12 2004-08-12 Acard Technology Corp. Architecture for a serial ATA bus based flash memory apparatus
US20050071554A1 (en) 2003-09-29 2005-03-31 Larry Thayer RAID memory system
US6968419B1 (en) 1998-02-13 2005-11-22 Intel Corporation Memory module having a memory module controller controlling memory transactions for a plurality of memory devices

Family Cites Families (326)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3728679A (en) 1971-10-21 1973-04-17 Weston Instruments Inc Skew device
FR2269158B1 (ko) 1974-04-26 1976-10-15 Ibm France
US4128882A (en) 1976-08-19 1978-12-05 Massachusetts Institute Of Technology Packet memory system with hierarchical structure
US4363094A (en) 1977-12-29 1982-12-07 M/A-COM DDC, Inc. Communications processor
US4240143A (en) 1978-12-22 1980-12-16 Burroughs Corporation Hierarchical multi-processor network for memory sharing
US4263651A (en) 1979-05-21 1981-04-21 International Business Machines Corporation Method for determining the characteristics of a logic block graph diagram to provide an indication of path delays between the blocks
US4323849A (en) 1980-01-11 1982-04-06 Hybricon, Inc. Coulometer
NL183214C (nl) 1980-01-31 1988-08-16 Philips Nv Inrichting voor het synchroniseren van de fase van een lokaal opgewekt kloksignaal met de fase van een ingangssignaal.
US4322849C1 (en) 1980-04-14 2002-03-05 Frank A Calabrese Data relay system
US4383314A (en) 1981-01-12 1983-05-10 Burroughs Corporation Circular access linkage loop configuration for system communication
US4445171A (en) 1981-04-01 1984-04-24 Teradata Corporation Data processing systems and methods
EP0104294B1 (fr) 1982-09-28 1987-03-18 International Business Machines Corporation Système de transmission de données
JPS59162690A (ja) * 1983-03-04 1984-09-13 Nec Corp 擬似スタテイツクメモリ
US4703451A (en) 1983-05-02 1987-10-27 Calabrese Frank A Data relay system
US4805195A (en) 1984-06-08 1989-02-14 Amdahl Corporation Selectable timing delay circuit
US4701756A (en) 1985-09-10 1987-10-20 Burr William E Fault-tolerant hierarchical network
DE3787494T2 (de) 1986-05-14 1994-04-28 Mitsubishi Electric Corp Datenübertragungssteuerungssystem.
US4860201A (en) 1986-09-02 1989-08-22 The Trustees Of Columbia University In The City Of New York Binary tree parallel processor
FR2605768B1 (fr) 1986-10-23 1989-05-05 Bull Sa Dispositif de commande de bus constitue par plusieurs segments isolables
US4756011A (en) 1986-12-24 1988-07-05 Bell Communications Research, Inc. Digital phase aligner
US4910669A (en) 1987-04-03 1990-03-20 At&T Bell Laboratories Binary tree multiprocessor
US6112287A (en) 1993-03-01 2000-08-29 Busless Computers Sarl Shared memory multiprocessor system using a set of serial links as processors-memory switch
US4843288A (en) 1988-03-28 1989-06-27 Rigidyne Corporation Phase locked motor control system for multiple disk drive units
US4881165A (en) 1988-04-01 1989-11-14 Digital Equipment Corporation Method and apparatus for high speed data transmission between two systems operating under the same clock with unknown and non constant skew in the clock between the two systems
US5128810A (en) 1988-08-02 1992-07-07 Cray Research, Inc. Single disk emulation interface for an array of synchronous spindle disk drives
US5053942A (en) 1988-11-01 1991-10-01 The Regents Of The University Of California Bit-sliced cross-connect chip having a tree topology of arbitration cells for connecting memory modules to processors in a multiprocessor system
US5041964A (en) 1989-06-12 1991-08-20 Grid Systems Corporation Low-power, standby mode computer
US5258660A (en) 1990-01-16 1993-11-02 Cray Research, Inc. Skew-compensated clock distribution system
US5283877A (en) 1990-07-17 1994-02-01 Sun Microsystems, Inc. Single in-line DRAM memory module including a memory controller and cross bar switches
JP2666533B2 (ja) 1990-08-06 1997-10-22 日本電気株式会社 スイツチモジユール
JPH06500655A (ja) 1990-10-03 1994-01-20 スィンキング　マシンズ　コーポレーション 並列コンピュータ・システム
US5144166A (en) 1990-11-02 1992-09-01 Concurrent Logic, Inc. Programmable logic cell and array
US5920704A (en) 1991-03-29 1999-07-06 International Business Machines Corporation Dynamic routing switch apparatus with clocked signal regeneration
US5652723A (en) * 1991-04-18 1997-07-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
US5832286A (en) 1991-12-04 1998-11-03 Sharp Kabushiki Kaisha Power control apparatus for digital electronic device
EP0544954B1 (en) 1991-12-05 1996-04-24 International Business Machines Corporation Disk drive synchronisation
EP0547769B1 (en) 1991-12-18 1999-10-13 Sun Microsystems, Inc. Write overlap with overwrite prevention
US5285441A (en) 1992-03-17 1994-02-08 At&T Bell Laboratories Errorless line protection switching in asynchronous transer mode (ATM) communications systems
US5365487A (en) 1992-03-24 1994-11-15 Texas Instruments Incorporated DRAM power management with self-refresh
US5313501A (en) 1992-06-15 1994-05-17 Digital Equipment Corporation Method and apparatus for deskewing digital data
JP3412839B2 (ja) 1992-07-01 2003-06-03 株式会社東芝 不揮発性半導体メモリ装置
JPH08500687A (ja) 1992-08-10 1996-01-23 モノリシック・システム・テクノロジー・インコーポレイテッド ウェハ規模の集積化のためのフォルトトレラントな高速度のバス装置及びバスインタフェース
EP0701716B1 (en) 1993-06-03 2002-08-14 Network Appliance, Inc. Method and file system for allocating blocks of files to storage space in a RAID disk system
US5522031A (en) 1993-06-29 1996-05-28 Digital Equipment Corporation Method and apparatus for the on-line restoration of a disk in a RAID-4 or RAID-5 array with concurrent access by applications
JPH07154381A (ja) 1993-11-30 1995-06-16 Hitachi Ltd データ転送装置
US5623595A (en) 1994-09-26 1997-04-22 Oracle Corporation Method and apparatus for transparent, real time reconstruction of corrupted data in a redundant array data storage system
DE19540915A1 (de) 1994-11-10 1996-05-15 Raymond Engineering Redundante Anordnung von Festkörper-Speicherbausteinen
US5507029A (en) 1995-01-11 1996-04-09 International Business Machines Corporation Method for minimizing the time skew of electrical signals in very large scale integrated circuits
US5799140A (en) 1995-04-21 1998-08-25 International Business Machines Corporation Disk array system and method for storing data
US5752045A (en) 1995-07-14 1998-05-12 United Microelectronics Corporation Power conservation in synchronous SRAM cache memory blocks of a computer system
US6728851B1 (en) 1995-07-31 2004-04-27 Lexar Media, Inc. Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices
US5652530A (en) 1995-09-29 1997-07-29 Intel Corporation Method and apparatus for reducing clock-data skew by clock shifting
US5960034A (en) 1995-12-01 1999-09-28 Advanced Micro Devices, Inc. Expandable repeater with built-in tree structure arbitration logic
US6151289A (en) 1996-01-22 2000-11-21 T. Squared G, Inc. Multibyte random access mass storage/memory system
JPH09265357A (ja) 1996-03-27 1997-10-07 Ekushingu:Kk ディスクアレイ装置
JP2924773B2 (ja) 1996-03-28 1999-07-26 日本電気株式会社 位相同期システム
US6018778A (en) 1996-05-03 2000-01-25 Netcell Corporation Disk array controller for reading/writing striped data using a single address counter for synchronously transferring data between data ports and buffer memory
JP3976839B2 (ja) 1996-07-09 2007-09-19 株式会社ルネサステクノロジ 不揮発性メモリシステムおよび不揮発性半導体メモリ
JP4000206B2 (ja) * 1996-08-29 2007-10-31 富士通株式会社 半導体記憶装置
US5872959A (en) 1996-09-10 1999-02-16 Lsi Logic Corporation Method and apparatus for parallel high speed data transfer
US5771346A (en) 1996-10-24 1998-06-23 Micron Quantum Devices, Inc. Apparatus and method for detecting over-programming condition in multistate memory device
US6058443A (en) 1997-02-18 2000-05-02 Advanced Micro Devices, Inc. System for partitioning PC chipset functions into logic and port integrated circuits
JPH10254587A (ja) 1997-03-14 1998-09-25 Toshiba Corp コンピュータシステム
US6015144A (en) 1997-04-18 2000-01-18 Fuji Xerox Co., Ltd. Sheet feeder and image forming apparatus
US5974503A (en) 1997-04-25 1999-10-26 Emc Corporation Storage and access of continuous media files indexed as lists of raid stripe sets associated with file names
US5923830A (en) 1997-05-07 1999-07-13 General Dynamics Information Systems, Inc. Non-interrupting power control for fault tolerant computer systems
KR100211123B1 (ko) 1997-05-23 1999-07-15 윤종용 고속 패킷 스위칭을 위한 다단 상호 연결 망
US6031847A (en) 1997-07-01 2000-02-29 Silicon Graphics, Inc Method and system for deskewing parallel bus channels
US5974487A (en) 1997-07-14 1999-10-26 Advanced Micro Devices, Inc. Data transfer network on a chip utilizing a mesh of rings topology
TW401539B (en) 1997-08-04 2000-08-11 Matsushita Electric Ind Co Ltd Delay time adjuster and adjusting method between multiple transmission lines
US6442644B1 (en) 1997-08-11 2002-08-27 Advanced Memory International, Inc. Memory system having synchronous-link DRAM (SLDRAM) devices and controller
US6226708B1 (en) 1997-08-18 2001-05-01 Texas Instruments Incorporated Method and system for efficiently programming non-volatile memory
AU9399998A (en) 1997-09-19 1999-04-05 Fujitsu Limited Constant phase crossbar switch
US6157229A (en) 1997-09-29 2000-12-05 Matsushita Electric Industrial Co., Ltd. Skew compensation device
US6378018B1 (en) 1997-10-10 2002-04-23 Intel Corporation Memory device and system including a low power interface
DE69811262T2 (de) 1997-10-10 2003-11-27 Rambus Inc Verfahren und vorrichtung zur ausfallsicheren resynchronisation mit minimaler latenzzeit
US5889714A (en) 1997-11-03 1999-03-30 Digital Equipment Corporation Adaptive precharge management for synchronous DRAM
JP3618529B2 (ja) 1997-11-04 2005-02-09 富士通株式会社 ディスクアレイ装置
US6009547A (en) 1997-12-03 1999-12-28 International Business Machines Corporation ECC in memory arrays having subsequent insertion of content
WO1999030240A1 (en) 1997-12-05 1999-06-17 Intel Corporation Memory system including a memory module having a memory module controller
US7024518B2 (en) 1998-02-13 2006-04-04 Intel Corporation Dual-port buffer-to-memory interface
US6336192B1 (en) 1998-02-16 2002-01-01 Nippon Telegraph And Telephone Corporation Parallel redundancy encoding apparatus
US6353895B1 (en) 1998-02-19 2002-03-05 Adaptec, Inc. RAID architecture with two-drive fault tolerance
US6105144A (en) 1998-03-02 2000-08-15 International Business Machines Corporation System and method for alleviating skew in a bus
WO1999046775A2 (en) 1998-03-10 1999-09-16 Rambus, Inc. Performing concurrent refresh and current control operations in a memory subsystem
AU6310098A (en) 1998-03-12 1999-09-27 Hitachi Limited Data transmitter
US6233650B1 (en) 1998-04-01 2001-05-15 Intel Corporation Using FET switches for large memory arrays
US6295568B1 (en) 1998-04-06 2001-09-25 International Business Machines Corporation Method and system for supporting multiple local buses operating at different frequencies
JP3715429B2 (ja) 1998-04-16 2005-11-09 富士通株式会社 パラレル光送信／光受信モジュール
US6636932B1 (en) 1998-05-27 2003-10-21 Micron Technology, Inc. Crossbar switch and control for data networks switching
US6134167A (en) 1998-06-04 2000-10-17 Compaq Computer Corporation Reducing power consumption in computer memory
US6356610B1 (en) 1998-06-23 2002-03-12 Vlsi Technology, Inc. System to avoid unstable data transfer between digital systems
US6185654B1 (en) 1998-07-17 2001-02-06 Compaq Computer Corporation Phantom resource memory address mapping system
JP4085478B2 (ja) 1998-07-28 2008-05-14 ソニー株式会社 記憶媒体及び電子機器システム
US6445719B1 (en) 1998-08-28 2002-09-03 Adtran Inc. Method, system and apparatus for reducing synchronization and resynchronization times for systems with pulse stuffing
US6334167B1 (en) 1998-08-31 2001-12-25 International Business Machines Corporation System and method for memory self-timed refresh for reduced power consumption
US6422644B1 (en) * 1998-09-02 2002-07-23 Lear Donnelly Overhead Systems, L.L.C. Crash box component holder
US6611518B1 (en) 1998-09-18 2003-08-26 Samsung Electronics Co., Ltd. Methods and apparatus for flexible device interface port assignment in a data communications switching system
US6138185A (en) 1998-10-29 2000-10-24 Mcdata Corporation High performance crossbar switch
AU1729100A (en) 1998-11-17 2000-06-05 Lexar Media, Inc. Method and apparatus for memory control circuit
JP2000173289A (ja) 1998-12-10 2000-06-23 Toshiba Corp エラー訂正可能なフラッシュメモリシステム
US6301244B1 (en) 1998-12-11 2001-10-09 Nortel Networks Limited QoS-oriented one-to-all route selection method for communication networks
US6297684B1 (en) 1998-12-14 2001-10-02 Seiko Epson Corporation Circuit and method for switching between digital signals that have different signal rates
US20030001880A1 (en) 2001-04-18 2003-01-02 Parkervision, Inc. Method, system, and computer program product for producing and distributing enhanced media
US6473827B2 (en) 1998-12-22 2002-10-29 Ncr Corporation Distributed multi-fabric interconnect
US6205571B1 (en) 1998-12-29 2001-03-20 International Business Machines Corporation X-Y grid tree tuning method
US6636993B1 (en) 1999-02-12 2003-10-21 Fujitsu Limited System and method for automatic deskew across a high speed, parallel interconnection
US6321345B1 (en) 1999-03-01 2001-11-20 Seachange Systems, Inc. Slow response in redundant arrays of inexpensive disks
US6484235B1 (en) 1999-05-03 2002-11-19 3Ware, Inc. Methods and systems for dynamically distributing disk array data accesses
US6745363B2 (en) 1999-07-30 2004-06-01 Hewlett-Packard Development Company, Lp Early error detection using ECC
US6640292B1 (en) * 1999-09-10 2003-10-28 Rambus Inc. System and method for controlling retire buffer operation in a memory system
US6425052B1 (en) 1999-10-28 2002-07-23 Sun Microsystems, Inc. Load balancing configuration for storage arrays employing mirroring and striping
US6571333B1 (en) * 1999-11-05 2003-05-27 Intel Corporation Initializing a memory controller by executing software in second memory to wakeup a system
JP3573032B2 (ja) 1999-11-09 2004-10-06 日本電気株式会社 ディスクアレイ装置
US6647027B1 (en) 1999-11-10 2003-11-11 Lsi Logic Corporation Method and apparatus for multi-channel data delay equalization
JP2001159970A (ja) 1999-12-03 2001-06-12 Sony Corp 装置間結合装置
US6417713B1 (en) 1999-12-30 2002-07-09 Silicon Graphics, Inc. Programmable differential delay circuit with fine delay adjustment
US7031420B1 (en) 1999-12-30 2006-04-18 Silicon Graphics, Inc. System and method for adaptively deskewing parallel data signals relative to a clock
US7356639B2 (en) 2000-01-05 2008-04-08 Rambus Inc. Configurable width buffered module having a bypass circuit
US7266634B2 (en) 2000-01-05 2007-09-04 Rambus Inc. Configurable width buffered module having flyby elements
US6502161B1 (en) 2000-01-05 2002-12-31 Rambus Inc. Memory system including a point-to-point linked memory subsystem
US20050010737A1 (en) 2000-01-05 2005-01-13 Fred Ware Configurable width buffered module having splitter elements
US6581185B1 (en) 2000-01-24 2003-06-17 Storage Technology Corporation Apparatus and method for reconstructing data using cross-parity stripes on storage media
US6425114B1 (en) 2000-01-31 2002-07-23 Lsi Logic Corporation Systematic skew reduction through buffer resizing
US6834326B1 (en) 2000-02-04 2004-12-21 3Com Corporation RAID method and device with network protocol between controller and storage devices
FR2804790B1 (fr) 2000-02-09 2002-04-12 Saint Louis Inst Procede de polarisation d'un materiau ferroelectrique sous forme de cylindre
US6826104B2 (en) * 2000-03-24 2004-11-30 Kabushiki Kaisha Toshiba Synchronous semiconductor memory
KR20000049745A (ko) 2000-04-27 2000-08-05 우상엽 반도체 메모리 테스트 장치
US7012811B1 (en) 2000-05-10 2006-03-14 Micron Technology, Inc. Method of tuning a multi-path circuit
US6591285B1 (en) 2000-06-16 2003-07-08 Shuo-Yen Robert Li Running-sum adder networks determined by recursive construction of multi-stage networks
US6961347B1 (en) 2000-06-20 2005-11-01 Hewlett-Packard Development Company, L.P. High-speed interconnection link having automated lane reordering
JP2002007201A (ja) 2000-06-21 2002-01-11 Nec Corp メモリシステム、メモリインターフェース及びメモリチップ
US6681338B1 (en) 2000-06-21 2004-01-20 Rambus, Inc. Method and system for reducing signal skew by switching between multiple signal routing layers
US6304497B1 (en) * 2000-06-30 2001-10-16 Micron Technology, Inc. Synchronous memory status register
US8281022B1 (en) 2000-06-30 2012-10-02 Emc Corporation Method and apparatus for implementing high-performance, scaleable data processing and storage systems
US6446174B1 (en) 2000-07-11 2002-09-03 Intel Corporation Computer system with dram bus
US6684314B1 (en) 2000-07-14 2004-01-27 Agilent Technologies, Inc. Memory controller with programmable address configuration
US6238220B1 (en) 2000-07-20 2001-05-29 Ching Feng Blinds Ind. Co., Ltd. Communication main layout rack structure
JP3758953B2 (ja) 2000-07-21 2006-03-22 富士通株式会社 スキュー補正装置
KR100389916B1 (ko) 2000-08-28 2003-07-04 삼성전자주식회사 메모리 모듈 및 메모리 컨트롤러
GB0022131D0 (en) 2000-09-09 2000-10-25 Ibm Data sorting in information storage systems
US6928571B1 (en) 2000-09-15 2005-08-09 Intel Corporation Digital system of adjusting delays on circuit boards
US6317352B1 (en) 2000-09-18 2001-11-13 Intel Corporation Apparatus for implementing a buffered daisy chain connection between a memory controller and memory modules
US6553450B1 (en) 2000-09-18 2003-04-22 Intel Corporation Buffer to multiply memory interface
US6625687B1 (en) 2000-09-18 2003-09-23 Intel Corporation Memory module employing a junction circuit for point-to-point connection isolation, voltage translation, data synchronization, and multiplexing/demultiplexing
US6369605B1 (en) 2000-09-18 2002-04-09 Intel Corporation Self-terminated driver to prevent signal reflections of transmissions between electronic devices
US6618791B1 (en) * 2000-09-29 2003-09-09 Intel Corporation System and method for controlling power states of a memory device via detection of a chip select signal
US6658509B1 (en) 2000-10-03 2003-12-02 Intel Corporation Multi-tier point-to-point ring memory interface
US6480439B2 (en) * 2000-10-03 2002-11-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
JP2002117000A (ja) 2000-10-05 2002-04-19 Hitachi Ltd メモリシステムおよび接続部材
GB0025226D0 (en) 2000-10-14 2000-11-29 Ibm Data storage system and method of storing data
JP2002135234A (ja) 2000-10-20 2002-05-10 Mitsubishi Electric Corp スキュー調整回路
KR20020032136A (ko) 2000-10-25 2002-05-03 박성훈 메모리를 이용한 대용량 보조기억장치
EP1204027A2 (en) 2000-11-02 2002-05-08 Matsushita Electric Industrial Co., Ltd. On-line reconstruction processing method and on-line reconstruction processing apparatus
US6813688B2 (en) 2000-12-04 2004-11-02 Sun Microsystems, Inc. System and method for efficient data mirroring in a pair of storage devices
JP2002184948A (ja) 2000-12-12 2002-06-28 Hitachi Ltd 半導体集積回路装置の製造方法
US6934785B2 (en) 2000-12-22 2005-08-23 Micron Technology, Inc. High speed interface with looped bus
US6493250B2 (en) 2000-12-28 2002-12-10 Intel Corporation Multi-tier point-to-point buffered memory interface
US6973484B1 (en) 2000-12-29 2005-12-06 3Pardata, Inc. Method of communicating data in an interconnect system
US6763424B2 (en) 2001-01-19 2004-07-13 Sandisk Corporation Partial block data programming and reading operations in a non-volatile memory
US7013361B2 (en) 2001-01-24 2006-03-14 Grass Valley Group Inc. Routing switcher with variable input/output architecture
US6862692B2 (en) 2001-01-29 2005-03-01 Adaptec, Inc. Dynamic redistribution of parity groups
US7123660B2 (en) 2001-02-27 2006-10-17 Jazio, Inc. Method and system for deskewing parallel bus channels to increase data transfer rates
US6882082B2 (en) 2001-03-13 2005-04-19 Micron Technology, Inc. Memory repeater
US6697974B2 (en) 2001-03-14 2004-02-24 International Business Machines Corporation Method and apparatus for adaptively compensating skews during data transmission on a bus
US6735397B2 (en) 2001-03-14 2004-05-11 Blaze Network Products, Inc. Skew discovery and compensation for WDM fiber communications systems using 8b10b encoding
US20020178314A1 (en) 2001-05-25 2002-11-28 Cho Daniel Y. Expansion module and backplane
US6874097B1 (en) 2001-06-01 2005-03-29 Maxtor Corporation Timing skew compensation technique for parallel data channels
JP4542286B2 (ja) 2001-06-06 2010-09-08 富士通株式会社 並列信号自動位相調整回路
US6504848B1 (en) 2001-06-13 2003-01-07 Interdigital Communications Corporation Binary-tree method and system for multiplexing scheduling
JP2002373489A (ja) * 2001-06-15 2002-12-26 Mitsubishi Electric Corp 半導体記憶装置
US7609695B2 (en) 2001-06-15 2009-10-27 Industrial Technology Research Institute Optimizing switching element for minimal latency
JP2003006041A (ja) * 2001-06-20 2003-01-10 Hitachi Ltd 半導体装置
US20030018924A1 (en) * 2001-07-20 2003-01-23 Mohammad Saleem Chisty Method and system for providing clock signal to a CSR/RMON block
JP2003076498A (ja) 2001-09-05 2003-03-14 Hitachi Ltd ディスク記憶装置
US6845465B2 (en) 2001-09-17 2005-01-18 Sun Microsystems, Inc. Method and system for leveraging spares in a data storage system including a plurality of disk drives
JP4974202B2 (ja) 2001-09-19 2012-07-11 ルネサスエレクトロニクス株式会社 半導体集積回路
TW591838B (en) 2001-09-24 2004-06-11 Micro Star Int Co Ltd Power-off instantaneous voltage protector
US6938133B2 (en) 2001-09-28 2005-08-30 Hewlett-Packard Development Company, L.P. Memory latency and bandwidth optimizations
GB0123416D0 (en) 2001-09-28 2001-11-21 Memquest Ltd Non-volatile memory control
US7085950B2 (en) 2001-09-28 2006-08-01 Koninklijke Philips Electronics N.V. Parallel data communication realignment of data sent in multiple groups
JP2003131935A (ja) * 2001-10-25 2003-05-09 Nec Microsystems Ltd シンクロナスｄｒａｍコントローラおよびその制御方法
US20030084397A1 (en) 2001-10-31 2003-05-01 Exanet Co. Apparatus and method for a distributed raid
US6760807B2 (en) 2001-11-14 2004-07-06 International Business Machines Corporation System, apparatus and method providing adaptive write policy for disk array controllers
US7065101B2 (en) 2001-11-15 2006-06-20 International Business Machines Corporation Modification of bus protocol packet for serial data synchronization
US7130317B2 (en) 2001-11-19 2006-10-31 Annadurai Andy P Method and circuit for de-skewing data in a communication system
US6845461B1 (en) 2001-11-20 2005-01-18 Silicon Image, Inc. High-speed bus with embedded clock signals
US6785771B2 (en) 2001-12-04 2004-08-31 International Business Machines Corporation Method, system, and program for destaging data in cache
JP3967121B2 (ja) 2001-12-11 2007-08-29 株式会社ルネサステクノロジ ファイルシステム、ファイルシステム制御方法およびファイルシステムを制御するためのプログラム
DE60123140D1 (de) 2001-12-20 2006-10-26 Bhavik Amin Versatzverzögerungskompensator
US6690191B2 (en) 2001-12-21 2004-02-10 Sun Microsystems, Inc. Bi-directional output buffer
US7640484B2 (en) 2001-12-28 2009-12-29 Netapp, Inc. Triple parity technique for enabling efficient recovery from triple failures in a storage array
US7000065B2 (en) * 2002-01-02 2006-02-14 Intel Corporation Method and apparatus for reducing power consumption in a memory bus interface by selectively disabling and enabling sense amplifiers
US6799235B2 (en) 2002-01-02 2004-09-28 Intel Corporation Daisy chain latency reduction
US6625078B2 (en) 2002-02-11 2003-09-23 United Memories, Inc. Look-ahead refresh for an integrated circuit memory
US6871257B2 (en) 2002-02-22 2005-03-22 Sandisk Corporation Pipelined parallel programming operation in a non-volatile memory system
US7110400B2 (en) 2002-04-10 2006-09-19 Integrated Device Technology, Inc. Random access memory architecture and serial interface with continuous packet handling capability
JP2003308691A (ja) * 2002-04-11 2003-10-31 Elpida Memory Inc 半導体記憶装置
US6996738B2 (en) 2002-04-15 2006-02-07 Broadcom Corporation Robust and scalable de-skew method for data path skew control
US6894691B2 (en) * 2002-05-01 2005-05-17 Dell Products L.P. Dynamic switching of parallel termination for power management with DDR memory
US20030208511A1 (en) 2002-05-02 2003-11-06 Earl Leroy D. Database replication system
US6789165B2 (en) 2002-05-10 2004-09-07 International Business Machines Corporation Data storage array method and system
US20050089037A1 (en) * 2002-05-14 2005-04-28 Fujitsu Limited Communication speed control circuit, communication speed control board and information processing device
US7149857B2 (en) 2002-05-14 2006-12-12 Micron Technology, Inc. Out of order DRAM sequencer
US7028200B2 (en) 2002-05-15 2006-04-11 Broadcom Corporation Method and apparatus for adaptive power management of memory subsystem
US7734867B1 (en) 2002-05-17 2010-06-08 Hewlett-Packard Development Company, L.P. Data storage using disk drives in accordance with a schedule of operations
US6983354B2 (en) 2002-05-24 2006-01-03 Micron Technology, Inc. Memory device sequencer and method supporting multiple memory device clock speeds
US7134056B2 (en) 2002-06-04 2006-11-07 Lucent Technologies Inc. High-speed chip-to-chip communication interface with signal trace routing and phase offset detection
KR100463202B1 (ko) 2002-07-02 2004-12-23 삼성전자주식회사 반도체 메모리 장치의 패드 및 주변 회로 레이아웃
US6834023B2 (en) 2002-08-01 2004-12-21 Micron Technology, Inc. Method and apparatus for saving current in a memory device
US6930949B2 (en) 2002-08-26 2005-08-16 Micron Technology, Inc. Power savings in active standby mode
US6711093B1 (en) * 2002-08-29 2004-03-23 Micron Technology, Inc. Reducing digit equilibrate current during self-refresh mode
US7191304B1 (en) 2002-09-06 2007-03-13 3Pardata, Inc. Efficient and reliable virtual volume mapping
US7551640B1 (en) 2002-09-20 2009-06-23 Cisco Technology, Inc. Method and apparatus for errorless frame timing adjustment
US7035155B2 (en) * 2002-09-26 2006-04-25 Xware Technology, Inc. Dynamic memory management
US7130229B2 (en) * 2002-11-08 2006-10-31 Intel Corporation Interleaved mirrored memory systems
JP3838968B2 (ja) 2002-11-29 2006-10-25 Ｎｅｃインフロンティア株式会社 複数の通信インターフェースを搭載した通信機器、及び無線ｌａｎアクセスポイント
US7093076B2 (en) 2002-12-12 2006-08-15 Samsung Electronics, Co., Ltd. Memory system having two-way ring topology and memory device and memory module for ring-topology memory system
US6996686B2 (en) 2002-12-23 2006-02-07 Sun Microsystems, Inc. Memory subsystem including memory modules having multiple banks
US20040153902A1 (en) 2003-01-21 2004-08-05 Nexflash Technologies, Inc. Serial flash integrated circuit having error detection and correction
JP4528491B2 (ja) 2003-03-07 2010-08-18 株式会社東芝 情報処理装置
DE10313605B4 (de) * 2003-03-26 2009-03-19 Qimonda Ag Vorrichtung und Verfahren zum Steuern mehrerer Speicherbausteine
US7275173B2 (en) 2003-03-26 2007-09-25 Infineon Technologies Ag Method for measuring and compensating for skews of data transmission lines by compensating for skew by delay elements switched in response to the calculated reative skew
DE10317364B4 (de) * 2003-04-15 2005-04-21 Infineon Technologies Ag Integrierter dynamischer Speicher mit Steuerungsschaltung zur Steuerung eines Refresh-Betriebs von Speicherzellen
DE112004000821B4 (de) 2003-05-13 2016-12-01 Advanced Micro Devices, Inc. System mit einem Hauptrechner, der mit mehreren Speichermodulen über eine serielle Speicherverbindung verbunden ist
US20040243769A1 (en) 2003-05-30 2004-12-02 Frame David W. Tree based memory structure
US7194581B2 (en) 2003-06-03 2007-03-20 Intel Corporation Memory channel with hot add/remove
US7386768B2 (en) 2003-06-05 2008-06-10 Intel Corporation Memory channel with bit lane fail-over
US7428644B2 (en) * 2003-06-20 2008-09-23 Micron Technology, Inc. System and method for selective memory module power management
US7143305B2 (en) 2003-06-25 2006-11-28 International Business Machines Corporation Using redundant spares to reduce storage device array rebuild time
US20050010726A1 (en) 2003-07-10 2005-01-13 Rai Barinder Singh Low overhead read buffer
KR100532448B1 (ko) * 2003-07-12 2005-11-30 삼성전자주식회사 메모리의 리프레시 주기를 제어하는 메모리 컨트롤러 및리프레시 주기 제어 방법
US7007115B2 (en) 2003-07-18 2006-02-28 Intel Corporation Removing lane-to-lane skew
US7206888B2 (en) 2003-07-24 2007-04-17 Lucent Technologies Inc. Backplane configuration with shortest-path-relative-shift routing
US6952813B1 (en) 2003-07-30 2005-10-04 Xilinx, Inc. Method and apparatus for selecting programmable interconnects to reduce clock skew
US7191283B2 (en) 2003-08-21 2007-03-13 International Business Machines Corporation Grouping of storage media based on parameters associated with the storage media
JP4437650B2 (ja) 2003-08-25 2010-03-24 株式会社日立製作所 ストレージシステム
JP3984206B2 (ja) 2003-09-02 2007-10-03 株式会社東芝 マイクロプロセッサー及び映像音声システム
US7149950B2 (en) 2003-09-12 2006-12-12 Hewlett-Packard Development Company, L.P. Assisted memory device for reading and writing single and multiple units of data
US7085943B2 (en) 2003-09-26 2006-08-01 Freescale Semiconductor, Inc. Method and circuitry for controlling supply voltage in a data processing system
US7668271B2 (en) 2003-09-30 2010-02-23 Rambus Inc. Clock-data recovery (“CDR”) circuit, apparatus and method for variable frequency data
US7433258B2 (en) 2003-10-10 2008-10-07 Datasecure Llc. Posted precharge and multiple open-page RAM architecture
US7320080B2 (en) 2003-10-15 2008-01-15 Intel Corporation Power management over switching fabrics
US7310703B2 (en) 2003-10-23 2007-12-18 Hewlett-Packard Development Company, L.P. Methods of reading and writing data
JP4493321B2 (ja) 2003-11-19 2010-06-30 株式会社日立製作所 ディスクアレイ装置及びデータ退避方法
JP3808863B2 (ja) 2003-11-21 2006-08-16 株式会社東芝 複数のデータ伝送路を持つシリアルデータ通信方式
JP4486348B2 (ja) 2003-11-26 2010-06-23 株式会社日立製作所 ドライブの稼働時間を抑止するディスクアレイ
US20090204872A1 (en) 2003-12-02 2009-08-13 Super Talent Electronics Inc. Command Queuing Smart Storage Transfer Manager for Striping Data to Raw-NAND Flash Modules
US7081897B2 (en) * 2003-12-24 2006-07-25 Intel Corporation Unified memory organization for power savings
US7158422B2 (en) * 2004-02-27 2007-01-02 Micron Technology, Inc. System and method for communicating information to a memory device using a reconfigured device pin
US7366864B2 (en) * 2004-03-08 2008-04-29 Micron Technology, Inc. Memory hub architecture having programmable lane widths
US7913148B2 (en) 2004-03-12 2011-03-22 Nvidia Corporation Disk controller methods and apparatus with improved striping, redundancy operations and interfaces
JP4646539B2 (ja) 2004-03-29 2011-03-09 エーユー オプトロニクス コーポレイション 液晶表示装置とその製造方法
US7203889B2 (en) 2004-04-01 2007-04-10 Intel Corporation Error correction for memory
US7213103B2 (en) 2004-04-22 2007-05-01 Apple Inc. Accessing data storage systems without waiting for read errors
US20050246362A1 (en) 2004-05-03 2005-11-03 Borland Devin P System and method for dynamci log compression in a file system
US7512861B2 (en) 2004-05-20 2009-03-31 Vladimir Brajovic Method for determining identity of simultaneous events and applications to image sensing and A/D conversion
US7236416B2 (en) * 2004-05-21 2007-06-26 Qualcomm Incorporated Method and system for controlling refresh in volatile memories
US7184350B2 (en) * 2004-05-27 2007-02-27 Qualcomm Incorporated Method and system for providing independent bank refresh for volatile memories
US7516029B2 (en) 2004-06-09 2009-04-07 Rambus, Inc. Communication channel calibration using feedback
US7093157B2 (en) 2004-06-17 2006-08-15 International Business Machines Corporation Method and system for autonomic protection against data strip loss
US7205803B2 (en) 2004-06-29 2007-04-17 Lsi Logic Corporation High speed fully scaleable, programmable and linear digital delay circuit
US7164615B2 (en) * 2004-07-21 2007-01-16 Samsung Electronics Co., Ltd. Semiconductor memory device performing auto refresh in the self refresh mode
CN100407166C (zh) 2004-07-29 2008-07-30 普安科技股份有限公司 改善数据读取效率的方法及其储存系统
US7827424B2 (en) * 2004-07-29 2010-11-02 Ati Technologies Ulc Dynamic clock control circuit and method
US7539800B2 (en) 2004-07-30 2009-05-26 International Business Machines Corporation System, method and storage medium for providing segment level sparing
US20060053308A1 (en) * 2004-09-08 2006-03-09 Raidy 2 Go Ltd. Secured redundant memory subsystem
US7418560B2 (en) 2004-09-23 2008-08-26 Sap Ag Centralized cache storage for runtime systems
US7400862B2 (en) 2004-10-25 2008-07-15 Skyworks Solutions, Inc. Transmit-receive switch architecture providing pre-transmit isolation
US7668272B1 (en) 2004-10-26 2010-02-23 National Semiconductor Corporation Method and apparatus for data transfer between mesochronous clock domains
US7953921B2 (en) 2004-12-28 2011-05-31 Qualcomm Incorporated Directed auto-refresh synchronization
US7433998B2 (en) 2005-01-14 2008-10-07 Dell Products L.P. System and method for implementing self-describing RAID configurations
TW200627241A (en) 2005-01-20 2006-08-01 Avermedia Tech Inc Computer interface card
JP2008538456A (ja) 2005-01-21 2008-10-23 アール・エム・アイ コーポレーション ネットワークシステム及び中央認証サービスの実行方法
US7421598B2 (en) 2005-02-09 2008-09-02 International Business Machines Corporation Dynamic power management via DIMM read operation limiter
US20060195657A1 (en) 2005-02-28 2006-08-31 Infrant Technologies, Inc. Expandable RAID method and device
US20060236027A1 (en) * 2005-03-30 2006-10-19 Sandeep Jain Variable memory array self-refresh rates in suspend and standby modes
JP2006285889A (ja) 2005-04-05 2006-10-19 Sony Corp データ記憶装置、再構築制御装置、再構築制御方法、プログラム及び記憶媒体
US8200887B2 (en) * 2007-03-29 2012-06-12 Violin Memory, Inc. Memory management system and method
CN101727429B (zh) 2005-04-21 2012-11-14 提琴存储器公司 一种互连系统
US8452929B2 (en) 2005-04-21 2013-05-28 Violin Memory Inc. Method and system for storage of data in non-volatile media
US7457978B2 (en) 2005-05-09 2008-11-25 Micron Technology, Inc. Adjustable byte lane offset for memory module to reduce skew
KR100663361B1 (ko) 2005-05-17 2007-01-02 삼성전자주식회사 지연 회로 및 이를 구비한 반도체 장치
US7752381B2 (en) 2005-05-24 2010-07-06 Micron Technology, Inc. Version based non-volatile memory translation layer
US7836204B2 (en) 2005-06-01 2010-11-16 International Business Machines Corporation Apparatus, system, and method for accessing a preferred path through a storage controller
US7444526B2 (en) 2005-06-16 2008-10-28 International Business Machines Corporation Performance conserving method for reducing power consumption in a server system
US7409489B2 (en) 2005-08-03 2008-08-05 Sandisk Corporation Scheduling of reclaim operations in non-volatile memory
JP2007072988A (ja) 2005-09-09 2007-03-22 Hitachi Ltd ディスクアレイ装置及びデータ移動方法並びにプログラム
JP4745169B2 (ja) 2005-09-16 2011-08-10 株式会社東芝 半導体記憶装置
JP4817783B2 (ja) 2005-09-30 2011-11-16 富士通株式会社 Ｒａｉｄシステム及びそのリビルド／コピーバック処理方法
US9047344B2 (en) 2005-10-17 2015-06-02 International Business Machines Corporation Guaranteeing data and metadata referential integrity in content management archival solutions
US7783845B2 (en) 2005-11-14 2010-08-24 Sandisk Corporation Structures for the management of erase operations in non-volatile memories
US7653776B2 (en) 2005-12-14 2010-01-26 Apple Inc. Method and apparatus for selectively switching IC ports to card slots through the use of three switches per switch group
US20070162516A1 (en) 2005-12-30 2007-07-12 Microsoft Corporation Computing asynchronous transaction log replication progress based on file change notifications
US7440331B2 (en) 2006-06-01 2008-10-21 Sandisk Corporation Verify operation for non-volatile storage using different voltages
US7490189B2 (en) 2006-06-14 2009-02-10 Sun Microsystems, Inc. Multi-chip switch based on proximity communication
JP2008015769A (ja) 2006-07-05 2008-01-24 Hitachi Ltd ストレージシステム及び書き込み分散方法
US7555575B2 (en) 2006-07-27 2009-06-30 Hitachi, Ltd. Method and apparatus for migrating data between storage volumes of different data pattern
US7451265B2 (en) 2006-08-04 2008-11-11 Sandisk Corporation Non-volatile memory storage systems for phased garbage collection
US20080052446A1 (en) 2006-08-28 2008-02-28 Sandisk Il Ltd. Logical super block mapping for NAND flash memory
US20080059869A1 (en) 2006-09-01 2008-03-06 The Regents Of The University Of California Low cost, high performance error detection and correction
US7525356B2 (en) 2006-09-14 2009-04-28 Lsi Corporation Low-power, programmable multi-stage delay cell
US7499317B2 (en) 2006-10-13 2009-03-03 Sandisk Corporation System for partitioned erase and erase verification in a non-volatile memory to compensate for capacitive coupling
US7840612B2 (en) 2006-10-23 2010-11-23 Research In Motion Limited Methods and apparatus for concurrently executing a garbage collection process during execution of a primary application program
US7822921B2 (en) 2006-10-31 2010-10-26 Netapp, Inc. System and method for optimizing write operations in storage systems
US8402201B2 (en) 2006-12-06 2013-03-19 Fusion-Io, Inc. Apparatus, system, and method for storage space recovery in solid-state storage
US7660911B2 (en) 2006-12-20 2010-02-09 Smart Modular Technologies, Inc. Block-based data striping to flash memory
US8660020B2 (en) 2007-01-19 2014-02-25 Infinera Corporation Communication network with skew compensation
US7751713B2 (en) 2007-01-19 2010-07-06 Infinera Corporation Communication network with skew path monitoring and adjustment
US7882301B2 (en) 2007-05-09 2011-02-01 Stmicroelectronics S.R.L. Wear leveling in storage devices based on flash memories and related circuit, system, and method
KR100882841B1 (ko) 2007-06-19 2009-02-10 삼성전자주식회사 읽기 디스터번스로 인한 비트 에러를 검출할 수 있는메모리 시스템 및 그것의 읽기 방법
US20080320366A1 (en) 2007-06-25 2008-12-25 Lin Jason T Methods of reading nonvolatile memory
US8041990B2 (en) 2007-06-28 2011-10-18 International Business Machines Corporation System and method for error correction and detection in a memory system
US7508715B2 (en) 2007-07-03 2009-03-24 Sandisk Corporation Coarse/fine program verification in non-volatile memory using different reference levels for improved sensing
US8024177B2 (en) 2007-09-28 2011-09-20 Cycorp, Inc. Method of transforming natural language expression into formal language representation
US8095763B2 (en) 2007-10-18 2012-01-10 Datadirect Networks, Inc. Method for reducing latency in a raid memory system while maintaining data integrity
US8296498B2 (en) 2007-11-13 2012-10-23 Sandisk Technologies Inc. Method and system for virtual fast access non-volatile RAM
US7688638B2 (en) 2007-12-07 2010-03-30 Sandisk Corporation Faster programming of multi-level non-volatile storage through reduced verify operations
US8751755B2 (en) 2007-12-27 2014-06-10 Sandisk Enterprise Ip Llc Mass storage controller volatile memory containing metadata related to flash memory storage
US20090172335A1 (en) 2007-12-31 2009-07-02 Anand Krishnamurthi Kulkarni Flash devices with raid
US8417893B2 (en) 2008-02-04 2013-04-09 Apple Inc. Memory mapping techniques
US8175113B2 (en) 2008-06-30 2012-05-08 Infinera Corporation Communication network with node bypassed co-routed multi-channel traffic
US8285970B2 (en) 2008-11-06 2012-10-09 Silicon Motion Inc. Method for managing a memory apparatus, and associated memory apparatus thereof
KR101638764B1 (ko) 2008-12-19 2016-07-22 휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피 균일한 판독 대기시간을 위한 중복 데이터 저장
US7818525B1 (en) 2009-08-12 2010-10-19 Texas Memory Systems, Inc. Efficient reduction of read disturb errors in NAND FLASH memory
US8214580B2 (en) 2009-10-23 2012-07-03 International Business Machines Corporation Solid state drive with adjustable drive life and capacity

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6968419B1 (en) 1998-02-13 2005-11-22 Intel Corporation Memory module having a memory module controller controlling memory transactions for a plurality of memory devices
US20040158669A1 (en) 2003-02-12 2004-08-12 Acard Technology Corp. Architecture for a serial ATA bus based flash memory apparatus
US20050071554A1 (en) 2003-09-29 2005-03-31 Larry Thayer RAID memory system

Also Published As

Publication number Publication date
KR20150002900A (ko) 2015-01-07
US20090070612A1 (en) 2009-03-12
KR20160031048A (ko) 2016-03-21
EP2193446A4 (en) 2012-04-25
US20160085453A1 (en) 2016-03-24
KR101520370B1 (ko) 2015-05-19
KR20100072174A (ko) 2010-06-30
US10176861B2 (en) 2019-01-08
WO2009032751A3 (en) 2009-05-07
EP2996027A1 (en) 2016-03-16
WO2009032751A2 (en) 2009-03-12
EP2193446B1 (en) 2015-10-21
EP2193446A2 (en) 2010-06-09
CN101884033B (zh) 2016-09-28
CN101884033A (zh) 2010-11-10
US9384818B2 (en) 2016-07-05

Similar Documents

Publication Publication Date Title
KR101710546B1 (ko) 메모리 전력 관리
JP7155103B2 (ja) Ｄｄｒメモリエラーリカバリ
US8510598B2 (en) Buffer management method and apparatus for power reduction during flush operation
KR102460513B1 (ko) 통합 패키지 후 복구
US10636455B2 (en) Enhanced NVDIMM architecture
KR20210074172A (ko) 메모리-내 포스트 패키지 리페어(ppr)를 위한 인라인 버퍼
TW201636859A (zh) 記憶體系統、記憶體模組及其操作方法
CN115516563B (zh) 用于dram的刷新管理
JP2011227948A (ja) 半導体記憶装置、及びその制御方法
KR20210118727A (ko) 행 주소 지정 및 열 주소 지정이 가능한 메모리의 동적 데이터에 대한 에러 정정
US20150143200A1 (en) Computer memory power management
CN115668377A (zh) 用于dram的刷新管理
US8806140B1 (en) Dynamic memory module switching with read prefetch caching
KR20230069234A (ko) Dram을 위한 리프레시 관리 목록
KR20230160854A (ko) 메모리 제어기 전력 상태들
US6831873B1 (en) Independent in-line SDRAM control
WO2016185574A1 (ja) メモリ装置

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant