KR101681050B1 - 패키지 기판 - Google Patents

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웨이-룬 케이 젠
타오 우
이 리
미히르 케이 로이
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Abstract

양면 솔더 레지스트 층을 갖는 코어리스 패키지 기판이 개시된다. 코어리스 패키지 기판은 상측면 및 상측면과 대향하는 하측면을 가지며, 적어도 하나의 절연층, 적어도 하나의 비아, 및 적어도 하나의 도전층으로 형성된 단일 빌드업 구조물을 구비한다. 코어리스 패키지 구조물은 또한 하측면 상의 하부 복수의 접촉 패드, 및 상측면 상의 상부 복수의 접촉 패드를 구비한다. 하측면 상에는 하부 솔더 레지스트 층이 배치되고, 상측면 상에는 상부 솔더 레지스트 층이 배치된다. 양면 솔더 레지스트의 개념은 넓은 범위에 걸쳐서 C4 상호접속 피치를 갖는 인터커넥트 브리지를 구비하는 패키지로 확장된다.

Description

패키지 기판{PACKAGE SUBSTRATE}
본 발명의 실시예는 일반적으로 패키지 기판에 관한 것이다. 보다 구체적으로, 본 발명의 실시예는 코어리스 패키지 기판, 및 양면 솔더 레지스트 층을 갖는 다양한 C4 피치 폭의 기판 패키지, 및 그 제조 방법에 관한 것이다.
코어리스 패키지 기판은 집적 회로 다이와 같은 현대 전자 디바이스에 있어서 중요한 부품이다. 코어리스 패키지 기판은 집적 회로 다이를 회로 기판에 상호연결하며, 전체 패키지 조립체 높이를 감소시키는데 도움이 된다. 통상적으로, 집적 회로 다이는 패키지 기판에 직접적으로 장착된다. 그 결과, 패키지 기판은 집적 회로 다이의 미세 접점 구성과 호환되도록 요구된다. 최근의 기술적 진보는 집적 회로 다이의 미세 접점 구성과 호환되는 패키지 기판을 개발해왔다.
[선행기술문헌]
[특허문헌]
(특허문헌 1) : 미국 특허 제 8,127,979 B1 호 공보
본 발명의 목적은 코어리스 패키지 기판과, 양면 솔더 레지스트 층을 갖는 다양한 C4 피치 폭의 기판 패키지, 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 양태에 의하면, 패키지 기판에 있어서,
적어도 하나의 절연층, 적어도 하나의 비아, 및 적어도 하나의 도전층을 포함하는 빌드업 구조물,
상기 빌드업 구조물의 제 1 측면 상의 제 1 복수의 접촉 패드,
상기 제 1 측면과 대향하는 상기 빌드업 구조물의 제 2 측면 상의 제 2 복수의 접촉 패드,
상기 제 1 측면 상의 제 1 솔더 레지스트 층, 및
상기 제 2 측면 상의 제 2 솔더 레지스트 층을 포함하며,
상기 제 1 및 제 2 솔더 레지스트 층은 각각 빌드업 구조물의 제 1 및 제 2 측면의 모든 노출된 표면을 커버하는 패키지 기판이 제공된다.
본 발명의 다른 양태에 의하면, 패키지 기판 형성 방법에 있어서,
임시 기판의 상면 위에 복수의 다층 구조물을 형성하는 단계,
상기 임시 기판의 노출된 표면 및 복수의 다층 구조물 상에 제 1 솔더 레지스트 층을 형성하는 단계,
상기 제 1 솔더 레지스트 층 위에 적어도 하나의 절연층, 복수의 비아, 및 적어도 하나의 도전층을 포함하는 빌드업 구조물을 형성하는 단계로서, 상부 도전층이 최상부 절연층 절연층의 상면 위에 제 2 복수의 접촉 패드를 형성하는, 상기 빌드업 구조물을 형성하는 단계,
상기 제 2 복수의 접촉 패드의 적어도 일부를 노출시키는, 최상부 절연층 절연층의 상면 위에 제 2 솔더 레지스트 층을 형성하는 단계, 및
상기 복수의 다층 구조물의 각각의 다층 구조물의 일부와 임시 기판을 제거하는 단계로서, 각각의 다층 구조물의 잔여 부분이 제 1 복수의 접촉 패드를 형성하는, 제거하는 단계를 포함하는 패키지 기판 형성 방법이 제공된다.
본 발명의 다른 양태에 의하면, 패키지 기판 형성 방법에 있어서,
임시 기판을 제공하는 단계,
상기 임시 기판의 상면 위에 제 1 복수의 접촉 패드를 형성하는 단계,
상기 제 1 복수의 접촉 패드 위에 적어도 하나의 절연층과 적어도 하나의 도전층을 형성하는 단계로서, 상부 도전층이 최상부 절연층 절연층의 상면 위에 제 2 복수의 접촉 패드를 형성하는 단계,
상기 제 2 복수의 접촉 패드의 적어도 일부를 노출시키는, 최상부 절연층 절연층의 상면 위에 제 1 솔더 레지스트 층을 형성하는 단계,
최하부 절연층의 하면을 노출시키기 위해 상기 임시 기판을 제거하는 단계,
중간 구조물을 일시적으로 평탄화하는 단계, 및
상기 제 1 복수의 접촉 패드의 적어도 일부를 노출시키는, 최하부 절연층의 하면 상에 제 2 솔더 레지스트 층을 형성하는 단계를 포함하는 패키지 기판 형성 방법이 제공된다.
본 발명의 다른 양태에 의하면, 패키지 구조물 상에 표면 마감을 형성하는 방법에 있어서,
제 1 측면 및 상기 제 1 측면과 대향하는 제 2 측면을 갖는 코어리스 패키지 기판을 제공하는 단계로서, 상기 코어리스 패키지 기판은 적어도 하나의 절연층, 적어도 하나의 비아, 및 적어도 하나의 도전층을 포함하는 단일 빌드업 구조물, 상기 제 1 측면 상의 제 1 복수의 접촉 패드, 상기 제 2 측면 상의 제 2 복수의 접촉 패드, 상기 제 1 측면 상의 제 1 솔더 레지스트 층, 및 상기 제 2 측면 상의 제 2 솔더 레지스트 층을 포함하는, 상기 코어리스 패키지 기판을 제공하는 단계,
상기 코어리스 패키지 기판의 제 1 측면 상에 제 1 보호층을 형성하고 상기 제 2 복수의 접촉 패드 상에 제 1 두께를 갖는 하부 표면 마감을 증착하는 단계,
상기 코어리스 패키지 기판의 제 1 측면으로부터 상기 제 1 보호층을 제거하여 제 1 측면에 배치된 하나 이상의 접촉 패드를 노출시키는 단계,
상기 코어리스 패키지 기판의 제 2 측면 상에 상기 제 2 보호층을 형성하고 상기 제 1 복수의 접촉 패드 상에 상기 제 1 두께와 다른 제 2 두께를 갖는 상부 표면 마감을 증착하는 단계, 및
상기 코어리스 패키지 기판의 제 2 측면으로부터 제 2 보호층을 제거하는 단계를 포함하는 표면 마감 형성 방법이 제공된다.
본 발명에 의하면, 코어리스 패키지 기판과, 양면 솔더 레지스트 층을 갖는 다양한 C4 피치 폭의 기판 패키지, 및 그 제조 방법을 제공할 수 있다.
도 1a는 본 발명의 실시예에 따른 코어리스 패키지 기판의 단면도이다.
도 1b는 본 발명의 실시예에 따른, 코어리스 패키지 기판의 각 측면에 상이한 폭의 접촉 패드를 갖는 코어리스 패키지 기판의 단면도이다.
도 2는 본 발명의 실시예에 따른, 코어리스 패키지 기판을 포함하는 패키지 조립체의 단면도이다.
도 3a 내지 도 3i는 본 발명의 실시예에 따라, 임시 기판을 제거하기 전에 하부 솔더 레지스트 층을 형성함으로써 코어리스 패키지 기판을 형성하는 방법의 단면도이다.
도 4a 내지 도 4h는 본 발명의 실시예에 따라, 임시 기판을 제거한 후에 하부 솔더 레지스트 층을 형성함으로써 코어리스 패키지 기판을 형성하는 방법의 단면도이다.
도 5a 내지 도 5g는 본 발명의 실시예에 따라, 임베디드(embedded) 실리콘 브리지를 갖는 코어리스 패키지 기판의 접촉 패드 상에 두꺼운 표면 마감을 형성하는 방법의 단면도이다.
도 6은 본 발명의 일 실시예에 따라 실행되는 컴퓨팅 시스템의 도시도이다.
도 7은 종래의 코어리스 패키지 기판의 도시도이다.
양면 솔더 레지스트 층을 갖는 코어리스 패키지 기판 및 그 제조 방법이 개시된다. 본 발명의 실시예는 발명의 철저한 이해를 제공하기 위해 특정 상세와 관련하여 기재된다. 통상의 기술자는 본 발명의 실시예가 이들 특정 상세 없이 실시될 수 있음을 알 것이다. 다른 예에서, 주지된 반도체 프로세스는 본 발명의 실시예를 불필요하게 불명료하게 만들지 않기 위해 구체적으로 상세히 설명되지 않는다. 또한, 도면에 도시되어 있는 다양한 실시예는 예시적으로 묘사된 것이며 반드시 실척으로 도시되지 않는다.
본 발명의 실시예는 양면 솔더 레지스트 층을 갖는 코어리스 패키지 기판 및 그 제조 방법에 관한 것이다. 본 발명의 일 실시예에서, 코어리스 패키지 기판은 빌드업 구조물과 상부 및 하부 접촉 패드를 구비한다. 상부 접촉 패드는 코어리스 패키지 기판의 상측면 상에 형성되고, 하부 접촉 패드는 코어리스 패키지 기판의 하측면 상에 형성된다. 실시예에서, 상부 및 하부 접촉 패드 상에는 각각 상부 및 하부 표면 마감이 형성된다. 코어리스 패키지 기판은 상측면 상에 배치되는 상부 솔더 레지스트 층, 및 하측면 상에 배치되는 하부 솔더 레지스트 층을 추가로 구비한다. 그 결과, 코어리스 패키지 기판은 상측면과 하측면의 양 측면 상에 솔더 레지스트의 층을 갖는다.
상부 및 하부 솔더 레지스트 층은 코어리스 패키지 기판의 양면에 능동/수동 디바이스 부품을 통합할 수 있게 함으로써 디바이스 성능을 향상시킨다. 또한, 상부 및 하부 솔더 레지스트 층은 코어리스 패키지 기판의 양면에 솔더 잔여물이 형성되는 것을 최소화함으로써 패드-대-패드 브리징(bridging)의 발생을 감소시킨다. 추가로, 상부 및 하부 솔더 레지스트 층은 코어리스 패키지 기판 위에 설치된 접촉 패드 상에 상이한 표면 마감 두께가 형성될 수 있게 함으로써 표면 마감 도금 두께의 선택적 조절을 가능하게 한다.
예시적인 종래의 코어리스 패키지 기판이 도 7에 도시되어 있다. 종래의 코어리스 패키지 기판(700)은 코어리스 패키지 기판(702) 및 단일 솔더 레지스트 층(708)을 구비한다. 단일 솔더 레지스트 층(708)은 코어리스 패키지 기판(702)의 상측면(706) 상에 배치된다. 종래의 코어리스 패키지 기판(700)은 하측면(704) 상에 솔더 레지스트 층을 갖지 않는다. 솔더 레지스트 층(708)은 상측면(706) 상에 배치된 접촉 패드가 미세-피치 디바이스 부품에 결합되기 위해 좁은 폭으로 형성되게 할 수 있다. 그 결과, 종래의 코어리스 패키지 기판(700)의 일측면만 미세-피치 디바이스 부품과 통합될 수 있다.
도 1a는 본 발명의 실시예에 따른 이중 솔더 레지스트 층을 갖는 코어리스 패키지 기판(100A)의 도시도이다. 도 1a의 도면은 명료함을 위해 전체 코어리스 패키지 기판(100A)의 일부를 확대하여 도시하고 있다. 코어리스 패키지 기판(100A)은 절연층(104)과 도전층(106)의 교호적 배치를 포함하는 빌드업 구조물(102)을 구비한다. 도전층(106)은 비아(108)에 의해 절연층(104)을 통해서 상호 전기적으로 결합될 수 있다. 실시예에서, 빌드업 구조물(102)은 빌드업 구조물(102)의 절연층(104) 및 도전층(106)과 다른 재료로 형성되는 보강 코어를 포함하지 않는다.
실시예에서, 빌드업 구조물(102)은 상측면(112) 및 상기 상측면(112)과 대향하는 하측면(110)을 갖는다. 상측면(112)은 집적 회로 다이와 같은 디바이스 부품과 전기적으로 연결되는 빌드업 구조물(102)의 C4(controlled collapse chip connection)측일 수 있다. 실시예에서, 하측면(110)은 인터포저(interposer) 및 인쇄 회로 기판(PCB)과 같은 적어도 제 2 레벨 인터커넥트와 전기적으로 연결되는 빌드업 구조물(102)의 SLI(second level interconnect)측일 수 있다.
코어리스 패키지 기판(100A)은 상부 접촉 패드(124) 및 하부 접촉 패드(122)를 추가로 구비한다. 상부 접촉 패드(124)는 빌드업 구조물(102)의 상측면(112) 상에 배치되고, 하부 접촉 패드(122)는 빌드업 구조물(102)의 하측면(110) 상에 배치된다. 상부 및 하부 접촉 패드(124, 122)는 코어리스 패키지 기판(100A)을 디바이스 부품 및/또는 제 2 레벨 인터커넥트에 전기적으로 결합시킬 수 있다. 실시예에서, 상부 접촉 패드(124)는 빌드업 구조물(102)의 도전층(106) 및 비아(108)에 의해 하부 접촉 패드(122)에 전기적으로 결합된다.
실시예에서, 상부 및 하부 접촉 패드(124, 122)의 노출된 표면 상에 표면 마감이 배치된다. 표면 마감은 접촉 패드의 산화를 방지하기 위해 접촉 패드의 노출된 표면을 부동태화(passivate)시킬 수 있다. 실시예에서, 상부 접촉 패드(124) 상에는 상부 표면 마감(120)이 배치될 수 있고, 하부 접촉 패드(122) 상에는 하부 표면 마감(118)이 배치될 수 있다. 실시예에서, 상부 및 하부 표면 마감(120, 118)은 상부 및 하부 접촉 패드(124, 122)에 각각 유입 및 유출되는 전기 신호와 거의 간섭하지 않는 도전성 재료로 형성된다. 예를 들어, 표면 마감(120, 118)은 니켈(Ni), 팔라듐(Pd), 금(Au), 은(Ag) 및 그 조합과 같은 금속으로 형성될 수 있다. 실시예에서, 표면 마감(120, 118)은 Ni 층 및 Ni 층 상의 PdAu 층으로 형성된다.
본 발명의 실시예에 따르면, 코어리스 패키지 기판(100A)은 상부 솔더 레지스트 층(116) 및 하부 솔더 레지스트 층(114)을 추가로 구비한다. 실시예에서, 상부 솔더 레지스트 층(116)은 상측면(112) 상에 배치되고, 하부 솔더 레지스트 층(114)은 하측면(110) 상에 배치된다. 솔더 레지스트 층(116, 114)은, 솔더-기초 재료에 반발하고 인터커넥트 구조물(예를 들면 솔더 범프)의 형성 중에 솔더 레지스트 표면 상에 잔여물이 남는 것을 저지함으로써 패드-대-패드 브리징을 방지할 수 있다. 솔더 잔여물 형성의 저지는 좁은 접촉 패드가 미세-피치 접점 구성을 갖는 능동/수동 부품에 전기적으로 결합되도록 형성되게 할 수 있다. 좁은 접촉 패드는 미세 피치를 갖는 접점 구성의 형성을 가능하게 한다. 그 결과, 상부 및 하부 솔더 레지스트 층(116, 114)은 상측면과 하측면(112, 110)의 양 측면 상에 각각 미세-피치 접점 구성이 형성되게 할 수 있다.
예를 들어, 도 1a에 도시하듯이, 하부 접촉 패드(122)는 넓은 접촉 패드(122A) 및 좁은 접촉 패드(122B)를 구비할 수 있다. 넓은 접촉 패드(122A)는 PCB 또는 인터포저와 같은, 넓은 접점 피치를 갖는 SLI 구조물과 상호접속되기에 적합한 접점 피치로 형성될 수 있다. 좁은 접촉 패드(122B)는 집적 회로 다이와 같은 디바이스 부품과 상호접속되기에 적합한 접점 피치로 형성될 수 있다. 피치 요건은 패드 폭의 한계를 실질적으로 나타낼 수 있다. 따라서, 넓은 패드 및 좁은 패드(122A, 122B)의 폭은 피치 요건에 따라서 달라질 수 있다. 실시예에서, 넓은 패드(122A)의 폭은 좁은 패드(122B)의 폭보다 적어도 세 배 더 넓다. 실시예에서, 넓은 패드(122A)의 폭은 300 내지 400 ㎛의 범위에 있으며 좁은 패드(122B)의 폭은 80 내지 100 ㎛의 범위에 있다. 실시예에서, 넓은 패드(122A)의 피치는 600 내지 800 ㎛의 범위에 있으며 좁은 패드(122B)의 피치는 160 내지 200 ㎛의 범위에 있다.
상부 접촉 패드(124)는 또한 도 1b에 도시된 예시적 코어리스 패키지 기판(100B)에 도시되어 있듯이 넓은 접촉 패드(124A) 및 좁은 접촉 패드(124B)를 구비할 수 있다. 도 1b의 도면은 명료함을 위해 전체 코어리스 패키지 기판(100B)의 일부를 확대하여 도시하고 있다. 넓은 접촉 패드(124A)는 집적 회로 다이와 같은 디바이스 부품에 결합되기에 적합한 폭 및 접점 피치를 가질 수 있다. 실시예에서, 넓은 접촉 패드(124A)의 접점 피치는 표준 CPU(중앙 처리 장치) 범프 피치와 일치한다. 예를 들어, 실시예에서, 넓은 접촉 패드(124A)는 120 내지 130 ㎛ 범위의 피치와 80 내지 90 ㎛ 범위의 대응 폭을 갖는다.
코어리스 패키지 기판(100B)은 빌드업 구조물(102) 내에 임베디드 디바이스(126)를 구비할 수 있다. 임베디드 디바이스(126)는 실리콘, 유기물, 또는 유리 재료로 형성된 임베디드 인터커넥트 브리지일 수 있다. 빌드업 구조물(102) 내에 실리콘 브리지를 매설하는 것은 코어리스 패키지 기판(100B)이 고 대역폭 적용에 적합하게 만들 수 있다. 실시예에서, 임베디드 디바이스(126)는 CPU를 메모리 칩과 같은 미세-피치 디바이스에 상호접속시킨다. 좁은 접촉 패드(124B)는 메모리 칩의 미세 접점 피치 요건과 일치하는 피치를 가질 수 있다. 실시예에서, 좁은 접촉 패드(124B)는 30 내지 40 ㎛ 범위의 폭과 50 내지 60 ㎛ 범위의 피치를 갖는다.
도 1b는 코어리스 패키지 기판(100B) 내의 임베디드 디바이스(126)를 도시하지만, 본 발명의 실시예는 코어드(cored) 패키지 기판에도 적용될 수 있다. 예를 들어, 본 발명의 실시예는 상측면(112) 상에 넓고 좁은 접촉 패드(124A, 124B)를 갖고 하측면(110) 상에 넓고 좁은 접촉 패드(122A, 122B)를 갖는 임베디드 디바이스(126)를 구비하는 코어드 패키지 기판에 적용될 수 있다. 상부 및 하부 솔더 레지스트 층(116, 114)은 상측면 및 하측면(112, 110) 상에 각각 형성된다. 코어드 패키지 기판은 빌드업 구조물(102) 내에 배치되는 보강 코어를 구비한다.
도 1a 및 도 1b는 코어리스 패키지 기판의 각 사이드에 두 개의 상이한 폭을 갖는 접촉 패드를 도시하지만 실시예가 그렇게 한정되지는 않는 것을 알아야 한다. 예를 들어, 제 1 및/또는 제 2 패드(122, 124)는 3세트 또는 그 이상 세트의 접촉 패드를 구비할 수 있으며 각각의 세트는 상이한 폭을 갖는다. 각각의 세트는 특정 접점 피치와 일치하도록 배열되는 하나 이상의 접촉 패드를 구비할 수 있다.
도 2는 본 발명의 실시예에 따른 코어리스 패키지 기판(100B)을 구비하는 패키지 조립체(200)를 도시한다. 코어리스 패키지 기판(100B)은 빌드업 구조물(102)과 상부 및 하부 솔더 레지스트 층(116, 114)을 구비한다. 실시예에서, 코어리스 패키지 기판(100B)의 상측면(112)에는 디바이스 부품(202)이 결합된다. 상부 접촉 패드(124)는 인터커넥트(208A)에 의해 디바이스 부품(202)에 전기적으로 결합될 수 있다. 디바이스 부품(202)은 집적 회로 다이, CPU, 메모리 칩, 및/또는 그래픽 프로세서일 수 있다. 실시예에서, 적어도 하나의 디바이스 부품(202)은 코어리스 패키지 기판(100B)에 플립-칩 접합되는 집적 회로 다이이다. 임베디드 디바이스(126)는 코어리스 패키지 기판(100B)의 빌드업 구조물(102)에 구비될 수 있다. 실시예에서, 디바이스 부품(202)은 좁은 접촉 패드(124B)에 의해 임베디드 디바이스(126)에 전기적으로 결합된다. 실시예에서, 상부 솔더 레지스트 층(116)은 디바이스 부품(202)과 빌드업 구조물(102) 사이에 배치된다. 실시예에서, 상부 솔더 레지스트 층(116)은 각각의 디바이스 부품(202)의 전체 다이 섀도(die shadow) 영역(즉, 바로 아래 영역) 내에 배치된다.
실시예에서, 코어리스 패키지 기판(100B)의 하측면(110)에는 SLI 구조물(206)이 결합된다. SLI 구조물(206)은 인터포저 또는 회로 기판과 같은 하지만 이것에 한정되지는 않는 임의의 적합한 구조물일 수 있다. 코어리스 패키지 기판(100B)의 넓은 접촉 패드(122A)는 인터커넥트(208B)에 의해 SLI 구조물(206)에 전기적으로 결합될 수 있다. 본 발명의 실시예에 따르면, 코어리스 패키지 기판(100B)의 하측면(110)에는 능동/수동 디바이스 부품(204)도 결합된다. 코어리스 패키지 기판(100B)의 좁은 접촉 패드(122B)는 인터커넥트(208C)에 의해 능동/수동 디바이스 부품(204)에 전기적으로 결합될 수 있다. 실시예에서, 하부 솔더 레지스트 층(114)은 능동/수동 디바이스 부품(204)과 빌드업 구조물(102) 사이에 배치된다. 하부 솔더 레지스트 층(114)은 각각의 능동/수동 디바이스 부품(204)의 전체 다이 섀도 영역 내에 배치될 수 있다. 인터커넥트(208A-208C)는 임의의 적합한 인터커넥트 재료로 형성된 임의의 적합한 인터커넥트 구조물일 수 있다. 실시예에서, 인터커넥트(208A-208C)는 솔더 범프이다.
도 3a 내지 도 3i는 본 발명의 실시예에 따라, 임시 기판을 제거하기 전에 하부 솔더 레지스트 층을 형성함으로써 코어리스 패키지 기판을 형성하는 방법을 도시한다. 도 3a에서, 임시 기판(302) 상에는 패터닝된(patterned) 드라이 필름 레지스트(dry film resist: DFR) 층(306)이 초기에 형성된다. 실시예에서, 임시 기판(302)은 강성 캐리어 기판이다. 임시 기판(302)은 그 위에 구조물이 형성될 수 있는 강성 베이스를 제공한다. 실시예에서, 임시 기판(302)은 다중 패키지 기판을 포함하는 패널이다. 예를 들어, 임시 기판(302)은 패키지 기판의 N×N 어레이를 포함하는 패널일 수 있다. 임시 기판(302)은 임의의 주지의 보강 코어로 형성될 수 있다. 예를 들어, 임시 기판(302)은 한 쌍의 릴리스(release) 층과 상기 릴리스 층 상의 한 쌍의 금속 포일(metal foil)층 사이에 배치되는 강화 절연층으로 형성될 수 있다.
실시예에서, 패터닝된 DFR 층(306)은 임시 기판(302)의 상면(303)의 부분을 노출시킨다. 상면(303)의 노출된 부분은 임시 기판(302) 상에 구조물이 형성되게 할 수 있다. 패터닝된 DFR 층(306)은, 먼저 임시 기판(302) 상에 DFR 층을 적층하고 이후에 DFR 층을 패터닝하여 개구(308)를 형성함으로써 형성될 수 있다. 실시예에서, 개구(308)는, 전자기 방사선에 대한 노출이 DFR 필름을 가교-결합시키고 현상제(developer)가 DFR 필름의 노출되지 않은 영역을 제거하는 임의의 종래 노출 및 현상제 공정에 의해 형성된다.
다음으로, 도 3b에서는, 임시 기판(302) 상의 개구(308) 내에 다층 구조물(304)이 형성된다. 실시예에서, 각각의 다층 구조물(304)은 하층(304A), 중간층(304B) 및 상층(304C)의 세 층으로 형성된다. 실시예에서, 각각의 다층 구조물(304)의 상층(304C)은 나중에 하부 접촉 패드(122)를 형성하기 위해 사용된다. 실시예에서, 상층(304C)은 하부 접촉 패드(122)로서 사용하도록 설계된 도전성 재료로 형성된다. 예를 들어, 상층(304C)은 구리와 같은 금속으로 형성될 수 있다. 실시예에서, 하층(304A)은 임시 기판(302) 내의 금속 포일과 동일한 재료로 형성된다. 예를 들어, 하층(304A)은 구리로 형성될 수 있다. 실시예에서, 하층(304A)과 상층(304C)은 동일한 도전성 재료로 형성된다. 특정 실시예에서, 하층(304A)과 상층(304C)은 구리로 형성된다. 실시예에서, 중간층(304B)은 하층과 상층(304A, 304C) 사이에 배치된다. 중간층(304B)은 하층 및 상층(304A, 304C)과 다른 재료로 형성될 수 있다. 실시예에서, 중간층(304B)은, 제 1 및 제 3 층(304A, 304C)에 대해 선택적으로 제거될 수 있는 재료로 형성된다. 예를 들어, 중간층(304B)은 니켈로 형성될 수 있다.
다층 구조물(304)은 화학 기상 증착(CVD) 또는 물리 기상 증착(PVD)과 같은 일련의 임의의 적절한 증착 기술에 의해 형성될 수 있다. 실시예에서, 다층 구조물(304)은 초기에 임시 기판(302)뿐 아니라 패터닝된 DFR 층(306) 위에 제 1 층(304A)을 증착함으로써 형성된다. 다음으로, 제 1 층(304A) 위에 제 2 층(304B)이 증착된다. 이후, 제 2 층(304B) 위에 제 3 층(304C)이 증착된다. 모두 세 개의 층이 증착되면, DFR 층(306) 위에 배치되는 제 1, 제 2 및 제 3 층(304A, 304B, 304C) 부분과 함께 DFR 층(306)이 제거된다. 이렇게 해서, 도 3b에 도시하듯이 다층 구조물(304)이 임시 기판(302) 상에 잔류한다.
각각의 다층 구조물(304)은 특정 폭 및 피치를 갖도록 설계될 수 있다. 실시예에서, 다층 구조물(304)의 폭은 하부 접촉 패드(122)의 폭을 한정한다. 다층 구조물(304)의 피치 역시 하부 접촉 패드(122)의 피치를 한정할 수 있다. 따라서, 다층 구조물(304)의 피치는 회로 기판 또는 디바이스 부품의 접점 피치와 양립할 수 있도록 설계될 수 있다. 그러므로, 각각의 다층 구조물(304)은 도 3b에 도시하듯이 넓거나 좁은 폭을 갖도록 설계될 수 있다.
도 3b에서, 다층 구조물(304)은 넓은 다층 구조물(304X)과 좁은 다층 구조물(304Y)을 구비한다. 실시예에서, 넓은 다층 구조물(304X)은 폭(W1)과 피치(P1)를 갖도록 형성된다. 폭(W1)과 피치(P1)는 PCB와 같은 SLI 구조물의 접점 구성과 일치할 수 있다. 따라서, 실시예에서, 넓은 다층 구조물(304X)은 300 내지 400 ㎛ 범위의 폭(W1)과 600 내지 800 ㎛ 범위의 피치(P1)를 갖는다. 본 발명의 실시예에 따르면, 좁은 다층 구조물(304Y)은 메모리 칩 또는 자기 유도자(magnetic inducer)와 같은 능동/수동 디바이스 부품의 미세-피치에 일치하는 폭(W2)을 갖도록 형성될 수 있다. 이러한 디바이스 부품은 회로 기판의 접점 피치보다 현저히 좁은 접점 피치를 요구할 수 있다. 실시예에서, 각각의 좁은 다층 구조물(304Y)은 각각의 넓은 다층 구조물(304X)보다 적어도 세 배 좁은 폭(W2)을 갖는다. 특정 실시예에서, 각각의 좁은 다층 구조물(304Y)은 80 내지 100 ㎛ 범위의 폭(W2)과 160 내지 200 ㎛ 범위의 피치(P2)를 갖는다.
도 3c에서는, 이후에 실크-스크리닝, 분사 또는 진공 적층과 같은 하지만 이것에 한정되지 않는 임의의 적합한 적층 기술에 의해 임시 코어(302) 및 다층 구조물(304)의 노출된 표면 상에 하부 솔더 레지스트 층(114)이 형성된다. 실시예에서, 하부 솔더 레지스트 층(114)은 임시 코어(302) 및 다층 구조물(304)의 노출된 표면을 완전히 커버한다. 실시예에서, 하부 솔더 레지스트 층(114)은 하부 접촉 패드(122)의 각각의 패드를 실질적으로 전기 절연하기에 충분한 두께로 형성된다. 예를 들어, 하부 솔더 레지스트 층(114)은 25 내지 45 ㎛ 범위의 두께로 형성된다. 하부 솔더 레지스트 층(114)은 페이스트 재료에 대한 습윤성이 취약한, 즉 솔더 페이스트와 같은 페이스트 재료에 반발하거나 이러한 페이스트 재료와 접합되지 않는, 절연 재료로 형성될 수 있다. 실시예에서, 하부 솔더 레지스트 층(114)은 폴리머로 형성된다. 실시예에서, 하부 솔더 레지스트 층(114)은 에폭시 수지와 같은 폴리머로 형성된다. 또한, 실시예에서, 하부 솔더 레지스트 층(114)은 광학 리소그래피에 의해 패터닝될 수 있도록 감광층으로서 형성된다. 이러한 실시예에서, 하부 솔더 레지스트 층(114)은 광활성 패키지를 수용하는 재료로 형성된다. 특정 실시예에서, 하부 솔더 레지스트 층(114)은 LPSM(liquid photoimageable solder mask) 또는 DFSM(dry film photoimageable solder mask)으로 형성된다.
다음으로, 도 3d에서는, 하부 솔더 레지스트 층(114) 위에 최하부 절연층(104A)이 증착됨으로써, 빌드업 구조물(102)의 형성이 시작된다. 최하부 절연층(104A)은 진공 적층과 같은 임의의 적합한 적층 기술에 의해 형성될 수 있다. 실시예에서, 최하부 절연층(104A)은 적층 구조물(304)의 상층(304C)과 접촉하지 않는다. 최하부 절연층(104A)은 이 최하부 절연층(104A)의 상하 구조물 사이의 전기적 간섭을 실질적으로 방지하기에 충분한 두께(t1)를 갖도록 형성될 수 있다. 실시예에서, 최하부 절연층(104A)은 35 내지 55 ㎛ 범위의 두께(t1)를 가질 수 있다. 실시예에서, 최하부 절연층(104A)은 코어리스 패키지 기판의 신뢰성 요건을 충족하는 적합한 기계적 특성을 제공하기 위해 실리카 충전재를 갖는 에폭시계 수지로 형성된다. 특정 실시예에서, 최하부 절연층(104A)은 ABF(Ajinomoto Build-up Film)로 형성된다.
이후, 도 3e에서는, 각각의 다층 구조물(304)의 상층(304C)을 노출시키기 위해 최하부 절연층(104A) 및 하부 솔더 레지스트 층(114)에 개구(314)가 형성될 수 있다. 개구(314)는 레이저 절단과 같은 임의의 적합한 에칭 기술에 의해 형성될 수 있다. 실시예에서, 레이저 절단에 의한 개구(314) 형성은 도 3e에 도시하듯이 상층(304C)의 일부를 제거한다. 각각의 개구(314)는 도 3f에 도시된 비아(108)와 같은 도전성 구조물이 상층(304C)에 연결되게 할 수 있다.
다음으로, 도 3f에서는, 비아(108) 및 도전층(106)이 형성된다. 비아(108) 및 도전층(106)을 형성하기 위해, 최하부 절연층(104A) 위에는 초기에 DFR 층이 패터닝될 수 있다. 패터닝된 DFR 층은 도전층(106)의 측방 경계를 한정할 수 있다. 이후, 단일 증착 공정에 의해 도전성 재료가 개구(314) 내에 또한 DFR 층 사이에 증착될 수 있다. 실시예에서, 도전성 재료는 무전해 도금에 의해 증착된다. 도전성 재료가 증착되면, DFR 층은 제거된다. DFR 층 사이와 개구(314) 내에 배치되는 잔여 도전성 재료는 비아(108) 및 도전층(106)을 형성할 수 있다.
비아(108)는 각각의 다층 구조물(304)의 상층(304C)이 도전층(106)에 전기적으로 결합되도록 개구(314) 내에 형성될 수 있다. 도전층(106)은 도 3g에 도시하듯이 빌드업 구조물(102)을 통해서 전류를 경로지정(routing)하기 위한 여러 개의 재분배 층들 중 하나일 수 있다. 도전층(106)과 비아(108)는 금속과 같은 임의의 도전성 재료로 형성될 수 있다. 예시적인 실시예에서, 도전층(106)과 비아(108)는 구리로 형성된다.
앞서 도 3d 내지 도 3f에 기재된 단계는 세미-애디티브 공정(semi-additive process: SAP)을 도시한다. SAP는 적어도 도 3g에 도시된 빌드업 구조물(102)을 형성하기 위해 여러 번 반복될 수 있다. 도 3g에 도시된 빌드업 구조물(102)은 네 개의 SAP로 형성된다. 그러나, 대체 실시예는 본 발명의 실시예에 따른 코어리스 패키지 기판용 빌드업 구조물(102)을 형성하기 위해 SAP를 어느 정도 반복할 수 있다. 도 3g는 빌드업 구조물(102) 내의 임베디드 디바이스(예를 들면 도 1b에서 126))를 도시하고 있지 않지만, 임베디드 디바이스가 빌드업 구조물(102) 내에 형성되는 실시예가 고려된다. 임베디드 디바이스(126)는 임의의 SAP 반복 이전 또는 이후에 빌드업 구조물(102) 내에 형성될 수 있다. 실시예에서, 빌드업 구조물(102)은 보강 코어를 포함하지 않는다.
빌드업 구조물(102)은 상측면(112)과 하측면(110)을 갖는다. 도전층(106)은 상부 접촉 패드(124)와 하부 접촉 패드(122)[즉, 다층 구조물(304)의 상층(304C)] 사이의 다양한 상호접속을 가능하게 하는 재분배 층일 수 있다. 실시예에서, 빌드업 구조물(102)은 빌드업 구조물을 형성하는 목적을 위해서만 사용되는 재료를 포함할 뿐이다. 예를 들어, 빌드업 구조물(102)은 배리어 층, 시드(seed) 층을 위한 재료와, 절연층(104), 도전층(106) 및 비아(108)를 형성하기 위해 사용되는 임의의 기타 유사 재료를 포함할 수 있다. 빌드업 구조물(102)을 보강하기 위해 사용되는 다른 재료는 빌드업 구조물(102)에 포함되지 않는다. 예를 들어, 유리 섬유로 강화된 프리-프레그(pre-preg) 또는 임의의 기타 적합한 보강 재료로 형성되는 보강 구조물은 빌드업 구조물(102)에 구비되지 않는다. 실시예에서, 빌드업 구조물(102)은 전적으로 두 개의 재료로만, 즉 절연층(104)을 형성하기 위해 사용되는 재료, 및 도전층(106)과 비아(108)를 형성하기 위해 사용되는 재료로만 형성된다. 따라서, 특정 실시예에서, 빌드업 구조물(102)은 ABF와 구리만 포함한다.
실시예에서, 최종 SAP는 상부 접촉 패드(124)를 형성한다. 상부 접촉 패드(124)는 완전히 최상부 절연층 절연층(104D) 위에 있도록, 최상부 절연층(104D) 위에 배치될 수 있다. 상부 접촉 패드(124)는, 이 상부 접촉 패드(124)에 전류가 유입 및 유출될 수 있도록 비아(108) 및 도전층(106)에 결합된다. 실시예에서, 빌드업 구조물(102)의 상측면(112)은 디바이스 부품과 전기적으로 연결된다. 따라서, 상부 접촉 패드(124)는 디바이스 부품의 미세 접점 피치와 양립할 수 있는 폭 및 피치를 갖도록 설계될 수 있다. 예를 들어, 상부 접촉 패드(124)는 80 내지 90 ㎛의 폭과 120 내지 130 ㎛의 피치를 가질 수 있다. 하나의 상부 접점 폭 및 피치만 갖는 것으로 도시되어 있지만, 상부 접촉 패드(124)는 도 1b에 도시하듯이 넓은 접촉 패드 및 좁은 접촉 패드를 구비할 수도 있다. 예를 들어, 상부 접촉 패드(124)는 30 내지 40 ㎛ 범위의 폭과 50 내지 60 ㎛ 범위의 피치를 갖는 좁은 패드를 가질 수 있다. 상부 접촉 패드(124)는 임의의 적합한 도전성 재료로 형성될 수 있다. 실시예에서, 상부 접촉 패드(124)는 구리와 같은 금속으로 형성된다.
다음으로, 도 3h에서는, 빌드업 구조물(102)의 상측면(112) 상에 상부 솔더 레지스트 층(116)이 형성된다. 상부 솔더 레지스트 층(116)의 형성은 하부 솔더 레지스트 층(114)과 동일한 재료, 기술 및 두께에 따를 수 있다. 실시예에서, 상부 솔더 레지스트 층(116)은 초기에 최상부 절연층(104D) 및 상부 접촉 패드(124)의 노출된 표면 상에 형성된다. 이후에 관련 기술분야에 주지된 임의의 적합한 노출 및 현상 기술에 의해 상부 접촉 패드(124)를 노출시키기 위해 상부 솔더 레지스트 층(116)에 개구(316)가 형성된다. 개구(316)는 솔더 범프와 같은 인터커넥트 구조물이 개구(316) 내에 형성되게 할 수 있다. 따라서, 인터커넥트 구조물은 상부 접촉 패드(124)가 도 2의 디바이스 부품(202)과 같은 디바이스 부품에 결합되게 할 수 있다. 상부 솔더 레지스트 층(116)의 잔여 부분은 상부 접촉 패드(124)의 각각의 접촉 패드를 전기적으로 절연시킬 수 있고, 상부 접촉 패드(124)의 각각의 접촉 패드 사이에서의 솔더 잔여물 형성에 저항할 수 있다.
다음으로, 도 3i에서는, 도 3h에 도시된 임시 기판(302)뿐 아니라 다층 구조물(304)의 제 1 및 제 2 층(304A, 304B)이 제거됨으로써, 본 발명의 실시예에 따른 이중 솔더 레지스트 층을 갖는 코어리스 패키지 기판(300)이 형성된다. 실시예에서, 임시 기판(302)은 임시 기판(302)의 강화 절연층 및 금속 포일에 대해 릴리스 층을 선택적으로 에칭시킴으로써 제거된다. 다음으로, 금속 포일은 다층 구조물(304)의 제 1 층(304A)과 함께 제거된다. 실시예에서, 금속 포일 및 제 1 층(304A)은 구리와 같은 동일한 재료로 제조된다. 따라서, 금속 포일 및 제 1 층(304A)은 구리에 대해 선택적인 에칭제에 의해 제거될 수 있다. 실시예에서, 제 2 층(304B)은 에칭제에 의한 추가 에칭을 방지한다. 따라서, 실시예에서, 제 2 층(304B)은 에칭 정지 층이다. 제 2 층(304B)은 니켈로 형성될 수 있다. 이후, 제 2 층(304B)은 제 3 층(304C) 및 하부 솔더 레지스트 층(114)에 대해 선택적으로 제거된다. 그 결과, 제 3 층(304C)은 포켓(318)의 바닥에 하부 접촉 패드(122)로서 잔류할 수 있다. 포켓(318)은 솔더 범프와 같은 인터커넥트 구조물이 하부 접촉 패드(122)에 전기적으로 결합되게 할 수 있다. 인터커넥트 구조물은 하부 접촉 패드(122)를 디바이스 부품 및/또는 회로 기판에 결합시킬 수 있다.
도 3i에 도시하듯이, 코어리스 패키지 기판(300)은 빌드업 구조물(102), 하부 솔더 레지스트 층(114) 및 상부 솔더 레지스트 층(116)을 구비한다. 실시예에서, 하부 솔더 레지스트 층(114)의 일부는 하부 접촉 패드(122)의 각각의 접촉 패드와 최하부 절연층(104A) 사이에 배치된다. 하부 솔더 레지스트 층(114)은 하부 접촉 패드(122)와 최하부 절연층(104A) 사이의 전체 거리에 배치될 수 있다. 실시예에서, 최하부 절연층(104A)은 하부 접촉 패드(122)와 접촉하지 않는다. 하부 솔더 레지스트 층(114)은 하부 복수의 패드(122)의 측벽에 배치될 수 있다. 또한, 하부 솔더 레지스트 층(114)은 하부 접촉 패드(122)의 내표면 상에 배치될 수도 있다. 실시예에서, 하부 솔더 레지스트 층(114)은 하부 접촉 패드(122)의 외표면 상에 형성되지 않는다.
도 4a 내지 도 4h는 본 발명의 실시예에 따라, 임시 기판을 제거한 후 하부 솔더 레지스트 층을 형성함으로써 코어리스 패키지 기판을 형성하는 방법을 도시한다. 도 4a 내지 도 4h에서 코어리스 패키지 기판을 형성하기 위해 사용되는 기술과 재료는 앞서 도 3a 내지 도 3i에서 논의된 것과 유사하다. 따라서, 기술과 재료는 도 4a 내지 도 4h에 도시된 방법의 논의에서 충실하게 설명되지 않는다. 필요할 경우, 이러한 재료 및 기술의 상세는 도 3a 내지 도 3i의 논의로부터 참조될 수 있다.
도 4a에서는, 임시 기판(302) 상에 패터닝된 DFR 층(306)이 형성된다. 패터닝된 DFR 층(306)은 임시 기판(302)의 상면(303)의 부분을 노출시킨다. 상면(303)의 노출된 부분은 임시 기판(302) 상에 구조물이 형성되게 할 수 있다. 다음으로, 도 4b에 도시하듯이, 임시 기판(302)의 노출된 부분 위에 하부 접촉 패드(122)가 형성된다. 각각의 접촉 패드(122)는 회로 기판 또는 디바이스 부품의 접점 피치에 따른 폭을 갖도록 설계될 수 있다. 실시예에서, 하부 접촉 패드(122)는 넓은 접촉 패드(122A)와 좁은 접촉 패드(122B)를 구비한다. 넓은 접촉 패드(122A)는 PCB와 같은 회로 기판의 넓은 접점 피치에 일치하는 폭(W1)을 갖도록 형성될 수 있다. 따라서, 실시예에서, 각각의 넓은 접촉 패드(122A)는 300 내지 400 ㎛ 범위의 폭(W1)을 갖는다. 본 발명의 실시예에 따르면, 좁은 접촉 패드(122B)는 메모리 칩 또는 자기 유도자와 같은 능동/수동 디바이스 부품과 양립할 수 있는 폭(W2)을 갖도록 형성될 수 있다. 실시예에서, 각각의 좁은 접촉 패드(122B)는 각각의 넓은 접촉 패드(122A)보다 적어도 5배 작은 폭(W2)을 갖는다. 특정 실시예에서, 각각의 좁은 접촉 패드(122B)는 40 내지 60 ㎛ 범위의 폭(W2)을 갖는다.
다음으로, 빌드업 구조물(102)은 도 4c에 도시하듯이 반복성 SAP에 의해 형성된다. 빌드업 구조물(102)은 비아(108), 도전층(106) 및 절연층(104A, 104B, 104C)으로 형성된다. 빌드업 구조물의 상측면 및 하측면(112, 110) 상에는 상부 및 하부 접촉 패드(124, 122)가 각각 형성될 수 있다. 상부 접촉 패드(124)는 최상부 절연층(104C)의 상면에 형성될 수 있다.
이후, 도 4d에서는, 빌드업 구조물(102)의 상측면(112) 상에 상부 솔더 레지스트 층(116)이 적층된다. 상부 솔더 레지스트 층(116)은 상면(402)을 갖는다. 이후에 상부 접촉 패드(124)를 노출시키기 위해 상부 솔더 레지스트 층(116)에 개구(316)가 형성된다. 실시예에서, 개구(316)는 솔더 범프와 같은 인터커넥트 구조물이 개구(316)에 형성되게 할 수 있다. 인터커넥트 구조물은 상부 접촉 패드(124)를 도 2의 디바이스 부품과 같은 디바이스 부품에 전기적으로 결합시킬 수 있다. 상부 솔더 레지스트 층(116)은 인터커넥트 구조물의 형성 도중에 솔더-기초 재료에 반발함으로써 접촉 패드(124) 사이의 브리징을 방지할 수 있다.
다음으로, 도 4e에서는, 빌드업 구조물(102)의 하측면(110) 및 하부 접촉 패드(122)를 노출시키기 위해 빌드업 구조물(102)로부터 임시 기판(302)이 제거된다. 임시 기판(302)이 패키지의 N×N 어레이의 패널인 실시예에서, 빌드업 구조물(102)은 임시 기판(302)으로부터 패널-분리(de-panel)된다. 임시 기판(302)이 제거되면, 잔여 구조물(401)은 보강 구조물[즉, 임시 기판(302)]이 없기 때문에 매우 유연할 수 있다. 후속 처리가 이루어지도록, 잔여 구조물(401)은 단단한 구조물 상에 배치될 필요가 있다. 예를 들어, 도 4f에 도시하듯이, 빌드업 구조물(102)은 평탄화 구조물(403)에 의해 역전 및 평탄화될 수 있다. 실시예에서는, 빌드업 구조물(102)의 하측면(110)을 상측으로 노출시키기 위해 평탄화 구조물(403) 위에 상부 솔더 레지스트 층(116)의 상면(402)이 배치된다. 평탄화 구조물(403)은 빌드업 구조물(102)을 실질적으로 평탄화시키고 추가 처리를 위한 강성 베이스를 제공한다. 실시예에서, 평탄화 구조물(403)은 진공 고정구이다. 평탄화 구조물(403)은 평탄화 구조물(403)에 의해 인가되는 흡입력에 의해 빌드업 구조물(102)을 평탄화 위치로 끌어당길 수 있다.
도 4g에서는, 이후에 빌드업 구조물(102)의 하측면(110) 상에 하부 솔더 레지스트 층(114)이 적층되며, 이후에 하부 접촉 패드(122)를 노출시키기 위해 하부 솔더 레지스트 층(114)에 개구(404)가 형성된다. 실시예에서, 개구(404)는 솔더 범프와 같은 인터커넥트 구조물이 개구(404) 내에 형성되게 할 수 있다. 인터커넥트 구조물은 하부 접촉 패드(122)를 디바이스 부품[예를 들어 도 2에서의 능동/수동 디바이스 부품(204)] 및 회로 기판[예를 들어 도 2에서의 SLI 구조물(206)]에 전기적으로 결합시킬 수 있다.
이후, 도 4h에서는, 본 발명의 실시예에 따른 코어리스 패키지 기판(400)을 형성하기 위해 평탄화 구조물(403)로부터 빌드업 구조물(102)이 제거된다. 코어리스 패키지 기판(400)은 이제 패키지 조립체에서 실시될 수 있다. 도 4h에 도시하듯이, 코어리스 패키지 기판(400)은 평탄화 구조물(403) 위에 배치되기 전의 그 배향으로 복귀 역전되었다. 실시예에서, 하부 접촉 패드(122)의 각각의 접촉 패드는 최하부 절연층(104A) 위에서 연장되지 않는다. 실시예에서, 하부 솔더 레지스트 층(114)의 일부는 하부 접점(122)의 일부 위에 있다. 실시예에서, 상부 솔더 레지스트 층(116)의 일부는 상부 접촉 패드(124)의 각각의 접촉 패드에 측방향으로 바로 인접하여 배치된다. 또한, 실시예에서, 하부 솔더 레지스트 층(114)의 어떤 부분도 하부 접촉 패드(122)의 각각의 접촉 패드에 측방향으로 바로 인접하여 배치되지 않는다. 상부 및 하부 솔더 레지스트 층(116, 114)은 솔더 페이스트 잔여물로부터 상부 및 하부 접촉 패드(124, 122) 각각의 두 개의 인접한 접촉 패드 사이의 브리징을 방지한다. 따라서, 솔더 레지스트 층(114, 116)은 좁은 접촉 패드가 미세-피치형 디바이스 부품과 결합하도록 코어리스 패키지 기판의 양면에 형성되게 할 수 있다.
도 5a 내지 도 5g는 코어리스 패키지 기판의 양면에 배치된 접촉 패드 상에 표면 마감을 형성하는 방법을 도시한다. 코어리스 패키지 기판의 양면에 솔더 레지스트 층이 제공되면 코어리스 패키지 기판의 하측면 상의 표면 마감이 코어리스 패키지 기판의 상측면 상의 표면 마감과 다른 두께를 가질 수 있다.
도 5a에서는, 코어리스 패키지 기판(500)이 제공된다. 패키지 기판(500)은 앞서 도 3a 내지 도 3i 및 도 4a 내지 도 4h에 도시된 방법에 의해 형성될 수 있지만, 도 4a 내지 도 4h에 도시된 방법에 의해 형성되는 것으로 도시되어 있다. 코어리스 패키지 기판(500)은 빌드업 구조물(102)과 상부 및 하부 접촉 패드(124, 122)를 구비한다. 상부 접촉 패드(124)는 빌드업 구조물(102)의 상측면(112) 상에 배치되며, 하부 접촉 패드(122)는 빌드업 구조물(102)의 하측면(110) 상에 배치된다. 실시예에서, 상부 접촉 패드(124)는 넓은 접촉 패드(124A)와 좁은 접촉 패드(124B)를 구비하며, 하부 접촉 패드(122)는 넓은 접촉 패드(122A)와 좁은 접촉 패드(122B)를 구비한다. 상부 접촉 패드(124)의 좁은 접촉 패드(124B)는 빌드업 구조물(102) 내에 설치된 임베디드 디바이스(126)에 전기적으로 결합될 수 있다. 빌드업 구조물(102)의 상측면(112) 상에는 상부 솔더 레지스트 층(116)이 배치되고, 빌드업 구조물(102)의 하측면(110) 상에는 하부 솔더 레지스트 층(114)이 배치된다.
다음으로, 도 5b에서는, 코어리스 패키지 기판(500)의 일측면이 임시 보호층(502)으로 커버된다. 도 5b에 도시된 실시예에서는, 상측면(112)이 임시 보호층(502)으로 커버된다. 임시 보호층(502)은 구조물을 하측면(110)에서만 노출시키기 위해 상측면(112) 상의 구조물의 모든 노출된 표면을 커버할 수 있다. 임시 보호층(502)은 상부 접촉 패드(124) 상의 표면 마감의 증착을 방지할 수 있다. 실시예에서, 임시 보호층(502)은 표면 마감의 증착 중의 화학 반응에 내성을 갖는 임의의 적절한 절연 재료로 형성된다. 특정 실시예에서, 임시 보호층(502)은 폴리에틸렌 테레프탈레이트(PET)로 형성된다.
이후, 도 5c에서는, 하부 접촉 패드(122)의 노출된 표면 상에는 하부 표면 마감(118)이 형성된다. 하부 표면 마감(118)은 하부 접촉 패드(122)의 산화를 방지하기 위해 하부 접촉 패드(122)를 부동태화한다. 실시예에서, 하부 표면 마감(118)은 두 개의 층으로, 즉 제 1 하부 표면 마감(118A) 및 제 2 하부 표면 마감(118B)으로 형성된다. 실시예에서, 제 1 하부 표면 마감(118A)은 하부 접촉 패드(122) 상에 형성되고, 제 2 하부 표면 마감(118B)은 제 1 하부 표면 마감(118A) 상에 형성된다. 제 1 및 제 2 하부 표면 마감(118A, 118B)은 무전해 도금과 같은 임의의 적절한 증착 기술에 의해 형성될 수 있다. 실시예에서, 제 1 하부 표면 마감(118A)은 하부 접촉 패드(122)에 제 2 하부 표면 마감(118B)을 접착하기에 충분한 두께로 형성된다. 특정 실시예에서, 제 1 하부 표면 마감(118A)은 6 내지 8 ㎛ 범위의 두께로 형성된다. 실시예에서, 제 2 하부 표면 마감(118B)은 제 1 하부 표면 마감(118A)의 산화를 방지하기에 충분한 두께로 형성된다. 특정 실시예에서, 제 2 하부 표면 마감(118B)은 2 내지 4 ㎛ 범위의 두께로 형성된다. 실시예에서, 제 1 및 제 2 하부 표면 마감(118A, 118B)은 니켈(Ni), 팔라듐(Pd), 금(Au), 은(Ag) 및 그 조합을 포함하는 금속과 같은 도전성 재료로 형성된다. 특정 실시예에서, 제 1 하부 표면 마감(118A)은 Ni로 형성되고, 제 2 하부 표면 마감(118B)은 PdAu로 형성된다.
하부 표면 마감(118)이 형성된 후, 도 5d에 도시하듯이 임시 보호층(502)이 제거된다. 임시 보호층(502)이 제거되면 상부 솔더 레지스트 층(116)과 상부 접촉 패드(124)의 일부가 노출된다. 실시예에서, 하부 표면 마감(118)은 하부 접촉 패드(122) 상에 잔류한다.
다음으로, 도 5e에서는, 하부 솔더 레지스트 층(114)의 노출된 표면과 하부 표면 마감(118)을 커버하기 위해 하측면(110) 상에 임시 보호층(504)이 형성된다. 임시 보호층(504)은 구조물을 상측면(112)에서만 노출시키기 위해 하측면(110) 상의 구조물의 모든 노출된 표면을 커버할 수 있다. 실시예에서, 임시 보호층(504)은 폴리에틸렌 테레프탈레이트(PET)와 같은 임의의 적절한 화학적으로 내성을 갖는 절연 재료로 형성된다. 임시 보호층(504)은 하부 표면 마감(118) 상의 표면 마감의 증착을 방지할 수 있다.
이후, 도 5f에서는, 상부 접촉 패드(124)의 노출된 표면 상에 상부 표면 마감(120)이 형성된다. 상부 표면 마감(120)은 도 2에 도시된 디바이스 부품(202)에 상부 접촉 패드(124)를 전기적으로 결합시키기 위해 사용될 수 있다. 실시예에서, 상부 표면 마감(120)은 두 개의 층으로, 즉 제 1 상부 표면 마감(120A) 및 제 2 상부 표면 마감(120B)으로 형성된다. 실시예에서, 제 1 상부 표면 마감(120A)은 상부 접촉 패드(124) 상에 및 상부 솔더 레지스트 층(116)의 일부 상에 형성되고, 제 2 상부 표면 마감(120B)은 제 1 상부 표면 마감(120A) 상에 형성된다. 제 1 및 제 2 상부 표면 마감(120A, 120B)은 무전해 도금과 같은 임의의 적절한 증착 기술에 의해 형성될 수 있다.
실시예에서, 제 1 상부 표면 마감(120A)은 제 1 하부 표면 마감(118A)의 두께보다 적어도 세 배 내지 네 배 더 큰 두께로 형성된다. 특정 실시예에서, 제 1 상부 표면 마감(120A)은 25 내지 30 ㎛ 범위의 두께로 형성된다. 실시예에서, 제 2 상부 표면 마감(120B)은 제 1 상부 표면 마감(120A)의 산화를 방지하기에 충분한 두께로 형성된다. 특정 실시예에서, 제 2 상부 표면 마감(120B)은 2 내지 4 ㎛ 범위의 두께로 형성된다.
실시예에서, 제 1 및 제 2 상부 표면 마감(120A, 120B)은 Ni, Pd, Au, Ag 및 그 조합과 같은 도전성 재료로 형성된다. 특정 실시예에서, 제 1 상부 표면 마감(120A)은 Ni로 형성되고 제 2 상부 표면 마감(120B)은 PdAu로 형성된다. 실시예에서, 제 1 상부 표면 마감(120A)은 디바이스 부품에 상부 접촉 패드(124A, 124B)를 전기적으로 결합시키기에 충분한 두께로 형성된다. 제 1 상부 표면 마감(120A)은 상부 솔더 레지스트 층(116)의 상면(117)을 넘어서 연장되는 두께로 형성될 수 있다. 실시예에서, 제 1 상부 표면 마감(120A)은 메모리 칩 또는 임의의 기타 집적 회로 디바이스와 같은 디바이스 부품(202)의 접점과 전기 접속되도록 상면(117) 위에서 연장된다. 따라서 디바이스 부품(202)과 상부 접촉 패드(124) 사이의 전기 접속을 형성하기 위해 마이크로 범프가 필요하지 않을 수도 있다.
상부 표면 마감(120)이 형성된 후에, 도 5g에 도시하듯이 임시 보호층(504)이 제거됨으로써, 상부 및 하부 표면 마감(120, 118)을 갖는 코어리스 패키지 기판(500)이 형성된다. 코어리스 패키지 기판의 양측면에 솔더 레지스트 층이 제공되면, 상이한 두께를 갖는 표면 마감을 형성하는 도 5a 내지 도 5g에 도시된 방법이 가능해진다.
도 5a 내지 도 5g에서 논의된 상기 방법은 하부 접촉 패드(122) 상에 하부 표면 마감(118)을 적용하고 이후에 상부 접촉 패드(124) 상에 상부 표면 마감(120)을 적용하는 것을 설명하고 있지만, 이 방법은 역순으로 이루어질 수도 있다. 예를 들어, 상부 접촉 패드(124)에 상부 표면 마감(120)이 적용되고 이후에 하부 접촉 패드(122) 상에 하부 표면 마감(118)이 적용될 수 있다.
도 6은 본 발명의 일 실시예에 따라 실행되는 컴퓨팅 시스템(600)을 도시한다. 컴퓨팅 디바이스(600)는 보드(602)를 수용한다. 보드(602)는 프로세서(604) 및 적어도 하나의 통신 칩(606)을 포함하지만 이것에 한정되지 않는 복수의 부품을 구비할 수 있다. 프로세서(604)는 보드(602)에 물리적으로 및 전기적으로 결합된다. 일부 실시예에서는, 적어도 하나의 통신 칩(606) 또한 보드(602)에 물리적으로 및 전기적으로 결합된다. 추가 실시예에서, 통신 칩(606)은 프로세서(604)의 부분이다.
그 용도에 따라서, 컴퓨팅 디바이스(600)는 보드(602)에 물리적으로 및 전기적으로 결합되거나 결합되지 않을 수 있는 다른 부품을 구비할 수 있다. 이들 다른 부품은 휘발성 메모리(예를 들면, DRAM), 비휘발성 메모리(예를 들면, ROM), 플래쉬 메모리, 그래픽 프로세서, 디지털 신호 처리기, 암호 처리기, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS 디바이스, 컴퍼스, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 장치(하드 디스크 드라이브, CD, DVD 등)를 포함하지만 이것에 한정되지는 않는다.
통신 칩(606)은 컴퓨팅 디바이스(600)에 대해 데이터를 송수신하기 위한 무선 통신을 가능하게 한다. "무선"이라는 용어와 그 파생어는 비고형 매체를 통한 변조 전자기 방사를 사용하여 데이터 통신할 수 있는 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 설명하기 위해 사용될 수 있다. 일부 실시예에서는 관련 디바이스가 유선을 전혀 포함하지 않을 수도 있지만, 상기 용어는 관련 디바이스가 유선을 전혀 포함하지 않는 것을 의미하지 않는다. 통신 칩(606)은 Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, 그 파생물뿐 아니라, 3I, 4G, 5G 이상으로 지칭되는 임의의 기타 무선 프로토콜을 포함하지만 이것에 한정되지 않는 복수의 무선 표준 또는 프로토콜 중 임의의 것을 실행할 수 있다. 컴퓨팅 디바이스(600)는 복수의 통신 칩(606)을 구비할 수 있다. 예를 들어, Wi-Fi 및 Bluetooth와 같은 단거리 무선 통신에는 제 1 통신 칩(606)이 전용될 수 있고 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에는 제 2 통신 칩(606)이 전용될 수 있다.
컴퓨팅 디바이스(600)의 프로세서(604)는 프로세서(604) 내에 패키징되는 집적 회로 다이를 구비한다. 본 발명의 일부 실시예에서, 집적 회로 다이는 본 발명에 따라 형성되는, 양면 솔더 레지스트 층을 갖는 코어리스 패키지 기판과 같은 패키지 기판에 탑재된다. "프로세서"라는 용어는, 레지스터 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변형시키는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수 있다.
통신 칩(606)은 또한 통신 칩(606) 내에 패키징되는 집적 회로 다이를 구비한다. 본 발명의 다른 실시예에 따르면, 집적 회로 다이는 본 발명의 실시예에 따라 형성되는, 양면 솔더 레지스트 층을 갖는 코어리스 패키지 기판과 같은 패키지 기판에 탑재된다.
추가 실시예에서, 컴퓨팅 디바이스(600) 내에 수용되는 다른 부품은, 본 발명의 실시예에 따라 형성되는, 양면 솔더 레지스트 층을 갖는 코어리스 패키지 기판과 같은 패키지 기판에 탑재되는 집적 회로 다이를 포함할 수 있다.
다양한 실시예에서, 컴퓨팅 디바이스(600)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋탑 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가 실시예에서, 컴퓨팅 디바이스(600)는 데이터를 처리하는 임의의 기타 전자 디바이스일 수 있다.
실시예에서, 패키지 기판은 적어도 하나의 절연층, 적어도 하나의 비아, 및 적어도 하나의 도전층을 포함하는 빌드업 구조물, 상기 빌드업 구조물의 제 1 측면 상의 제 1 복수의 접촉 패드, 상기 제 1 측면과 대향하는 상기 빌드업 구조물의 제 2 측면 상의 제 2 복수의 접촉 패드, 상기 제 1 측면 상의 제 1 솔더 레지스트 층; 및 상기 제 2 측면 상의 제 2 솔더 레지스트 층을 구비하며, 상기 제 1 및 제 2 솔더 레지스트 층은 빌드업 구조물의 제 1 및 제 2 측면의 모든 노출된 표면을 각각 커버한다.
빌드업 구조물은 보강 코어를 구비하지 않을 수도 있다. 실시예에서, 제 1 솔더 레지스트 층은 제 1 복수의 접촉 패드와 적어도 하나의 절연층의 최하부 절연층 사이의 전체 거리에 배치된다. 제 1 솔더 레지스트 층은 제 1 복수의 접촉 패드의 측벽에 배치될 수 있다. 제 1 솔더 레지스트 층은 제 1 복수의 접촉 패드의 내측면에 배치될 수 있다. 실시예에서, 제 1 솔더 레지스트 층은 제 1 복수의 접촉 패드의 외측면에는 배치되지 않는다. 또한, 실시예에서, 제 1 복수의 접촉 패드는 제 1 넓은 접촉 패드와 제 1 좁은 접촉 패드를 구비하며, 상기 제 1 넓은 접촉 패드는 제 1 좁은 접촉 패드보다 큰 피치를 갖는다. 패키지 기판은 또한 코어리스 패키지 기판 내에 매설되는 디바이스를 구비할 수 있다. 실시예에서, 패키지 기판은 또한 빌드업 구조물 내에 배치되는 보강 코어를 구비한다. 제 2 복수의 접촉 패드는 제 2 넓은 접촉 패드와 제 2 좁은 접촉 패드를 구비할 수 있으며, 상기 제 2 넓은 접촉 패드는 제 2 좁은 접촉 패드보다 큰 피치를 갖는다. 실시예에서, 제 1 솔더 레지스트 층은 제 1 복수의 접촉 패드에 측방향으로 바로 인접하지 않으며, 제 2 솔더 레지스트 층은 제 2 복수의 접촉 패드의 일부에 측방향으로 바로 인접한다. 또한, 실시예에서, 제 1 솔더 레지스트 층은 제 1 복수의 접촉 패드의 일부 위에 존재한다. 제 2 솔더 레지스트 층은 적어도 하나의 절연층의 최상부 절연층의 모든 노출된 상면 위에 배치될 수 있다.
실시예에서, 패키지 기판 형성 방법은 임시 기판의 상면 위에 복수의 다층 구조물을 형성하는 단계, 임시 기판의 노출된 표면 및 복수의 다층 구조물 상에 제 1 솔더 레지스트 층을 형성하는 단계, 상기 제 1 솔더 레지스트 층 위에 적어도 하나의 절연층, 복수의 비아, 및 적어도 하나의 도전층을 포함하는 빌드업 구조물을 형성하는 단계로서, 상부 도전층이 최상부 절연층의 상면 위에 제 2 복수의 접촉 패드를 형성하는 단계, 상기 제 2 복수의 접촉 패드의 적어도 일부를 노출시키는, 최상부 절연층의 상면 위에 제 2 솔더 레지스트 층을 형성하는 단계, 및 복수의 다층 구조물의 각각의 다층 구조물의 일부와 임시 기판을 제거하는 단계로서, 각각의 다층 구조물의 잔여 부분이 제 1 복수의 접촉 패드를 형성하는 단계를 포함한다.
빌드업 구조물을 형성하는 단계는 세미-애디티브 공정을 구비할 수 있다. 실시예에서, 빌드업 구조물을 형성하는 단계는 디바이스가 빌드업 구조물 내에 매설되도록 이 디바이스를 적어도 하나의 절연층과 적어도 하나의 도전층 내에 배치하는 단계를 추가로 구비한다. 빌드업 구조물을 형성하는 단계는 또한 복수의 다층 구조물을 노출시키기 위해 제 1 솔더 레지스트 층의 일부를 통해서 에칭하는 단계를 구비할 수 있다. 실시예에서, 복수의 다층 구조물을 형성하는 단계는 임시 기판 위에 패터닝된 드라이 필름 레지스터 층을 형성하는 단계, 상기 패터닝된 드라이 필름 레지스터 위에 및 상기 임시 기판의 상면 위에 제 1 층을 증착하는 단계, 상기 제 1 층 위에 제 2 층을 증착하는 단계, 상기 제 2 층 위에 제 3 층을 증착하는 단계, 및 상기 패터닝된 드라이 필름 레지스터 층을 그 위에 배치된 제 1, 제 2 및 제 3 층의 일부와 함께 제거하는 단계를 포함한다. 드라이 필름 레지스터 층의 제거 이후에 제 3 층은 제 1 복수의 접촉 패드로서 잔류할 수 있다.
실시예에서, 패키지 기판 형성 방법은 임시 기판을 제공하는 단계, 임시 기판의 상면 위에 제 1 복수의 접촉 패드를 형성하는 단계, 상기 제 1 복수의 접촉 패드 위에 적어도 하나의 절연층과 적어도 하나의 도전층을 형성하는 단계로서, 상부 도전층이 최상부 절연층의 상면 위에 제 2 복수의 접촉 패드를 형성하는 단계, 제 2 복수의 접촉 패드의 적어도 일부를 노출시키는, 최상부 절연층의 상면 위에 제 1 솔더 레지스트 층을 형성하는 단계, 최하부 절연층의 하면을 노출시키기 위해 임시 기판을 제거하는 단계, 중간 구조물을 일시적으로 평탄화하는 단계, 제 1 복수의 접촉 패드의 적어도 일부를 노출시키는, 최하부 절연층의 하면 상에 제 2 솔더 레지스트 층을 형성하는 단계를 포함한다.
제 1 복수의 접촉 패드를 형성하는 단계는 임시 기판 위에 패터닝된 드라이 필름 레지스터 층을 형성하는 단계, 패터닝된 드라이 필름 레지스터 상에 및 임시 기판의 상면 위에 도전층을 증착하는 단계, 및 패터닝된 드라이 필름 레지스터 층을 패터닝된 드라이 필름 레지스터 층 위에 배치된 도전층의 일부와 함께 제거하여 도전층의 잔여 부분이 남아서 제 1 복수의 접촉 패드를 형성하게 하는 단계를 포함할 수 있다. 실시예에서, 중간 구조물을 일시적으로 평탄화하는 단계는 중간 구조물을 역전시키는 단계 및 중간 구조물을 진공 고정구 상에 배치하는 단계를 구비한다. 실시예에서, 중간 구조물의 역전은 최하부 절연층의 하면을 상측으로 노출시킨다.
실시예에서, 패키지 구조물 상에 표면 마감을 형성하는 방법은 제 1 측면 및 상기 제 1 측면과 대향하는 제 2 측면을 갖는 코어리스 패키지 기판을 제공하는 단계로서, 상기 코어리스 패키지 기판은 적어도 하나의 절연층, 적어도 하나의 비아, 및 적어도 하나의 도전층을 포함하는 단일 빌드업 구조물, 상기 제 1 측면 상의 제 1 복수의 접촉 패드, 상기 제 2 측면 상의 제 2 복수의 접촉 패드, 상기 제 1 측면 상의 제 1 솔더 레지스트 층, 및 상기 제 2 측면 상의 제 2 솔더 레지스트 층을 포함하는 단계, 상기 코어리스 패키지 기판의 제 1 측면 상에 제 1 보호층을 형성하고 상기 제 2 복수의 접촉 패드 상에 제 1 두께를 갖는 하부 표면 마감을 증착하는 단계, 상기 코어리스 패키지 기판의 제 1 측면으로부터 제 1 보호층을 제거하여 제 1 측면에 배치된 하나 이상의 접촉 패드를 노출시키는 단계, 상기 코어리스 패키지 기판의 제 2 측면 상에 제 2 보호층을 형성하고 상기 제 1 복수의 접촉 패드 상에 상기 제 1 두께와 다른 제 2 두께를 갖는 상부 표면 마감을 증착하는 단계, 및 상기 코어리스 패키지 기판의 제 2 측면으로부터 제 2 보호층을 제거하는 단계를 포함한다.
하부 표면 마감과 상부 표면 마감 중 적어도 하나는 제 1 솔더 레지스트 층 및 제 2 솔더 레지스트 층의 상면 위에서 각각 연장될 수 있다. 실시예에서, 하부 표면 마감 및 상부 표면 마감을 증착하는 단계는 제 1 도전성 재료 및 제 1 도전성 재료 바로 위의 제 2 도전성 재료를 증착하는 단계를 포함한다. 실시예에서, 제 1 및 제 2 도전성 재료를 증착하는 단계는 무전해 도금을 포함한다. 제 1 도전성 재료는 니켈을 포함할 수 있다. 제 2 도전성 재료는 금과 팔라듐을 포함할 수 있다. 실시예에서, 제 2 두께는 제 1 두께의 세 배 내지 네 배의 크기이다.
본 발명의 다양한 양태를 사용하는데 있어서, 양면 솔더 레지스트 층을 갖는 코어리스 패키지 기판을 형성하기 위해 상기 실시예들의 조합 또는 변경이 가능함은 통상의 기술자에게 자명할 것이다. 본 발명의 실시예들을 구조적 특징부 및/또는 방법론적 행위에 특정한 언어로 설명했지만, 특허청구범위에 한정되는 발명은 설명된 특정 특징부 또는 행위로 반드시 한정되지 않음을 알아야 한다. 개시된 특정 특징부 및 행위는 대신에, 본 발명의 실시예를 설명하기에 유용한 본 발명의 특히 양호한 실시예로서 이해되어야 한다.
100A, 100B, 300, 400, 500: 코어리스 패키지 기판
102: 빌드업 구조물 104: 절연층
106: 도전층 108: 비아
110: 하측면 112: 상측면
114: 하부 솔더 레지스트 층 116: 상부 솔더 레지스트 층
118: 하부 표면 마감 120: 상부 표면 마감
122: 하부 접촉 패드 122A, 124A: 넓은 접촉 패드
122B, 124B: 좁은 접촉 패드 124: 상부 접촉 패드
126: 임베디드 디바이스 200: 패키지 조립체
202: 디바이스 부품 204: 능동/수동 디바이스 부품
206: SLI 구조물 208A, 208B, 208C: 인터커넥트
302: 임시 기판 304: 다층 구조물
306: 패터닝된 DFR 층 308, 314, 316, 404: 개구
318: 포켓 403: 평탄화 구조물
502, 504: 임시 보호층 600: 컴퓨팅 시스템
602: 보드 604: 프로세서
606: 통신 칩

Claims (25)

  1. 패키지 기판에 있어서,
    적어도 하나의 절연층, 적어도 하나의 비아, 및 적어도 하나의 도전층을 포함하는 빌드업 구조물,
    상기 빌드업 구조물의 제 1 측면 상의 제 1 복수의 접촉 패드로서, 상기 제 1 복수의 접촉 패드 각각은 상기 빌드업 구조물의 상기 제 1 측면과 공면의 외부 표면을 갖는, 상기 제 1 복수의 접촉 패드,
    상기 제 1 측면과 대향하는 상기 빌드업 구조물의 제 2 측면 상의 제 2 복수의 접촉 패드,
    상기 빌드업 구조물의 상기 제 1 측면 상의 제 1 솔더 레지스트 층, 및
    상기 빌드업 구조물의 상기 제 2 측면 상의 제 2 솔더 레지스트 층을 포함하며;
    상기 제 1 및 제 2 솔더 레지스트 층은 각각 상기 빌드업 구조물의 제 1 및 제 2 측면을 커버하며,
    상기 제 1 솔더 레지스트 층은 상기 제 1 복수의 접촉 패드의 상기 외부 표면 상에 형성되어 있지 않고, 상기 제 2 솔더 레지스트 층은 상기 빌드업 구조물의 상기 제 2 측면 상의 상기 제 2 복수의 접촉 패드의 일 부분 상에 형성되어 있는
    패키지 기판.
  2. 제 1 항에 있어서,
    상기 빌드업 구조물은 보강 코어를 구비하지 않는
    패키지 기판.
  3. 제 1 항에 있어서,
    상기 제 1 솔더 레지스트 층은 상기 제 1 복수의 접촉 패드와 적어도 하나의 절연층의 최하부 절연층 사이의 전체 거리에 배치되는
    패키지 기판.
  4. 제 1 항에 있어서,
    상기 제 1 솔더 레지스트 층은 상기 제 1 복수의 접촉 패드의 측벽에 배치되는
    패키지 기판.
  5. 제 1 항에 있어서,
    상기 제 1 솔더 레지스트 층은 상기 제 1 복수의 접촉 패드의 내측면에 배치되는
    패키지 기판.
  6. 제 1 항에 있어서,
    상기 제 1 솔더 레지스트 층은 상기 제 1 복수의 접촉 패드의 외측면에는 배치되지 않는
    패키지 기판.
  7. 제 1 항에 있어서,
    상기 제 1 복수의 접촉 패드는 제 1 넓은 접촉 패드와 제 1 좁은 접촉 패드를 포함하며,
    상기 제 1 넓은 접촉 패드는 제 1 좁은 접촉 패드보다 큰 피치를 갖는
    패키지 기판.
  8. 제 1 항에 있어서,
    상기 패키지 기판 내에 매설되는 디바이스를 추가로 포함하는
    패키지 기판.
  9. 제 8 항에 있어서,
    상기 빌드업 구조물 내에 배치되는 보강 코어를 추가로 포함하는
    패키지 기판.
  10. 제 8 항에 있어서,
    상기 제 2 복수의 접촉 패드는 제 2 넓은 접촉 패드와 제 2 좁은 접촉 패드를 포함하고,
    상기 제 2 넓은 접촉 패드는 제 2 좁은 접촉 패드보다 큰 피치를 갖는
    패키지 기판.
  11. 제 1 항에 있어서,
    상기 제 2 솔더 레지스트 층은 상기 제 2 복수의 접촉 패드의 일부에 측방향으로 바로 인접하는
    패키지 기판.
  12. 제 11 항에 있어서,
    상기 제 1 솔더 레지스트 층은 상기 제 1 복수의 접촉 패드의 일부 위에 존재하는
    패키지 기판.
  13. 제 1 항에 있어서,
    상기 제 2 솔더 레지스트 층은 적어도 하나의 절연층의 최상부 절연층의 모든 노출된 상면 위에 배치되는
    패키지 기판.
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