JP6180471B2 - コアレスパッケージの両面ソルダーレジスト層、及び埋込インターコネクトブリッジを有するパッケージ、並びにそれらの製造方法 - Google Patents

コアレスパッケージの両面ソルダーレジスト層、及び埋込インターコネクトブリッジを有するパッケージ、並びにそれらの製造方法 Download PDF

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Description

本発明の実施形態は概してパッケージ基板に関する。より具体的には、本発明の実施形態は、両面ソルダーレジスト層を備えた多様なＣ４ピッチを有するコアレスパッケージ基板及び基板パッケージ、並びにそれらの製造方法に関する。
コアレスパッケージ基板は、例えば集積回路ダイなどの現代の電子デバイスにとって重要なコンポーネントである。コアレスパッケージ基板は、集積回路ダイを回路基板に相互接続し、全体としてのパッケージアセンブリ高さを低減する助けとなる。典型的に、集積回路はパッケージ基板に直接的にマウントされる。結果として、パッケージ基板は、集積回路ダイの微細なコンタクト配列に適合することが要求される。最近の技術進歩により、集積回路ダイの微細なコンタクト配列に適合するパッケージ基板が開発されてきている。
本発明の一実施形態に従ったコアレスパッケージ基板を例示する断面図である。 本発明の一実施形態に従った、コアレスパッケージ基板の各面に異なる幅のコンタクトパッドを有するコアレスパッケージ基板を例示する断面図である。 本発明の一実施形態に従ったコアレスパッケージ基板を組み入れたパッケージアセンブリを例示する断面図である。 本発明の一実施形態に従った、仮基板を除去する前に底部ソルダーレジスト層を形成することによってコアレスパッケージ基板を形成する方法を例示する断面図である。 本発明の一実施形態に従った、仮基板を除去する前に底部ソルダーレジスト層を形成することによってコアレスパッケージ基板を形成する方法を例示する断面図である。 本発明の一実施形態に従った、仮基板を除去する前に底部ソルダーレジスト層を形成することによってコアレスパッケージ基板を形成する方法を例示する断面図である。 本発明の一実施形態に従った、仮基板を除去する前に底部ソルダーレジスト層を形成することによってコアレスパッケージ基板を形成する方法を例示する断面図である。 本発明の一実施形態に従った、仮基板を除去する前に底部ソルダーレジスト層を形成することによってコアレスパッケージ基板を形成する方法を例示する断面図である。 本発明の一実施形態に従った、仮基板を除去する前に底部ソルダーレジスト層を形成することによってコアレスパッケージ基板を形成する方法を例示する断面図である。 本発明の一実施形態に従った、仮基板を除去する前に底部ソルダーレジスト層を形成することによってコアレスパッケージ基板を形成する方法を例示する断面図である。 本発明の一実施形態に従った、仮基板を除去する前に底部ソルダーレジスト層を形成することによってコアレスパッケージ基板を形成する方法を例示する断面図である。 本発明の一実施形態に従った、仮基板を除去する前に底部ソルダーレジスト層を形成することによってコアレスパッケージ基板を形成する方法を例示する断面図である。 本発明の一実施形態に従った、仮基板を除去した後に底部ソルダーレジスト層を形成することによってコアレスパッケージ基板を形成する方法を例示する断面図である。 本発明の一実施形態に従った、仮基板を除去した後に底部ソルダーレジスト層を形成することによってコアレスパッケージ基板を形成する方法を例示する断面図である。 本発明の一実施形態に従った、仮基板を除去した後に底部ソルダーレジスト層を形成することによってコアレスパッケージ基板を形成する方法を例示する断面図である。 本発明の一実施形態に従った、仮基板を除去した後に底部ソルダーレジスト層を形成することによってコアレスパッケージ基板を形成する方法を例示する断面図である。 本発明の一実施形態に従った、仮基板を除去した後に底部ソルダーレジスト層を形成することによってコアレスパッケージ基板を形成する方法を例示する断面図である。 本発明の一実施形態に従った、仮基板を除去した後に底部ソルダーレジスト層を形成することによってコアレスパッケージ基板を形成する方法を例示する断面図である。 本発明の一実施形態に従った、仮基板を除去した後に底部ソルダーレジスト層を形成することによってコアレスパッケージ基板を形成する方法を例示する断面図である。 本発明の一実施形態に従った、仮基板を除去した後に底部ソルダーレジスト層を形成することによってコアレスパッケージ基板を形成する方法を例示する断面図である。 本発明の一実施形態に従った、埋込シリコンブリッジを有するコアレスパッケージ基板のコンタクトパッド上に厚い表面仕上げ材を形成する方法を例示する断面図である。 本発明の一実施形態に従った、埋込シリコンブリッジを有するコアレスパッケージ基板のコンタクトパッド上に厚い表面仕上げ材を形成する方法を例示する断面図である。 本発明の一実施形態に従った、埋込シリコンブリッジを有するコアレスパッケージ基板のコンタクトパッド上に厚い表面仕上げ材を形成する方法を例示する断面図である。 本発明の一実施形態に従った、埋込シリコンブリッジを有するコアレスパッケージ基板のコンタクトパッド上に厚い表面仕上げ材を形成する方法を例示する断面図である。 本発明の一実施形態に従った、埋込シリコンブリッジを有するコアレスパッケージ基板のコンタクトパッド上に厚い表面仕上げ材を形成する方法を例示する断面図である。 本発明の一実施形態に従った、埋込シリコンブリッジを有するコアレスパッケージ基板のコンタクトパッド上に厚い表面仕上げ材を形成する方法を例示する断面図である。 本発明の一実施形態に従った、埋込シリコンブリッジを有するコアレスパッケージ基板のコンタクトパッド上に厚い表面仕上げ材を形成する方法を例示する断面図である。 本発明の一実装例を用いて実装されるコンピューティングシステムを例示する図である。 従来のコアレスパッケージ基板を例示する図である。
両面ソルダーレジスト層を有するコアレスパッケージ基板、及びそれらの製造方法を開示する。本発明の完全なる理解を提供するため、本発明の実施形態を具体的な詳細事項に関して記述する。当業者が理解することには、本発明の実施形態は、これらの具体的詳細事項を用いずして実施されることができる。また、本発明の実施形態を不必要に不明瞭にしないよう、周知の半導体プロセスについて特に詳細に説明することはしない。さらに、図に示される様々な実施形態は、例示的に表現するものであり、必ずしも縮尺通りに描いていない。
本発明の実施形態は、両面ソルダーレジスト層を有するコアレスパッケージ基板、及びそれらの製造方法に向けられる。本発明の一実施形態において、コアレスパッケージ基板は、ビルドアップ構造と頂部及び底部のコンタクトパッドとを含む。頂部コンタクトパッドはコアレスパッケージ基板の頂面に形成され、底部コンタクトパッドはコアレスパッケージ基板の底面に形成される。一実施形態において、頂部及び底部のコンタクトパッドの上に、それぞれ、頂部及び底部の表面仕上げ材（サーフェスフィニッシュ）が形成される。コアレスパッケージ基板は更に、頂面に配置された頂部ソルダーレジスト層と、底面に配置された底部ソルダーレジスト層とを含む。結果として、コアレスパッケージ基板は、頂面及び底面の双方にソルダーレジストの層を持つ。
頂部及び底部のソルダーレジスト層は、コアレスパッケージ基板の両面への能動／受動デバイスコンポーネントの集積を可能にすることによってデバイス性能を増進する。加えて、頂部及び底部のソルダーレジスト層は、コアレスパッケージ基板の両面上で、はんだ残渣の形成を最小化することによって、パッド間（パッド・ツー・パッド）橋絡（ブリッジ形成）の発生を抑制する。さらに、頂部及び底部のソルダーレジスト層は、コアレスパッケージ基板上に位置するコンタクトパッドの上に異なる表面仕上げ厚さを形成することを可能にすることによって、表面仕上げめっき厚さの選択的な調整を可能にする。
従来の代表的なコアレスパッケージ基板を図７に例示する。従来コアレスパッケージ基板７００は、コアレスパッケージ基板７０２と単一のソルダーレジスト層７０８とを含んでいる。単一のソルダーレジスト層７０８は、コアレスパッケージ基板７０２の頂面７０６に配置されている。従来コアレスパッケージ基板７００は、底面７０４にはソルダーレジスト層を持っていない。ソルダーレジスト層７０８は、頂面７０６に配置されたコンタクトパッドを、微細なピッチのデバイスコンポーネントへの結合のために狭い幅で形成することを可能にする。結果として、従来コアレスパッケージ基板７００の片面のみに、微細ピッチのデバイスコンポーネントを集積することができる。
図１Ａは、本発明の実施形態に従った両面ソルダーレジスト層を有するコアレスパッケージ基板１００Ａを例示している。図１Ａでの図解は、明瞭化目的で、コアレスパッケージ基板１００Ａ全体のうちの一部をクローズアップした図を描いている。コアレスパッケージ基板１００Ａは、絶縁層１０４と導電層１０６との交互配置を包含したビルドアップ構造１０２を含んでいる。導電層１０６は、ビア１０８によって絶縁層１０４を貫いて、互いに電気的に結合され得る。実施形態において、ビルドアップ構造１０２は、ビルドアップ構造１０２の絶縁層１０４及び導電層１０６とは異なる材料で形成される補強コアを包含していない。
一実施形態において、ビルドアップ構造１０２は、頂面１１２と、頂面１１２の反対側の底面１１０とを有する。頂面１１２は、例えば集積回路ダイなどのデバイスコンポーネントとの電気接続をなすビルドアップ構造１０２のコントロールド・コラプス・チップ・コネクション（Controlled Collapse Chip Connection；Ｃ４）面とし得る。一実施形態において、底面１１０は、例えばインターポーザ及びプリント回路基板（ＰＣＢ）などの少なくともセカンドレベルインターコネクトとの電気接続をなすビルドアップ構造１０２のセカンドレベルインターコネクト（ＳＬＩ）面とし得る。
コアレスパッケージ基板１００Ａは更に、頂部コンタクトパッド１２４と底部コンタクトパッド１２２とを含んでいる。頂部コンタクトパッド１２４はビルドアップ構造１０２の頂面１１２に配置され、底部コンタクトパッド１２２はビルドアップ構造１０２の底面１１０に配置される。頂部及び底部のコンタクトパッド１２４及び１２２は、コアレスパッケージ基板１００Ａを、デバイスコンポーネント及び／又はセカンドレベルインターコネクトに電気的に結合し得る。実施形態において、頂部コンタクトパッド１２４は、ビルドアップ構造１０２の導電層１０６及びビア１０８によって、底部コンタクトパッド１２２に電気的に結合される。
実施形態において、頂部及び底部のコンタクトパッド１２４及び１２２の露出された表面上に、表面仕上げ材が配設される。表面仕上げ材は、コンタクトパッドの露出面を不動態化してコンタクトパッドの酸化を防止し得る。一実施形態において、頂部コンタクトパッド１２４上に頂部表面仕上げ材１２０が配設され、底部コンタクトパッド１２２上に底部表面仕上げ材１１８が配設され得る。実施形態において、頂部及び底部の表面仕上げ材１２０及び１１８は、それぞれ、頂部及び底部のコンタクトパッド１２４及び１２２に流れ込む電気信号及びそれらから流れ出る電気信号と実質的に干渉しない導電材料で形成される。例えば、表面仕上げ材１２０及び１１８は、例えばニッケル（Ｎｉ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、及びこれらの組み合わせなどの金属で形成され得る。一実施形態において、表面仕上げ材１２０及び１１８は、Ｎｉの層と該Ｎｉの層の上のＰｄＡｕの層とで形成される。
本発明の実施形態によれば、コアレスパッケージ基板１００Ａは更に、頂部ソルダーレジスト層１１６と底部ソルダーレジスト層１１４とを含んでいる。一実施形態において、頂部ソルダーレジスト層１１６は頂面１１２上に配置され、底部ソルダーレジスト層１１４は底面１１０上に配置される。ソルダーレジスト層１１６及び１１４は、インターコネクト構造（例えば、はんだバンプ）の形成中に、はんだベースの材料をはじいて、残渣がソルダーレジスト表面に残ることを妨げることによって、パッド間橋絡を防止し得る。はんだ残渣の形成を妨げることは、微細ピッチのコンタクト配列を有する能動／受動コンポーネントへの電気結合のために、より狭いコンタクトパッドを形成することを可能にする。狭いコンタクトパッドは、微細ピッチでのコンタクト配列の形成を可能にする。結果として、頂部ソルダーレジスト層１１６及び底部ソルダーレジスト層１１４は、頂面１１２及び底面１１０の双方に、微細ピッチ化されたコンタクト配列を形成することを可能にし得る。
例えば、図１Ａに描かれるように、底部コンタクトパッド１２２は、幅広のコンタクトパッド１２２Ａと幅狭のコンタクトパッド１２２Ｂとを含み得る。幅広コンタクトパッド１２２Ａは、例えばＰＣＢ又はインターポーザなどの広いコンタクトピッチを持つＳＬＩ構造との相互接続に好ましいコンタクトピッチで形成され得る。幅狭コンタクトパッド１２２Ｂは、例えば集積回路ダイなどのデバイスコンポーネントとの相互接続に好ましいコンタクトピッチで形成され得る。ピッチ要求は実質的にパッド幅の制限を指示し得る。従って、幅広及び幅狭のパッド１２２Ａ及び１２２Ｂの幅は、ピッチ要求に従って異なり得る。一実施形態において、幅広パッド１２２Ａの幅は、幅狭パッド１２２Ｂの幅よりも少なくとも３倍の広さである。一実施形態において、幅広パッド１２２Ａの幅は３００μｍから４００μｍの範囲であり、幅狭パッド１２２Ｂの幅は８０μｍから１００μｍの範囲である。一実施形態において、幅広パッド１２２Ａのピッチは６００μｍから８００μｍの範囲であり、幅狭パッド１２２Ｂのピッチは１６０μｍから２００μｍの範囲である。
頂部コンタクトパッド１２４も、図１Ｂの例示的なコアレスパッケージ基板１００Ｂに示されるように、幅広コンタクトパッド１２４Ａと幅狭コンタクトパッド１２４Ｂとを含んでいてもよい。図１Ｂの図解は、明瞭化目的で、コアレスパッケージ基板１００Ｂ全体のうちの一部をクローズアップした図を描いている。幅広コンタクトパッド１２４Ａは、例えば集積回路ダイなどのデバイスコンポーネントへの結合に好ましい幅及びコンタクトピッチを有し得る。一実施形態において、幅広コンタクトパッド１２４Ａのコンタクトピッチは、標準中央演算処理ユニット（ＣＰＵ）バンプピッチと一致する。例えば、一実施形態において、幅広コンタクトパッド１２４Ａは、１２０μｍから１３０μｍの範囲内のピットと、それに対応した８０μｍから９０μｍの範囲内の幅とを有する。
コアレスパッケージ基板１００Ｂは、ビルドアップ構造１０２内に埋め込まれたデバイス１２６を含み得る。埋込デバイス１２６は、シリコン、有機材料、又はガラス材料で形成された埋込インターコネクトブリッジとし得る。ビルドアップ構造１０２内にシリコンブリッジを埋め込むことは、コアレスパッケージ基板１００Ｂを高帯域幅用途に適したものにすることを可能にし得る。一実施形態において、埋込デバイス１２６は、ＣＰＵを例えばメモリチップなどの微細ピッチデバイスに相互接続する。幅狭コンタクトパッド１２４Ｂは、メモリチップの微細コンタクトピッチ要求と一致するピッチを有し得る。一実施形態において、幅狭コンタクトパッド１２４Ｂは、３０μｍから４０μｍの範囲内の幅と、５０μｍから６０μｍの範囲内のピッチとを有する。
図１Ｂはコアレスパッケージ基板１００Ｂ内の埋込デバイス１２６を例示しているが、本発明の実施形態は、コアありのパッケージ基板にも同様に適用可能である。例えば、本発明の実施形態は、頂面１１２上の幅広及び幅狭のコンタクトパッド１２４Ａ及び１２４Ｂと、底面１１０上の幅広及び幅狭のコンタクトパッド１２２Ａ及び１２２Ｂとを有した、埋込デバイス１２６を備えたコアありパッケージ基板に適用可能である。頂面１１２及び底面１１０に、それぞれ、頂部ソルダーレジスト層１１６及び底部ソルダーレジスト層１１４が形成される。コアありパッケージ基板は、ビルドアップ構造１０２内に配置された補強コアを含む。
理解されるべきことには、図１Ａ及び１Ｂはコアレスパッケージ基板の各面に２つの異なる幅を持つコンタクトパッドを示しているが、実施形態はそのように限定されるものではない。例えば、パッド１２２、１２４の第１及び／又は第２のものは、各組が異なる幅を有する３組以上のコンタクトパッドを含んでいてもよい。各組が、特定のコンタクトピッチと一致するように配列された１つ以上のコンタクトパッドを含み得る。
図２は、本発明の実施形態に従ったコアレスパッケージ基板１００Ｂを含んだパッケージアセンブリ２００を例示している。コアレスパッケージ基板１００Ｂは、ビルドアップ構造１０２と頂部及び底部のソルダーレジスト層１１６及び１１４とを含んでいる。一実施形態において、コアレスパッケージ基板１００Ｂの頂面１１２にデバイスコンポーネント２０２が結合される。頂部コンタクトパッド１２４は、インターコネクト２０８Ａにより、デバイスコンポーネント２０２に電気的に結合し得る。デバイスコンポーネント２０２は、集積回路ダイ、ＣＰＵ、メモリチップ、及び／又はグラフィックスプロセッサとし得る。一実施形態において、少なくとも１つのデバイスコンポーネント２０２は、コアレスパッケージ基板１００Ｂにフリップチップボンディングされる集積回路ダイである。コアレスパッケージ基板１００Ｂのビルドアップ構造１０２内に、埋込デバイス１２６が含められ得る。一実施形態において、デバイスコンポーネント２０２は、幅狭コンタクトパッド１２４Ｂにより、埋込デバイス１２６に電気的に結合される。一実施形態において、デバイスコンポーネント２０２とビルドアップ構造１０２との間に、頂部ソルダーレジスト層１１６が配設される。一実施形態において、頂部ソルダーレジスト層１１６は、各デバイスコンポーネント２０２のダイシャドウ領域（すなわち、真下の領域）全体の中に配設される。
一実施形態において、コアレスパッケージ基板１００Ｂの底面１１０に、ＳＬＩ構造２０６が結合される。ＳＬＩ構造２０６は、以下に限られないが例えばインターポーザ又は回路基板など、如何なる好適構造であってもよい。コアレスパッケージ基板１００Ｂの幅広コンタクトパッド１２２Ａが、インターコネクト２０８Ｂにより、ＳＬＩ構造２０６に電気的に結合し得る。本発明の実施形態によれば、能動／受動デバイスコンポーネント２０４も、コアレスパッケージ基板１００Ｂの底面１１０に結合される。コアレスパッケージ基板１００Ｂの幅狭コンタクトパッド１２２Ｂが、インターコネクト２０８Ｃにより、能動／受動デバイスコンポーネント２０４に電気的に結合し得る。一実施形態において、能動／受動デバイスコンポーネント２０４とビルドアップ構造１０２との間に、底部ソルダーレジスト層１１４が配設される。底部ソルダーレジスト層１１４は、各能動／受動デバイスコンポーネント２０４のダイシャドウ領域全体の中に配設され得る。インターコネクト２０８Ａ−２０８Ｃは、何らかの好適なインターコネクト材料で形成された何らかの好適な相互接続構造とし得る。一実施形態において、インターコネクト２０８Ａ−２０８Ｃは、はんだバンプである。
図３Ａ−３Ｉは、本発明の一実施形態に従った、仮基板を除去する前に底部ソルダーレジスト層を形成することによってコアレスパッケージ基板を形成する方法を例示している。図３Ａにて、先ず、仮基板３０２の上に、パターニングされたドライフィルムレジスト（ＤＦＲ）層３０６が形成される。一実施形態において、仮基板３０２は硬いキャリア基板である。仮基板３０２は、その上に構造体が形成され得る硬い基礎を提供する。一実施形態において、仮基板３０２は、複数のパッケージ基板を収容するパネルである。例えば、仮基板３０２は、パッケージ基板のＮ×Ｎアレイを収容するパネルとし得る。仮基板３０２は、何らかの周知の補強コアで形成され得る。例えば、仮基板３０２は、一対のリリース（解放）層とリリース層の上の一対の金属箔層との間に、強化された絶縁層（強化絶縁層）を配置したもので形成され得る。
実施形態において、パターニングされたＤＦＲ層３０６は、仮基板３０２の頂面３０３の複数の部分を露出させる。頂面３０３の露出された部分は、仮基板３０２上に構造体を形成することを可能にする。パターニングされたＤＦＲ層３０６は、先ず、ＤＦＲの層を仮基板３０２上にラミネートし、その後、開口３０８を形成するようにＤＦＲ層をパターニングすることによって形成され得る。一実施形態において、開口３０８は、電磁放射線への露光がＤＦＲフィルムを架橋結合し、そして、現像液がＤＦＲフィルムの非露光領域を除去するものである、従来からの露光及び現像液プロセスによって形成される。
次に、図３Ｂにて、開口３０８内で仮基板３０２上に多層構造３０４が形成される。一実施形態において、各多層構造３０４は、底部層３０４Ａ、中央層３０４Ｂ、及び頂部層３０４Ｃという３つの層で形成される。実施形態において、各多層構造３０４の頂部層３０４Ｃは、後に、底部コンタクトパッド１２２を形成するのに使用される。一実施形態において、頂部層３０４Ｃは、底部コンタクトパッド１２２としての使用に合わせて設計される導電材料で形成される。例えば、頂部層３０４Ｃは、例えば銅などの金属で形成され得る。一実施形態において、底部層３０４Ａは、仮基板３０２内の金属箔と同じ材料で形成される。例えば、底部層３０４Ａは銅で形成され得る。一実施形態において、底部層３０４Ａ及び頂部層３０４Ｃは、同じ導電材料で形成される。特定の一実施形態において、底部層３０４Ａ及び頂部層３０４Ｃは銅で形成される。実施形態において、中央層３０４Ｂが底部層３０４Ａと頂部層３０４Ｃとの間に配置される。中央層３０４Ｂは、底部層３０４Ａ及び頂部層３０４Ｃとは異なる材料で形成され得る。一実施形態において、中央層３０４Ｂは、第１及び第３の層３０４Ａ及び３０４Ｃに対して選択的に除去されることが可能な材料で形成される。例えば、中央層３０４Ｂはニッケルで形成され得る。
多層構造３０４は、例えば化学的気相成長（ＣＶＤ）又は物理的気相成長（ＰＶＤ）などの、一連の好適な堆積技術によって形成され得る。一実施形態において、多層構造３０４は、最初に、仮基板３０２とパターニングされたＤＦＲ層３０６との頂部に第１の層３０４Ａを堆積することによって形成される。次に、第１の層３０４Ａの頂部に第２の層３０４Ｂが堆積される。その後、第２の層３０４Ｂの頂部に第３の層３０４Ｃが堆積される。３つ全ての層が堆積されると、ＤＦＲ層３０６が、ＤＦＲ層３０６の頂部に置かれた第１、第２及び第３の層３０４Ａ、３０４Ｂ及び３０４Ｃの部分とともに除去される。すると、図３Ｂに例示されるように多層構造３０４が仮基板３０２の上に残る。
各多層構造３０４は、特定の幅及びピッチを有するように設計され得る。実施形態において、多層構造３０４の幅が底部コンタクトパッド１２２の幅を定める。また、多層構造３０４のピッチが底部コンタクトパッド１２２のピッチを定め得る。従って、多層構造３０４のピッチは、回路基板又はデバイスコンポーネントのコンタクトピッチと適合するように設計され得る。故に、各多層構造３０４は、図３Ｂに示される広い幅又は狭い幅を有するように設計され得る。
図３Ｂにおいて、多層構造３０４は、幅広の多層構造３０４Ｘと、幅狭の多層構造３０４Ｙとを含んでいる。一実施形態において、幅広の多層構造３０４Ｘは、幅Ｗ１及びピッチＰ１を有するように形成される。幅Ｗ１及びピッチＰ１は、例えばＰＣＢなどのＳＬＩ構造のコンタクト配列と一致し得る。従って、一実施形態において、幅広の多層構造３０４Ｘは、３００μｍから４００μｍの範囲内の幅Ｗ１と、６００μｍから８００μｍの範囲内のピッチＰ１とを有する。本発明の実施形態によれば、幅狭の多層構造３０４Ｙは、例えばメモリチップ又は磁気インデューサなどの能動／受動デバイスコンポーネントの微細なピッチに対応する幅Ｗ２を有するように形成され得る。そのようなデバイスコンポーネントは、回路基板のコンタクトピッチよりかなり狭いコンタクトピッチを要求し得る。一実施形態において、幅狭の多層構造３０４Ｙは各々、幅広の多層構造３０４Ｘの各々より少なくとも３倍狭い幅Ｗ２を有する。特定の一実施形態において、幅狭の多層構造３０４Ｙは各々、８０μｍから１００μｍの範囲内の幅Ｗ２と、１６０μｍから２００μｍの範囲内のピッチＰ２とを有する。
次いで、図３Ｃにて、以下に限られないが例えばシルクスクリーン印刷、スプレイ塗布、又は真空ラミネーションなどの、何らかの好適な積層技術により、仮コア３０２及び多層構造３０４の露出された表面の上に、底部ソルダーレジスト層１１４が形成される。一実施形態において、底部ソルダーレジスト層１１４は、仮コア３０２及び多層構造３０４の露出面を完全に覆う。一実施形態において、底部ソルダーレジスト層１１４は、底部コンタクトパッド１２２の各パッドを実質的に電気的アイソレートするのに十分な厚さに形成される。例えば、底部ソルダーレジスト層１１４は、２５μｍから４５μｍの範囲内の厚さに形成される。底部ソルダーレジスト層１１４は、ペースト材料に対して乏しい濡れ性を有する絶縁材料、すなわち、例えばはんだペーストなどのペースト材料をはじくか、あるいはそれと接着しないかである絶縁材料で形成され得る。一実施形態において、底部ソルダーレジスト層１１４は、例えばエポキシ樹脂などのポリマーで形成される。また、一実施形態において、底部ソルダーレジスト層１１４は、底部ソルダーレジスト層１１４が光リソグラフィによってパターニングされ得るように、感光層として形成される。そのような一実施形態において、底部ソルダーレジスト層１１４は、光活性パッケージを含有する材料で形成される。特定の一実施形態において、底部ソルダーレジスト層１１４は、液状感光性ソルダマスク（liquid photoimageable solder mask；ＬＰＳＭ）又はドライフィルム感光性ソルダマスク（dry film photoimageable solder mask；ＤＦＳＭ）で形成される。
次に、図３Ｄにて、底部ソルダーレジスト層１１４の上に、一番下の絶縁層１０４Ａが堆積され、それによりビルドアップ構造１０２の形成が開始される。一番下の絶縁層１０４Ａは、例えば真空ラミネーションなどの何らかの好適なラミネーション技術によって形成され得る。一実施形態において、一番下の絶縁層１０４Ａは、積層構造３０４の頂部層３０４Ｃと接触しない。一番下の絶縁層１０４Ａは、一番下の絶縁層１０４Ａの上下の構造間での電気的な干渉を実質的に防止するのに十分な厚さｔ１を有するように形成され得る。一実施形態において、一番下の絶縁層１０４Ａは、３５μｍから５５μｍの範囲の厚さｔ１を有し得る。一実施形態において、一番下の絶縁層１０４Ａは、コアレスパッケージ基板の信頼性要求を満足する好適な機械的特性を提供するよう、シリカフィラーを有するエポキシベースの樹脂で形成される。特定の一実施形態において、一番下の絶縁層１０４Ａは、味の素ビルドアップフィルム（ＡＢＦ）で形成される。
その後、図３Ｅにて、一番下の絶縁層１０４Ａ及び底部ソルダーレジスト層１１４の中に、各多層構造３０４の頂部層３０４Ｃを露出させるように開口３１４が形成され得る。開口３１４は、例えばレーザアブレーションなどの何らかの好適エッチング技術によって形成され得る。一実施形態において、レーザアブレーションによって開口３１４を形成することは、図３Ｅに示されるように頂部層３０４Ｃの一部を除去する。各開口３１４は、例えば図３Ｆに描かれるビア１０８などの導電構造が頂部層３０４Ｃに接続することを可能にする。
次に、図３Ｆにて、ビア１０８及び導電層１０６が形成される。ビア１０８及び導電層１０６を形成するため、先ず、一番下の絶縁層１０４Ａの上でＤＦＲ層がパターニングされ得る。このパターニングされたＤＦＲ層が、導電層１０６の横方向の境界を定め得る。その後、単一の堆積プロセスで、開口３１４の中及びＤＦＲ層同士の間に導電材料が堆積され得る。一実施形態において、導電材料は無電解めっきによって堆積される。導電材料が堆積されると、ＤＦＲ層が除去される。ＤＦＲ層同士の間及び開口３１４の中に置かれた残存する導電材料が、ビア１０８と導電層１０６とを形成し得る。
ビア１０８は、各多層構造３０４の頂部層３０４Ｃが導電層１０６に電気的に結合されるように、開口３１４内に形成され得る。導電層１０６は、図３Ｇに示されるようなビルドアップ構造１０２を通して電流をルーティングする幾つかの再配線層のうちの１つとし得る。導電層１０６及びビア１０８は、例えば金属などの何らかの導電材料で形成され得る。例示的な一実施形態において、導電層１０６及びビア１０８は銅で形成される。
図３Ｄ−３Ｆにて上述した工程は、セミアディティブプロセス（semi-additive process；ＳＡＰ）を例示している。ＳＡＰを数回繰り返すことで、少なくとも図３Ｇに示されるビルドアップ構造１０２を形成し得る。図３Ｇに例示されるビルドアップ構造１０２は、４回のＳＡＰで形成される。しかしながら、他の実施形態は、より多数又は少数のＳＡＰの繰り返しを用いて、本発明の実施形態によるコアレスパッケージ基板用のビルドアップ構造１０２を形成し得る。図３Ｇは、ビルドアップ構造１０２内の埋込デバイス（例えば、図１Ｂ中の１２６）を示していないが、ビルドアップ構造１０２内に埋込デバイスが形成される実施形態も企図される。埋込デバイス１２６は、何れかのＳＡＰ繰り返しの前又は後のビルドアップ構造１０２の中に形成され得る。実施形態において、ビルドアップ構造１０２は補強コアを含まない。
ビルドアップ構造１０２は、頂面１１２及び底面１１０を有する。複数の導電層１０６は、頂部コンタクトパッド１２４と底部コンタクトパッド１２２（すなわち、多層構造３０４の頂部層３０４Ｃ）との間の様々な相互接続を可能にする再配線層であるとし得る。一実施形態において、ビルドアップ構造１０２は、ビルドアップ構造を形成することを唯一の目的として使用される材料を含むのみである。例えば、ビルドアップ構造１０２は、絶縁層１０４、導電層１０６及びビア１０８を形成するために使用されるバリア層の材料、シード層の材料、及び他の同様の材料を含み得る。ビルドアップ構造１０２を強固にする目的で使用されるその他の材料は、ビルドアップ構造１０２内に含められない。例えば、ガラス繊維又はその他の好適な補強材料で強化されたプリプレグで形成される補強構造は、ビルドアップ構造１０２内に含められない。一実施形態において、ビルドアップ構造１０２は完全に、絶縁層１０４を形成するのに使用される材料と、導電層１０６及びビア１０８を形成するのに使用される材料との、２つの材料のみで形成される。従って、具体的な一実施形態において、ビルドアップ構造１０２はＡＢＦと銅のみを含む。
実施形態において、最後のＳＡＰが頂部コンタクトパッド１２４を形成する。頂部コンタクトパッド１２４は、頂部コンタクトパッド１２４の全体が一番上の絶縁層１０４Ｄの上方にあるように、一番上の絶縁層１０４Ｄの頂部上に配置され得る。頂部コンタクトパッド１２４は、電流が頂部コンタクトパッド１２４の中及び外に流れ得るように、ビア１０８及び導電層１０６に結合される。実施形態において、ビルドアップ構造１０２の頂面１１２は、デバイスコンポーネントとの電気接続をなす。従って、頂部コンタクトパッド１２４は、デバイスコンポーネントの微細なコンタクトピッチと適合する幅及びピッチを有するように設計され得る。例えば、頂部コンタクトパッド１２４は、８０μｍと９０μｍとの間の幅と、１２０μｍと１３０μｍとの間のピッチとを有し得る。１つのみのコンタクト幅及びピッチを有するように図示されているが、頂部コンタクトパッド１２４は、図１Ｂにて説明したように幅広及び幅狭のコンタクトパッドを含んでいてもよい。例えば、頂部コンタクトパッド１２４は、３０μｍから４０μｍの範囲内の幅と５０μｍから６０μｍの範囲内のピッチとを有する幅狭パッドを有し得る。頂部コンタクトパッド１２４は、如何なる好適な導電材料で形成されてもよい。一実施形態において、頂部コンタクトパッド１２４は、例えば銅などの金属で形成される。
次に、図３Ｈにて、ビルドアップ構造１０２の頂面１１２の上に頂部ソルダーレジスト層１１６が形成される。頂部ソルダーレジスト層１１６の形成は、底部ソルダーレジスト層１１４と同じ材料、技術、及び厚さに従い得る。一実施形態において、最初に、一番上の絶縁層１０４Ｄ及び頂部コンタクトパッド１２４の露出された表面の上に、頂部ソルダーレジスト層１１６が形成される。その後、技術的によく知られた何らかの好適な露光・現像技術により、頂部コンタクトパッド１２４を露出させるように、頂部ソルダーレジスト層１１６の中に開口３１６が形成される。開口３１６は、例えばはんだバンプなどの相互接続構造を開口３１６内に形成することを可能にする。従って、それら相互接続構造は、例えば図２中のデバイスコンポーネント２０２などのデバイスコンポーネントに頂部コンタクトパッド１２４を結合することを可能にし得る。頂部ソルダーレジスト層１１６の残存部分が、頂部コンタクトパッド１２４の各コンタクトパッドを電気的にアイソレートし得るとともに、頂部コンタクトパッド１２４の各コンタクトパッド間におけるはんだ残渣の形成に抵抗し得る。
次に、図３Ｉにて、図３Ｈに示される仮基板３０２と、多層構造３０４の第１及び第２の層３０４Ａ及び３０４Ｂとが除去され、それにより、本発明の一実施形態に従った両面ソルダーレジスト層を有するコアレスパッケージ基板３００が形成される。一実施形態において、仮基板３０２は、仮基板３０２の金属箔及び強化絶縁層に対してリリース層を選択的にエッチングすることによって除去される。次に、金属箔が、多層構造３０４の第１の層３０４Ａとともに除去される。一実施形態において、金属箔及び第１の層３０４Ａは、例えば銅などの同一材料から成る。然るに、金属箔及び第１の層３０４Ａは、銅に選択的なエッチャントによって除去され得る。一実施形態において、第２の層３０４Ｂが、このエッチャントによる更なるエッチングを防止する。従って、一実施形態において、第２の層３０４Ｂはエッチストップ層である。第２の層３０４Ｂはニッケルで形成され得る。その後、第２の層３０４Ｂ、第３の層３０４Ｃ及び底部ソルダーレジスト層１１４に対して選択的に除去される。結果として、第３の層３０４Ｃが、窪み（ポケット）３１８の底に底部コンタクトパッド１２２として残り得る。窪み３１８は、例えばはんだバンプなどの相互接続構造が底部コンタクトパッド１２２に電気的に結合することを可能にし得る。これら相互接続構造は、底部コンタクトパッド１２２をデバイスコンポーネント及び／又は回路基板に結合し得る。
図３Ｉに示されるように、コアレスパッケージ基板３００は、ビルドアップ構造１０２、底部ソルダーレジスト層１１４、及び頂部ソルダーレジスト層１１６を含む。一実施形態において、底部ソルダーレジスト層１１４の一部が、底部コンタクトパッド１２２の各コンタクトパッドと一番下の絶縁層１０４Ａとの間に配置される。底部ソルダーレジスト層１１４は、底部コンタクトパッド１２２と一番下の絶縁層１０４Ａとの間の隔たり全体に置かれ得る。一実施形態において、一番下の絶縁層１０４Ａは底部コンタクトパッド１２２と接触しない。底部ソルダーレジスト層１１４は、底部の複数のパッド１２２の側壁に配置され得る。さらに、底部ソルダーレジスト層１１４は、底部コンタクトパッド１２２の内側の表面上にも配置され得る。一実施形態において、底部ソルダーレジスト層１１４は、底部コンタクトパッド１２２の外側の表面上には形成されない。
図４Ａ−４Ｈは、本発明の一実施形態に従った、仮基板を除去した後に底部ソルダーレジスト層を形成することによってコアレスパッケージ基板を形成する方法を例示している。図４Ａ−４Ｈにおいてコアレスパッケージ基板を形成するために使用される技術及び材料は、図３Ａ−３Ｉにて上述したものと同様である。従って、図４Ａ−４Ｈに例示される方法の説明においては、それらの技術及び材料を徹底的には記述しない。所望であれば、それらの材料及び技術の詳細は、図３Ａ−３Ｉの説明から参照することができる。
図４Ａにて、仮基板３０２の上に、パターニングされたＤＦＲ層３０６が形成される。パターニングされたＤＦＲ層３０６は、仮基板３０２の頂面３０３の複数の部分を露出させる。頂面３０３の露出された部分は、仮基板３０２上に構造体を形成することを可能にする。次に、図４Ｂに示されるように、仮基板３０２の露出された部分の上に底部コンタクトパッド１２２が形成される。各コンタクトパッド１２２は、回路基板又はデバイスコンポーネントのコンタクトピッチに従った幅を有するように設計され得る。一実施形態において、底部コンタクトパッド１２２は、幅広のコンタクトパッド１２２Ａと幅狭のコンタクトパッド１２２Ｂとを含む。幅広コンタクトパッド１２２Ａは、例えばＰＣＢなどの回路基板の幅広のコンタクトピッチに対応する幅Ｗ１を有するように形成され得る。従って、一実施形態において、幅広コンタクトパッド１２２Ａは各々、３００μｍから４００μｍの範囲内の幅Ｗ１を有する。本発明の実施形態によれば、幅狭コンタクトパッド１２２Ｂは、例えばメモリチップ又は磁気インデューサなどの能動／受動デバイスコンポーネントと適合する幅Ｗ２を有するように形成され得る。一実施形態において、幅狭コンタクトパッド１２２Ｂは各々、幅広コンタクトパッド１２２Ａの各々より少なくとも５倍小さい幅Ｗ２を有する。特定の一実施形態において、幅狭コンタクトパッド１２２Ｂは各々、４０μｍから６０μｍの範囲内の幅Ｗ２を有する。
次に、図４Ｃに示されるように、繰り返しのＳＡＰによってビルドアップ構造１０２が形成される。ビルドアップ構造１０２は、ビア１０８と、導電層１０６と、絶縁層１０４Ａ、１０４Ｂ及び１０４Ｃとで形成されている。ビルドアップ構造の頂面１１２及び底面１１０に、それぞれ、頂部コンタクトパッド１２４及び底部コンタクトパッド１２２が形成され得る。頂部コンタクトパッド１２４は、一番上の絶縁層１０４Ｃの頂面の上に形成され得る。
その後、図４Ｄにて、ビルドアップ構造１０２の頂面１１２の上に頂部ソルダーレジスト層１１６がラミネートされる。頂部ソルダーレジスト層１１６は頂面４０２を有する。その後、頂部コンタクトパッド１２４を露出させるように、頂部ソルダーレジスト層１１６の中に開口３１６が形成される。一実施形態において、開口３１６は、例えばはんだバンプなどの相互接続構造を開口３１６内に形成することを可能にする。それら相互接続構造は、例えば図２中のデバイスコンポーネント２０２などのデバイスコンポーネントに頂部コンタクトパッド１２４を電気的に結合し得る。頂部ソルダーレジスト層１１６は、相互接続構造の形成中にはんだベースの材料をはじくことによって、コンタクトパッド１２４間の橋絡を防止し得る。
次に、図４Ｅにて、仮基板３０２がビルドアップ構造１０２から除去されて、ビルドアップ構造１０２の底面１１０及び底部コンタクトパッド１２２が露出される。仮基板３０２がパッケージ基板のＮ×Ｎアレイのパネルである一実施形態において、ビルドアップ構造１０２が仮基板３０２から剥がされる。仮基板３０２が除去されると、残った構造４０１は、補強構造（すなわち、仮基板３０２）がないために、極めて曲がりやすいものであり得る。行われる後続処理のため、残った構造４０１を堅い構造上に置く必要がある。例えば、図４Ｆに示されるように、ビルドアップ構造１０２が反転されて、平坦化構造４０３によって平坦にされ得る。一実施形態において、頂部ソルダーレジスト層１１６の頂面４０２が平坦化構造４０３上に置かれて、ビルドアップ構造１０２の底面１１０が上向きに露出される。平坦化構造４０３は、ビルドアップ構造１０２を実質的に平坦にし、更なる処理のための硬い基礎を提供する。一実施形態において、平坦化構造４０３は真空固定治具である。平坦化構造４０３は、平坦化構造４０３によって印加される吸引力を用いて、ビルドアップ構造１０２を平坦な位置へと引き込み得る。
次いで、図４Ｇにて、ビルドアップ構造１０２の底面１１０の上に底部ソルダーレジスト層１１４がラミネートされ、その後、底部コンタクトパッド１２２を露出させるように、底部ソルダーレジスト層１１４の中に開口４０４が形成される。一実施形態において、開口４０４は、例えばはんだバンプなどの相互接続構造を開口４０４内に形成することを可能にする。それら相互接続構造は、デバイスコンポーネント（例えば、図２中の能動／受動デバイスコンポーネント２０４）及び／又は回路基板（例えば、図２中のＳＬＩ構造２０６）に底部コンタクトパッド１２２を電気的に結合し得る。
その後、図４Ｈにて、平坦化構造４０３からビルドアップ構造１０２が取り外されて、本発明の実施形態に従ったコアレスパッケージ基板４００が形成される。コアレスパッケージ基板４００はこの段階で、パッケージアセンブリ内に実装され得る。図４Ｈに例示されるように、コアレスパッケージ基板４００は、平坦化構造４０３の上に置かれる前のその向きに戻るように反転されている。実施形態において、底部コンタクトパッド１２２の各コンタクトパッドは、一番下の絶縁層１０４Ａを超えて延在していない。一実施形態において、底部ソルダーレジスト層１１４の一部が、底部コンタクト１２２の一部の上にある。一実施形態において、頂部ソルダーレジスト層１１６の一部が、頂部コンタクトパッド１２４の各コンタクトパッドに横方向で直に隣接して配置される。さらに、一実施形態において、底部ソルダーレジスト層１１４のどの部分も、底部コンタクトパッド１２２の各コンタクトパッドに横方向で直に隣接して配置されない。頂部及び底部のソルダーレジスト層１１６及び１１４は、それぞれ、頂部及び底部のコンタクトパッド１２４及び１２２の２つの隣接し合うコンタクトパッド間でのはんだペースト残渣による橋絡を防止する。従って、ソルダーレジスト層１１４及び１１６は、微細ピッチのデバイスコンポーネントと結合するための幅狭コンタクトパッドをコアレスパッケージ基板の両面に形成することを可能にする。
図５Ａ−５Ｇは、本発明の一実施形態に従った、コアレスパッケージ基板の両面に配置されたコンタクトパッド上に表面仕上げ材を形成する方法を例示している。ソルダーレジスト層をコアレスパッケージ基板の両面に有することは、コアレスパッケージ基板の底面の表面仕上げ材が、コアレスパッケージ基板の頂面の表面仕上げ材とは異なる厚さを有することを可能にする。
図５Ａにて、コアレスパッケージ基板５００が用意される。パッケージ基板５００は、図４Ａ−４Ｈに記載の方法によって形成されるとして示しているが、図３Ａ−３Ｉ及び図４Ａ−４Ｈにて上述した何れの方法によって形成されてもよい。コアレスパッケージ基板５００は、ビルドアップ構造１０２、並びに頂部及び底部のコンタクトパッド１２４及び１２２を含んでいる。頂部コンタクトパッド１２４はビルドアップ構造１０２の頂面１１２に配置され、底部コンタクトパッド１２２はビルドアップ構造１０２の底面１１０に配置されている。一実施形態において、頂部コンタクトパッド１２４は、幅広コンタクトパッド１２４Ａ及び幅狭コンタクトパッド１２４Ｂを含み、底部コンタクトパッド１２２は、幅広コンタクトパッド１２２Ａ及び幅狭コンタクトパッド１２２Ｂを含んでいる。頂部コンタクトパッド１２４の幅狭コンタクトパッド１２４Ｂは、ビルドアップ構造１０２内に配置された埋込デバイス１２６に電気的に結合され得る。ビルドアップ構造１０２の頂面１１２の上に頂部ソルダーレジスト層１１６が配置され、ビルドアップ構造１０２の底面１１０の上に底部ソルダーレジスト層１１４が配置されている。
次に、図５Ｂにて、コアレスパッケージ基板５００の片面が、一時的な保護層５０２で覆われる。図５Ｂに描いた実施形態においては、頂面１１２が、一時的な保護層５０２で覆われている。一時的な保護層５０２は、底面１１０の構造のみを露出させるように、頂面１１２の構造の全ての露出表面を覆い得る。一時的な保護層５０２は、頂部コンタクトパッド１２４上への表面仕上げ材の堆積を防止し得る。一実施形態において、一時的な保護層５０２は、表面仕上げ材の堆積中の化学反応に耐性を持つ何らかの好適な絶縁材料で形成される。特定の一実施形態において、一時的な保護層５０２はポリエチレンテレフタレート（ＰＥＴ）で形成される。
その後、図５Ｃにて、底部コンタクトパッド１２２の露出表面の上に底部表面仕上げ材１１８が形成される。底部表面仕上げ材１１８は、底部コンタクトパッド１２２を不動態化して、底部コンタクトパッド１２２の酸化を防止する。一実施形態において、底部表面仕上げ材１１８は、第１の底部表面仕上げ材１１８Ａと第２の底部表面仕上げ材１１８Ｂとの２つの層で形成される。一実施形態において、底部コンタクトパッド１２２上に第１の底部表面仕上げ材１１８Ａが形成され、第１の底部表面仕上げ材１１８Ａ上に第２の底部表面仕上げ材１１８Ｂが形成される。第１及び第２の底部表面仕上げ材１１８Ａ及び１１８Ｂは、例えば無電解めっきなどの何らかの好適な堆積技術によって形成され得る。一実施形態において、第１の底部表面仕上げ材１１８Ａは、第２の底部表面仕上げ材１１８Ｂを底部コンタクトパッド１２２に接着するのに十分な厚さに形成される。特定の一実施形態において、第１の底部表面仕上げ材１１８Ａは、６μｍから８μｍの範囲の厚さに形成される。一実施形態において、第２の底部表面仕上げ材１１８Ｂは、第１の底部表面仕上げ材１１８Ａの酸化を防止するのに十分な厚さに形成される。特定の一実施形態において、第２の底部表面仕上げ材１１８Ｂは、２μｍから４μｍの範囲の厚さに形成される。一実施形態において、第１及び第２の底部表面仕上げ材１１８Ａ及び１１８Ｂは、例えばニッケル（Ｎｉ）、パラジウム（Ｐｄ）、金（Ａｕ）、銀（Ａｇ）、及びこれらの組み合わせを含有する金属などの、導電材料で形成される。特定の一実施形態において、第１の底部表面仕上げ材１１８ＡはＮｉで形成され、第２の底部表面仕上げ材１１８ＢはＰｄＡｕで形成される。
底部表面仕上げ材１１８が形成された後、図５Ｄに例示されるように、一時的な保護層５０２が除去される。一時的な保護層５０２を除去することは、頂部ソルダーレジスト層１１６と頂部コンタクトパッド１２４の部分とを露出させる。実施形態において、底部表面仕上げ材１１８は底部コンタクトパッド１２２上に残る。
次に、図５Ｅにて、底部ソルダーレジスト層１１４及び底部表面仕上げ材１１８の露出表面を覆うように、底面１１０の上に一時的な保護層５０４が形成される。一時的な保護層５０４は、頂面１１２の構造のみを露出させるように、底面１１０の構造の全ての露出表面を覆い得る。一実施形態において、一時的な保護層５０４は、例えばポリエチレンテレフタレート（ＰＥＴ）などの、何らかの好適な化学的耐性を持つ絶縁材料で形成される。一時的な保護層５０４は、底部表面仕上げ材１１８上への表面仕上げ材の堆積を防止し得る。
その後、図５Ｆにて、頂部コンタクトパッド１２４の露出表面の上に頂部表面仕上げ材１２０が形成される。頂部表面仕上げ材１２０は、図２に示されるデバイスコンポーネント２０２に頂部コンタクトパッド１２４を電気的に結合するために使用され得る。一実施形態において、頂部表面仕上げ材１２０は、第１の頂部表面仕上げ材１２０Ａと第２の頂部表面仕上げ材１２０Ｂとの２つの層で形成される。一実施形態において、頂部コンタクトパッド１２４上及び頂部ソルダーレジスト層１１６の一部上に第１の頂部表面仕上げ材１２０Ａが形成され、第１の頂部表面仕上げ材１２０Ａ上に第２の頂部表面仕上げ材１２０Ｂが形成される。第１及び第２の頂部表面仕上げ材１２０Ａ及び１２０Ｂは、例えば無電解めっきなどの何らかの好適な堆積技術によって形成され得る。
一実施形態において、第１の頂部表面仕上げ材１２０Ａは、第１の底部表面仕上げ材１１８Ａの厚さより少なくとも３倍から４倍大きい厚さに形成される。特定の一実施形態において、第１の頂部表面仕上げ材１２０Ａは、２５μｍから３０μｍの範囲の厚さに形成される。一実施形態において、第２の頂部表面仕上げ材１２０Ｂは、第１の頂部表面仕上げ材１２０Ａの酸化を防止するのに十分な厚さに形成される。特定の一実施形態において、第２の頂部表面仕上げ材１２０Ｂは、２μｍから４μｍの範囲の厚さに形成される。
一実施形態において、第１及び第２の頂部表面仕上げ材１２０Ａ及び１２０Ｂは、例えば金属Ｎｉ、Ｐｄ、Ａｕ、Ａｇ、及びこれらの組み合わせなどの、導電材料で形成される。特定の一実施形態において、第１の頂部表面仕上げ材１２０ＡはＮｉで形成され、第２の頂部表面仕上げ材１２０ＢはＰｄＡｕで形成される。一実施形態において、第１の頂部表面仕上げ材１２０Ａは、頂部コンタクトパッド１２４Ａ及び１２４Ｂをデバイスコンポーネントに電気的に結合するのに十分な厚さに形成される。第１の頂部表面仕上げ材１２０Ａは、第１の頂部表面仕上げ材１２０Ａが頂部ソルダーレジスト層１１６の頂面１１７を超えて延在するような厚さに形成され得る。一実施形態において、第１の頂部表面仕上げ材１２０Ａは、頂面１１７の上方まで延在して、例えばメモリチップ又は何らかのその他の集積回路デバイスなどのデバイスコンポーネント２０２のコンタクトとの電気接続をなす。故に、マイクロバンプを必要とせずに、デバイスコンポーネント２０２と頂部コンタクトパッド１２４との間に電気接続を形成し得る。
頂部表面仕上げ材１２０が形成された後、図５Ｇに例示されるように一時的な保護層５０４が除去され、それにより、頂部及び底部の表面仕上げ材１２０及び１１８を有するコアレスパッケージ基板５００が形成される。ソルダーレジスト層をコアレスパッケージ基板の両面に有することは、異なる厚さを持つ表面仕上げ材を形成する図５Ａ−５Ｇに記載の方法を可能にする。
図５Ａ−５Ｇにて上述した方法は、底部コンタクトパッド１２２上への底部表面仕上げ材１１８の適用と、それに続いての頂部コンタクトパッド１２４上への頂部表面仕上げ材１２０の適用とを記述しているが、この方法は、反対の順序でも同様に行われ得る。例えば、頂部表面仕上げ材１２０が頂部コンタクトパッド１２４に適用され、それに続いて、底部コンタクトパッド１２２上への底部表面仕上げ材１１８の適用が行われてもよい。
図６は、本発明の一実装例を用いて実装されるコンピューティングシステム６００を例示している。コンピューティング装置６００は、ボード６０２を収容している。ボード６０２は、以下に限られないがプロセッサ６０４及び少なくとも１つの通信チップ６０６を含む多数のコンポーネントを含み得る。プロセッサ６０４は、ボード６０２に物理的且つ電気的に結合され得る。一部の実装例において、上記少なくとも１つの通信チップ６０６もボード６０２に物理的且つ電気的に結合される。更なる実装例において、通信チップ６０６はプロセッサ６０４の一部である。
コンピューティング装置６００は、その用途に応じて、他のコンポーネントを含むことができ、それら他のコンポーネントは、ボード６０２に物理的及び電気的に結合されたものであってもよいし、結合されていないものであってもよい。それら他のコンポーネントは、以下に限られないが、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリー、オーディオコーデック、ビデオコーディック、電力増幅器、グローバル・ポジショニング・システム（ＧＰＳ）デバイス、方位計、加速度計、ジャイロスコープ、スピーカ、カメラ、及び大容量記憶装置（例えば、ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）、等々）を含む。
通信チップ６０６は、コンピューティング装置６００への、及びそれからのデータの伝送のための無線（ワイヤレス）通信を可能にし得る。用語“無線（ワイヤレス）”及びその派生形は、変調された電磁放射線を用いて非固体媒体を介してデータを伝達し得る回路、装置、システム、方法、技術、通信チャネルなどを記述するために使用され得る。この用語は、関連する装置が如何なるワイヤをも含まないことを意味するものではない（一部の実施形態では、如何なるワイヤをも含まないことがあり得る）。通信チップ６０６は、数多くある無線規格又はプロトコルのうちの何れを実装してもよい。無線規格又はプロトコルは、以下に限られないが、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、これらの派生形、並びに、３Ｇ、４Ｇ、５Ｇ及びそれ以降として指定されるその他の無線プロトコルを含む。コンピューティング装置６００は複数の通信チップ６０６を含み得る。例えば、第１の通信チップ６０６は、例えばＷｉ−Ｆｉ及び／又はＢｌｕｅｔｏｏｔｈ（登録商標）など、より短距離の無線通信用にされ、第２の通信チップ６０６は、例えばＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯ及び／又はその他など、より長距離の無線通信用にされ得る。
コンピューティング装置６００のプロセッサ６０４は、プロセッサ６０４内にパッケージングされた集積回路ダイを含む。本発明の一部の実装例において、その集積回路ダイは、本発明の実装に従って形成されるものである例えば両面ソルダーレジスト層を有するコアレスパッケージ基板などのパッケージ基板の上にマウントされる。用語“プロセッサ”は、レジスタ及び／又はメモリからの電子データを処理して、該電子データをレジスタ及び／又はメモリに格納され得る他の電子データへと変換する如何なるデバイス又はデバイス部分をも意味し得る。
通信チップ６０６もまた、通信チップ６０６内にパッケージングされた集積回路ダイを含む。本発明の他の一実装例によれば、その集積回路ダイは、本発明の実装に従って形成されるものである例えば両面ソルダーレジスト層を有するコアレスパッケージ基板などのパッケージ基板の上にマウントされる。
更なる実装例において、コンピューティング装置６００に収容された他のコンポーネントが、本発明の実装に従って形成されるものである例えば両面ソルダーレジスト層を有するコアレスパッケージ基板などのパッケージ基板の上にマウントされた集積回路ダイを含んでいてもよい。
様々な実装例において、コンピューティング装置６００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、携帯情報端末（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、娯楽制御ユニット、デジタルカメラ、ポータブル音楽プレーヤ、又はデジタルビデオレコーダとし得る。更なる実装例において、コンピューティング装置６００は、データを処理するその他の如何なる電子装置であってもよい。
一実施形態において、パッケージ基板は、少なくとも１つの絶縁層と、少なくとも１つのビアと、少なくとも１つの導電層とを有するビルドアップ構造と、前記ビルドアップ構造の第１の面上の、第１の複数のコンタクトパッドと、前記第１の面の反対側の前記ビルドアップ構造の第２の面上の、第２の複数のコンタクトパッドと、前記第１の面上の第１のソルダーレジスト層と、前記第２の面上の第２のソルダーレジスト層とを含み、前記第１及び第２のソルダーレジスト層は、それぞれ、前記ビルドアップ構造の前記第１及び第２の面の全ての露出表面を覆っている。
前記ビルドアップ構造は補強コアを含んでいなくてもよい。一実施形態において、前記第１のソルダーレジスト層は、前記第１の複数のコンタクトパッドと前記少なくとも１つの絶縁層のうちの一番下の絶縁層との間の隔たり全体に配置されている。前記第１のソルダーレジスト層は、前記第１の複数のコンタクトパッドの側壁上に配置されていてもよい。前記第１のソルダーレジスト層は、前記第１の複数のコンタクトパッドの内側の面上に配置されていてもよい。一実施形態において、前記第１のソルダーレジスト層は、前記第１の複数のコンタクトパッドの外側の面上には配置されていない。さらに、一実施形態において、前記第１の複数のコンタクトパッドは、第１の幅広コンタクトパッドと第１の幅狭コンタクトパッドとを有し、前記第１の幅広コンタクトパッドは、前記第１の幅狭コンタクトパッドより、大きいピッチを有する。当該パッケージ基板はまた、コアレスパッケージ基板内に埋め込まれたデバイスを含んでいてもよい。一実施形態において、当該パッケージ基板はまた、前記ビルドアップ構造内に配置された補強コアを含む。前記第２の複数のコンタクトパッドは、第２の幅広コンタクトパッドと第２の幅狭コンタクトパッドとを有し、前記第２の幅広コンタクトパッドは、前記第２の幅狭コンタクトパッドより、大きいピッチを有する。一実施形態において、前記第１のソルダーレジスト層は、前記第１の複数のコンタクトパッドに横方向で直に隣接しておらず、前記第２のソルダーレジスト層は、前記第２の複数のコンタクトパッドの一部に横方向で直に隣接している。さらに、一実施形態において、前記第１のソルダーレジスト層は、前記第１の複数のコンタクトパッドの一部の上にある。前記第２のソルダーレジスト層は、前記少なくとも１つの絶縁層のうちの一番上の絶縁層の露出された全ての頂面の上に配置され得る。
一実施形態において、パッケージ基板を形成する方法は、仮基板の頂面の上に複数の多層構造を形成し、前記仮基板と前記複数の多層構造との露出表面の上に第１のソルダーレジスト層を形成し、前記第１のソルダーレジスト層の上に、少なくとも１つの絶縁層と、複数のビアと、少なくとも１つの導電層とを有するビルドアップ構造を形成し、頂部導電層が、一番上の絶縁層の頂面の上に第２の複数のコンタクトパッドを形成し、前記第２の複数のコンタクトパッドの少なくとも一部を露出させて、前記一番上の絶縁層の頂面の上に第２のソルダーレジストの層を形成し、且つ前記仮基板と前記複数の多層構造の各多層構造の一部とを除去し、各多層構造の残存部分が第１の複数のコンタクトパッドを形成することを含む。
前記ビルドアップ構造を形成することはセミアディティブプロセスを含み得る。一実施形態において、前記ビルドアップ構造を形成することは更に、前記少なくとも１つの絶縁層及び前記少なくとも１つの導電層の中に、デバイスを、該デバイスが前記ビルドアップ構造の中に埋め込まれるように配置することを含む。ビルドアップ構造を形成することはまた、前記第１のソルダーレジスト層の一部を貫いてエッチングして前記複数の多層構造を露出させることを含み得る。一実施形態において、前記複数の多層構造を形成することは、前記仮基板の頂部上に、パターニングされたドライフィルムレジスト層を堆積し、前記パターニングされたドライフィルムレジスト層の上及び前記仮基板の頂面の上に第１の層を堆積し、前記第１の層の頂部上に第２の層を堆積し、前記第２の層の頂部上に第３の層を堆積し、且つ前記パターニングされたドライフィルムレジスト層を、前記パターニングされたドライフィルムレジスト層の頂部上に置かれた前記第１、第２及び第３の層の部分とともに除去することを含み得る。ドライフィルムレジスト層の除去後、第３の層が前記第１の複数のコンタクトパッドとして残存し得る。
一実施形態において、パッケージ基板を形成する方法は、仮基板を用意し、前記仮基板の頂面の上に第１の複数のコンタクトパッドを形成し、前記第１の複数のコンタクトパッドの上に少なくとも１つの絶縁層及び少なくとも１つの導電層を形成し、頂部導電層が、一番上の絶縁層の頂面の上に第２の複数のコンタクトパッドを形成し、前記第２の複数のコンタクトパッドの少なくとも一部を露出させて、前記一番上の絶縁層の頂面の上に第１のソルダーレジストの層を形成し、前記仮基板を除去して一番下の絶縁層の底面を露出させ、この中間構造を一時的に平坦にし、且つ前記第１の複数のコンタクトパッドの少なくとも一部を露出させて、前記一番下の絶縁層の底面の上に第２のソルダーレジストの層を形成することを含む。
前記第１の複数のコンタクトパッドを形成することは、前記仮基板の頂部上に、パターニングされたドライフィルムレジスト層を形成し、前記パターニングされたドライフィルムレジスト層の上及び前記仮基板の頂面の上に導電層を堆積し、且つ前記パターニングされたドライフィルムレジスト層を、前記パターニングされたドライフィルムレジスト層の頂部上に置かれた前記導電層の部分とともに除去して、前記導電層の残りの部分が残存して前記第１の複数のコンタクトパッドを形成するようにすることを含み得る。一実施形態において、前記中間構造を一時的に平坦にすることは、前記中間構造を反転させて、該中間構造を真空固定治具の上に配置することを含む。一実施形態において、前記中間構造を反転させることは、前記一番下の絶縁層の底面を上向きに露出させる。
一実施形態において、パッケージ構造の上に表面仕上げ材を形成する方法は、第１の面と該第１の面の反対側の第２の面とを有するコアレスパッケージ基板を用意し、該コアレスパッケージ基板は、少なくとも１つの絶縁層、少なくとも１つのビア、及び少なくとも１つの導電層を有する単一のビルドアップ構造と、前記第１の面の第１の複数のコンタクトパッド、及び前記第２の面の第２の複数のコンタクトパッドと、前記第１の面の第１のソルダーレジスト層、及び前記第２の面の第２のソルダーレジスト層とを有し、前記コアレスパッケージ基板の前記第１の面の上に第１の保護層を形成し、且つ前記第２の複数のコンタクトパッドの上に、第１の厚さを有する底部表面仕上げ材を堆積し、前記コアレスパッケージ基板の前記第１の面から前記第１の保護層を除去して、前記第１の面に配置された１つ以上のコンタクトパッドを露出させ、前記コアレスパッケージ基板の前記第２の面の上に第２の保護層を形成し、且つ前記第１の複数のコンタクトパッドの上に、前記第１の厚さとは異なる第２の厚さを有する頂部表面仕上げ材を堆積し、且つ前記コアレスパッケージ基板の前記第２の面から前記第２の保護層を除去することを含む。
前記底部表面仕上げ材及び前記頂部表面仕上げ材の少なくとも一方が、それぞれ、前記第１のソルダーレジスト層及び前記第２のソルダーレジスト層の頂面の上方まで延在してもよい。一実施形態において、前記底部表面仕上げ材及び前記頂部表面仕上げ材を堆積することは、第１の導電材料と該第１の導電材料の直上の第２の導電材料とを堆積することを含む。一実施形態において、前記第１及び第２の導電材料を堆積することは、無電解めっきすることを含む。前記第１の導電材料はニッケルを含み得る。前記第２の導電材料は金及びパラジウムを含み得る。一実施形態において、前記第２の厚さは、前記第１の厚さの３倍から４倍の大きさの厚さである。
本発明の様々な態様を利用するに際して、当業者に明らかになることには、両面ソルダーレジスト層を有するコアレスパッケージ基板を形成することには、以上の実施形態の組み合わせ又は変形が可能である。構造機構及び／又は方法行為に特有の言葉で本発明の実施形態を記述してきたが、理解されるべきことには、添付の請求項に規定される発明は必ずしも、記述された特定の機構又は行為に限定されるものではない。その代わりに、開示された特定の機構及び行為は、本発明の実施形態を例示するのに有用な、特許請求される発明の特に優美な実装例として理解されるべきである。

Claims (20)

  1. 少なくとも１つの絶縁層と、少なくとも１つのビアと、少なくとも１つの導電層とを有するビルドアップ構造と、
    前記ビルドアップ構造の第１の面上の、第１の複数のコンタクトパッドと、
    前記第１の面の反対側の前記ビルドアップ構造の第２の面上の、第２の複数のコンタクトパッドと、
    前記第１の面上の感光性の第１のソルダーレジスト層と、
    前記第２の面上の第２のソルダーレジスト層と
    を有し、
    前記第１及び第２のソルダーレジスト層は、それぞれ、前記ビルドアップ構造の前記第１及び第２の面を覆っており、前記第１のソルダーレジスト層は、前記第１の複数のコンタクトパッドと前記少なくとも１つの絶縁層のうちの一番下の絶縁層との間の隔たり全体に配置され、前記一番下の絶縁層が、前記第１のソルダーレジスト層の頂面全体と接触している、
    パッケージ基板。
  2. 前記ビルドアップ構造は補強コアを含んでいない、請求項１に記載のパッケージ基板。
  3. 前記第１のソルダーレジスト層は、前記第１の複数のコンタクトパッドの側壁上に配置されている、請求項１に記載のパッケージ基板。
  4. 前記第１のソルダーレジスト層は、前記第１の複数のコンタクトパッドの内側の面上に配置されている、請求項１に記載のパッケージ基板。
  5. 前記第１のソルダーレジスト層は、前記第１の複数のコンタクトパッドの外側の面上には配置されていない、請求項１に記載のパッケージ基板。
  6. 前記第１の複数のコンタクトパッドは、第１の幅広コンタクトパッドと第１の幅狭コンタクトパッドとを有し、前記第１の幅広コンタクトパッドは、前記第１の幅狭コンタクトパッドより、大きいピッチを有する、請求項１に記載のパッケージ基板。
  7. 当該パッケージ基板内に埋め込まれたデバイス、を更に有する請求項１に記載のパッケージ基板。
  8. 前記ビルドアップ構造内に配置された補強コア、を更に有する請求項７に記載のパッケージ基板。
  9. 前記第２の複数のコンタクトパッドは、第２の幅広コンタクトパッドと第２の幅狭コンタクトパッドとを有し、前記第２の幅広コンタクトパッドは、前記第２の幅狭コンタクトパッドより、大きいピッチを有する、請求項７に記載のパッケージ基板。
  10. 前記第２のソルダーレジスト層は、前記第２の複数のコンタクトパッドの一部に横方向で直に隣接している、請求項１に記載のパッケージ基板。
  11. 前記第２のソルダーレジスト層は、前記少なくとも１つの絶縁層のうちの一番上の絶縁層の露出された全ての頂面の上に配置されている、請求項１に記載のパッケージ基板。
  12. パッケージ基板を形成する方法であって、
    仮基板の頂面の上に複数の多層構造を形成し、
    前記仮基板と前記複数の多層構造との露出表面の上に感光性の第１のソルダーレジスト層を形成し、
    前記第１のソルダーレジスト層の上に、少なくとも１つの絶縁層と、複数のビアと、少なくとも１つの導電層とを有するビルドアップ構造を形成し、一番下の絶縁層が、前記第１のソルダーレジスト層の頂面全体と接触し、頂部導電層が、一番上の絶縁層の頂面の上に第２の複数のコンタクトパッドを形成し、
    前記第２の複数のコンタクトパッドの少なくとも一部を露出させて、前記一番上の絶縁層の頂面の上に第２のソルダーレジスト層を形成し、且つ
    前記仮基板と前記複数の多層構造の各多層構造の一部とを除去し、各多層構造の残存部分が第１の複数のコンタクトパッドを形成する、
    ことを有する方法。
  13. 前記ビルドアップ構造を形成することはセミアディティブプロセスを有する、請求項１２に記載の方法。
  14. 前記ビルドアップ構造を形成することは更に、前記少なくとも１つの絶縁層及び前記少なくとも１つの導電層の中に、デバイスを、該デバイスが前記ビルドアップ構造の中に埋め込まれるように配置することを有する、請求項１２に記載の方法。
  15. 前記ビルドアップ構造を形成することは更に、前記第１のソルダーレジスト層の一部を貫いてエッチングして前記複数の多層構造を露出させることを有する、請求項１２に記載の方法。
  16. 前記第２の複数のコンタクトパッド及び前記第２のソルダーレジスト層の上に第１の保護層を形成し、且つ前記第１の複数のコンタクトパッドの上に、第１の厚さを有する底部表面仕上げ材を堆積し、
    前記第１の保護層を除去して、前記第２の複数のコンタクトパッドを露出させ、
    前記第１の複数のコンタクトパッド及び前記第１のソルダーレジスト層の上に第２の保護層を形成し、且つ前記第２の複数のコンタクトパッドの上に、前記第１の厚さとは異なる第２の厚さを有する頂部表面仕上げ材を堆積し、且つ
    前記第２の保護層を除去する、
    ことを更に有する請求項１２に記載の方法。
  17. 前記底部表面仕上げ材及び前記頂部表面仕上げ材の少なくとも一方は、それぞれ、前記第１のソルダーレジスト層及び前記第２のソルダーレジスト層の頂面の上方まで延在する、請求項１６に記載の方法。
  18. 前記底部表面仕上げ材及び前記頂部表面仕上げ材を堆積することは、第１の導電材料と該第１の導電材料の直上の第２の導電材料とを堆積することを有する、請求項１６に記載の方法。
  19. 前記第１及び第２の導電材料を堆積することは、無電解めっきすることを有する、請求項１８に記載の方法。
  20. 前記第２の厚さは、前記第１の厚さの３倍から４倍の大きさの厚さである、請求項１６に記載の方法。
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