KR101576163B1 - 적층 세라믹 전자부품 - Google Patents

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요스케 히라타
타카시 히라마츠
요시토 사이토
히데아키 츠지
히로유키 우카이
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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

내부전극층의 끊어짐에 의한 성능의 저하를 초래하지 않고, 내열충격성이 양호하며, 신뢰성이 높은 적층 세라믹 전자부품을 제공한다.
적층부(10) 중, 외층부(20)에 접하는 영역을 포함하는 외층부 근방 영역을, 만곡한 세라믹층(1(1a))과, 위치에 따라 두께가 매끄럽게 변화하는 내부전극층(2(2a))을 포함한 열 충격 완화부(11)로 하고, 열 충격 완화부로부터 내측의 영역을, 열 충격 완화부(11)의 세라믹층(1(1a))보다도 만곡의 정도가 작은 세라믹층(1(1b))과, 열 충격 완화부(11)의 내부전극층(2(2b))보다도, 외층부(20)의 주면을 따른 방향의 위치에 의한 두께의 변화의 정도가 작은 내부전극층(2(2b))을 포함한 통상 적층부(12)로 하고, 열 충격 완화부에서는, 세라믹층의 두께의 CV값을 15%이하, 적어도 1층의 내부전극층의 두께의 CV값을 40%이상, 서로 이웃하는 1셋트의 세라믹층에 대하여 본 경우의 중점간 거리의 CV값을 40%이상으로 한다.

Description

적층 세라믹 전자부품{LAMINATED CERAMIC ELECTRONIC COMPONENT}
본 발명은 적층된 복수의 세라믹층과, 세라믹층간에 위치하는 내부전극층을 가지는 적층부와, 적층부를 양 주면측으로부터 끼우도록 배치되고, 내부전극층을 포함하고 있지 않은 세라믹층으로 이루어지는 외층부를 포함한 적층 세라믹 전자부품에 관한 것이다.
대표적인 적층 세라믹 전자부품의 하나에 칩형의 적층 세라믹 콘덴서가 있다. 그리고, 최근의 전자 기기의 소형화, 고성능화에 수반하여, 이 적층 세라믹 콘덴서에 대하여, 지금까지 이상으로 단위 체적당의 정전 용량이 크고, 소형으로 대용량을 취득할 수 있는 것이 요망되게 되었다.
이 소형화 및 대용량화를 실현하기 위해서는, 통상 세라믹층 및 내부전극층의 박층화와 함께, 적층부의 세라믹층 및 내부전극층의 적층수를 늘리는 것, 즉 다층화를 도모하는 것이 필요해진다.
그러나 다층화한 경우, 적층 세라믹 콘덴서의 단위 체적당의 내부전극층의 비율이 증대한다. 그 결과, 세라믹층과 내부전극층 사이의 소결 수축 온도의 차에 의해, 디라미네이션(delamination)이 생기기 쉬워진다는 문제점이 있다.
또한 세라믹층을 구성하는 세라믹과, 내부전극층 부분을 구성하는 금속에서는 각각의 열팽창 계수가 다르다. 그 때문에, 소성 공정을 거쳐 얻어지는 적층 세라믹 콘덴서에는 열팽창 계수의 차에 기인하는 내부 응력이 존재한다. 그리고, 이 내부 응력은 상술의 다층화에 의해 내부전극층의 비율이 증가함에 따라 커지고, 열 충격이 가해진 경우에 크랙 발생의 원인이 된다는 문제점이 있다.
그리하여, 이러한 문제점을 해결하는 것으로서, 도 8 및 9에 나타내는 바와 같이, 세라믹층(107)과 내부전극층(105,106)이 교대로 적층된 적층체(103)와, 이 적층체(103)의 단부에 마련되고, 내부전극층(105,106)에 각각 접속된 외부전극(102,102)을 가지며, 내부전극층(105,106)에, 그 도체 입자의 평균 입경과 동등하거나 그 이하의 평균 입경을 가지는 제1의 세라믹 입자(도시하지 않음)가 존재하고, 또한 내부전극층(105,106)의 두께보다 큰 평균 입경을 가지는 제2의 세라믹 입자(108)(도 9)가 존재하도록 한 적층 세라믹 전자부품이 제안되어 있다(특허문헌 1 참조).
그리고, 이 특허문헌 1의 발명에 의하면, 세라믹층(107)간의 열팽창율의 차가 작아지고, 또한 그들 사이의 결합력이 강해지기 때문에, 적층 세라믹 전자부품을 회로 기판상에 탑재하여, 외부전극(102,102)을 솔더링할 경우에 있어서의 히트 쇼크 등에 수반하는 적층체(103)의 내열 응력이 높아, 적층체(103)의 내부에서의 크랙이나 디라미네이션 불량이 생기기 어려운 적층 세라믹 전자부품을 얻을 수 있다고 되어 있다(특허문헌 1, 단락 0045).
그러나 특허문헌 1의 경우, 내부전극층(105,106)에 존재하는 내부전극층(105,106)의 두께보다 큰 평균 입경을 가지는 제2의 세라믹 입자에 의해, 내부전극층에 끊어짐이 생기게 되기 때문에, 적층 세라믹 전자부품이 적층 세라믹 콘덴서인 경우에는, 정전 용량의 저하를 초래한다는 대용량화에의 요망에 반하는 사태가 생기게 된다.
또한 동일한 문제는 적층 세라믹 콘덴서 이외의 적층 세라믹 전자부품에 대해서도 해당되는 것이다.
일본국 공개특허공보 2000-277369호
본 발명은 상기 과제를 해결하는 것으로서, 내부전극층의 끊어짐에 의한 성능의 저하를 초래하지 않고, 또한 내열충격성이 양호하며, 신뢰성이 높은 적층 세라믹 전자부품을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명의 적층 세라믹 전자부품은,
적층된 복수의 세라믹층과 상기 세라믹층간에 위치하는 내부전극층을 가지는 적층부와, 적층방향을 따른 방향으로부터 상기 적층부를 끼우도록 배치된 1층 이상의 세라믹층으로 이루어지는 외층부를 포함한 적층 세라믹 전자부품으로서,
상기 적층부 중,
상기 외층부에 접하는 영역을 포함하는 외층부 근방 영역이, 만곡(彎曲)한 상기 세라믹층과, 상기 외층부의 주면을 따른 방향의 위치에 따라 두께가 매끄럽게 변화하는 상기 내부전극층을 포함한 열 충격 완화부를 구성하는 동시에,
상기 열 충격 완화부로부터 내측의 영역이, 상기 열 충격 완화부의 상기 세라믹층보다도 만곡의 정도가 작은 상기 세라믹층과, 상기 열 충격 완화부의 상기 내부전극층보다도, 상기 외층부의 주면을 따른 방향의 위치에 의한 두께의 변화의 정도가 작은 상기 내부전극층을 포함한 통상(通常) 적층부를 구성하고 있는 동시에,
상기 열 충격 완화부에 있어서,
상기 세라믹층의 두께의 CV값이 15%이하이고,
적어도 1층의 상기 내부전극층의 두께의 CV값이 40%이상이며,
서로 이웃하는 1셋트의 세라믹층에 대하여 본 경우의, 한쪽 및 다른 쪽의 세라믹층의 두께방향의 중앙에 위치하는 점을, 상기 적층부의 적층방향을 따라 연결하는 직선의 길이인 중점간 거리의 CV값이 40%이상인 것을 특징으로 하고 있다.
또한 상기 통상 적층부에 있어서,
상기 세라믹층의 두께의 CV값이 15%이하이고,
상기 내부전극층의 두께의 CV값이 20%이하이며,
서로 이웃하는 1셋트의 세라믹층에 대하여 본 경우의, 한쪽 및 다른 쪽의 세라믹층의 두께방향의 중앙에 위치하는 점을, 상기 적층부의 적층방향을 따라 연결하는 직선의 길이인 중점간 거리의 CV값이 20%이하인 것이 바람직하다.
통상 적층부를 상술의 구성으로 함으로써, 상술의 기본 구성(열 충격 완화부의 구성)에 근거하는, 뛰어난 내열충격성을 포함하는 동시에, 통상 적층부에 있어서 내부전극층과 세라믹층이 일그러짐 없이 확실하게 적층되어 있는 것에 근거하는, 뛰어난 전기적 특성을 포함한 적층 세라믹 전자부품을 얻는 것이 가능해져, 본 발명을 더욱 실효 있게 할 수 있다.
또한 본 발명의 적층 세라믹 전자부품은 표면 실장형의 적층 세라믹 콘덴서인 것이 바람직하다.
표면 실장형의 적층 세라믹 콘덴서는 특히, 소형화, 고성능화(대용량화)를 실현하기 위해, 다층화가 진행되고 있다. 그 결과, 세라믹층과 내부전극층 사이의 소결 수축 온도의 차에 의해, 디라미네이션이 생기기 쉬워진다는 문제점이 있는데, 본 발명을 적용함으로써, 내열충격성을 향상시키는 것이 가능해져, 소형임에도 불구하고, 큰 정전 용량을 얻는 것이 가능하여, 신뢰성이 높은 적층 세라믹 콘덴서를 제공하는 것이 가능해져, 특히 의의가 있다.
본 발명의 적층 세라믹 전자부품은, 상술과 같이, 적층부 중 외층부에 접하는 영역을 포함하는 외층부 근방 영역을, 만곡한 세라믹층과, 외층부의 주면을 따른 방향의 위치에 따라 두께가 매끄럽게 변화하는 내부전극층을 포함한 열 충격 완화부로 하고, 열 충격 완화부로부터 내측의 영역을, 열 충격 완화부의 세라믹층보다도 만곡의 정도가 작은 세라믹층과, 열 충격 완화부의 내부전극층보다도, 외층부의 주면을 따른 방향의 위치에 의한 두께의 변화의 정도가 작은 내부전극층을 포함한 통상 적층부로 하고, 열 충격 완화부에 있어서, 세라믹층의 두께의 CV값이 15%이하, 적어도 1층의 내부전극층의 두께의 CV값이 40%이상, 서로 이웃하는 1셋트의 세라믹층에 대하여 본 경우의 중점간 거리의 CV값이 40%이상이라는 요건을 만족하도록 하고 있으므로, 열 충격에 대한 내성이 높고, 예를 들면 적층 세라믹 콘덴서인 경우에 있어서는, 소형으로 큰 정전 용량을 얻는 것이 가능한 신뢰성이 높고, 소형 고성능의 적층 세라믹 전자부품을 제공하는 것이 가능해진다.
즉, 본 발명의 적층 세라믹 전자부품에 있어서는,
(a)세라믹층이 만곡하고 있는 동시에,
(b)하나의 내부전극층 내의 외층부의 주면을 따른 방향의 위치에 따라 두께가 매끄럽게 변화하고 있기(두께 분포를 가지고 있음) 때문에, 열 충격을 효율적으로 분산시키는 것이 가능해져, 내열충격성을 향상시킬 수 있다.
또한 내부전극층은, 열 충격 완화부 및 통상 적층부의 어느 것에 있어서도 연속성이 높고, 끊어짐이 없기 때문에, 예를 들면 적층 세라믹 콘덴서인 경우에 있어서는, 소형으로 큰 정전 용량을 얻는 것이 가능한 고특성의 적층 세라믹 전자부품을 얻을 수 있다.
도 1은 본 발명의 실시형태에 따른 적층 세라믹 전자부품(적층 세라믹 콘덴서)을 나타내는 단면도이다.
도 2는 본 발명의 실시형태에 따른 적층 세라믹 콘덴서의 요부(要部)를 확대하여 나타내는 도면이다.
도 3은 본 발명의 실시형태에 따른 적층 세라믹 콘덴서의 세라믹층의 두께의 측정방법을 설명하는 도면이다.
도 4는 본 발명의 실시형태에 따른 적층 세라믹 콘덴서의 내부전극층의 두께의 측정방법을 설명하는 도면이다.
도 5는 본 발명의 실시형태에 따른 적층 세라믹 콘덴서의 서로 이웃하는 세라믹층의 중점간 거리의 측정방법을 설명하는 도면이다.
도 6은 본 발명의 실시예에 있어서 제작한 조건 1에 따른 적층 세라믹 콘덴서(실시예의 시료)를 수지 굳힘 연마하여 노출시킨 단면(LT 단면)의 금속 현미경 사진을 나타내는 도면이다.
도 7은 본 발명의 실시예에 있어서 제작한 조건 5에 따른 적층 세라믹 콘덴서(비교예의 시료)를 수지 굳힘 연마하여 노출시킨 단면(LT 단면)의 금속 현미경 사진을 나타내는 도면이다.
도 8은 종래의 적층 세라믹 콘덴서의 예를 나타내는 일부 컷어웨이(cutaway) 사시도(斜視圖)이다.
도 9는 도 7의 적층 세라믹 콘덴서의 A부를 나타내는 요부 확대 단면도이다.
이하에 본 발명의 실시형태를 나타내어, 본 발명의 특징으로 하는 바를 더욱 상세하게 설명한다.
도 1은 본 발명의 한 실시형태에 따른 적층 세라믹 전자부품(칩형의 적층 세라믹 콘덴서)의 구성을 나타내는 단면도, 도 2는 그 요부를 확대하여 나타내는 도면이다.
도 1 및 2에 나타내는 바와 같이, 이 적층 세라믹 콘덴서는, 적층된 복수의 세라믹층(1)과 세라믹층(1)간에 위치하는 내부전극층(2)을 가지는 적층부(10)와, 적층방향을 따른 방향으로부터 적층부(10)를 끼우도록 배치된, 내부전극을 포함하고 있지 않은 1층 이상의 세라믹층으로 이루어지는 외층부(20(20a,20b))를 포함한 적층 세라믹 콘덴서이다.
그리고, 상술과 같이 적층부(10)와 외층부(20)를 포함한 적층체(30)의 한 쌍의 단면(31(31a,31b))에는, 각각 복수의 내부전극(2)의 각 단부가 노출되어 있고, 이들 내부전극(2)과 도통하도록, 한 쌍의 외부전극(33(33a,33b))이 형성되어 있다.
또한 도 2에 나타내는 바와 같이, 상술의 적층부(10) 중, 외층부(20)에 접하는 영역을 포함하는 외층부 근방 영역이, 만곡한 세라믹층(1(1a))과, 외층부(20)의 주면을 따른 방향의 위치에 따라 두께가 매끄럽게 변화하는 내부전극층(2(2a))을 포함한 열 충격 완화부(11)를 구성하고 있다.
또한 도 2에 나타내는 바와 같이, 적층부(10) 중 상술의 열 충격 완화부(11)로부터 내측의 영역이, 열 충격 완화부(11)의 세라믹층(1(1a))보다도 만곡의 정도가 작은 세라믹층(1(1b))과, 열 충격 완화부(11)의 내부전극층(2(2a))보다도, 외층부(20)의 주면을 따른 방향의 위치에 의한 두께의 변화의 정도가 작은 내부전극층(2(2b))을 포함한 통상 적층부(12)를 구성하고 있다(도 2).
그리고, 열 충격 완화부(11)에 존재하는 세라믹층(1(1a))의 두께의 CV값은 모두 15%이하로 되어 있다.
또한 열 충격 완화부(11)에 존재하는 내부전극층(2(2a)) 중 적어도 1층에 대해서는 두께의 CV값이 40%이상이 되도록 구성되어 있다.
또한 열 충격 완화부(11)에 존재하는 서로 이웃하는 한 쌍의 세라믹층(2(2a))에 대하여 본 경우의, 한쪽 및 다른 쪽의 세라믹층(2(2a))의 두께방향의 중앙에 위치하는 점을, 적층부(10)의 적층방향을 따라 연결하는 직선의 길이인 중점간 거리의 CV값이 40%이상이 되도록 구성되어 있다.
또한 통상 적층부(12)에 존재하는 세라믹층(1(1b))의 두께의 CV값은 모두 15%이하로 되어 있다.
또한 통상 적층부(12)에 존재하는 내부전극층(2(2b))의 두께의 CV값은 모두 20%이하로 되어 있다.
또한 통상 적층부(12)에 존재하는 서로 이웃하는 한 쌍의 세라믹층(1(1b))에 대하여 본 경우의, 한쪽 및 다른 쪽의 세라믹층(1)의 두께방향의 중앙에 위치하는 점을, 적층부(10)의 적층방향을 따라 연결하는 직선의 길이인 중점간 거리의 CV값은 20%이하로 되어 있다.
이와 같이 구성된 본 발명의 실시형태에 따른 적층 세라믹 콘덴서는, 열 충격 완화부(11)에 있어서, (1)세라믹층(1(1a))이 만곡하고 있는 동시에, (2)하나의 내부전극층(2(2a)) 내의, 외층부(20)의 주면을 따른 방향의 위치에 따라 두께가 매끄럽게 변화하고 있기(두께 분포를 가지고 있음) 때문에, 열 충격을 효율적으로 분산시키는 것이 가능해져, 내열충격성을 향상시킬 수 있다.
특히, 세라믹층(1(1a))의 만곡의 상태, 및 내부전극의 두께의 변화의 상태가 불규칙(랜덤)할 경우에는, 보다 효율적으로 열 충격을 분산시킬 수 있어 바람직하다.
또한 통상 적층부(12)에 있어서의 내부전극층(2(2b))과, 열 충격 완화부(11)에 있어서의 내부전극층(2(2a)) 모두, 내부전극(2)의 끊어짐이 없고, 연속성이 확보되어 있기 때문에 소형으로 큰 정전 용량을 얻는 것이 가능해진다.
또한 통상 적층부(12)에 있어서의 세라믹층(1(1b)), 내부전극층(2(2b)) 및 중간점 거리를 상술과 같이 조정하고 있으므로, 확실하게 소망하는 특성을 포함한 적층 세라믹 전자부품을 제공하는 것이 가능해진다.
또한 열 충격 완화부(11)에 있어서의,
(a)세라믹층(1(1a))의 두께의 CV값,
(b)내부전극층(2(2a))의 두께의 CV값, 및
(c)서로 이웃하는 한 쌍의 세라믹층(1(1a))의 중점간 거리의 CV값
은 이하에 설명하는 방법에 의해 구해진다.
또한 통상 적층부(12)에 있어서의,
(a')세라믹층(1(1b))의 두께의 CV값,
(b')내부전극층(2(2b))의 두께의 CV값, 및
(c')서로 이웃하는 한 쌍의 세라믹층(1(1b))의 중점간 거리의 CV값,
도 이하에 설명하는 방법에 의해 구해진다.
<1>세라믹층 및 내부전극층의 두께 측정을 위한 시료의 전처리
시료인 적층 세라믹 콘덴서를 수지로 굳혀 연마함(이하 간단히 "수지 굳힘 연마"라고도 칭함)으로써, 적층 세라믹 콘덴서의 소자의, 높이(적층)방향과 길이방향에 평행한 면(LT면)을 연마하여 얻어지는 연마 단면을 노출시킨다.
단, 적층 세라믹 콘덴서의 소자의, 높이(적층)방향과 폭방향에 평행한 면(WT면)에서 두께 측정을 행하는 것도 가능하다.
한편, 0.5mol%의 FeCl3 수용액(염화제2철 수용액)을 준비한다.
그리고, 이 염화제2철 수용액 중에 수지 굳힘 연마한 적층 세라믹 콘덴서를 30초간 침지하고, 연마 단면에 노출된 내부전극층(Ni 전극층)을 용출시킨다(화학 에칭).
이때, 내부전극층이 녹아 나온 만큼, 연마 단면에 구덩이가 형성되기 때문에 내부전극층과 세라믹층의 계면이 명료해진다.
그리고, 화학 에칭 처리를 실시한 적층 세라믹 콘덴서의 연마 단면을 SEM 관찰하는 동시에 3000~5000배의 SEM상을 얻는다.
다음으로, 얻어진 SEM상을 사용하여 이하에 설명하는 바와 같은 측정을 행한다.
<2>세라믹층의 두께의 측정
이하, 도 3을 참조하면서 세라믹층의 두께의 측정방법에 대하여 설명한다.
세라믹층(1(1a,1b))과 내부전극층(2(2a,2b))의 계면에 적당히 점(P1)을 잡고, 이 점에 있어서 세라믹층에 접선(Lt1)을 긋는다. 이 접선(Lt1)에 수선(Lp1)을 세우고, 세라믹층(1)의 반대측의 면(계면)을 향해 연장하여, 계면과의 교점(P2)을 구한다. 이 교점(P2)을 통과하여, 처음의 접선(Lt1)과 평행하게 선(Lt2)을 긋는다. 이들 평행한 2직선(Lt1,Lt2)의 사이의 거리를 측정하여, 세라믹층의 두께를 구한다.
또한 측정은 열 충격 완화부(11)의 만곡한 세라믹층(1(1a)), 통상 적층부(12)의, 열 충격 완화부(11)의 세라믹층(1(1a))보다도 만곡의 정도가 작은 세라믹층(1(1b)) 모두 1층의 세라믹층에 대하여, 20점의 측정을 행한다.
그리고, 이들 측정 데이터로부터 세라믹층의 두께의 평균값, 표준 편차, 및 CV값((표준 편차/평균값)×100(%))을 구한다.
또한 열 충격 완화부(11)의 만곡한 세라믹층(1(1a)), 통상 적층부(12)의 세라믹층(1(1b))의 어느 것에 대해서도, 각각 측정은 3층의 세라믹층에 대하여 행하여, 최대 CV값을 구한다.
<3>내부전극층의 두께의 측정
이하, 도 4를 참조하면서 내부전극층의 두께의 측정방법에 대하여 설명한다.
외층부의 주면을 따른 방향의 위치에 의한 두께의 변화의 정도가 작은 내부전극층(2)인 통상 적층부(12)의 내부전극층(2(2a))과 거의 평행해지도록, 참조선(Lr1)을 긋는다(위치는 임의). 도 4에서는 참조선(Lr1)을 외층부(20(20a))에 그었는데, SEM상의 1시야 내에는 외층부(20)를 포함하고 있지 않은 경우가 있으므로, 적층부(10)에 긋는 경우도 있다.
그리고 나서, 참조선(Lr1)에 수선(Lp2)을 세운다. 이 수선(Lp2)상에 있는, 내부전극층(2(2a,2b))의 한쪽의 주면과 수선(Lp2)의 교점(P3)과, 내부전극층(2)의 다른 쪽의 주면과 수선(Lp2)의 교점(P4)을 연결하는 직선의 길이(즉, P3과 P4간의 거리)를 내부전극층(2(2a,2b))의 두께로서 측정한다.
열 충격 완화부(11)의 두께가 매끄럽게 변화하는 내부전극층(2(2a)), 두께가 변화의 정도가, 열 충격 완화부(11)의 내부전극층(2(2a))에 비해 작은 통상 적층부(12)의 내부전극층(2(2b)) 모두 1층의 내부전극층(2(2a,2b))에 대하여 20점의 측정을 행한다.
이 데이터로부터 내부전극층(2(2a,2b))의 평균값, 표준 편차, 및 CV값((표준 편차/평균값)×100(%))을 구한다.
또한 열 충격 완화부(11)의 내부전극층(2(2a)), 통상 적층부(12)의 내부전극층(2(2b))의 어느 것에 대해서도, 각각 측정은 3층의 내부전극층(2(2a,2b))에 대하여 행한다.
그리고, 열 충격 완화부(11)의 내부전극층(2(2a))에 대해서는, 3셋트 중 최대가 되는 CV값을, 열 충격 완화부(11)의 내부전극층(2(2a))의 두께의 최대 CV값으로 한다.
또한 통상 적층부(12)의 내부전극층(2(2b))에 대해서는, 3셋트 중 최대가 되는 CV값을, 통상 적층부(12)의 내부전극층(2(2b))의 두께의 최대 CV값으로 한다.
<4>서로 이웃하는 세라믹층에 있어서의 중점간 거리의 측정
이하, 도 5를 참조하면서, 서로 이웃하는 2개의 세라믹층의 중점간 거리의 측정방법에 대하여 설명한다.
통상 적층부(12)의 세라믹층(1(1b))과 거의 평행해지도록, 참조선(Lr2)을 긋는다(위치는 임의). 도 5에서는 참조선(Lr2)을 외층부(20(20a))에 그었는데, SEM상의 1시야 내에는 외층부(20)를 포함하고 있지 않은 경우가 있으므로, 적층부(10)에 긋는 경우도 있다.
그리고 나서, 참조선(Lr2)에 수선(Lp3)을 세운다.
다음으로, 서로 이웃하는 한쪽 및 다른 쪽의, 2개의 세라믹층(1(1a,1b))의 중점(Pc1,Pc2)을 지정한다. 중점(Pc1,Pc2)은 2개의 세라믹층(11(1a,1b))의 두께방향의 중앙에 위치하는 점이며, 상술의 수선(Lp3)상에 위치한다.
그리고, 지정한 2개의 중점(Pc1,Pc2)간의 거리(중점간 거리)를 측정한다.
중점간 거리의 측정을 행할 때에는, 열 충격 완화부(11)의 만곡한 세라믹층(1(1a)), 및 열 충격 완화부(11)의 세라믹층(1(1a))보다도 만곡의 정도가 작은 통상 적층부(12)의 세라믹층(1(1b))에 대하여, 서로 이웃하는 1셋트의 세라믹층에 대하여, 각각 20점의 중점간 거리의 측정을 행한다.
그리고, 이들 측정 데이터로부터 중간점 거리의 평균값, 표준 편차, 및 CV값((표준 편차/평균값)×100(%))을 구한다.
또한 열 충격 완화부(11)의 만곡한 세라믹층(1(1a)), 통상 적층부(12)의 세라믹층(1(1b))의 어느 하나에 대해서도, 중점간 거리의 측정은 3셋트의 세라믹층에 대하여 행한다. 그리고, 열 충격 완화부(11)에 있어서의 중점간 거리에 대해서는, 3셋트 중 최대가 되는 중점간 거리의 CV값을 구하고, 통상부 적층부(12)에 대해서도 3셋트 중 최대가 되는 중점간 거리의 CV값을 구한다.
<5>본 발명의 적층 세라믹 전자부품에 있어서의 열 충격 완화부 및 통상 적층부의 상태를 파악하는 방법 및 순서에 대하여
(1)상술의 방법으로, 열 충격 완화부에 대하여, 만곡한 세라믹층의 두께, 및 두께가 매끄럽게 변화하는 내부전극층의 두께를 측정하여, 평균값, 표준 편차, CV값((표준 편차/평균값)×100(%))을 구한다.
(2)다음으로, 상술의 방법으로, 통상 적층부의 만곡의 정도가 작은 세라믹층의 두께, 및 위치에 의한 두께의 변화의 정도가 작은 내부전극층의 두께를 측정하여, 평균값, 표준 편차, CV값((표준 편차/평균값)×100(%))을 구한다.
(3)세라믹층의 두께, 및 내부전극층의 두께는 임의로 선택할 수 있으므로, CV값으로 열 충격 완화부 및 통상 적층부 각각에 대하여, 세라믹층 두께와 내부전극 두께를 정의한다.
(4)세라믹층의 두께가 측정되면 두께의 중점을 구할 수 있다. 그리하여, 상술의 방법으로, 열 충격 완화부 및 통상 적층부의 각각에 대하여, 서로 이웃하는 세라믹층의 두께의 중점간 거리를 측정하여, 얻어진 측정 데이터로부터 평균값, 표준 편차를 구하여, 표준 편차로부터 CV값을 산출한다.
(5)그리고, 세라믹층의 두께의 중점간 거리의 CV값이, 통상 적층부와, 열 충격 완화부에 있어서 다른 것으로 인해, 열 충격 완화부의 세라믹층이 만곡하고 있는 것을 알 수 있고, 또한 CV값의 차로부터 만곡의 정도(상황)를 알 수 있다.
또한 열 충격 완화부의 내부전극층의 두께의 CV값이 20%를 넘는 것으로 인해, 내부전극층의 두께의 위치가, 외층부의 주면을 따른 방향의 위치에 따라 변화하고 있는 것을 알 수 있고, 내부전극층의 두께의 CV값이 40%이상인 것으로 인해, 충분한 두께 분포를 가지고 있는 것을 알 수 있다.
이하에 실시예를 나타내어 본원 발명을 보다 구체적으로 설명한다.
<실시예>
이 실시예에서는, 적층 세라믹 전자부품으로서, 칩형의 적층 세라믹 콘덴서를 제조하고, 소성 공정에 있어서의 소성 승온 속도와, 적층부의 구조, 열 충격 시험에서의 크랙 발생율, 정전 용량의 관계 등을 조사하였다.
(A)세라믹층(유전체층)용의 세라믹 원료 분말의 제작
우선, 유전체층으로서 기능하는 세라믹층용의 원료 분말(세라믹 원료 분말)을 이하의 순서로 제작하였다.
우선, BaCO3 분말과 TiO2 분말을 Ba와 Ti의 비(Ba/Ti)가 1.001이 되도록 칭량하고, 지르코니아 볼을 사용한 밀에 의해 습식 분쇄, 혼합하였다.
그리고 나서, 이것을 건조한 후, 900℃이상으로 가열하여 열 처리(하소)함으로써, 평균 입자경이 0.20㎛인 페로브스카이트형 복합 산화물(BaTiO3계 세라믹 분말)을 제작하였다.
이 BaTiO3계 세라믹 분말 100몰부에 대하여, 0.6몰부의 Dy2O3, 1.2몰부의 MgCO3, 0.2몰부의 MnCO3, 1.0몰부의 BaCO3을 각각 분말로서 첨가하고, 또한 SiO2 환산으로 0.7몰부의 SiO2 졸을 첨가하여, 지르코니아 볼을 사용한 밀에 의해, 분쇄, 혼합함으로써 세라믹층(유전체층)용의 세라믹 원료 분말을 제작하였다.
(B)Ni 페이스트의 제작
평균 입자경이 0.25㎛인 Ni 분말과, 유기 비히클(에틸셀룰로오스/테르피네올=1/9(중량비))과, 테르피네올을 혼합하고, 3본(本) 롤밀을 사용하여 분산, 혼합 처리를 행함으로써, 내부전극층의 형성에 사용되는 Ni 페이스트를 제작하였다.
(C)적층 세라믹 콘덴서의 제작
(C-1)상술과 같이 하여 제작한 세라믹 원료 분말에, 폴리부티랄계 바인더와 가소제(可塑劑)를 첨가하고, 톨루엔과 에틸알코올을 첨가하여, 지르코니아(ZrO2)볼을 사용한 밀에 의해 슬러리화하고, 그라비어 코터로 두께가 1.9㎛인 시트상으로 성형함으로써 세라믹 그린시트를 얻었다.
(C-2)그리고 나서, 이 세라믹 그린시트상에, 상술과 같이 하여 제작한 Ni 페이스트를 스크린 인쇄하여, 내부전극(층)이 되는 도전 페이스트 패턴을 형성하였다.
(C-3)그 후, 도전 페이스트 패턴이 형성된 세라믹 그린시트를, 상기 도전 페이스트 패턴이 인출되어 있는 측이, 교대로 반대측이 되도록 300장 적층한다. 그리고, 형성된 적층 구조체를 양면측으로부터 끼우도록, 도체 페이스트 패턴(내부전극층)이 형성되어 있지 않은 외층부용 세라믹 그린시트를 소정의 매수만큼 포개어 적층 블록을 제작하였다.
(C-4)그리고 나서, 이 적층 블록을, 소결에 의해 치밀화한 후의 사이즈가 길이(L): 2.0mm, 폭(W): 1.25mm가 되는 크기의 적층체(그린 적층칩)가 얻어지도록 잘라 나누었다.
그리고, 얻어진 그린 적층칩을 N2 기류 중 280℃로 가열하여, 바인더를 연소 제거하였다. 계속해서, N2-H2-H2O 기류 중에서, 카본 환산으로 1000ppm이하가 될 때까지 가열을 계속하여, 바인더를 충분히 연소 제거하였다.
(C-5)그 후, N2 중에서 평균 승온 속도 40℃/sec, 최고 온도 1220℃, 유지 시간 10초의 조건으로 소성을 행함으로써, 소결된 적층체(적층 세라믹 콘덴서 소자)를 얻었다.
(C-6)그리고 나서, 적층체의 내부전극층이 인출된 단면에, 구리를 주성분으로 하는 도전 페이스트를 도포하여, 800℃로 베이킹함으로써 외부전극을 형성하였다. 또한 외부전극의 표면에 습식 도금에 의해 Ni 도금막, Sn 도금막을 순차 형성하였다.
이것에 의해, 도 1 및 2에 나타내는 바와 같이, 적층된 복수의 세라믹층(1)과, 세라믹층(1)간에 위치하는 내부전극층(2)을 가지는 적층부(10)와, 적층부(10)를 끼우도록 배치된, 세라믹층으로 이루어지는 외층부(20(20a,20b))를 포함한 적층체(30)의 한 쌍의 단면(31(31a,31b))에 내부전극(2)과 도통하도록 한 쌍의 외부전극(33(33a,33b))이 배치된 구조를 가지는 적층 세라믹 콘덴서가 얻어진다.
또한 얻어진 적층 세라믹 콘덴서의 세라믹층(유전체층)의 두께(소자 두께)는 1.6㎛였다.
또한 이 실시예에서는 상술과 같이, 평균 승온 속도=40℃/sec(조건 1)의 조건으로 소성을 행하여 적층 세라믹 콘덴서를 제작했는데, 이하의 조건 2~5의 조건에서도 소성을 행하여 적층 세라믹 콘덴서를 제작하였다.
평균 승온 속도: 100℃/sec(조건 2)
평균 승온 속도: 270℃/sec(조건 3)
평균 승온 속도: 5℃/sec(조건 4)
평균 승온 속도: 0.17℃/sec(조건 5)
또한 조건 2~5의 적층 세라믹 콘덴서는, 평균 승온 속도를 상기와 같이 다르게 한 것을 제외하고, 상술의 조건 1의 경우와 같은 조건으로 제작하였다.
(D)특성 평가
상기의 조건 1~5의 각 조건으로 제작한 각 적층 세라믹 콘덴서에 관하여, 각각 100개의 시료에 대하여, 수지 굳힘 연마를 행하고, 적층 세라믹 콘덴서의 단면(LT 단면)을 연마 단면으로서 노출시켜, 금속 현미경으로 외층으로부터 적층부의 중심을 향하는 영역에 있어서의 세라믹층과 내부전극층의 상태를 확인하였다.
또한 각 적층 세라믹 콘덴서에 관하여, 100개의 적층 세라믹 콘덴서에 대하여, 325℃의 솔더조에 2초간 침지하는 열 충격 시험을 실시하고, 금속 현미경 관찰에 의해 크랙 발생의 유무를 조사하였다.
또한 각 적층 세라믹 콘덴서에 관하여, 각각 100개의 시료에 대하여, LCR 미터를 사용하여, 120Hz, 0.5Vrms의 조건으로 정전 용량을 측정하였다.
또한 상술의 조건 1(평균 승온 속도=40℃/sec)로 제작한 적층 세라믹 콘덴서를 수지 굳힘 연마하여 노출시킨 연마 단면(LT 단면)의 금속 현미경 사진을 도 6에 나타낸다.
또한 표 1에 상술의 조건 1~5의 조건으로 제작한 적층 세라믹 콘덴서에 대하여 구한,
(a)열 충격 완화부(11)에 있어서의 세라믹층(1(1a))의 두께의 CV값(의 최대값),
(b)열 충격 완화부(11)에 있어서의 내부전극층(2(2a))의 두께의 CV값(의 최대값),
(c)열 충격 완화부(11)에 있어서의 서로 이웃하는 1셋트의 세라믹층(1(1a))의 중점간 거리의 CV값(의 최대값),
(d)통상 적층부(12)에 있어서의 세라믹층(1(1b))의 두께의 CV값(의 최대값),
(e)통상 적층부(12)에 있어서의 내부전극층(2(2b))의 두께의 CV값(의 최대값),
(f)통상 적층부(12)에 있어서의 서로 이웃하는 1셋트의 세라믹층(1(1b))의 중점간 거리의 CV값(의 최대값),
(g)열 충격 시험에 있어서의 크랙의 발생율,
(h)정전 용량의 값,
을 나타낸다.
Figure 112014108985291-pct00001
표 1의 조건 1의 적층 세라믹 콘덴서는 40℃/sec의 승온 속도로 소성하는 공정을 거쳐 제작된 적층 세라믹 콘덴서이다.
그리고, 표 1에 나타내는 바와 같이, 열 충격 완화부(11)의 세라믹층(1(1a))은 두께의 CV값(최대값)이 15%, 내부전극층의 두께의 CV값(최대값)이 45%로 되어 있고, 서로 이웃하는 1셋트의 세라믹층(1(1a))에 대하여 본 경우의 중점간 거리의 CV값(최대값)이 46%로 되어 있다.
또한 통상 적층부(12)에 있어서, 세라믹층(1(1b))의 두께의 CV값(최대값)이 15%, 내부전극층(2(2b))의 두께의 CV값(최대값)이 20%이며, 서로 이웃하는 1셋트의 세라믹층(1(1b))에 대하여 본 경우의 중점간 거리의 CV값(최대값)이 20%로 되어 있다.
즉, 이 조건 1의 적층 세라믹 콘덴서에 있어서는, 도 6 및 도 2~5로부터도 알 수 있듯이, 외층부(20)에 접하는 영역을 포함하는 외층부 근방 영역이, 만곡한 세라믹층(1(1a))과, 외층부(20)의 주면을 따른 방향의 위치에 따라 두께가 매끄럽게 변화하는 내부전극층(2(2a))을 포함한 열 충격 완화부(11)를 구성하고 있는 동시에, 열 충격 완화부(11)로부터 내측의 영역이, 열 충격 완화부(11)의 내부전극층(2(2a))보다도, 외층부(20)의 주면을 따른 방향의 위치에 의한 두께의 변화의 정도가 작은 내부전극층(2(2b))을 포함한 통상 적층부(12)를 구성하고 있다. 또한 내부전극층(2(2a,2b))은 끊어짐이 없고 높은 연속성을 가지고 있다.
그 결과, 이 조건 1의 적층 세라믹 콘덴서의 경우, 표 1에 나타내는 바와 같이, 내열충격이 뛰어나고, 열 충격 시험에 있어서도 크랙이 발생하지 않으며, 게다가 큰 정전 용량이 얻어지는 것이 확인되었다.
또한 조건 1의 적층 세라믹 콘덴서의 경우, 도 6의 금속 현미경 사진 및 도 2~5로부터 알 수 있듯이, 충격 완화부(11)에 있어서의 세라믹층(1(1a))의 만곡의 상태, 및 내부전극층(2(2a))의 두께의 변화의 상태가 불규칙(랜덤)하게 되어 있어, 보다 높은 내열충격성이 실현되어 있는 것으로 생각된다.
또한 소성 공정에 있어서의 평균 승온 속도를 100℃/sec로 한 조건 2, 및 평균 승온 속도: 270℃/sec로 한 조건 3의 적층 세라믹 콘덴서의 경우도, 표 1에 나타내는 바와 같이, 열 충격 완화부 및 통상 적층부에 있어서의 세라믹층이나 내부전극층이, 본 발명의 요건을 만족하고 있고, 조건 1의 적층 세라믹 콘덴서의 경우와 마찬가지로, 내열충격이 뛰어나고, 열 충격 시험에 있어서도 크랙이 발생하지 않으며, 게다가 큰 정전 용량이 얻어지는 것이 확인되었다.
한편, 소성 공정에 있어서의 평균 승온 속도를 5℃/sec로 한 조건 4, 및 평균 승온 속도를 0.17℃/sec로 한 조건 5의 적층 세라믹 콘덴서의 경우, 표 1에 나타내는 바와 같이, 열 충격 완화부에 있어서의, 세라믹층의 두께의 CV값(의 최대값), 내부전극층의 두께의 CV값(의 최대값), 및 서로 이웃하는 1셋트의 세라믹층의 중점간 거리의 CV값(의 최대값)의 어느 하나에 있어서, 본 발명의 요건을 만족시킬 수 없고, 얻어지는 정전 용량이 작으며, 또한 열 충격 시험에서 크랙이 발생하는 것이 확인되었다. 또한 조건 4 및 5의 적층 세라믹 콘덴서에 있어서 정전 용량이 작아지는 것은, 내부전극층의 끊어짐과, 크랙의 발생의 양쪽을 원인으로 하는 것으로 생각된다.
또한 도 7에, 조건 5(평균 승온 속도=0.17℃/sec)로 제작한 적층 세라믹 콘덴서를 수지 굳힘 연마하여 노출시킨 연마 단면(LT 단면)의 금속 현미경 사진을 나타낸다.
도 7로부터, 조건 1로 제작한 적층 세라믹 콘덴서(도 6)의 경우에는 형성되어 있던 열 충격 완화부(11)가, 조건 4로 제작한 적층 세라믹 콘덴서의 경우에는 형성되지 않는 것, 및 적층부(10)의 내부전극층에 끊어짐이 생긴 것을 알 수 있다.
상기 실시형태 및 실시예에서는, 적층 세라믹 콘덴서를 예로 들어 설명했는데, 본 발명은 적층 세라믹 콘덴서에 한정되지 않고, 적층된 복수의 세라믹층과, 상기 세라믹층간에 위치하는 내부전극층을 포함한, 예를 들면 적층 LC 복합 부품이나, 적층 배리스터 등의 다양한 적층 세라믹 전자부품에 적용하는 것이 가능하다.
본 발명은 게다가 그 밖의 점에 있어서도 상기의 실시형태 및 실시예에 한정되는 것은 아니며, 세라믹층 및 내부전극층을 구성하는 재료나 적층수, 내부전극이나 외부전극의 구성 재료나 배치 형태 등에 관하여, 발명의 범위 내에 있어서 다양한 응용, 변형을 가하는 것이 가능하다.
1(1a,1b): 세라믹층
2(2a,2b): 내부전극층
10: 적층부
11: 충격 완화부
12: 통상 적층부
20(20a,20b): 외층부
30: 적층체
31(31a,31b): 적층체의 단면
33(33a,33b): 외부전극
P1: 세라믹층과 내부전극층의 계면의 적당한 점
P2: 세라믹층의 반대측의 면과 내부전극층 사이의 계면에서의 교점
P3: 내부전극층의 한쪽의 주면과 수선(Lp2)의 교점
P4: 내부전극층의 다른 쪽의 주면과 수선(Lp2)의 교점
Pc1, Pc2: 중점
Lt1: 세라믹층에 그어진 접선
Lt2: 접선(Lt1)과 평행한 선
Lp1: 접선(Lt1)에 세운 수선
Lp2: 참조선(Lr1)에 세운 수선
Lp3: 참조선(Lr2)에 세운 수선
Lr1, Lr2: 참조선

Claims (3)

  1. 적층된 복수의 세라믹층과 상기 세라믹층간에 위치하는 내부전극층을 가지는 적층부와, 적층방향을 따른 방향으로부터 상기 적층부를 끼우도록 배치된 1층 이상의 세라믹층으로 이루어지는 외층부를 포함한 적층 세라믹 전자부품으로서,
    상기 적층부 중,
    상기 외층부에 접하는 영역을 포함하는 외층부 근방 영역이, 만곡(彎曲)한 상기 세라믹층과, 상기 외층부의 주면을 따른 방향의 위치에 따라 두께가 매끄럽게 변화하는 상기 내부전극층을 포함한 열 충격 완화부를 구성하는 동시에,
    상기 열 충격 완화부로부터 내측의 영역이, 상기 열 충격 완화부의 상기 세라믹층보다도 만곡의 정도가 작은 상기 세라믹층과, 상기 열 충격 완화부의 상기 내부전극층보다도, 상기 외층부의 주면을 따른 방향의 위치에 의한 두께의 변화의 정도가 작은 상기 내부전극층을 포함한 통상 적층부를 구성하고 있는 동시에,
    상기 열 충격 완화부에 있어서,
    상기 세라믹층의 두께의 CV값이 15%이하이고,
    적어도 1층의 상기 내부전극층의 두께의 CV값이 40%이상이며,
    서로 이웃하는 1셋트의 세라믹층에 대하여 본 경우의, 한쪽 및 다른 쪽의 세라믹층의 두께방향의 중앙에 위치하는 점을, 상기 적층부의 적층방향을 따라 연결하는 직선의 길이인 중점간 거리의 CV값이 40%이상인 것을 특징으로 하는 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 통상(通常) 적층부에 있어서,
    상기 세라믹층의 두께의 CV값이 15%이하이고,
    상기 내부전극층의 두께의 CV값이 20%이하이며,
    서로 이웃하는 1셋트의 세라믹층에 대하여 본 경우의, 한쪽 및 다른 쪽의 세라믹층의 두께방향의 중앙에 위치하는 점을, 상기 적층부의 적층방향을 따라 연결하는 직선의 길이인 중점간 거리의 CV값이 20%이하인 것을 특징으로 하는 적층 세라믹 전자부품.
  3. 제1항 또는 제2항에 있어서,
    표면 실장형의 적층 세라믹 콘덴서인 것을 특징으로 하는 적층 세라믹 전자부품.
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