JP6306311B2 - 積層型電子部品 - Google Patents

Description

本発明は、積層型電子部品に関する。

従来より、複数のセラミック層と複数の内部電極層とを交互に積み重ねた後、一体的に焼成して作製された積層型の電子部品が知られている（例えば、特許文献１を参照）。このような積層型電子部品において、セラミック層および内部電極層の積層数が例えば数百層にも及ぶものにおいては、セラミック層および内部電極層の双方が薄層化されているために、セラミック層の厚みに対する内部電極層の厚みの比率が大きくなっていることから、内部電極層の厚みに起因する段差が大きくなり、このような内部電極層の段差によりセラミック層と内部電極層との界面にデラミネーションが発生しやすいという問題がある。その原因は、内部電極層とセラミック層とが例えば金属とセラミックスというように材質が全く異なるため接着し難いことや、内部電極層とセラミック層との熱膨張係数が大きく異なるため、温度変化において内部電極層とセラミック層との収縮量の差により歪みが大きくなるからである。

特開２０１１−１２９８４１号公報

従って、本発明の目的は、セラミック層および内部電極層を多層化してもデラミネーションが発生する可能性を低減することのできる積層型電子部品を提供することにある。

本発明の積層型電子部品は、セラミック粒子、および該セラミック粒子を取り巻くガラス相を有するセラミック層と、内部電極層とが交互に積層されて構成され、静電容量を発現する機能部を備える積層型電子部品であって、前記機能部を積層方向に平面視したときに、前記機能部における前記セラミック層の周縁部に含まれる前記ガラス相の割合が、前記機能部における前記セラミック層の中央部に含まれる前記ガラス相の割合よりも多いことを特徴とする。

本発明によれば、セラミック層および内部電極層を多数積層しても、デラミネーションが発生する可能性を低減することのできる積層型電子部品を得ることができる。

（ａ）は、本発明の積層型電子部品の一実施形態を示す外観斜視図であり、（ｂ）は、（ａ）のＡ−Ａ線断面図、（ｃ）は、（ａ）のＢ−Ｂ線断面図である。

図１は、本発明の積層型電子部品の一実施形態を示す外観斜視図であり、（ｂ）は、（ａ）のＡ−Ａ線断面図、（ｃ）は、（ａ）のＢ−Ｂ線断面図である。ここで、図１（ｂ）において、機能部９内のセラミック層５における間隔の異なる斜線はセラミック層５に含まれるガラス相の割合がセラミック層５の周縁部と中央部とで異なることを模式的に示したものである。この場合、斜線の間隔が狭い部位は間隔の広い部位よりもガラス相の割合が多いことを表している。また、図１（ｃ）は、積層型電子部品を積層方向に透視してセ
ラミック層５に含まれるガラス相の割合の違いを模式的に示したものであるが、この場合、色の濃い領域は色の薄い領域に比べてセラミック層５に含まれるガラス相の割合が多いことを表している。

本発明の積層型電子部品の一例として、図１（ａ）（ｂ）（ｃ）に示すような積層型のコンデンサの構造を例にして説明する。なお、本発明はコンデンサに限らず、アクチュエータ、フィルタ、インダクタなど、セラミック層と内部電極層とが多層に積層された積層型電子部品に幅広く適用できることは言うまでもない。

本実施形態として示す積層型電子部品は、図１（ａ）に示すように、電子部品本体１の対向する両端部に外部電極３を有している。電子部品本体１は、図１（ｂ）（ｃ）に示すように、セラミック層５と内部電極層７とが交互に多層に積層され、静電容量を発現する機能部９を有している。また、この機能部９は、セラミック層５とほぼ同じ主成分を含むセラミック製のカバー層１１によって覆われている。なお、内部電極層７は外部電極３と接続する側で機能部９の外側のカバー層１１内に延出された状態となっている。

本実施形態の積層型電子部品では、図１（ｃ）に示すように、機能部９を積層方向から平面視したときに、セラミック層５の周縁部５ａに含まれるガラス相の割合がセラミック層５の中央部５ｃに含まれる前記ガラス相の割合よりも多くなっている。

ここで、機能部９は、図１（ａ）に破線で囲った部分のことであり、セラミック層５の周縁部５ａおよび中央部５ｃは、図１（ｂ）において５ａおよび５ｃとして示した範囲である。

ここで、周縁部５ａの幅は、図１（ｂ）に描いているように、機能部９におけるセラミック層５の幅を全幅としたときに、その全幅の約１／４の幅とし、中央部５ｃの幅は、機能部９におけるセラミック層５の全幅の約１／３の幅とする。

また、セラミック層５の周縁部５ａに含まれるガラス相の割合がセラミック層５の中央部５ｃ側よりも多いとは、好ましくは、中央部５ｃに含まれるガラス相の割合を１としたときに、周縁部５ａに含まれるガラス相の割合が１．２倍以上である場合をいう。

この場合、セラミック層５の周縁部５ａおよび中央部５ｃに含まれるガラス相の割合は、コンデンサの断面を露出させた後、セラミック層５に含まれるガラス相を化学エッチングによりエッチング処理を行い、分析する領域を単位面積として、エッチングされたガラス相が占めていた面積の割合から求める。この評価には走査型電子顕微鏡を用いるのが良い。

通常、セラミック層５と内部電極層７とが多層に積層された機能部９を有するような積層型電子部品においては、セラミック層５と内部電極層７との材質が大きく異なることから元々接着し難いものとなっている。また、セラミック層５と内部電極層７とは異なる材質であることから熱膨張係数も大きく異なっている。

このような構成の積層型電子部品が、例えば、ハンダのリフロー工程など、温度変化の大きい環境に置かれると、電子部品本体１を構成するセラミック層５と内部電極層７との界面にデラミネーションが発生する場合がある。このデラミネーションは、セラミック層５および内部電極層７がともに薄層化されて、セラミック層５の厚みに対する内部電極層７の厚みの比率が大きくなり、内部電極層７の厚みに起因する段差が大きい場合に顕著となる。

本実施形態の積層型電子部品によれば、電子部品本体１を構成している機能部９において、セラミック層５の周縁部５ａに含まれるガラス相の割合をセラミック層５の中央部５ｃに含まれるガラス相の割合よりも多くしたことにより、セラミック層５の周縁部５ａと、この周縁部５ａに面している内部電極層７との間の接着性を高めることができるために、電子部品本体１を構成する機能部９のカバー相１１に近い側であるセラミック層５の周縁部５ａにおける内部電極層７との間でデラミネーションが発生する可能性を低減することができる。

この場合、デラミネーションの抑制という点においては、セラミック層５の周縁部５ａに含まれるガラス相の割合がセラミック層５の中央部５ｃに含まれるガラス相の割合よりも多いという構成のセラミック層５は、機能部９の積層方向の中層部に配置されていれば良い。

なお、図１（ｂ）に示しているように、セラミック層５の周縁部５ａに含まれるガラス相の割合がセラミック層５の中央部５ｃに含まれるガラス相の割合よりも多いという構成のセラミック層５を機能部９の全層に配置すると、セラミック層５の周縁部５ａが積層方向に重なることによって、機能部９における周縁部５ａの全体が緻密化し、これによって欠陥が発生する可能性をさらに低減することができる。これにより温度や湿度などの環境の変化に対しても耐久性が増し、温度サイクル試験や湿中負荷試験などの信頼性試験での寿命をさらに向上させることが可能となる。

この場合、セラミック層５に含まれるガラス相の割合が周縁部５ａから中央部５ｃにかけて次第に少なくなっているような状態であると、セラミック層５の周縁部５から中央部５ｃにかけて、両層の接着性が次第に変化する状態となっているため、セラミック層５の周縁部５ａ辺りでデラミネーションが発生したときにも、デラミネーションによる口開きの程度を小さくすることができる。

ここで、ガラス相の割合が周縁部５ａから中央部５ｃにかけて次第に少なくなっている状態というのは、セラミック層５に含まれるガラス相の割合を周縁部５ａから中央部５ｃにかけて求め、ガラス相の割合をグラフ上にプロットしたときに、グラフが周縁部５ａに相当するポイントから中央部５ｃに相当するポイントにかけて、屈曲などが無く、次第に変化（減少）するような状態をいう。

本実施形態の積層型電子部品は、上述したように、機能部９を積層方向に平面視したときに、セラミック層５の周縁部５ａに含まれるガラス相の割合が、セラミック層５の中央部５ｃに含まれるガラス相の割合よりも多くなっているという構成を有するものであるが、この場合、セラミック層５の中央部５ｃにおけるセラミック層５と内部電極層７との間の隙間は、セラミック層５の周縁部５ａにおけるセラミック層５と内部電極層７との間の隙間よりも広くなっていることが望ましい。ここで、セラミック層５の周縁部５ａおよび中央部５ｃを機能部９に対応させる場合には、以下、機能部９の周縁領域９ａおよび中央領域９ｃという場合がある。

例えば、セラミック層５と内部電極層７とが多層化されたコンデンサにおいては、電圧の印加による電歪現象により、誘電性を示すセラミック層５が厚み方向に膨らむため、図１（ｂ）に、互いに反対の方向に向かう矢印で示すように、機能部９は中央領域９ｃが全体的に膨張することになる。このとき、機能部９の中央領域９ｃは機能部９の周縁領域９ａに比較して、全層に亘って、セラミック層５と内部電極層７との間が厚み方向に広がってしまう。

このような場合に、本実施形態の積層型電子部品では、元々、セラミック層５の中央部
５ｃ付近のセラミック層５と内部電極層７との間の隙間が、周縁部５ａにおけるセラミック層５と内部電極層７との間の隙間よりも広くなっていることから、機能部９に大きな電歪現象が発生したとしても、機能部９の中央領域９ｃにおけるセラミック層５と内部電極層７との間の剥離による破壊を抑制することができる。

一方、機能部９の周縁領域９ａにおいては、セラミック層５と内部電極層７との間が多くのガラス相によって強固に接着された状態であるため、セラミック層５と内部電極層７との間の剥離を抑制することができる。なお、セラミック層５と内部電極層７との間に隙間を有するとは、電子部品本体１の研磨した断面の写真において、セラミック層５と内部電極層７との間に０．０２μｍ以上の隙間が見られるものをいい、一方、隙間が０．０２μｍ未満である場合、セラミック層５と内部電極層７との間に隙間が無いものとする。

本実施形態の積層型電子部品を構成する内部電極層７の主成分金属の熱膨張係数は１２×１０^−６〜２０×１０^−６／℃であることが望ましく、このような熱膨張係数を有する金属材料としては、ニッケル（１２．８×１０^−６／℃）、銅（１６．８×１０^−６／℃）、パラジウム（１１．８×１０^−６／℃）および銀（１８．９×１０^−６／℃）から選ばれる１種もしくはこれらの合金を適用することが好ましい。

セラミック層５およびカバー層１１の材料としては、コンデンサ、アクチュエータ、インダクタ、フィルタなどに適用されるセラミック材料が好ましく、例えば、チタン酸バリウム、チタンジルコン酸鉛、フェライト、マグネシア，カルシア，五酸化ニオブおよび二酸化チタン等から選ばれる少なくとも２種の金属酸化物により構成される複合酸化物などが好ましい。これらの材料の熱膨張係数としては９×１０^−６〜１１×１０^−６／℃であるのが良い。

上述した積層型電子部品としては、セラミック層５の平均厚みが０．６〜３０μｍ、内部電極層７の平均厚みが０．５〜２０μｍ、機能部９における内部電極層７の積層数が１００層以上、カバー層１１の厚みが機能部９の積層方向の厚みを１としたときに０．１以下であるような薄層、高積層の積層型電子部品に好適なものとなる。

次に、本実施形態の積層型電子部品を製造する方法についてコンデンサを例にして説明する。まず、セラミック層５の材料として、誘電体粉末を準備し、これに有機ビヒクルを加えてセラミックスラリを調製し、次いで、ドクターブレード法またはダイコータ法などのシート成形法を用いてセラミックグリーンシートを作製する。

次に、ニッケル粉末を主成分とする電極ペーストを調製する。この場合、ニッケル粉末としては、ニッケル粉末中に平均粒径が０．２μｍ以下の微粒のニッケル粉末を含んでいるものを用いることが望ましい。

次に、電極ペーストを用いてセラミックグリーンシートの主面上に矩形状の内部電極パターンの形成されたパターンシートを形成する。

次に、セラミックグリーンシートの主面上の内部電極パターンの周囲に内部電極パターンの段差を埋めるようにセラミックペーストを印刷して埋め込み用の印刷パターン（以下、段差解消パターンという。）を形成する。このとき用いるセラミックペーストとしては、セラミックグリーンシートと同じ主成分粉末を含むものを用いるが、セラミックグリーンシートよりもガラス成分を多く含むようにしたものを用いる。この場合、ガラス成分の拡散性を高めるという理由から、ガラス粉末としては、平均粒径が０．３μｍ以下であるものを用いるのが良い。

次に、パターンシートを複数層重ねてコア積層体を形成する。次に、このコア積層体の上下面に電極パターンを形成していないセラミックグリーンシートを所定の枚数だけ重ね、加圧加熱処理を行って電子部品本体１となる積層体を複数個有する母体積層体を形成する。

次に、この母体積層体を切断することにより積層体にする。次に、作製した積層体を所定の条件にて焼成することにより電子部品本体１を作製する。

次に焼成により得られた電子部品本体１の内部電極層７が露出した端面を含む端部に外部電極３を形成して積層型電子部品を完成させる。

こうして得られた積層型電子部品では、内部電極層７の段差を解消するために用いたセラミックペーストがセラミック層５となるセラミックグリーンシートよりもガラス成分を多く含んでいるために、焼成時に、セラミックペーストに含まれるガラス成分が内部電極層７に重なっているセラミック層５側に拡散していく。こうして機能部９を積層方向に平面視したときに、セラミック層５の周縁部５ａに含まれるガラス相の割合が、セラミック層５の中央部５ｃ側よりも多い状態を有する積層型電子部品を得ることができる。

なお、ガラス相の割合が周縁部５ａから中央部５ｃにかけて次第に少なくなっている構成の積層型電子部品を作製する場合には、焼成速度を遅くした条件で焼成すると良い。この場合、焼成速度を遅くして焼成した場合には、セラミック層５の周縁部５ａにおいては、多く含まれるガラス成分の影響によりセラミック粒子の粒成長を促すことができることから、ガラス相とともにセラミック層５の緻密化も可能となる。その結果、積層型電子部品は、静電容量の向上とともに、温度サイクル試験などの信頼性をも向上させることも可能となる。

以上はコンデンサを例に説明したが、アクチュエータ、インダクタおよびフィルタの場合もそれぞれに適用されるセラミック相５用の材料、セラミックペーストの材料および内部電極層７用の材料に応じて本発明の積層型電子部品を作製することができる。

以下、具体的に積層型のコンデンサを作製して本発明の効果を確認した。まず、セラミック層用の材料として以下の誘電体粉末を調製した。誘電体粉末の原料粉末として、チタン酸バリウム粉末、ＭｇＯ粉末、Ｙ_２Ｏ_３粉末およびＭｎＣＯ_３粉末を準備した。これらの各種粉末を、チタン酸バリウム粉末量を１００モルとしたときに、ＭｇＯ粉末を０．５モル、Ｙ_２Ｏ_３粉末を１モル、ＭｎＣＯ_３粉末を０．５モル添加し、さらに、チタン酸バリウム粉末１００質量部に対して、ガラス粉末（ＳｉＯ_２＝５５，ＢａＯ＝２０，ＣａＯ＝１５，Ｌｉ_２Ｏ＝１０（モル％））を１質量部添加して誘電体粉末を調製した。次いで、この誘電体粉末を直径５ｍｍのジルコニアボールを用いて、溶媒としてトルエンとアルコールとからなる混合溶媒を添加し湿式混合した。

次に、湿式混合した粉末を、ポリビニルブチラール樹脂を溶解させたトルエンおよびアルコールの混合溶媒中に投入し、直径５ｍｍのジルコニアボールを用いて湿式混合してセラミックスラリを調製し、ドクターブレード法により厚みが約１．６μｍのセラミックグリーンシートを作製した。

次に、このセラミックグリーンシートの上面に矩形状の電極パターンを形成してパターンシートを形成した。電極パターンを形成するための電極ペーストは、Ｎｉ粉末４５質量％に対して、共材としてチタン酸バリウム粉末を２０重量％と、エチルセルロース５質量％およびオクチルアルコール９５質量％からなる有機ビヒクル３０質量％を３本ロールで
混練したものを用いた。Ｎｉ粉末は粒度分布において累積％表示したときに１０〜９０％の範囲にある粒径が０．０５〜０．２μｍであるものを用いた。

次に、パターンシートの主面上の内部電極パターンの周囲に内部電極パターンの段差を埋めるようにセラミックペーストを印刷して段差解消パターンを形成した。セラミックペーストとしては、セラミックグリーンシートと同じ主成分粉末に、ＳｉＯ_２−ＣａＯ−ＢａＯ−Ｌｉ_２Ｏ系の金属酸化物を含み、平均粒径が０．１μｍのガラス粉末を用いた。

次に、電極パターンおよび段差解消パターンを有するパターンシートを複数層重ね、次いで、この積層体の上下面にそれぞれ電極パターンを形成していないセラミックグリーンシートを重ね、加圧加熱処理を行って電子部品本体となる積層体を複数個有する母体積層体を形成した。この後、この母体積層体を、所定の寸法に切断して積層体を形成した。積層体における内部電極層の積層数は１４７層とした。

次に、作製した積層体を大気中にて脱脂した後、水素−窒素の混合ガス雰囲気にて酸素分圧が１０^−８Ｐａの条件にて、最高温度を１１５０℃として焼成を行い、電子部品本体を作製した。このとき焼成速度は３００℃／ｈと１６００℃／ｈの２つの条件とした。作製した電子部品本体のサイズは１００５型に相当するものであり、そのサイズはおおよそ、０．９５ｍｍ×０．４８ｍｍ×０．４８ｍｍであった。また、セラミック層の平均厚みは１．１μｍ、積層部の中央に位置する内部電極層の１層の平均厚みは１μｍであった。

なお、作製した電子部品本体から得られる静電容量の設計値（セラミック絶縁体層を挟んで内部電極層が上下で重なっている有効面積の領域に空隙が無い状態で発現する静電容量）は２．２５μＦと見積もった。

次に、作製した電子部品本体に窒素雰囲気中（酸素分圧：１０^−６Ｐａ）、９００〜１０００℃で５時間の熱処理を行った。

次に、作製した電子部品本体にバレル研磨処理を行い、電子部品本体の端面に内部電極層を十分に露出させた。

次に、バレル研磨した電子部品本体の端部に銅ペーストを塗布し、約８００℃、酸素分圧を１Ｐａ、最高温度の保持時間を０．２時間とする条件で加熱して外部電極を形成した。

次に、この外部電極の表面に、順に、電解めっき法によりＮｉメッキ膜およびＳｎメッキ膜を形成して積層型のコンデンサを作製した。

次に、作製した積層型のコンデンサについて以下の評価を行った。

機能部のセラミック層の周縁部から中央部にかけてのガラス相の割合はコンデンサを研磨し、化学エッチングした後、走査型電子顕微鏡観察によって得られた画像からガラス相の面積を求め、これを観察した面積に対する割合として求めた。

セラミック層を構成するセラミック粒子の平均粒径は撮影した走査型電子顕微鏡の写真から求めた。このとき写真にセラミック粒子が２０個ほど入る円を描き、セラミック粒子の輪郭から円の面積を求め、これから直径を求め、平均粒径を導いた。

静電容量は温度２５℃、周波数１．０ｋＨｚ、測定電圧を１Ｖｒｍｓとして測定し、その平均値を求めた。試料数は３０個とした。

デラミネーションは、焼成後、耐熱衝撃試験後の２つの条件にて行った。耐熱衝撃試験はハンダ槽を３５０℃に加熱したハンダ槽にコンデンサを約１秒間沈める方法を用いた。デラミネーション発生率は試料数１００個から求めた。

また、セラミックペーストとして、平均粒径が０．５μｍのガラス粉末を含むセラミックペーストを用いた以外は同じ方法にて積層型電子部品を作製し、同様に評価した。これを比較例の試料（試料Ｎｏ．１）とした。

表１の結果から明らかなように、機能部を積層方向に平面視したときに、セラミック層の周縁部に含まれるガラス相の割合をセラミック層の中央部に含まれるガラス相の割合よりも多くなるようにした試料Ｎｏ．２〜４では、焼成後において、いずれもデラミネーションの発生割合が２個／１００個以下であり、耐熱衝撃試験後においても３個／１００個以下であった。これらの試料は、セラミック層の周縁部におけるセラミック粒子の平均粒径が中央部のセラミック粒子の平均粒径と変わらず（周縁部と中央部における平均粒径の差が０．０５μｍ以内）、静電容量も設計値の９８％以上であった。

このうち焼成速度を３００℃／ｈとした試料は、焼成速度を速くした（１６００℃／ｈ）で焼成した試料に比較して、ガラス相の割合が周縁部から中央部にかけて次第に減少している状態となっていた。

また、試料Ｎｏ．２〜４のコンデンサは、機能部の周縁領域におけるセラミック層と内部電極層の隙間の間隔が中央領域におけるセラミック層と内部電極層の隙間の間隔よりも狭くなっており、湿中負荷試験および電歪試験においても、デラミネーションの拡大は見られなかった。

これに対し、セラミックペーストに平均粒径が０．、５μｍのガラス粉末を用いた試料（試料Ｎｏ．１）では、焼成後に、５個／１００個のデラミネーションの発生が見られた。また、この試料Ｎｏ．１のコンデンサでは、試料Ｎｏ．２〜４のコンデンサに比較して、静電容量が低かった。また、湿中負荷試験および電歪試験においてデラミネーションが拡大した試料が５０％の個数割合で見られた。

１・・・電子部品本体
３・・・外部電極
５・・・セラミック層
５ａ・・周縁部
５ｃ・・中央部
７・・・内部電極層
９・・・機能部
９ａ・・周縁領域
９ｃ・・中央領域
１１・・カバー層

Claims (3)

1. セラミック粒子、および該セラミック粒子を取り巻くガラス相を有するセラミック層と、内部電極層とが交互に積層されて構成され、静電容量を発現する機能部を備える積層型電子部品であって、
   前記機能部を積層方向に平面視したときに、前記機能部における前記セラミック層の周縁部に含まれる前記ガラス相の割合が、前記機能部における前記セラミック層の中央部に含まれる前記ガラス相の割合よりも多いことを特徴とする積層型電子部品。
2. 前記ガラス相の割合は、前記周縁部から前記中央部にかけて次第に少なくなっていることを特徴とする請求項１に記載の積層型電子部品。
3. 前記中央部における前記セラミック層と前記内部電極層との間の隙間が前記周縁部における前記セラミック層と前記内部電極層との間の隙間よりも広くなっていることを特徴とする請求項１または２に記載の積層型電子部品。