JP2017063167A - 積層セラミック電子部品 - Google Patents

Abstract

【課題】デラミネーションの発生を抑制することのできる積層セラミック電子部品を提供する。【解決手段】セラミック層５と内部電極層７とが交互に複数積層された積層セラミック素子１を備えており、積層セラミック素子１は、複数のセラミック層５の一部の層として、セラミック層５を縦断面視したときに、その主面に平行な方向に延びる細長形状の空隙６Ａを有する多孔質セラミック層５Ａを備えている。積層セラミック素子１が、電歪効果を発現する作動部９Ａと、作動部９Ａの外周部に配置された電歪効果を発現しない不動部１１Ａとを有しており、細長形状の空隙６Ａが主として作動部９Ａ内に存在している。【選択図】図１

Description

本発明は、積層セラミック電子部品に関する。

図２（ａ）は、従来の積層セラミック電子部品の例として、一般的な積層セラミックコンデンサを模式的に示す斜視図であり、（ｂ）は、（ａ）のＡ−Ａ線断面図、（ｃ）は、（ａ）のＢ−Ｂ線断面図、（ｄ）は、（ｃ）におけるセラミック層内の一部分（破線で囲った部分）を拡大した概略断面図である。

積層セラミック電子部品１００は、機能を発現する積層セラミック素子１０１と、この積層セラミック素子１０１の両端部に設けられた外部電極１０３とから構成されている。

積層セラミック素子１０１は、セラミック層１０５と内部電極層１０７とが多層構造体として交互に積層された構成となっている。ここで、図２（ｄ）における符号１０６はセラミック層１０５に存在する空隙を表し、符号１０５ａはセラミック粒子を表している。

例えば、積層セラミック素子１０１がコンデンサや圧電素子を構成するものであれば、積層セラミック素子１０１の内部領域は電歪効果を発現する動作部１０１ａとなり、動作部１０１ａの外周部は電歪効果を発現しない不動部１０１ｂとなる。

近年、普及の目覚ましい携帯型電子機器の分野において、上記のような積層セラミック素子１を有する積層セラミック電子部品が広く用いられている。

そして、この積層セラミック電子部品においては、さらなる小型化、薄層化が進められており、特に積層セラミックコンデンサについては、市場の要求に応えるため、一層の薄層化、多層化が進んでいるのが実情である。

このような積層セラミック電子部品では、動作時に積層セラミック素子１の不動部１０１ｂには電歪効果が生じないため、内部領域に位置する動作部１０１ａと不動部１０１ｂとの間に歪が生じるようになり、積層セラミック素子１内において歪みが集中した部分にデラミネーション（符号Ｄ）が発生するという問題がある。

このような問題に対し、本出願人は、以前、セラミック層１０５上に形成された内部電極層１０７の周囲に緻密なセラミック層１０５を形成し、内部電極層１０７による段差の解消とともに、不動部１０１ｂの機械的強度を向上させることを提案した（例えば、特許文献１を参照）。

特開２００２−２８９４５６号公報

ところが、セラミック層１０５および内部電極層１０７がさらに薄層化され、内部電極層１０７の面積比率および積層数が増大した積層セラミック電子部品では、不動部１０１ｂを起点にして動作部１０１ａに至る領域にさらにデラミネーション（符号Ｄ）が発生しやすくなっている。

従って、本発明の目的は、デラミネーションの発生を抑制することのできる積層セラミック電子部品を提供することにある。

本発明の積層セラミック電子部品は、セラミック層と内部電極層とが交互に複数積層された積層セラミック素子を備えている積層セラミック電子部品であって、前記積層セラミック素子は、前記複数のセラミック層の一部の層として、前記セラミック層を縦断面視したときに、その主面に平行な方向に延びる細長形状の空隙を有する多孔質セラミック層を備えているものである。

本発明によれば、デラミネーションの発生を抑制することができる。

（ａ）は、本発明の積層セラミック電子部品の一実施形態を模式的に示す斜視図であり、（ｂ）は、（ａ）のＡ−Ａ線断面図、（ｃ）は、（ａ）のＢ−Ｂ線断面図である。（ｄ）は、（ｃ）における積層方向の中段付近（Ａ部）を拡大した概略断面図である。 （ａ）は、従来の積層セラミック電子部品を模式的に示す斜視図であり、（ｂ）は、（ａ）のＡ−Ａ線断面図、（ｃ）は、（ａ）のＢ−Ｂ線断面図である。（ｄ）は、（ｃ）における積層方向の中段付近（Ａ部）を拡大した概略断面図である。

図１（ａ）は、本実施形態の積層セラミック電子部品を模式的に示す斜視図であり、（ｂ）は、（ａ）のＡ−Ａ線断面図、（ｃ）は、（ａ）のＢ−Ｂ線断面図である。（ｄ）は、（ａ）における積層方向の中段付近（破線で囲った部分）を拡大した概略断面図である。

本実施形態の積層セラミック電子部品は、積層セラミック素子１と、積層セラミック素子１の対向する両端部に設けられた外部電極３とを有している。積層セラミック素子１は、セラミック層５と内部電極層７とを交互に複数積層して形成した多層構造体を成している。

そして、この積層セラミック素子１は、セラミック層５の一部の層として、セラミック層５を縦断面視したときに、その主面に平行な方向に延びる細長形状の空隙６Ａを有する多孔質セラミック層５Ａを備えている。この場合、セラミック層５の主面とは、セラミック層５が平板状を成す場合に対向する配置にある面積が他より大きい表面のことを言う。また、多孔質セラミック層５Ａ内に形成されている細長形状の空隙６Ａは、セラミック層５を縦断面視したときにおおかた多角形状を有しており、場合によっては短径方向の長さが変化したいわゆるひょうたん型の形状を成しているものが含まれている。なお、この空隙６Ａはセラミック層５を平面視したときには、細長い空隙６Ａが磁器５Ｃを介して縞状に並んだように見える状態となっている。

本実施形態の積層セラミック電子部品によれば、積層セラミック素子１内に上記した多孔質セラミック層５Ａを備えていることから、積層セラミック素子１に焼成や熱衝撃試験などにより応力が発生してもこの多孔質セラミック層５Ａが応力を緩和してくれるため積層セラミック素子１にデラミネーションが発生することを抑制することができる。

これは、細長形状の空隙６Ａを有する多孔質セラミック層５Ａでは、細長形状の空隙６
Ａを有する部分が細長形状の空隙６Ａを有しないセラミック層５の部分に比べて薄い（図１（ｄ）においてｔ_０、ｔ_１として表示している。厚みｔ_１は空隙６Ａの部分を除いたセラミック層５の厚みとする。）ことから、細長形状の空隙６Ａが形成されているセラミック分層５ａ、５ｂの部分の弾性率が細長形状の空隙６Ａを有しない部分のセラミック層５の弾性率よりも低くなっており、これにより多孔質セラミック層５Ａを形成しているセラミック分層５ａ、５ｂが細長形状の空隙６Ａの厚み方向に開くように変形しやすいためと考えられる。この場合、セラミック分層５ａ、５ｂを上側および下側へより均等に変形させるという点から、細長形状の空隙６Ａは多孔質セラミック層５Ａの厚み方向の中央部に設けられていることが望ましい。ここで、厚み方向の中央部とは、多孔質セラミック層５Ａを厚み方向に３等分したときの中央の領域となる。このとき細長形状の空隙６Ａの短径方向の平均長さは多孔質セラミック層５Ａを厚み方向に３等分したときの中央の領域の平均厚みと同等かまたはそれ以下であることが望ましい。また、細長形状の空隙６Ａの長径方向の長さは、短径方向の最大長さの３倍以上であることが望ましい。なお、空隙６Ａの短径方向の平均長さは、細長形状の空隙６Ａを長手方向に３等分した各部分の中央部における厚みの平均値のことであり、細長形状の空隙６Ａの長径方向の長さは、当該空隙６Ａの長手方向の最大値のことである。

なお、細長形状の空隙６Ａは、図１（ｄ）に示すような領域を電子顕微鏡観察（例えば、５０００倍）したときに、多孔質セラミック層５Ａの磁器（結晶粒子）５Ｃの部分とは異なる色彩（磁器（結晶粒子）５Ｃは白色系、細長形状の空隙６Ａは黒色系に映る。）を呈することから判定する。

次に、上記した積層セラミック素子１について別の表現をすると、この積層セラミック素子１は、図１（ｂ）（ｃ）に示すように、対向する外部電極３に交互に接続された複数の内部電極層７がセラミック層５を挟むように配置されている内部領域９と、この内部領域９を内側に閉じ込めるように配置されている外部領域１１とから構成されているものとなる。

積層セラミック素子１が積層セラミックコンデンサや積層型圧電素子を構成するものである場合には、内部領域９は電歪効果を発現する作動部９Ａとなり、外部領域１１は内部領域９とは異なり電歪効果を発現しないことから不動部１１Ａとなる。

積層セラミック素子１が上記した作動部９Ａと不動部１１Ａとから構成される多層構造体である場合には、細長形状の空隙６Ａは主として作動部９Ａ内に存在していることが望ましい。このとき、積層セラミック素子１内には、細長形状の空隙６Ａの他に、縦断面視で円形状の空隙６が存在していることが望ましい。

つまり、この積層セラミック素子１を構成する不動部１１Ａには細長形状の空隙６Ａがほとんど存在せず、縦断面視したときの形状として円形状の空隙６が存在していることが望ましい。

不動部１１Ａに円形状の空隙６が存在するような構造であると、不動部１１Ａ内にデラミネーションが発生してもデラミネーションの進展が空隙６に差し掛かったところで止まりやすく、これにより積層セラミック電子部品の信頼性の低下を抑えることができる。

ここで、細長形状の空隙６Ａが主として作動部９Ａ内に存在しているとは、細長形状の空隙６Ａの単位面積当たりの個数を作動部９Ａと不動部１１Ａとで比較したときに、作動部９Ａにおける細長形状の空隙６Ａの単位面積当たりの個数が不動部１１Ａにおける個数の１０倍以上である場合を言う。

また、図１（ｂ）（ｃ）に示すように、積層セラミック素子１を積層方向に３等分し、上側領域を９ａ、中央領域を９ｂ、そして下側領域を９ｃとしたときに、電歪効果を発現する作動部９Ａを有する積層セラミック素子１においては、多孔質セラミック層５Ａは積層セラミック素子１の積層方向の中央領域９ｂに配置されていることが望ましい。

電歪効果が発現する積層セラミック素子１の場合、積層セラミック素子１は積層方向に伸び縮みする挙動を採ることから積層方向の中央領域９ｂは上側および下側への応力が集中する部位となる。積層セラミック素子１の中央領域９ｂに細長形状の空隙６Ａを有する多孔質セラミック層５Ａを配置することにより、電歪効果が発現する積層セラミック素子１におけるデラミネーションの発生をさらに低減することができる。

この場合、多孔質セラミック層５Ａは、図１（ｂ）（ｃ）に示すように、積層セラミック素子１の積層方向の中央領域９ｂの全層を占めるほどに含まれていても良いが、中央領域９ｂのさらに中央の１〜２層に配置されていても同様の効果を得ることができる。積層セラミック素子１に挿入される多孔質セラミック層５Ａの層数を少なくすると、積層セラミック電子部品の耐熱衝撃性や誘電特性の向上を図ることができる。

積層セラミック素子１を構成するセラミック層５の材料としては、チタン酸バリウム、チタン酸ジルコン酸バリウム、チタン酸ジルコン酸鉛および二酸化チタン等から選ばれる少なくとも１種の金属酸化物または複合酸化物が好ましい。

また、内部電極層７の材料としては、ニッケル、銅、パラジウムおよび銀から選ばれる１種の金属もしくはこれらの合金を適用することが好ましい。

また、セラミック層５の平均厚みとしては０．５〜３μｍ、内部電極層７については０．２〜２μｍであり、また、セラミック層５および内部電極層７の積層数が１００層以上と言った薄層、高積層のものに適している。

次に、本実施形態の積層セラミック電子部品を製造する方法について説明する。ここに示す製造方法では、セラミック層５の材料として下記に例示するチタン酸バリウムの代わりに、チタン酸ジルコン酸バリウム、チタン酸ジルコン酸鉛および二酸化チタンから選ばれる１種のセラミック材料を選択し、内部電極層７の材料として、銅、パラジウムおよび銀から選ばれる１種の金属もしくはこれらの合金を選択し、これらの組合せによって形成される種々の積層セラミック素子１にも適用することができる。

まず、セラミック層５の材料として、例えば、チタン酸バリウムを主成分とする誘電体粉末を準備し、これに有機ビヒクルを加えてセラミックスラリを調製し、次いで、ドクターブレード法またはダイコータ法などのシート成形法を用いてセラミックグリーンシートを作製する。

ここで作製したセラミックグリーンシートは焼成後にセラミック層５となるセラミックグリーンシートとして用いる。

一方、焼成後に多孔質セラミック層５Ａとなるセラミックグリーンシートには、例えば、２枚のセラミックグリーンシートを有機樹脂を含む密着液によって貼り合わせた積層シートを用いる。

この場合、多孔質セラミック層５Ａに形成される細長形状の空隙６Ａの分布やサイズは、密着液の塗布面積によって調整する。

また、積層セラミック素子１を形成したときに、セラミック層５と多孔質セラミック層５Ａとの間で静電容量などの基本特性の差が生じ難いという点で、セラミック層５および多孔質セラミック層５Ａの厚みは同程度とするのが良い。この場合、積層シートを形成するためのセラミックグリーンシートとしては、セラミック層５となるセラミックグリーンシートの半分程度の厚みのセラミックグリーンシートを用いるのが良い。

次に、内部電極層７用にニッケルや銅を主成分として含む導体ペーストを調製する。次に、導体ペーストを用いてセラミックグリーンシートおよび積層シートの主面上に矩形状の内部電極パターンが複数個配置されたパターンシートを形成する。

次に、パターンシートを複数層重ねてコア積層体を形成し、次いで、このコア積層体の上下面に導体パターンを形成していないセラミックグリーンシートを所定の枚数だけ重ね、加圧加熱処理を行って積層セラミック素子１となる積層体を複数個有する母体積層体を形成する。

次に、この母体積層体を切断することにより積層体にする。次に、作製した積層体を所定の条件にて焼成することにより積層セラミック素子１を形成する。

次に焼成により得られた積層セラミック素子１の内部電極層７が露出した端面を含む両端部に外部電極３を形成し、必要に応じてニッケルめっき膜およびスズめっき膜を形成して積層セラミック電子部品を完成させる。

以下、具体的に積層セラミック電子部品を作製して本発明の効果を確認した。まず、セラミック層用の材料として以下の誘電体粉末を調製した。誘電体粉末の原料粉末として、チタン酸バリウム粉末、ＭｇＯ粉末、Ｙ_２Ｏ_３粉末およびＭｎＣＯ_３粉末を準備した。これらの各種粉末を、チタン酸バリウム粉末量を１００モルとしたときに、ＭｇＯ粉末を２モル、Ｙ_２Ｏ_３粉末を０．５モル、ＭｎＣＯ_３粉末を０．５モル添加し、さらに、チタン酸バリウム粉末１００質量部に対して、ガラス粉末（ＳｉＯ_２＝５５，ＢａＯ＝２０，ＣａＯ＝１５，Ｌｉ_２Ｏ＝１０（モル％））を１質量部添加して誘電体粉末を調製した。

次に、湿式混合した誘電体粉末を、ポリビニルブチラール樹脂を溶解させたトルエンおよびアルコールの混合溶媒中に投入し、直径１ｍｍのジルコニアボールを用いて湿式混合してセラミックスラリを調製し、ドクターブレード法により平均厚みが１μｍのセラミックグリーンシートを作製した。

ここで、２枚のセラミックグリーンシートを密着液によって貼り合わせた積層シートも作製した。細長形状の空隙の割合は密着液の塗布面積を変えることによって調整した。細長形状の空隙を形成する密着液の塗布条件および細長形状の空隙を有する多孔質セラミック層の層構成を表１に示した。

次に、このセラミックグリーンシートおよび積層シートの一方主面に矩形状の内部電極パターンを形成してパターンシートを作製した。内部電極パターンを形成するための導体ペーストは、Ｎｉ粉末４５質量％に対して、共材としてチタン酸バリウム粉末を２０重量％と、エチルセルロース５質量％およびオクチルアルコール９５質量％からなる有機ビヒクル３０質量％を３本ロールで混練したものを用いた。

次に、作製したパターンシートおよび積層シートを組み合わせて全層で５００層となるように重ねて仮積層体を形成し、次いで、形成した仮積層体の上下面にそれぞれ内部電極パターンを形成していないセラミックグリーンシートを重ね、加圧加熱処理を行って積層
セラミック素子となる積層体を複数個有する母体積層体を形成した。この後、この母体積層体を、レーザ切断機を用いて所定の寸法に切断して積層体を形成した。

次に、作製した積層体を大気中にて脱脂した後、水素−窒素の混合ガス雰囲気にて酸素分圧が１０^−８Ｐａの条件にて１２８０℃で２時間の焼成を行い、積層セラミック素子を作製した。作製した積層セラミック素子のサイズは１００５型に相当するものであり、そのサイズはおおよそ、０．９５ｍｍ×０．４８ｍｍ×０．４８ｍｍであった。また、セラミック層および多孔質セラミック層の平均厚みは０．７μｍ、内部電極層の１層の平均厚みは０．６μｍであった。

次に、作製したコンデンサ本体の内部電極層が露出した端部に銅ペーストを塗布し、約８００℃条件で加熱して外部電極を形成した。

次に、この外部電極の表面に、順に、電解めっき法によりＮｉメッキ膜およびＳｎメッキ膜を形成して積層セラミック電子部品を作製した。

次に、作製した積層セラミック電子部品について以下の評価を行った。

積層シートを用いて作製した積層セラミック電子部品にはいずれにも細長形状の空隙を有する多孔質セラミック層が形成されていた。また、密着液の塗布が無いかまたは積層シートを用いない領域には円形状の空隙が存在していることが確認された。細長形状および円形状の空隙の有無は、積層セラミック素子の断面を電子顕微鏡により観察して撮影した写真から確認した。

デラミネーションの発生率は、焼成後と３５０℃に加温した半田槽中に、作製した積層セラミック電子部品の試料を約１秒間浸漬させた後に実体顕微鏡により外観を評価することによって求めた。試料数は１００個とした。

高温負荷試験は、１２５℃、印加電圧６．３Ｖの条件下で放置した後に絶縁抵抗を測定して求めた。試料数は３０個とし、絶縁抵抗が１０^６Ω以下となったものを不良として寿命を評価した。

積層セラミック素子中に多孔質セラミック層を有する試料（試料Ｎｏ．２〜４）は、多
孔質セラミック層を有しない試料（試料Ｎｏ．１）に比べて、焼成後および熱衝撃試験後のいずれにおいてもデラミネーションの発生割合が少なく、また、高温負荷寿命にも優れていた。

この中で、細長形状の空隙を電歪効果が発現する作動部内に設け、不動部には円形状の空隙が存在するようした試料（試料Ｎｏ．３、４）では、デラミネーションの発生割合が２３個以下に低減し、高温負荷寿命が２５．３時間以上に向上した。

１・・・積層セラミック素子
３・・・外部電極
５・・・セラミック層
５Ａ・・多孔質セラミック層
６・・・円形状の空隙
６Ａ・・細長形状の空隙
７・・・内部電極層
９Ａ・・作動部
１１Ａ・不動部

Claims (4)

1. セラミック層と内部電極層とが交互に複数積層された積層セラミック素子を備えている積層セラミック電子部品であって、前記積層セラミック素子は、前記複数のセラミック層の一部の層として、前記セラミック層を縦断面視したときに、その主面に平行な方向に延びる細長形状の空隙を有する多孔質セラミック層を備えていることを特徴とする積層セラミック電子部品。
2. 前記積層セラミック素子が、電歪効果を発現する作動部と、該作動部の外周部に配置された電歪効果を発現しない不動部とを有しており、前記細長形状の空隙が主として前記作動部内に存在していることを特徴とする請求項１に記載の積層セラミック電子部品。
3. 前記積層セラミック素子内には、前記細長形状の空隙の他に、縦断面視で円形状の空隙が存在していることを特徴とする請求項２に記載の積層セラミック電子部品。
4. 前記多孔質セラミック層は、前記積層セラミック素子における前記セラミック層の積層方向の中央領域に配置されていることを特徴とする請求項１乃至３のうちいずれかに記載の積層セラミック電子部品。