KR101528030B1 - 스터드 범프 구조물 및 그 제조 방법 - Google Patents

스터드 범프 구조물 및 그 제조 방법 Download PDF

Info

Publication number
KR101528030B1
KR101528030B1 KR1020130092982A KR20130092982A KR101528030B1 KR 101528030 B1 KR101528030 B1 KR 101528030B1 KR 1020130092982 A KR1020130092982 A KR 1020130092982A KR 20130092982 A KR20130092982 A KR 20130092982A KR 101528030 B1 KR101528030 B1 KR 101528030B1
Authority
KR
South Korea
Prior art keywords
stud bump
silver alloy
substrate
stud
bump
Prior art date
Application number
KR1020130092982A
Other languages
English (en)
Other versions
KR20140059117A (ko
Inventor
퉁-한 추앙
싱-후아 챠이
준-더 리
Original Assignee
와이어 테크놀로지 씨오. 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 와이어 테크놀로지 씨오. 엘티디. filed Critical 와이어 테크놀로지 씨오. 엘티디.
Publication of KR20140059117A publication Critical patent/KR20140059117A/ko
Application granted granted Critical
Publication of KR101528030B1 publication Critical patent/KR101528030B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/11901—Methods of manufacturing bump connectors involving a specific sequence of method steps with repetition of the same manufacturing step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13199—Material of the matrix
    • H01L2224/1329—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/133—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1601—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1605—Shape
    • H01L2224/16057—Shape in side view
    • H01L2224/16058—Shape in side view being non uniform along the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Wire Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

스터드 범프 구조물 및 그 제조 방법이 제공된다. 스터드 범프 구조물은 기판 및 상기 기판 상에 배치된 제1 은 합금 스터드 범프를 포함하고, 상기 제1 은 합금 스터드 범프는 Ag : Au : Pd = 60-99.98 : 0.01-30 : 0.01-10의 중량 백분율 비율을 가진다.

Description

스터드 범프 구조물 및 그 제조 방법{STUD BUMP STRUCTURE AND METHOD FOR MANUFACTURING THE SAME}
관련 출원들의 상호 참조
본원은 2012년 11월 7일자로 출원된 대만 특허출원 제101141253호를 기초로 우선권을 주장하고, 상기 출원의 전체가 본원에서 참조로서 포함된다.
기술 분야
본원 발명은 스터드 범프 구조물 및 그 제조 방법에 관한 것으로서, 특히 은(silver) 합금 스터드 범프 구조물 및 그 제조 방법에 관한 것이다.
집적 회로 칩들을 위한 상호접속 방법들에는, 와이어 본딩, 테입 자동화 본딩, 또는 플립(flip) 칩 본딩, 등이 포함된다. 테입 자동화 본딩 장치 또는 플립 칩 본딩 장치들에서, 전도성 스터드 범프가 칩과 기판 사이의 연결 지점으로서 이용된다. 이러한 기술들은 모두 고밀도 팩킹 기술들이다.
플립 칩 본딩의 장점들에는, 많은 수의 연결 지점들, 각 연결 지점들 사이의 짧은 거리들, 작은 팩킹 영역들(areas), 고주파수에서의 양호한 성능, 높은 신뢰성, 및 전자기적 간섭에 대한 양호한 내성을 가진다는 것이 포함된다. 그에 따라, 플립 칩 본딩이 집적 회로(IC) 또는 발광다이오드(LED)와 같은 전기적 장치를 위한 팩킹 프로세스들에서 일반적으로 이용되고 있다.
범프를 만들고 팩킹하는 것은 플립 칩 본딩 프로세스에서 중요한 역할을 한다. 플립 칩 범프들의 대부분은 Sn-37Pb, Sn-9Zn, Sn-0.7Cu, Sn-3.5Ag, Sn-51In, Sn-58Bi, Sn-3-Ag-0.5Cu, 또는 Sn-9Zn-3Bi, 등과 같은 땜납 합금들로 제조된다.
땜납 범프를 제조하기 위한 방법은 전해도금 및 스텐실(stencil) 인쇄를 포함할 수 있을 것이다. 그러나, 전해도금으로 제조된 땜납 범프는 일반적으로 환경에 유해하고 그러한 땜납 범프의 특정 합금 조성을 제어하는 것이 일반적으로 어렵다. 게다가, 적절한 무연(free-Pb) 땜납 범프를 내부에 형성하기 위한 적절한 도금 용액 및 도금 프로세스를 찾기가 또한 어렵다. 예를 들어, 만약 범프가 Sn-3.5Ag, Sn-0.7Cu, 또는 Ag-0.5Cu와 같은 합금으로 형성된다면, 그러한 합금의 조성은 일반적으로 제어하기가 어렵다. 만약 범프가 Sn-51In, Sn-58Bi, 또는 Sn-9Zn-Bi과 같은 합금으로 형성된다면, 일반적으로, 적절한 도금 용액을 찾는 것이 매우 어렵다.
그에 따라, 오늘날, 플립 칩 팩킹 프로세스에서 땜납 페이스트의 스텐실 인쇄가 필수적인 방법이 되어 있다. 플립 칩 땜납 페이스트를 위한 중요 재료는 주석 분말들이다. 일반적으로, 표면 장착 기술(SMT)에서의 주석 입자의 입자 크기가 약 30 ㎛ 내지 50 ㎛이며, 이러한 크기의 주석 분말은 제조하기가 용이하다. 그러나, 플립 칩 범프의 크기가 일반적으로 120 ㎛ 보다 작기 때문에, 주석 분말의 크기가 10 ㎛ 미만이 될 필요가 있고 이러한 작은 크기의 주석 분말은 제조하기가 매우 어렵다. 또한, 플립 칩 범프의 크기가 100 ㎛ 미만으로, 또는 심지어 약 50 ㎛으로 감소될 때, 주석 분말의 크기가 10 ㎛ 보다 더 작은 경우에도, 각각의 범프는 몇 개의 주석 분말들만을 포함할 수 있을 것이다. 그에 따라, 리플로우(reflow) 프로세스 후에 동일 평면성(coplanarity)의 어려움이 발생되는 경향이 있다. 땜납 페이스트에 의한 플립 칩 범프의 제조에 있어서의 다른 문제들에는, 리플로우 프로세스 후에 플럭스에 의해서 홀들이 형성된다는 것 그리고 각각의 연결 지점 사이의 거리가 100 ㎛ 미만일 때 스텐실 인쇄의 제조 실패들이 증가된다는 것이 포함된다.
전자 팩킹 산업에서, 금 및 구리 범프들을 전해도금하는 것이 또한 플립 칩 조립을 위해서 이용된다. 그러나, 금 및 구리 범프들을 위한 전해도금 프로세스 역시 환경 오염과 우려가 있다. 또한, 금속간 화합물들이 금 범프와 알루미늄 패드 사이의 경계부에서 급속히 성장하고, 이는 종종 Kirkendall 공극들(voids)의 발생을 수반한다. 금속간 화합물들 및 Kirkendall 공극들의 영향들 모두가, 연결 지점의 취성 및 전기 저항 증가를 유발할 수 있다. 대조적으로, 구리 범프/알루미늄 패드 경계부에 형성된 금속간 화합물들은 매우 얇고, 이는 불충분한 본딩을 유도한다. 금 또는 구리 스터드 범프들을 생성하기 위해서 금 또는 구리 와이어들을 이용하는 대안적인 범핑 방법은, 금 스터드 범프에 대한 과다한 금속간 합금들(intermetallics)의 성장 및 구리 스터드 범프에 대한 불충분한 금속간 합금들의 형성이라는 유사한 단점들을 가진다. 구리 스터드 범프의 강성도(rigidity)는 패드-하부(under-pad) 칩의 균열을 추가적으로 유발할 수 있다.
테입 자동화 본딩(TAB)은 고밀도 팩킹 프로세스에서 이용되는 다른 기술이다. TAB 패키지의 장점들에는, 많은 수의 연결 지점들, 연결 지점들의 높은 강도, 그리고 양호한 전기 및 열 전도성을 가진다는 것이 포함된다. 또한, 테입 자동화 본딩은 자동적으로 실시될 수 있을 것이고 그리고 팩킹 프로세스 중에 테스트될 수 있다. 또한, 결과적인 패키지의 두께가 최소화될 수 있을 것이다. TAB 프로세스에서, 금 및 구리 범프들이 통상적으로 채용되고, 그 범프들은 또한 플립 칩 프로세스에서와 같이 금속도금 또는 스터드 범핑 방법에 의해서 제조된다. 그러나, 금 범프 또는 금 스터드 범프를 전기도금하는 것은 비용이 많이 소요되는데, 이는 재료비, 및 플립 칩 조립에서와 같이 TAB 프로세스에서 유사하게 발생되는 과다한 금속간 화합물들 및 Kirkendall 공극들의 문제들에 기인한다. 다른 한편으로, TAB 패키지에서의 구리 범프 또는 구리 스터드 범프의 전기도금은 불충분한 금속간 합금들의 성장 및 심각한 산화라는 단점들을 가진다. 구리의 강성도로 인한 패드-하부 칩 균열이라는 실패가 또한 구리 스터드 범핑 프로세스 중에 유발될 수 있다.
본원 개시 내용의 실시예는 스터드 범프 구조물을 제공하고, 그러한 스터드 범프 구조물은 기판; 및 상기 기판 상에 배치된 제1 은 합금 스터드 범프를 포함하고, 상기 제1 은 합금 스터드 범프는 Ag : Au : Pd = 60-99.98 : 0.01-30 : 0.01-10의 중량 백분율 비율을 가진다.
본원 개시 내용의 다른 실시예는 스터드 범프 구조물을 제조하기 위한 방법을 제공하고, 그러한 방법은: 은 합금 와이어를 제공하는 단계; 제1 무 공기 볼(free air ball)을 형성하기 위해서 상기 은 합금 와이어의 단부를 용융시키는 단계; 상기 제1 무 공기 볼을 상기 기판 상으로 본딩시켜 제1 볼 본드를 형성하는 본딩 단계; 및 상기 제1 볼 본드가 기판 상에 잔류하여 제1 은 합금 스터드 범프를 형성하도록 상기 은 합금 와이어를 컷팅하는 단계를 포함하고, 상기 제1 은 합금 스터드 범프가 Ag : Au : Pd = 60-99.98 : 0.01-30 : 0.01-10의 중량 백분율 비율을 가진다.
첨부 도면들을 참조한 이하의 실시예들에서 추가적으로 설명한다.
본원 발명은 첨부 도면들을 참조한 이하의 구체적인 설명 및 예들로부터 보다 완전하게 이해될 수 있을 것이다.
도 1은 일 실시예에 따른 스터드 범프 구조물 제조의 흐름도이다.
도 2 내지 5는 일 실시예에 따른 스터드 범프 구조물 제조를 도시한 도면들이다.
도 6은 일 실시예에 따른 스터드 범프 적층(stacking) 구조물의 제조 방법을 도시한다.
도 7은 도 6에 도시된 방법에 의해서 형성된 스터드 범프 적층 구조물을 도시한다.
도 8 내지 12는 일부 실시예들에 따른 플립 칩 패키징에서의 은 스터드 범프 구조물의 적용예들을 도시한다.
도 13은 일 실시예에 따른 테입 자동화 본딩 프로세스에 적용된 은 합금 스터드 범프를 도시한다.
이하의 설명은 본원 발명의 실시에서 최적으로-생각되는 모드에 관한 것이다. 이러한 설명은 본원 발명의 일반적인 원리들을 설명하기 위한 목적으로 이루어진 것이고 그리고 제한적인 의미로서 받아들이지 않아야 할 것이다. 본원 발명의 범위는 첨부된 청구항들을 참조하여 가장 잘 결정된다.
또한, 이하의 설명에서 제2 피쳐(feature) 위에 또는 제2 피쳐 상에 제1 피쳐를 형성하는 것은, 제1 피쳐와 제2 피쳐가 직접적으로 접촉되어 형성되는 실시예들을 포함할 수 있을 것이고, 그리고 또한 제1 피쳐와 제2 피쳐가 직접적으로 접촉하지 않을 수 있도록 제1 피쳐와 제2 피쳐 사이에 부가적인 피쳐들이 형성될 수 있는 실시예들도 포함할 수 있을 것이다.
도 1은 스터드 범프 구조물 제조의 흐름도를 도시한다. 단계(102)에서, 은 합금 와이어가 제공된다. 단계(104)에서, 은 합금 와이어의 단부를 용융시켜 제1 무 공기 볼(FAB)을 형성한다. 단계(106)에서, 제1 무 공기 볼이 기판 상으로 본딩되어 제1 볼 본드를 형성한다. 단계(108)에서, 제1 볼 본드가 기판 상에 잔류하여 제1 은 합금 스터드 범프를 형성하도록, 은 합금 와이어를 컷팅한다.
도 2 내지 5는 스터드 범프 구조물 제조를 도시한 도면들이다. 도 1 및 2를 참조하면, 은 합금 와이어(200)가 단계(102)에서 제공된다. 아울러, 기판(202) 및 본딩 패드(204)가 또한 제공될 수 있을 것이다. 은 합금 와이어(200)가 기판(202) 상의 본딩 패드(204) 위로 당겨진다(pulled). 이러한 실시예에 따라서, 은 합금 와이어(200)는 Ag : Au : Pd = 60-99.98 : 0.01-30 : 0.01-10의 중량 백분율 비율을 가지고, 상기 은은, 은 합금 와이어(200)의 주요 원소이다(예를 들어, 50 중량% 초과의 은을 포함한다). 은 합금 와이어의 와이어 지름이 10 ㎛ 내지 50 ㎛이 될 수 있을 것이나, 다양한 지름들을 가지는 은 합금 와이어가 또한 여러 적용예들에서 이용될 수 있을 것이다. 기판(202)이 칩 또는 웨이퍼일 수 있을 것이다. 본딩 패드(204)에 대한 예들에는 Al 패드, Ni 패드, Cu 패드, Au 패드, 또는 다른 적절한 표면 마무리 패드들이 포함될 수 있을 것이나, 이러한 것으로 제한되는 것은 아니다.
도 1 및 3을 참조하면, 단계(104)에서 은 합금 와이어(200)의 단부를 용융시켜 제1 무 공기 볼(206)을 형성한다. 실시예에 따라서, 제1 무 공기 볼(206)이 전기 프레임 오프(electric flame off)(EFO)에 의해서 형성될 수 있을 것이다. 그러나, 일부 실시예들에 따라서, 제1 무 공기 볼(206)이 와이어 본딩 프로세스 중에 다른 방법들에 의해서 형성될 수 있을 것이다.
도 1 및 4를 참조하면, 단계(106)에서 제1 무 공기 볼(206)이 기판(202)의 본딩 패드(204) 상으로 본딩되어 제1 볼 본드(207)를 형성한다. 실시예에 따라서, 제1 무 공기 볼(206)이 고온 프레싱 또는 초음파 고온 프레싱(ultrasonic hot pressing)에 의해서 기판(202) 상으로 본딩된다. 그러나, 일부 실시예들에 따라서, 와이어 본딩 프로세스 중에 다른 방법들에 의해서, 제1 무 공기 볼(206)이 기판(202)으로 본딩되어 제1 볼 본드(207)를 형성할 수 있을 것이다.
도 1 및 5를 참조하면, 단계(108)에서, 제1 볼 본드(207)가 기판(202)의 본딩 패드(204) 상에 잔류하여 제1 은 합금 스터드 범프(208)를 형성하도록, 상기 은 합금 와이어(200)를 컷팅한다. 실시예에 따라서, 스터드 범프 구조물이: 기판(202); 및 상기 기판(202) 상의 본딩 패드(204) 상에 배치된 제1 은 합금 스터드 범프(208)를 포함한다. 제1 은 합금 스터드 범프(208)의 지름이 20 ㎛ 내지 100 ㎛이 될 수 있을 것이다.
일 실시예에 따라서, 제1 은 합금 스터드 범프(208)가 Ag : Au : Pd = 60-99.98 : 0.01-30 : 0.01-10의 중량 백분율 비율을 가지고, 상기 은은, 제1 은 합금 스터드 범프(208)의 주요 원소이다(예를 들어, 50 중량% 초과의 은을 포함한다). 실험들에 따라서, 만약 스터드 범프가 순수 은(Ag)으로 형성된다면, 그러한 은 스터드 범프는 너무 연성이 되고 그리고 용이하게 산화될 것임이 발견되었다. 그러나, 적절한 양의 금(Au)이 스터드 범프 내로 첨가된다면, 스터드 범프의 본딩 강도 및 내산화성(oxidation resistance)이 개선될 것이다. 또한, 만약 적절한 양의 팔라듐(Pd)이 스터드 범프 내로 첨가된다면, 이는 스터드 범프의 강도 및 내산화성을 개선할 뿐만 아니라, 은의 전기적 이동(electromigration) 및 금속간 화합물들의 과도한 형성을 억제할 수 있다. 다른 한편으로, 만약 너무 많은 금이 스터드 범프 내로 첨가된다면, 스터드 범프와 알루미늄 패드 사이의 경계부가 너무 두꺼운 금속간 화합물들을 포함할 수 있게 되고, 이는 연결 지점의 취성과 비용 증가를 초래할 수 있을 것이다. 또한, 너무 많은 팔라듐이 스터드 범프 내로 첨가된다면, 스터드 범프가 너무 강성이 되고 너무 취성적이 되어, 그 용례들을 제한할 수 있을 것이다.
비록 전술한 스터드 범프 구조물이 은, 금, 및 팔라듐의 특정 조성들을 포함하지만, 본원 개시 내용의 범위는 그러한 것으로 제한되지 않는다. 일부 실시예들에 따라서, 스터드 범프 구조물이 또한 다른 금속 원소들, 비-금속 원소들, 또는 일부 오염물질들을 포함할 수 있을 것이다. 그러나, 이러한 부가적인 원소들은 여러 가지 적용예들에 따라서 이용되어야 할 것이고, 그리고 스터드 범프 구조물의 성능은 동일하게 유지되어야 할 것이다.
다른 금속들로 형성된 스터드 범프들(예를 들어, 금 스터드 범프 또는 구리 스터드 범프)과 비교하여, 여러 가지 실시예들에 따른 은 합금 스터드 범프는 다양한 적용예들에 대해서 보다 넓게 적용될 수 있고 그리고 보다 우수한 안정성을 가질 수 있을 것이다. 예를 들어, 만약 금(Au) 스터드 범프가 사용된다면, 스터드 범핑 칩이 땜납 프로세스에 의해서 기판으로 조립될 때, 금 스터드 범프 내의 많은 양의 금이 용융 땜납 내로 용해되어 금속간 화합물, AuSn4를 형성할 수 있을 것이다. 또한, 장치가 동작될 때 또는 신뢰성 테스트가 실시될 때, 많은 양의 취성의 금속간 화합물들 즉, AuxAly, 및 Kirkendall 공극들이 금 스터드 범프와 알루미늄 패드 사이의 경계부에서 형성될 수 있고, 연결 지점들의 파괴, 전기 저항의 증가, 및 전자 제품들의 신뢰성 감소를 초래할 수 있을 것이다. 그에 따라, 일반적으로, 금 스터드 범프가 폴리머 전도성 접착제에 의해서 조립된다. 그러나, 폴리머 전도성 접착제의 전기적 및 열적 전도도들은 금속 땜납 본딩 보다 상당히 나쁘다.
반대로, 만약 구리 스터드 범프가 사용된다면, 구리 스터드 범프와 알루미늄 패드 사이의 경계부에 불충분한 금속간 화합물들이 형성될 수 있을 것이고, 그에 따라 성공적으로 연결되었는지 또는 그렇지 않은지의 여부를 알기 곤란할 것이다. 또한, 금속 잔류물(residue) 테스트가 요구될 때, 결과적인 제품들이 실패(고장; fail)되는 경향이 있다. 또한, 구리는 산화 및 부식 경향이 있고, 그리고 결과적인 전기 장치들의 신뢰성이 일반적으로 좋지 못하다. 또한, 구리의 강성도가 높기 때문에, 패드-하부의 칩이 구리 스터드 범핑 프로세스 중에 파괴될 수 있을 것이다. 그에 따라, 전술한 프로세스 내에서 구리 스터드 범프를 이용하는 것이 어렵다.
다른 한편으로, 여러 가지 실시예들에 따른 은 합금 스터드 범프는 그리고, 그에 따라 칩은, 무 공기 볼을 상부에 본딩할 때, 손상되지 않을 것이다. 본딩 프로세스 중에 형성되는 금 스터드 범프와 같은 많은 취성 금속간 화합물들을 존재하지 않을 것이다. 구리 스터드 범프와 대조적으로, 충분한 양의 형성된 금속간 화합물들이 여전히 존재할 수 있을 것이고, 이는 만족스러운 본딩을 유도한다. 또한, 결과적인 제품들은 금속 잔류물 테스트를 통과할 수 있다. 여러 가지 실시예들에 따라서, 은 합금 스터드 범프가 땜납, 전도성 접착제, 또는 고온 프레싱에 의해서 본딩될 수 있으나, 적용예들에 따라서 다른 본딩 방법들이 또한 이용될 수 있을 것이다.
또한, 은 합금 스터드 범프가 칩 상에 형성될 수 있고 또는 웨이퍼 상에 직접적으로 형성되어 웨이퍼 레벨 패키지를 실시할 수 있을 것이다. 은 합금 스터드 범프들을 웨이퍼 상에 직접적으로 형성하는 것의 이점에는, 웨이퍼를 컷팅하기에 앞서서 많은 양의 은 합금 스터드 범프들을 형성하는 것에 의해서 처리 비용을 감소시킬 수 있다는 것이 포함된다. 웨이퍼 레벨 패키징 프로세스에서, 만개 초과의 스터드 범프들이 다이싱(dicing) 전에 단일 웨이퍼 상에 형성될 수 있을 것이다. 다시 말해서, 고온 프로세싱 중에 웨이퍼가 연속적으로 가열되어 스터드 범프들을 형성할 수 있을 것이다. 그에 따라, 마지막 스터드 범프가 웨이퍼 상에 최종적으로 형성될 때, 프로세스의 도입부에 형성된 제1 은 스터드 범프가 웨이퍼와 함께 오랜 시간 동안 가열될 수 있을 것이다. 결과적으로, 초기에 본딩된 금 스터드 범프들은, 웨이퍼 레벨 패키징 프로세스의 마무리 후에 많은 양의 금속간 화합물들이 성장될 수 있다는 우려를 가진다. 이러한 경우에, 프로세스의 초기 스테이지에 형성된 금 스터드 범프가 연결 지점의 취성화로 인해서 손상될 수 있을 것이고 그리고 연결 지점들의 본딩 강도(즉, 접착 강도)가 약화될 수 있을 것이다. 따라서, 금 스터드 범프는 웨이퍼 레벨 패키징의 적용예의 경우에 심각한 문제들과 직면하게 된다. 대조적으로, 구리 스터드 범프들은 범프/패드 경계부에서 불충분한 금속간 화합물들을 초래할 수 있을 것이고 그리고 웨이퍼 레벨 패키지에 또한 적합하지 않을 것이다. 또한, 구리가 너무 강성이어서, 본딩 프로세스 중에 웨이퍼가 손상될 수 있을 것이다. 보다 심각하게, 구리는, 특히 프로세스의 도입부에 형성되고 웨이퍼 레벨링 패키징 동안에 긴 시간 동안 웨이퍼와 함께 가열된 구리 스터드 범프의 경우에, 고온에서 산화되는 경향을 가진다.
다른 한편으로, 은 합금 스터드 범프들의 경우에, 금속간 화합물들이 적절한 두께까지 서서히 성장될 수 있을 것이고 그리고 금속간 화합물의 외형에 의해서 연결이 확인될 수 있을 것이다. 또한, 은 합금 스터드 범프들이 웨이퍼 레벨 패키징 중에 웨이퍼 상에 직접적으로 형성될 때, 프로세스의 개시 스테이지에 형성된 은 합금 스터드 범프들이 웨이퍼와 함께 오랜 시간 동안 가열되더라도, 가열로부터 초래되는 많은 양의 금속간 화합물들이 형성되지는 않을 것이다. 그에 따라, 은 합금 스터드 범프들의 본딩 강도가 유지될 수 있다. 본원 발명의 은 합금 스터드 범프가 웨이퍼 레벨 패키지의 적용예에서 금 스터드 범프 및 구리 스터드 범프보다 우수하다는 것이 명백하다.
도 6은 일 실시예에 따른 스터드 범프 적층 구조물을 제조하기 위한 방법을 도시한다. 도 7은 도 6에 도시된 방법에 의해서 형성된 스터드 범프 적층 구조물을 도시한다. 도 6을 참조하면, 도 1의 단계(108) 후에, 단계들(110, 112, 및 114)이 또한 실시될 수 있을 것이다. 단계(110)에서, 은 합금 와이어(200)의 단부가 다시 용융되어 제2 무 공기 볼을 형성한다. 단계(112)에서, 제2 무 공기 볼이 제1 은 합금 스터드 범프(208) 상으로 본딩되어 제2 볼 본드를 형성한다. 단계(114)에서, 도 7에 도시된 바와 같이, 제2 볼 본드가 제1 은 합금 스터드 범프(208) 상에 잔류하여 제2 은 합금 스터드 범프(210)를 형성하도록, 은 합금 와이어(200)를 컷팅한다.
도 7을 참조하면, 스터드 범프 구조물이: 기판(202); 및 상기 기판(202) 상의 본딩 패드(204) 상에 배치된 제1 은 합금 스터드 범프(208); 및 상기 제1 은 합금 스터드 범프(208) 상에 배치된 제2 은 합금 스터드 범프(210)를 포함한다. 실시예에 따라서, 제2 은 합금 스터드 범프(210) 및 제1 은 합금 스터드 범프(208)가 동일한 조성을 가지며, Ag : Au : Pd = 60-99.98 : 0.01-30 : 0.01-10의 중량 백분율 비율을 가지고, 상기 은은, 제2 은 합금 스터드 범프 및 제1 은 합금 스터드 범프의 주요 원소이다(예를 들어, 50 중량% 초과의 은을 포함한다). 비록 전술한 스터드 범프 구조물이 은, 금, 및 팔라듐의 특정 조성들을 포함하지만, 본원 개시 내용의 범위는 그러한 것으로 제한되지 않는다. 다른 실시예들에 따라서, 스터드 범프 구조물이 또한 다른 금속 원소들, 비-금속 원소들, 또는 일부 오염물질들을 포함할 수 있을 것이다. 그러나, 이러한 부가적인 원소들은 여러 가지 적용예들에 따라서 이용되어야 할 것이고, 그리고 스터드 범프 구조물의 성능은 동일하게 유지되어야 할 것이다. 다른 실시예에 따라서, 제2 은 합금 스터드 범프가 제1 은 합금 스터드 범프와 상이한 조성을 가질 수 있을 것이다.
제1 은 합금 스터드 범프(208) 및 제2 은 합금 스터드 범프(210)에 의해서 형성된 스터드 범프 적층 구조물(212)이 원래의 스터드 범프 보다 더 높은 높이를 가지고, 그에 따라 스터드 범프 적층 구조물에 의한 전기 장치들이 변형에 대해서 보다 큰 허용 공차(tolerance)를 가질 수 있을 것이고, 이는 보다 양호한 신뢰성을 유도할 수 있을 것이다. 또한, 제1 은 합금 스터드 범프(208) 및 제2 은 합금 스터드 범프(210)가 동일한 은 합금 와이어(200)로 형성될 수 있을 것이기 때문에, 구조물이 하나의 제조 기계에서 형성될 수 있을 것이다. 그에 따라, 프로세스가 단순화될 수 있을 것이고 그리고 비용이 감소될 수 있을 것이다.
도 8 내지 12는 일부 실시예들에 따른 플립 칩 패키징에서의 은 스터드 범프 구조물의 적용예들을 도시한다. 명료함을 위해서, 전술한 유닛들과 유사한 또는 동일한 유닛들을 구체적으로 반복 설명하지 않을 것이다. 도 8에 도시된 일 실시예에 따라서, 제1 칩(802) 상의 본딩 패드(804) 상의 제1 은 합금 스터드 범프(808)가 플립되고(flipped) 기판(816) 상의 본딩 패드(818) 상에서 배치된다. 이어서, 제1 은 합금 스터드 범프(808)가 접착제(814)에 의해서 기판(816) 상으로 본딩되어 제1 플립 칩 패키지를 형성한다. 이러한 실시예에서, 제1 은 합금 스터드 범프(808)가 Ag : Au : Pd = 60-99.98 : 0.01-30 : 0.01-10의 중량 백분율 비율을 가지고, 상기 은은, 제2 은 합금 스터드 범프 및 제1 은 합금 스터드 범프의 주요 원소이다(예를 들어, 50 중량% 초과의 은을 포함한다). 본딩 패드(804) 및 본딩 패드(818)의 예들이 Al 패드, Ni 패드, Cu 패드, Au 패드, 또는 다른 적절한 표면 마무리 패드들을 포함할 수 있을 것이나, 이러한 것으로 제한되는 것은 아니다. 접착제(814)가 예를 들어 전도성 접착제 또는 땜납일 수 있을 것이다. 기판(816)은 인쇄회로기판, 다른 칩 또는 웨이퍼일 수 있을 것이다.
도 9에 도시된 하나의 실시예에 따라서, 은 합금 스터드 범프(908)가 제2 칩(902) 상의 본딩 패드(904) 상에 형성된다. 이어서, 제1 칩(802) 상의 제1 은 합금 스터드 범프(808) 및 은 합금 스터드 범프(908)가 접착제(814)에 의해서 본딩되어 제2 은 플립 칩 패키지를 형성한다.
도 10에 도시된 하나의 실시예에 따라서, 제1 은 합금 스터드 범프(808) 및 제2 은 합금 스터드 범프(810)를 포함하는 스터드 범프 적층 구조물(812)이 제1 칩(802) 상의 본딩 패드(804) 상에 형성된다. 이어서, 제1 칩(802)이 플립되고, 그리고 스터드 범프 적층 구조물(812)이 접착제(814)에 의해서 기판(816) 상의 본딩 패드(818) 상으로 본딩되어 제3 플립 칩 패키지를 형성한다.
도 11에 도시된 실시예에 따라서, 은 합금 스터드 범프(908)가 제2 칩(902) 상의 본딩 패드(904) 상에 형성된다. 이어서, 제1 칩(802)이 (상부에 형성된 제1 은 합금 스터드 범프(808) 및 제2 은 합금 스터드 범프(810)를 포함하는 스터드 범프 적층 구조물(812)과 함께) 플립되고 그리고 제2 칩(902) 상으로 배치된다. 이어서, 제1 칩(802) 상의 스터드 범프 적층 구조물(812) 및 제2 칩(902) 상의 은 합금 스터드 범프(908)가 접착제(814)에 의해서 본딩되어 제4 플립 칩 패키지를 형성한다.
도 12에 도시된 하나의 실시예에 따라서, 제1 은 합금 스터드 범프(908) 및 제2 은 합금 스터드 범프(910)를 포함하는 스터드 범프 적층 구조물(912)이 제2 칩(902) 상의 본딩 패드(904) 상에 형성된다. 이어서, 제1 칩(802)이 (상부에 형성된 제1 은 합금 스터드 범프(808) 및 제2 은 합금 스터드 범프(810)를 포함하는 스터드 범프 적층 구조물(812)과 함께) 플립되고 그리고 제2 칩(902) 상으로 배치된다. 이어서, 스터드 범프 적층 구조물(812) 및 스터드 범프 적층 구조물(912)이 접착제(814)에 의해서 본딩되어 제5 플립 칩 패키지를 형성한다.
도 13은 일 실시예에 따른 테입 자동화 본딩 프로세스에 적용된 은 합금 스터드 범프를 도시한다. 도 13을 참조하면, 가요성 폴리머 기판(816) 상의 본딩 패드(818)가, 테입 자동화 본딩에 의해서, 칩(802) 상의 본딩 패드(804) 상의 제1 은 합금 스터드 범프(808)에 본딩된다. 제1 은 합금 스터드 범프(808)가 고온 프레싱에 의해서 테입 자동화 본딩 패키지의 가요성 폴리머 기판(816) 상의 본딩 패드(818)에 본딩된다.
전술한 여러 가지 실시예들에 따라서, 신규한 은 합금 스터드 범프 및 그 제조 방법이 제공된다. 은 합금 스터드 범프가 알루미늄 패드와 함께 충분한 양의 금속간 화합물들을 형성할 수 있을 것이고, 그에 따라 만족스러운 본딩 경계부가 초래될 수 있을 것이다. 다른 한편으로, 은 합금 스터드 범프의 금속간 화합물이 매우 서서히 성장하기 때문에, 연결 지점들의 경계부가 취성적이 되지 않을 것이고, 그리고 은 합금 스터드 범프의 신뢰성이 개선될 수 있을 것이다. 또한, 땜납 범프들과 비교하면, 은 합금 스터드 범프는 환경에 보다 유리하고(적은 오염을 초래한다) 그리고 은 합금의 조성이 보다 정밀하게 제어될 수 있다. 또한, 동일 평면성(coplanarity)의 어려움이 발생되지 않을 수 있을 것이다. 또한, 은 합금 스터드 범프가 웨이퍼 레벨 팩키징 프로세스에서 이용될 수 있을 것이다.
비교예 1
순수 금 와이어(직경: 25.4 ㎛)의 일 단부가 전기 프레임 오프(EFO)에 의해서 용융되어 표면 장력으로 인해서 무 공기 볼을 형성하였다. 초음파 고온 프레싱에 의해서, 무 공기 볼을 실리콘 칩 상의 알루미늄 패드에 본딩하여 볼 본드를 형성하였다. 이어서, 금 와이어를 컷팅하여 금 스터드 범프를 형성하였다. 제조와 관련한 구체적인 내용이 표 1에 기재되어 있다. 결과적인 금 스터드 범프들의 크기가 표 2에 기재되어 있다. 결과적인 금 스터드 범프들의 접착력이 표 3에 기재되어 있다.
비교예 2
순수 구리 와이어(직경: 25.4 ㎛)의 일 단부가 전기 프레임 오프(EFO)에 의해서 용융되어 표면 장력으로 인해서 무 공기 볼을 형성하였다. 포밍 가스(95% N2 + 5% H2) 하에서의 초음파 고온 프레싱에 의해서, 무 공기 볼을 실리콘 칩 상의 알루미늄 패드에 본딩하여 볼 본드를 형성하였다. 이어서, 구리 와이어를 컷팅하여 구리 스터드 범프를 형성하였다. 제조와 관련한 구체적인 내용이 표 1에 기재되어 있다. 결과적인 구리 스터드 범프들의 크기가 표 2에 기재되어 있다. 결과적인 구리 스터드 범프들의 접착력이 표 3에 기재되어 있다.
예 1, 스터드 범프 제조
은 합금 와이어(89중량%Ag-8중량%Au-3중량%Pd; 직경: 25.4 ㎛)의 일 단부가 전기 프레임 오프(EFO)에 의해서 용융되어 표면 장력으로 인해서 무 공기 볼을 형성하였다. 초음파 고온 프레싱에 의해서, 무 공기 볼을 실리콘 칩 상의 알루미늄 패드에 본딩하여 볼 본드를 형성하였다. 이어서, 은 합금 와이어를 컷팅하여 은 합금 스터드 범프를 형성하였다. 제조와 관련한 구체적인 내용이 표 1에 기재되어 있다. 결과적인 은 합금 스터드 범프들의 크기가 표 2에 기재되어 있다. 결과적인 은 합금 스터드 범프들의 접착력이 표 3에 기재되어 있다. 표 2를 참조하면, 비록 스터드 범프들을 형성하기 위해서 이용된 와이어들이 동일한 직경을 가졌지만, 은 합금 스터드 범프의 크기가 금 스터드 범프의 크기 보다 약간 작았고 그리고 구리 스터드 범프의 크기 보다 약간 컸다. 은 합금 스터드 범프의 작은 크기는 장점을 가졌는데, 이는 그러한 은 합금 스터드 범프가 짧은 연결 거리를 가지는 고밀도 패키지에서 이용될 수 있기 때문이다. 본드 테스터(bond tester) DAGE4000를 이용하여, 예 1의 결과적인 은 합금 스터드 범프 및 비교예 1의 금 스터드 범프에 대해서 볼 전단(shear) 테스트를 실시하였고, 그 결과는 은 합금 스터드 범프의 접착력이 금 스터드 범프 및 구리 스터드 범프의 접착력 보다 각각 21% 및 28% 더 크다는 것을 보여준다.
제조상의 상세 내용
은 합금 스터드 범프 금 스터드 범프 구리 스터드 범프
파워 230(dac) 230(dac) 260(dac)
시간 10(ms) 13.5(ms) 13.5(ms)
접착력 24(gf) 24(gf) 30(gf)
접착 시간 12(ms) 12(ms) 15(ms)
전류 46(mA) 40(mA) 50(mA)
방전(Discharge) 시간 0.46(ms) 0.46(ms) 0.46(ms)
결과적인 합금 스터드 범프들의 크기
은 합금 스터드 범프 금 스터드 범프 구리 스터드 범프
직경 두께 직경 두께 직경 두께
샘플 번호 30 30 30 30 30 30
최대 52.5 ㎛ 17.2 ㎛ 55.4 ㎛ 17.6 ㎛ 52.3 ㎛ 19.5 ㎛
최소 46.6 ㎛ 15.4 ㎛ 47.0 ㎛ 15.8 ㎛ 45.8 ㎛ 15.2 ㎛
평균 49.3 ㎛ 16.0 ㎛ 53.4 ㎛ 16.2 ㎛ 48.8 ㎛ 15.4 ㎛
결과적인 스터드 범프들의 접착력
은 합금 스터드 범프 금 스터드 범프 구리 스터드 범프
샘플 번호 30 30 30
최대 32.22 g 26.35 g 28.3 g
최소 27.12 g 21.08 g 20.1 g
평균 29.42 g 24.32 g 23.0 g
예 2, 신뢰성 테스트
실리콘 칩들 상에 제조된 예 1의 은 합금 스터드 범프, 비교예 1의 금 스터드 범프, 및 비교예 2의 구리 스터드 범프가 각각 칩에 본딩되었고, 이어서 언더필드되고(underfilled) 그리고 땜납 프로세스에 의해서(땜납 조성: 96.5중량%Pb-3중량%Ag-0.5중량%Cu) 볼 그리드 어레이 패키지(ball grid array package)(BGA)의 비스말레이미드 트리아진 수지(bismaleimide triazine resin)(BT resin) 기판으로 플립-칩 조립되었다. 이어서, 무 공기 볼을 BT 기판의 후방면 상에 배치하여 플립 칩/BGA 고밀도 패키징 제품의 조립을 마무리하였다. 그 후에, 온도 사이클링 테스트(temperature cycling test)(TCT), 압력 쿡킹 테스트(pressure cooking test)(PCT), 고온 저장(HTS) 테스트를 결과적인 스터드 범프 패키징 제품들의 각각에 대해서 실시하여, 그들의 신뢰성을 테스트 하였다.
실험들에 따라서, 칩 상의 금 스터드 범프와 알루미늄 패드 사이의 경계부 사이에 형성된 금속간 화합물이 2.1 ㎛의 두께를 가졌다. 금속간 화합물은, 제품의 연결 지점들이 취성적이 되거나 파괴되어 제품의 실패를 초래할 정도로 두꺼웠다. 다른 한편으로, 구리 스터드 범프와 알루미늄 패드의 경계부 사이에 형성된 금속간 화합물은 0.2 ㎛의 두께를 가졌다. 금속간 화합물의 양은 너무 적어서, 연결이 성공적인지 또는 그렇지 않은지의 여부를 알 수 없었다. 그러나, 은 합금 스터드 범프와 알루미늄 패드 사이의 경계부에 형성된 금속간 화합물은 0.6 ㎛의 두께를 가졌다. 그러한 금속간 화합물은 연결이 완료되었는지의 여부를 알 수 있을 정도로 충분히 두꺼웠으나, 너무 두껍지는 않아서 용이하게 파괴될 수 있었다.
또한, 비교예 1의 금 스터드 범프에 대해서 500 회의 온도 사이클링 테스트를 실시하였고, 그리고 금 스터드 범프의 금속간 화합물의 두께가 3.8 ㎛으로 증대되었다. 비교예 2의 구리 스터드 범프에 대해서 3000 회의 온도 사이클링 테스트를 실시하였고, 그리고 구리 스터드 범프의 금속간 화합물의 두께가 단지 0.3 ㎛이었다. 예 1의 은 합금 스터드 범프에 대해서 3000 회의 온도 사이클링 테스트를 실사하였고, 은 합금 스터드 범프의 금속간 화합물의 두께가 1.0 ㎛으로 증대되었다.
또한, 압력 쿡킹 테스트의 168 시간 후에, 비교예 1의 금 스터드 범프의 금속간 화합물의 두께가 3.1 ㎛으로 증대되었고, 그리고 비교예 2의 구리 스터드 범프의 금속간 화합물의 두께가 단지 0.4 ㎛ 이었으며, 예 1의 은 합금 스터드 범프의 금속간 화합물의 두께가 0.9 ㎛으로 증대되었다.
또한, 500 시간의 고온 저장 테스트 후에, 비교예 1의 금 스터드 범프의 금속간 화합물의 두께가 4.3 ㎛으로 증대되어 칩 상의 알루미늄이 거의 완전히 소모되었고, 그리고 비교예 2의 구리 스터드 범프의 금속간 화합물의 두께가 단지 0.7 ㎛ 이었으며, 예 1의 은 합금 스터드 범프의 금속간 화합물의 두께가 1.8 ㎛으로 증대되었다.
따라서, 비교예 1의 금 스터드 범프의 금속간 화합물이 너무 빨리 성장되어, 연결 지점들이 취성적이 되었다. 이와 대조적으로, 비교예 2의 구리 스터드 범프에 대해서는, 연결이 완전한지 또는 그렇지 않은 지의 여부를 알 수 있을 정도로 금속간 화합물이 충분히 성장하지 않았다. 그러나, 예 1의 은 합금 스터드 범프의 금속간 화합물은 금 스터드 범프 및 구리 스터드 범프의 금속간 화합물의 두께들 사이의 두께를 가졌다. 다시 말해서, 은 합금 스터드 범프의 경계부는 취성적이 되지 않았고 그리고 연결이 완전하였다. 따라서, 예 1의 은 합금 스터드 범프는 비교예 1 및 2의 스터드 범프들 보다 양호한 신뢰성을 가졌다.
예 3, 웨이퍼 레벨 패키지
웨이퍼 레벨 패키지에 대해서 테스트하기 위해서, 12,000 개의 예 1의 은 합금 스터드 범프들, 비교예 1의 금 스터드 범프들, 및 비교예 2의 구리 스터드 범프들 각각을 실리콘 웨이퍼(6 인치) 상에 형성하였다.
모든 스터드 범프들이 웨이퍼 상에 형성된 후에, 상부에 형성된 금속간 화합물의 두께를 분석하였다. 실험들에 따라서, 처음 10 개의 금 스터드 범프들(즉, 프로세스의 도입부에 형성된 제1 스터드 범프로부터 제10 스터드 범프) 내에 형성된 금속간 화합물이 3.2 ㎛의 평균 두께를 가졌고, 처음의 10 개의 구리 스터드 범프들 내에 형성된 금속간 화합물이 0.4 ㎛의 평균 두께를 가졌으며, 처음의 10 개의 은 합금 스터드 범프들 내에 형성된 금속간 화합물이 0.8 ㎛의 평균 두께를 가졌다. 모든 스터드 범프들이 형성된 후에, 프로세스의 도입부에 형성된 금 스터드 범프들이 취성적이 되었고 그리고 파괴되었다. 구리 스터드 범프들은 매우 불량하게 연결되었고 그리고 심각하게 산화되었으며, 그리고 칩이 거의 파괴되었다. 그러나, 은 합금 스터드 범프는 전술한 문제들을 가지지 않았다.
또한, 비교예 1의 금 스터드 범프들 및 예 1의 은 합금 스터드 범프의 수율들(yields)이 거의 100% 였다. 그러나, 비교예 2의 구리 스터드 범프들의 수율은 약 64% 였다.
또한, 처음의 10 개의 금 스터드 범프들(즉, 프로세스의 초기 스테이지에서 형성된 처음의 10 개의 스터드 범프들)의 평균 접착력은 마지막 10 개의 금 스터드 범프들의 평균 접착력 보다 17% 가 낮았다. 처음의 10 개의 구리 스터드 범프들의 평균 접착력은 마지막 10 개의 구리 스터드 범프들의 평균 접착력 보다 37% 가 낮았다. 처음 10 개의 은 합금 스터드 범프들의 평균 접착력은 마지막 10개의 은 합금 스터드 범프들의 평균 접착력과 거의 동일하였다.
예 4, 테입 자동화 본딩
예 1의 은 합금 스터드 범프, 비교예 1의 금 스터드 범프, 및 비교예 2의 구리 스터드 범프들 각각이 집적 회로 칩 상의 알루미늄 패드 상에 형성되었다. 고온 프레싱 헤드를 이용하여 스터드 범프 및 구리 전극을 폴리이미드(PI) 기판 상에 본딩하였다. 이어서, 본드 테스터 DAGE4000를 이용하여, 칩 상의 은 합금 스터드 범프 및 금 스터드 범프에 대해서 볼 전단 테스트를 실시하였다. 결과들을 표 4에 기재하였다. 표 4에 기재된 바와 같이, 은 합금 스터드 범프의 접착력은 금 스터드 범프 및 구리 스터드 범프의 접착력 보다 각각 17% 및 18% 더 높았다.
은 합금 스터드 범프 및 금 스터드 범프에 대해서 실시된 전단 테스트의 결과들
은 합금 스터드 범프 Au 스터드 범프 구리 스터드 범프
샘플 번호 30 30 30
최대 값 63.2 g 54.6 g 58.3 g
최소 값 58.9 g 50.4 g 49.7 g
평균 값 61.2 g 52.5 g 51.9 g
예로서 그리고 바람직한 실시예들과 관련하여 본원 발명을 설명하였지만, 본원 발명이 개시된 실시예들로 제한되지 않는다는 것을 이해할 수 있을 것이다. 반대로, (소위 당업자에게 자명한 바와 같이) 여러 가지 변형예들 및 유사한 장치들을 포함하도록 의도된다. 따라서, 첨부된 청구항들의 범위는 그러한 변형예들 및 유사한 장치들 모두를 포함하도록 가장 넓게 해석되어야 할 것이다.

Claims (13)

  1. 스터드 범프 구조물이며,
    제1 기판; 및
    상기 제1 기판 상에 배치되고 제2 기판에 조립되는 제1 은 합금 스터드 범프를 포함하고,
    상기 제1 은 합금 스터드 범프는 Ag, Au, 및 Pd으로 구성되며 Ag : Au : Pd = 85~97.98 : 0.01~9 : 2.01~6의 중량 백분율 비율을 가지고,
    제1 은 합금 스터드 범프를 제2 기판에 조립하기 위한 재료는 전도성 접착제 또는 땜납을 포함하고,
    상기 제1 기판은 웨이퍼를 포함하며, 제2 기판은 웨이퍼 또는 인쇄회로기판을 포함하는, 스터드 범프 구조물.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 기판 상의 본딩 패드를 더 포함하고, 상기 제1 은 합금 스터드 범프는 상기 본딩 패드 상에 배치되는, 스터드 범프 구조물.
  5. 제1항에 있어서,
    상기 제1 은 합금 스터드 범프 상에 배치되는 제2 은 합금 스터드 범프를 더 포함하고, 제1 은 합금 스터드 범프의 축과 제2 은 합금 스터드 범프의 축은 서로 정렬되고, 제1 은 합금 스터드 범프의 직경과 제2 은 합금 스터드 범프의 직경은 동일하며 20㎛ 내지 100㎛인, 스터드 범프 구조물.
  6. 제5항에 있어서, 상기 제2 은 합금 스터드 범프 및 상기 제1 은 합금 스터드 범프는 동일한 조성을 가지는, 스터드 범프 구조물.
  7. 스터드 범프 구조물을 제조하기 위한 방법이며,
    은 합금 와이어를 제공하는 단계;
    제1 무 공기 볼을 형성하기 위해서 상기 은 합금 와이어의 단부를 용융시키는 단계;
    상기 제1 무 공기 볼을 제1 기판 상으로 본딩시켜 제1 볼 본드를 형성하는 본딩 단계;
    상기 제1 볼 본드가 제1 기판 상에 잔류하여 제1 은 합금 스터드 범프를 형성하도록 상기 은 합금 와이어를 컷팅하는 단계로서, 상기 제1 은 합금 스터드 범프는 Ag, Au, 및 Pd으로 구성되며 Ag : Au : Pd = 85~97.98 : 0.01~9 : 2.01~6의 중량 백분율 비율을 가지는 단계; 및
    제1 은 합금 스터드 범프를 제2 기판에 조립하는 단계로서, 제1 은 합금 스터드 범프는 고온 프레싱, 초음파 고온 프레싱, 또는 전도성 접착제 또는 땜납을 포함하는 조립을 위한 재료에 의해 제2 기판에 조립되는 단계를 포함하고,
    상기 제1 기판은 웨이퍼를 포함하며, 제2 기판은 웨이퍼 또는 인쇄회로기판을 포함하는, 스터드 범프 구조물 제조 방법.
  8. 삭제
  9. 삭제
  10. 제7항에 있어서,
    상기 은 합금 와이어의 와이어 직경은 10 ㎛ 내지 50 ㎛인, 스터드 범프 구조물 제조 방법.
  11. 제7항에 있어서,
    고온 프레싱 또는 초음파 고온 프레싱에 의해서 상기 제1 무 공기 볼이 상기 제1 기판 상으로 본딩되어 제1 볼 본드를 형성하는, 스터드 범프 구조물 제조 방법.
  12. 제7항에 있어서,
    상기 제1 기판 상의 본딩 패드를 더 포함하고, 상기 제1 무 공기 볼이 상기 본딩 패드 상에 배치되는, 스터드 범프 구조물 제조 방법.
  13. 제7항에 있어서,
    상기 은 합금 와이어의 단부를 다시 용융시켜 제2 무 공기 볼을 형성하는 용융 단계;
    상기 제2 무 공기 볼을 상기 제1 은 합금 스터드 범프 상으로 본딩시켜 제2 볼 본드를 형성하는 본딩 단계; 및
    상기 제2 볼 본드가 상기 제1 은 합금 스터드 범프 상에 잔류하여 제2 은 합금 스터드 범프를 형성하도록 상기 은 합금 와이어를 컷팅하는 단계를 더 포함하고,
    제1 은 합금 스터드 범프의 축과 제2 은 합금 스터드 범프의 축은 서로 정렬되며, 제1 은 합금 스터드 범프의 직경과 제2 은 합금 스터드 범프의 직경은 동일하며 20㎛ 내지 100㎛인, 스터드 범프 구조물 제조 방법.
KR1020130092982A 2012-11-07 2013-08-06 스터드 범프 구조물 및 그 제조 방법 KR101528030B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW101141253A TWI395313B (zh) 2012-11-07 2012-11-07 銲球凸塊結構及其形成方法
TW101141253 2012-11-07

Publications (2)

Publication Number Publication Date
KR20140059117A KR20140059117A (ko) 2014-05-15
KR101528030B1 true KR101528030B1 (ko) 2015-06-10

Family

ID=48482628

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130092982A KR101528030B1 (ko) 2012-11-07 2013-08-06 스터드 범프 구조물 및 그 제조 방법

Country Status (6)

Country Link
US (1) US9490147B2 (ko)
JP (1) JP6088950B2 (ko)
KR (1) KR101528030B1 (ko)
CN (1) CN103811449B (ko)
DE (1) DE102013107065A1 (ko)
TW (1) TWI395313B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103400823A (zh) * 2013-07-30 2013-11-20 华进半导体封装先导技术研发中心有限公司 包含铜柱的细间距叠层封装结构和封装方法
US8779604B1 (en) * 2013-11-06 2014-07-15 Chipmos Technologies Inc. Semiconductor structure and manufacturing method thereof
US20150171039A1 (en) * 2013-12-13 2015-06-18 Chipmos Technologies Inc. Redistribution layer alloy structure and manufacturing method thereof
TWI538762B (zh) * 2014-01-03 2016-06-21 樂金股份有限公司 銲球凸塊與封裝結構及其形成方法
TWI576933B (zh) * 2014-07-30 2017-04-01 樂金股份有限公司 封裝結構的形成方法
WO2016024180A1 (en) * 2014-08-11 2016-02-18 Koninklijke Philips N.V. Alloy stud bump interconnects for semiconductor devices
KR102627991B1 (ko) 2016-09-02 2024-01-24 삼성디스플레이 주식회사 반도체 칩, 이를 구비한 전자장치 및 반도체 칩의 연결방법
US10170429B2 (en) * 2016-11-28 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming package structure including intermetallic compound
US10600755B2 (en) * 2017-08-10 2020-03-24 Amkor Technology, Inc. Method of manufacturing an electronic device and electronic device manufactured thereby
US10388627B1 (en) * 2018-07-23 2019-08-20 Mikro Mesa Technology Co., Ltd. Micro-bonding structure and method of forming the same
US10347602B1 (en) * 2018-07-23 2019-07-09 Mikro Mesa Technology Co., Ltd. Micro-bonding structure
FR3088018B1 (fr) * 2018-11-06 2023-01-13 Mbda France Procede de liaison par brassage permettant d'ameliorer la tenue en fatigue de joints brases
US20230041747A1 (en) * 2019-11-26 2023-02-09 James Rathburn Stud bumped printed circuit assembly
JP7491769B2 (ja) * 2020-08-04 2024-05-28 株式会社ジャパンディスプレイ 回路基板、ｌｅｄモジュール及び表示装置、並びにｌｅｄモジュールの作製方法及び表示装置の作製方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050033254A (ko) * 2003-10-06 2005-04-12 학교법인 한양학원 칩 접합방법
JP2007142271A (ja) * 2005-11-21 2007-06-07 Tanaka Electronics Ind Co Ltd バンプ材料および接合構造
JP2010034527A (ja) * 2008-06-27 2010-02-12 Panasonic Corp 実装構造体および実装方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6123329A (ja) * 1984-07-12 1986-01-31 Nec Corp 半導体装置製造法
JP2891432B2 (ja) 1989-12-27 1999-05-17 田中電子工業株式会社 半導体材料の接続方法，それに用いる接続材料及び半導体装置
JP3527356B2 (ja) * 1996-04-04 2004-05-17 新日本製鐵株式会社 半導体装置
US5949654A (en) 1996-07-03 1999-09-07 Kabushiki Kaisha Toshiba Multi-chip module, an electronic device, and production method thereof
JPH11326379A (ja) * 1998-03-12 1999-11-26 Fujitsu Ltd 電子部品用コンタクタ及びその製造方法及びコンタクタ製造装置
JP2002261111A (ja) * 2001-03-06 2002-09-13 Texas Instr Japan Ltd 半導体装置及びバンプ形成方法
TWI284973B (en) 2002-04-03 2007-08-01 Advanced Semiconductor Eng Flip-chip joint structure, and fabricating process thereof
TWI237857B (en) 2004-10-21 2005-08-11 Nanya Technology Corp Method of fabricating MOS transistor by millisecond anneal
WO2007062165A2 (en) * 2005-11-23 2007-05-31 Williams Advanced Materials, Inc. Alloys for flip chip interconnects and bumps
JP4863746B2 (ja) 2006-03-27 2012-01-25 富士通株式会社 半導体装置およびその製造方法
KR101240155B1 (ko) * 2006-04-27 2013-03-11 아사히 가세이 일렉트로닉스 가부시끼가이샤 도전 입자 배치 시트 및 이방성 도전 필름
CN102010679B (zh) * 2007-01-10 2013-05-08 日立化成株式会社 电路部件连接用粘接剂及使用该粘接剂的半导体装置
JP2010123817A (ja) 2008-11-21 2010-06-03 Fujitsu Ltd ワイヤボンディング方法および電子装置とその製造方法
JP5616165B2 (ja) * 2010-08-24 2014-10-29 タツタ電線株式会社 銀ボンディングワイヤ
JP4771562B1 (ja) * 2011-02-10 2011-09-14 田中電子工業株式会社 Ａｇ−Ａｕ−Ｐｄ三元合金系ボンディングワイヤ
JP2012174803A (ja) * 2011-02-18 2012-09-10 Sharp Corp 半導体チップおよび半導体装置
JP5165810B1 (ja) * 2012-09-12 2013-03-21 田中電子工業株式会社 銀金パラジウム系合金バンプワイヤ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050033254A (ko) * 2003-10-06 2005-04-12 학교법인 한양학원 칩 접합방법
JP2007142271A (ja) * 2005-11-21 2007-06-07 Tanaka Electronics Ind Co Ltd バンプ材料および接合構造
JP2010034527A (ja) * 2008-06-27 2010-02-12 Panasonic Corp 実装構造体および実装方法

Also Published As

Publication number Publication date
CN103811449B (zh) 2016-12-28
JP2014096571A (ja) 2014-05-22
TWI395313B (zh) 2013-05-01
KR20140059117A (ko) 2014-05-15
TW201312716A (zh) 2013-03-16
DE102013107065A1 (de) 2014-05-08
US9490147B2 (en) 2016-11-08
CN103811449A (zh) 2014-05-21
US20140124920A1 (en) 2014-05-08
JP6088950B2 (ja) 2017-03-01

Similar Documents

Publication Publication Date Title
KR101528030B1 (ko) 스터드 범프 구조물 및 그 제조 방법
US9425168B2 (en) Stud bump and package structure thereof and method of manufacturing the same
KR100548114B1 (ko) 땜납 박 및 반도체 장치 및 전자 장치
JP3226213B2 (ja) 半田材料及びそれを用いた電子部品
JP3736452B2 (ja) はんだ箔
JP4609296B2 (ja) 高温半田及び高温半田ペースト材、及びそれを用いたパワー半導体装置
JP2002307188A (ja) Ｚｎ−Ａｌ系はんだを用いた製品
JP2004174522A (ja) 複合はんだ、その製造方法および電子機器
JP2002305213A (ja) はんだ箔および半導体装置および電子装置
TWI275648B (en) Lead-free solder alloy
JP2002124533A (ja) 電極材料、半導体装置及び実装装置
JP2008238233A (ja) 非鉛系の合金接合材、接合方法および接合体
JP5231727B2 (ja) 接合方法
JP4432541B2 (ja) 電子機器
JP4366838B2 (ja) 電子回路モジュールの製造方法
TWI576933B (zh) 封裝結構的形成方法
JP4888096B2 (ja) 半導体装置、回路配線基板及び半導体装置の製造方法
JP2019188456A (ja) はんだ合金、ソルダペースト、成形はんだ、及びはんだ合金を用いた半導体装置
JP4339723B2 (ja) 半導体装置およびその製造方法、電子装置ならびに実装構造体
JP4639607B2 (ja) 鉛フリー半田材料およびＰｂフリー半田材料の製造方法
JP2006054227A (ja) 半導体パワーモジュール及び半導体装置
JP5744080B2 (ja) 接合体および半導体装置
JP2011044571A (ja) 半導体装置、外部接続端子、半導体装置の製造方法、及び外部接続端子の製造方法
Tsai et al. Applications of Ag-alloy stud bump for IC and LED packages

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180508

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190409

Year of fee payment: 5