KR101442943B1 - 기능성 디바이스의 제조방법, 강유전체 재료층의 제조방법, 전계 효과 트렌지스터의 제조방법, 및 박막 트랜지스터, 전계 효과 트렌지스터, 및 전압식 잉크젯 헤드 - Google Patents

기능성 디바이스의 제조방법, 강유전체 재료층의 제조방법, 전계 효과 트렌지스터의 제조방법, 및 박막 트랜지스터, 전계 효과 트렌지스터, 및 전압식 잉크젯 헤드 Download PDF

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Abstract

본 발명의 하나의 기능성 디바이스의 제조 방법은, 기재상에 기능성 액체 재료를 도포함으로써, 기능성 고체 재료의 전구체층을 형성하는 기능성 고체 재료 전구체층 형성 공정과, 전구체층을 80℃~250℃의 범위 내에 있는 제1 온도로 가열함으로써, 전구체층의 유동성을 미리 낮게 해 두는 건조 공정과, 전구체층을 80℃~300℃의 범위 내에 있는 제2 온도로 가열한 상태에서 전구체층에 대해서 압형 가공을 하는 것으로, 전구체층에 압형 구조를 형성하는 압형 공정과, 전구체층을 제2 온도보다 높은 제3 온도로 열처리함으로써, 전구체층으로부터 기능성 고체 재료층을 형성하는 기능성 고체 재료층 형성 공정을 이 순서대로 포함한다.

Description

기능성 디바이스의 제조방법, 강유전체 재료층의 제조방법, 전계 효과 트렌지스터의 제조방법, 및 박막 트랜지스터, 전계 효과 트렌지스터, 및 전압식 잉크젯 헤드{Process for production of functional device, process for production of ferroelectric material layer, process for production of field effect transistor, thin film transistor, field effect transistor, and piezoelectric inkjet head}
본 발명은 기능성 디바이스의 제조 방법, 강유전체 재료층의 제조 방법, 전계 효과 트랜지스터의 제조 방법, 및 박막 트랜지스터, 전계 효과 트랜지스터, 및 압전식 잉크젯 헤드에 관한 것이다.
도 65는, 종래의 박막 트랜지스터(900)를 설명하기 위하여 나타낸 도면이다.
종래의 박막 트랜지스터(900)는, 도 65에 나타낸 바와 같이, 소스 전극(950) 및 드레인 전극(960)과, 소스 전극(950)과 드레인 전극(960)과의 사이에 위치하는 채널층(940)과, 채널층(940)의 도통 상태를 제어하는 게이트 전극(920)과, 게이트 전극(920)과 채널층(940)과의 사이에 형성되고, 강유전체 재료로 이루어지는 게이트 절연층(930)을 구비한다. 또한, 도 65에서, 부호(910)는 절연성 기판을 나타낸다.
종래의 박막 트랜지스터(900)에서는, 게이트 절연층(930)을 구성하는 재료로서 강유전체 재료(예를 들면, BLT(Bi4 - xLaxTi3O12), PZT(Pb(ZrxTi1 -x)O3))가 사용된다. 또 채널층(940)을 구성하는 재료로서 산화물 도전성 재료(예를 들면, 인듐주석 산화물(ITO))이 사용되고 있다.
종래의 박막 트랜지스터(900)에 의하면, 채널층을 구성하는 재료로서 산화물 도전성 재료를 이용하고 있기 때문에, 캐리어 농도를 높게 할 수 있다. 또, 게이트 절연층을 구성하는 재료로서 강유전체 재료를 이용하고 있기 때문에, 낮은 구동 전압에서 고속으로 스위칭할 수 있다. 그 결과, 큰 전류를 낮은 구동 전압에서 고속으로 제어하는 것이 가능해진다.
종래의 박막 트랜지스터는, 도 66에 나타낸 종래의 박막 트랜지스터의 제조 방법에 의해 제조할 수 있다. 도 66은, 종래의 박막 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다. 도 66(a)∼도 66(e)은 각 공정도이다. 또, 도 66(f)은 박막 트랜지스터(900)의 평면도이다.
우선, 도 66(a)에 나타낸 바와 같이, 표면에 SiO2층이 형성된 Si기판으로 이루어진 절연성 기판(910)상에, 전자빔 증착법에 의해, Ti(10㎚) 및 Pt(40㎚)의 적층막으로 이루어진 게이트 전극(920)을 형성한다.
이어서, 도 66(b)에 나타낸 바와 같이, 게이트 전극(920)의 윗쪽으로부터, 졸겔법에 의해, BLT(Bi3 .25La0 .75Ti3O12) 또는 PZT(Pb(Zr0 .4Ti0 .6)O3)로 이루어진 게이트 절연층(930; 200㎚)을 형성한다.
이어서, 도 66(c)에 나타낸 바와 같이, 게이트 절연 (930)상에, RF스팩터법에 의해, ITO로 이루어지는 채널층(940; 5㎚∼15㎚)을 형성한다.
이어서, 도 66(d)에 나타낸 바와 같이, 채널층 940상에, Ti(30㎚) 및 Pt(30 ㎚)를 전자빔 증착법에 따라 성막함으로써, 소스 전극(950) 및 드레인 전극(960)을 형성한다.
이어서, RIE법 및 습식 에칭법(HF：HCl 혼합액)에 의해, 소자 영역을 다른 소자 영역으로부터 분리한다.
이것에 의해, 도 66(e) 및 도 66(f)에 나타내는, 박막 트랜지스터(900)를 제조할 수 있다.
도 67은, 종래의 박막 트랜지스터(900)의 전기 특성을 설명하기 위하여 나타낸 도면이다. 또한, 도 67중, 부호(940a)는 채널을 나타내고, 부호(940b)는 공핍층을 나타낸다. 종래의 박막 트랜지스터(900)에 대해서는, 도 67에 나타낸 바와 같이, 게이트 전압이 3V(VG=3V) 때의 온 전류로서 약 10-4 A, 온/오프비로서 1×104, 전계 효과 이동도μFE로서 10㎠/Vs, 메모리 윈도우특성으로서 약 2V의 값이 얻어지고 있다.
(특허문허 1) JP2006-121029A
그러나, 종래의 박막 트랜지스터(900)는, 상기와 같은 방법에 따라 제조되고 있기 때문에, 게이트 전극(920), 채널층(940), 소스 전극(950) 및 드레인 전극(960)을 형성하는 과정에서, 진공 프로세스나 포토리소그래피 프로세스를 이용할 필요가 있고, 원재료나 제조 에너지의 사용 효율이 낮다. 또, 제조에 장시간을 필요로 하는 문제도 있다.
또한, 이러한 문제는, 상기한 박막 트랜지스터를 제조하는 방법에서만 볼 수 있는 문제가 아니고, 엑추에이터, 광학 디바이스 등의 기능성 디바이스를 제조하는 방법 전반에 보여지는 문제이다. 또한, 상술한 요구는, 기능성 디바이스의 한 유형인, 압전식 잉크젯 헤드, 캐패시터, 그 외의, 강유전체 재료층의 전기 특성을 이용하는 용도 전반에 존재하는 요구이기도 하다.
본 발명은, 상기한 문제 중 적어도 하나를 해결하기 위해서 이루어진 것이다. 구체적으로는, 본 발명은, 상기와 같이 뛰어난 박막 트랜지스터를 비롯한 여러 가지의 기능성 디바이스를 종래보다 큰폭으로 적은 원재료 및 제조 에너지를 이용하여, 또한, 종래보다 단공정으로 제조하는 것이 가능한 기능성 디바이스의 제조 방법을 제공하는 것에 크게 공헌할 수 있다.
본 발명의 하나의 기능성 디바이스의 제조 방법은, 이하의 (1)∼(4)의 공정을 포함한다.
(1) 기재상에 기능성 액체 재료를 도포함으로써, 기능성 고체 재료의 전구체층을 형성하는 기능성 고체 재료 전구체층 형성 공정.
(2) 전술한 기능성 고체 재료 전구체층 형성 공정 후에, 전술한 전구체층을 80℃∼250℃의 범위 내에 있는 제1 온도로 가열하는 건조 공정.
(3) 전술한 건조 공정 뒤에, 전술한 전구체층을 80℃∼300℃의 범위 내에 있는 제2 온도로 가열한 상태로 그 전구체층에 대해서 압형 가공을 실시하는 것으로, 그 전구체층에 압형 구조를 형성하는 압형 공정.
(4) 전술한 압형 처리 공정 후에, 전술한 전구체층을 전술한 제2 온도보다 높은 제3 온도로 열처리함으로써, 그 전구체층으로부터 기능성 고체 재료층을 형성하는 기능성 고체 재료층 형성 공정.
또한, 본 출원에서는, 전술한 제조 방법에 앞서, 열처리함으로써, 장래적으로 금속 산화물 세라믹스 또는 금속으로 이루어진 기능성 고체 재료가 되는 전술한 기능성 액체 재료를 준비하는 공정을, 편의상, 기능성 액체 재료 준비 공정이라고 부른다. 또, 상술한 「전구체층」은 「전구체 조성물층」이라고 불리기도 하지만, 본 출원에서는 「전구체층」이라고 표기한다. 또, 각 공정의 사이에 기판의 이동이나 검사 등의 본 발명의 요지와는 관계가 없는 공정을 하는 것을 방해하는 것은 아니다.
이 기능성 디바이스의 제조 방법에 따르면, 기재상에 기능성 액체 재료를 도포해 전구체층을 형성하고, 상기 전구체층에 대해서 압형 가공을 실시하여 압형 구조를 형성하고, 또 전구체층을 소정의 온도로 열처리함으로써, 기능성 고체 재료층을 형성하는 것이 가능해진다. 그 결과, 상기와 같이 뛰어난 박막 트랜지스터를 비롯한 여러 가지의 기능성 디바이스를, 종래보다 큰폭으로 적은 원재료 및 제조 에너지를 이용하여, 또한, 종래보다 단공정으로 제조하는 것이 가능해진다.
또, 상술한 기능성 디바이스의 제조 방법에 따르면, 이하의 작용 효과가 나타낼 수 있다. 우선, 80℃∼250℃의 범위내에 있는 제1 온도로 가열함으로써, 전구체층의 고체화 반응을 어느 정도 진행하여 전구체층의 유동성을 미리 낮게 해 둘 수 있다. 또한, 80℃∼300℃의 범위내에 있는 제2 온도로 가열함으로써, 그 전구체층의 경도를 낮게 해 둠으로써 높은 소성변형 능력을 얻은 전구체층에 대해 압형 가공을 하는 것이 가능해진다. 그 결과, 원하는 압형 구조를 높은 정밀도로 형성하는 것이 가능해져, 원하는 성능을 갖는 기능성 디바이스를 제조하는 것이 가능해진다.
그러나, 고분자 재료를 이용하여 압형 가공을 실시하는 통상의 압형 가공 기술의 경우와는 달라, 열처리함으로써 금속 산화물 세라믹스 또는 금속이 되는 기능성 액체 재료를 이용하여 압형 가공을 실시하는 압형 가공 기술의 경우에는 실온에서 압형 가공을 실시한다는 보고예가 있다. 그러나, 이 보고에 의하면, 소정의 소성변형 능력을 부여하기 위해서는 유기 성분이나 용매 등을 함유시킬 필요가 발생되기 때문에, 이 유기 성분이나 용매 등의 함유에 기인하여 소성시의 형상 열화가 심해진다.
그러나, 본 발명의 발명자들의 연구에 의해, 전구체층을 80℃∼300℃의 범위 내에 있는 제2 온도로 가열하면, 전구체층의 소성변형 능력이 높아지는 것이 분명해졌다. 또한, 주용매를 제거할 수 있다는 것이 분명해졌다. 따라서, 본 발명의 하나의 기능성 디바이스의 제조 방법에 대해서는, 80℃∼300℃의 범위 내에 있는 제2 온도로 가열하는 것으로 높은 소성변형 능력을 얻는 것과 동시에 소성시의 형상 열화가 적은 전구체층에 대해서 압형 가공을 실시하는 것으로 하고 있는 것이다.
또한, 전술한 제2 온도를 「80℃∼300℃」의 범위 내로 한 것은, 이하의 이유에 따른다. 우선, 그 제2 온도가 80℃ 미만인 경우에는, 전구체층이 충분히 연화하지 않기 때문에 전구체층의 소성변형 능력을 충분히 높게 할 수 없기 때문이다.또한, 전술한 제2 온도가 300℃를 넘는 경우에는, 전구체층의 고체화 반응이 너무 진행되어서 전구체층의 소성변형 능력이 다시 저하되기 때문이다.
상기 관점에서 말하면, 전술한 전구체층을 100℃∼200℃의 범위 내에 있는 온도로 가열한 상태로 전구체층에 대해서 압형 가공을 하는 것이 더욱 바람직하다.
본 발명의 하나의 기능성 디바이스의 제조 방법에 대해서는, 전술한 제2 온도는 일정한 온도라도 좋고, 소정의 온도 범위 내에서 변동하는 온도라도 좋다. 또, 본 발명의 하나의 기능성 디바이스의 제조 방법에 대해서는, 「압형 가공」은 「나노 임프린트」라고 불리기도 한다.
본 발명의 하나의 기능성 디바이스의 제조 방법에 대해서는, 전술한 압형 공정에서, 1㎫∼20㎫의 범위 내에 있는 압력으로 압형 가공을 하는 것이 바람직하다.
상술의 기능성 디바이스의 제조 방법에 따르면, 상기한 것처럼, 높은 소성변형 능력을 얻은 전구체층에 대해서 압형 가공을 하는 것으로 하고 있다. 그 결과, 압형 가공을 할 때에 인가하는 압력을 1㎫∼20㎫까지 낮게 해도 전구체층이 형태의 표면 형상에 추종하여 변형하게 되고, 원하는 압형 구조를 높은 정밀도로 형성하는 것이 가능해진다. 또, 압형 가공을 할 때에 인가하는 압력을 1㎫∼20㎫까지 낮게 함으로써, 압형 가공을 실시할 때에 형태가 손상되기 어려워진다.
또한, 상기 압력을 「1㎫∼20㎫」의 범위 내로 한 것은, 이하의 이유에 의한다. 우선, 그 압력이 1㎫ 미만의 경우에는, 압력이 너무 낮아서 전구체 조성물을 압형할 수 없게 되는 경우가 있기 때문이다. 또한, 상기 압력이 20㎫이라면 충분히 전구체 조성물을 압형 할 수 있기 때문에, 더 이상의 압력을 인가할 필요가 없기 때문이다.
상기 관점에서 말하면, 전술한 압형 공정에서는, 2㎫∼10㎫의 범위 내에 있는 압력으로 압형 가공을 하는 것이 더욱 바람직하다.
본 발명의 하나의 기능성 디바이스의 제조 방법에 대해서는, 전술한 압형 공정에서, 80℃∼300℃의 범위 내에 있는 제4 온도로 가열한 틀을 이용하여 압형 가공을 하는 것이 바람직하다.
이러한 방법으로 함으로써, 압형 가공을 하고 있는 중간에, 전구체층의 소성변형 능력이 저하되는 것이 없어지기 때문에, 원하는 압형 구조를 더욱 높은 정밀도로 형성하는 것이 가능해진다.
여기서, 전술한 제4 온도를 「80℃∼300℃」의 범위 내로 한 것은, 이하의 이유에 따른다. 우선, 그 제4 온도가 80℃ 미만의 경우에는, 전구체층의 온도가 저하하는 것에 기인하여 전구체층의 소성변형 능력이 저하되기 때문이다. 또한, 상기 제4 온도가 300℃를 넘는 경우에는, 전구체층의 고체화 반응이 너무 진행되는 것에 기인하여 전구체층의 소성변형 능력이 저하되기 때문이다.
상기 관점에서 말하면, 전술한 제4 온도에 대해서는, 100℃∼200℃의 범위 내에 있는 온도에 가열한 틀을 이용하여 압형 가공을 하는 것이 더욱 바람직하다.
본 발명의 하나의 기능성 디바이스의 제조 방법에 대해서는, 전술한 압형 공정에서, 적어도 전술한 전구체층의 표면에 대한 이형처리 또는 그 형태의 압형면에 대한 이형 처리를 실시한 후, 그 전구체층에 대해서 압형 가공을 하는 것이 바람직하다.
이러한 방법으로 함으로써, 전구체층과 형태와의 사이의 마찰력을 저감할 수 있기 때문에, 전구체층에 대해서 더욱 정밀도 좋게 압형 가공을 하는 것이 가능해진다.
본 발명의 하나의 기능성 디바이스의 제조 방법에 대해서는, 전술한 기능성 액체 재료는, 금속 알콕시드를 함유하는 용액,
금속 유기산염을 함유하는 용액,
금속 무기산염을 함유하는 용액,
금속 할로겐화물을 함유하는 용액,
금속, 질소, 및 수소를 함유하는 무기 화합물을 함유하는 용액,
금속 수소화물을 함유하는 용액, 금속 나노 입자를 함유하는 용액, 및
세라믹스 미립자의 군에서부터 선택되는 적어도 1 종류를 함유하는 용액인 것이 바람직하다.
이러한 방법으로 함으로써, 소정의 소성변형 능력을 갖는 전구체층에 대해서 압형 가공을 하는 것이 가능해져, 압형 구조를 한층 높은 정밀도로 형성하는 것이 가능해진다.
본 발명의 하나의 기능성 디바이스의 제조 방법에 대해서는, 전술한 기능성 액체 재료는, 금속 알콕시드를 함유하는 용액, 금속 유기산염을 함유하는 용액, 및 금속 무기산염을 함유하는 용액의 군에서부터 선택되는 적어도 1 종류인 것이 바람직하다. 또, 전술한 기능성 고체 재료층 형성 공정에 있어서의 압형 공정 후의 전구체층으로부터 전술한 기능성 고체 재료층을 형성할 때의 체적 수축율은 30%∼90%의 범위 내에 있는 것이 바람직하다.
이와 같이, 기능성 고체 재료층 형성 공정에 대해 소정의 체적 수축율이 되도록, 압형 공정 후의 전구체층으로부터 기능성 고체 재료층을 형성하도록 함으로써, 원하는 압형 구조를 한층 높은 정밀도로 형성하는 것이 가능해진다.
또한, 전술한 체적 수축율을 「30%∼90%」의 범위 내로 하는 것은, 이하의 이유에 의한다. 우선, 그 체적 수축율을 30% 미만으로 하려고 하면, 전구체층의 고체화 반응이 너무 진행되어 전구체층의 소성변형 능력을 충분히 높게 하는 것이 곤란해지는 경우가 있기 때문이다. 또한, 전술한 체적 수축율이 90%를 넘는 경우에는 체적 수축율이 너무 높아서, 전구체층이 수축하는 과정에서 압형 구조가 무너져 버리기 쉬워지는 경우가 있기 때문이다.
상기 관점에서 말하면, 기능성 고체 재료층 형성 공정에 있어서의 압형 공정 후의 전구체층으로부터 기능성 고체 재료층을 형성할 때의 체적 수축율은 40%∼70%의 범위 내에 있는 것이 보다 바람직하고, 50%∼60%의 범위 내에 있는 것이 더욱 바람직하다.
또한, 체적 수축율은, 「압형 공정 후에서 수축 전의 체적으로부터, 기능성 고체 재료층 형성 공정에 있어서의 수축 후의 체적을 뺀 값」을 「압형 공정 후에서, 수축 전의 체적」으로 나눈 값이다. 즉, 체적 수축율이 큰 만큼 잘 수축한다.
본 발명의 하나의 기능성 디바이스의 제조 방법에 대해서는, 전술한 기능성 액체 재료는, 전술한 금속 할로겐화물을 함유하는 용액,
전술한 금속, 질소, 및 수소를 함유하는 무기 화합물을 함유하는 용액,
전술한 금속 수소화물을 함유하는 용액,
전술한 금속 나노 입자를 함유하는 용액, 및
전술한 세라믹스 미립자의 군에서부터 선택되는 적어도 1 종류를 함유하는 용액이며, 전술한 기능성 고체 재료층 형성 공정에 있어서의 전술한 압형 공정 후의 전구체층으로부터 전술한 기능성 고체 재료층을 형성할 때의 체적 수축율은 1%∼30%의 범위 내에 있는 것이 바람직하다.
또한, 전술한 체적 수축율을 「1%∼30%」의 범위 내로 한 것은, 이하의 이유에 의한다. 우선, 그 체적 수축율을 1% 미만으로 하려고 하면, 전구체층의 고체화 반응이 너무 진행되어서 전구체층의 소성변형 능력을 충분히 높게 하는 것이 곤란해지는 경우가 있기 때문이다. 또한, 이러한 기능성 액체 재료의 경우에는 체적 수축율이 30%를 넘지 않는 범위 내에 자연스럽게 들어가기 때문이다.
본 발명의 하나의 기능성 디바이스의 제조 방법에 대해서는, 전술한 기능성 고체 재료층 형성 공정에 대해서는, 산소 함유 분위기로 열처리함으로써, 금속 산화물 세라믹스로 이루어진 기능성 고체 재료층을 형성하는 것이 바람직하다.
이러한 방법으로 함으로써, 후술하는 바와 같이, 기능성 고체 재료층을, 「박막 트랜지스터에 있어서의 게이트 전극층, 게이트 절연층, 소스층, 드레인층, 채널층, 또는 배선층」, 「엑추에이터에 있어서의 압전체층 또는 전극층」, 「광학 디바이스에 있어서의 격자층」등으로 하는 것이 가능해지기 때문에, 여러 가지의 기능성 디바이스를 제조하는 것이 가능해진다.
이 경우, 기능성 고체 재료로서 이용할 수 있는 금속 산화물 세라믹스로서는, 각종 상유전체 재료(예를 들면, BZN(Bi1 .5Zn1 .0Nb1 .5O7 또는 BST(BaxSr1 -x)Ti3O12), SiO2, SrTiO3, LaAlO3, HfO2), 각종 강유전체 재료(예를 들면, PZT(Pb(ZrxTi1 -x)O3), BLT(Bi4-xLaxTi3O12), Nb도프 PZT, La도프 PZT, 티탄산바륨(BaTiO3), 티탄산납(PbTiO3), BTO(Bi4Ti3O12), SBT(SrBi2Ta2O9), BZN(Bi1 .5Zn1 .0Nb1 .5O7), 비스무트 페라이트(BiFeO3)), 각종 반도체 재료, 또는 각종 도전체 재료(예를 들면, 인듐주석 산화물(ITO), 산화인듐(In2O3), 안티몬도프 산화주석(Sb-SnO2), 산화아연(ZnO), 알루미늄 도프 산화아연(Al-ZnO), 갈륨도프 산화아연(Ga-ZnO), 산화루테늄(RuO2), 산화이리듐(IrO2), 산화주석(SnO2), 일산화주석(SnO), 니오브도프 이산화티탄(Nb-TiO2) 등의 산화물 도전체 재료, 인듐갈륨아연 복합산화물(IGZO), 갈륨도프 산화인듐(In-Ga-O(IGO)), 인듐도프 산화아연(In-Zn-O(IZO)) 등의 아몰퍼스(amorphous) 도전성 산화물 재료, 티탄산스트론튬(SrTiO3), 니오브도프 티탄산스트론튬(Nb-SrTiO3), 스트론튬바륨 복합산화물(SrBaO2), 스트론튬칼슘 복합산화물(SrCaO2), 루테늄산스트론튬(SrRuO3), 산화니켈란탄(LaNiO3), 산화티탄란탄(LaTiO3), 산화동란탄(LaCuO3), 산화 니켈 네오디뮴(NdNiO3), 산화 니켈 이트륨(YNiO3), 산화란탄칼슘망간 복합산화물(LCMO), 납산바륨(BaPbO3), LSCO(LaxSr1 - xCuO3), LSMO(La1 - xSrxMnO3), YBCO(YBa2Cu3O7-x), LNTO(La(Ni1 - xTix)O3), LSTO((La1 - xSrx)TiO3), STRO(Sr(Ti1 - xRux)O3) 그 외의 페로브스카이트형 도전성 산화물 또는 파이로클로르형 도전성 산화물), 그 외 재료(예를 들면, High-k재료(HfO2, Ta2O5, ZrO2, HfSixOy, ZrSixOy, LaAlO3, La2O3, (Ba1 - xSrx) TiO3, Al2O3, (Bi2 - xZnx)(ZnyNb2 -y)O7, Y2O3, GeO2, Gd2O3 등), 호이슬러계 합금(Co, Co-Pt, Co-Fe, Mn-Pt, Ni-Fe, CoFeB 등의 합금, Co-Cr-Fe-Al, Co2MnAl 등), MRAM용 배리어 재료((La1 - xSrx)MnO3 등의 산화물계 하프 메탈 등의 MRAM용 전극 재료, AlAs, MgO, Al2O3 등), 다중강성(Multiferroic) 재료(페로브스카이트형 BiMnO3, BiFeO3, YbMnO3 등, 가닛형 R3Fe2O12(R=Dy, Ho, Er, Tm, Tb, Lu), Y3Al5O12, Gd3Ga5O12, SGGG(Gd2.7Ca0.3)(Ga4.0Mg0.32Zr0.65Ca0.03)O12 등), PRAM 재료(GexTe1 -x, Ge2Sb2Te5 등의 칼코게나이드계, Sb-X합금(X=Ge, Ga, In, Se, Te) 등), 광촉매용 루틸형 이산화티탄(TiO2))을 예시할 수 있다.
본 발명의 하나의 기능성 디바이스의 제조 방법에 대해서는, 전술한 기능성 고체 재료층 형성 공정에 대해서는, 환원 분위기로 열처리함으로써, 금속으로 이루어진 기능성 고체 재료층을 형성하는 것이 바람직하다.
이러한 방법으로 함으로써, 후술하는 바와 같이, 기능성 고체 재료층을, 「박막 트랜지스터에 있어서의 게이트 전극층, 또는 배선층」, 「엑추에이터에 있어서의 전극층」, 「광학 디바이스에 있어서의 금속 격자층」등으로 하는 것이 가능해지기 때문에, 여러 가지의 기능성 디바이스를 제조하는 것이 가능해진다.
이 경우, 기능성 고체 재료로서 이용할 수 있는 금속으로서는, 예를 들면, Au, Pt, Ag, Cu, Ti, Ge, In, Sn 등을 예시할 수 있다.
본 발명의 하나의 기능성 디바이스의 제조 방법에 대해서는, 전술한 압형 공정에서, 전술한 기능성 고체 재료층 형성 공정에서의 열처리에 의해, 가장 층 두께가 얇은 영역에서 크랙이 발생하는 압형 구조를 형성하는 것이 바람직하다.
이러한 방법으로 함으로써, 전술한 기능성 고체 재료층 형성 공정에서는, 전구체층에 있어서의 가장 층 두께가 얇은 영역에서 크랙이 발생하고, 상기 크랙의 존재에 기인하여 전구체층이 무리없이 면내 방향으로 수축할 수 있게 된다. 그 결과, 원하는 압형 구조를 높은 정밀도로 형성하는 것이 가능해진다.
본 발명의 하나의 기능성 디바이스의 제조 방법에 대해서는, 전술한 압형 공정과 전술한 기능성 고체 재료층 형성 공정과의 사이에, 압형 가공이 실시된 전술한 전구체층 중 가장 층 두께가 얇은 영역에 있어 그 전구체층이 완전하게 제거되는 조건으로, 그 전구체층을 전면 에칭하는 공정을 더욱 포함하는 것이 바람직하다.
이러한 방법으로 함으로써, 기능성 고체 재료층 형성 공정에서는, 전구체층이 복수의 영역에 분단되는 결과, 전구체층이 무리없이 면내 방향으로 수축할 수 있게 된다. 그 결과, 원하는 밀기 구조를 높은 정밀도로 형성하는 것이 가능해진다.
본 발명의 하나의 기능성 디바이스의 제조 방법에 대해서는, 전술한 기능성 고체 재료층이 결정 구조를 갖는 기능성 고체 재료로 이루어지고, 전술한 기재 또는 기재의 표면에 있어서의 결정 구조와 전술한 기능성 고체 재료층의 결정 구조가 동일 또는 유사한 결정 구조인 것이 바람직하다.
이러한 방법으로 함으로써, 기재 또는 기재의 표면과 기능성 고체 재료층과의 친화성이 증대하기 때문에, 전구체층이 면내 방향으로 수축하기 어려워진다.
본 발명의 하나의 기능성 디바이스의 제조 방법에 대해서는, 전술한 기능성 고체 재료 전구체층 형성 공정에는, 전술한 기재로서 표면에 전술한 전구체층에 대한 친화성이 다른 2개의 영역을 갖는 기재를 이용하는 것이 바람직하다. 또, 전술한 압형 공정에 대해서는, 전술한 2개의 영역 중 그 전구체층에 대한 친화성이 상대적으로 높은 제1 영역에 있어서는, 상기 2개의 영역 중 그 전구체층에 대한 친화성이 상대적으로 낮은 제2 영역에 있고, 더욱 층 두께가 두꺼워지도록, 그 전구체층에 압형 구조를 형성하는 것이 바람직하다.
이러한 방법으로 하는 것에 의해서, 기재 또는 기재의 표면과 기능성 고체 재료층과의 친화성이 증대하기 때문에, 전구체층이 면내 방향으로 수축하기 어려워진다. 또, 이러한 방법으로 함으로써, 기재 표면의 패턴과 기능성 고체 재료층의 패턴과의 정합성을 용이하게 취할 수 있다.
본 발명의 하나의 기능성 디바이스의 제조 방법에 대해서는, 전술한 기재로서 절연성 기판(예를 들면, 석영 유리 기판, SiO2/Si기판, 알루미나(Al2O3) 기판, STO(SrTiO3) 기판, Si기판의 표면에 SiO2층 및 Ti층을 통해 STO(SrTiO3) 층을 형성한 절연성 기판 등), 반도체 기판(예를 들면, Si기판, SiC 기판, Ge기판 등), 도전성 기판(예를 들면, Pt기판, Au기판, Al기판, Ti기판, 스테인레스기판, SRO(SrRuO3) 기판 등) 외 , 여러 가지의 기재를 이용할 수 있다.
본 발명의 하나의 기능성 디바이스의 제조 방법에 대해서는, 전술한 기능성 디바이스는 박막 트랜지스터이며, 전술한 기능성 고체 재료층은 전술한 박막 트랜지스터에 있어서의 게이트 전극층, 게이트 절연층, 소스층, 드레인층, 채널층, 및 배선층의 군으로부터 선택되는 것 중 적어도 1개의 층인 것이 바람직하다.
이러한 방법으로 함으로써, 박막 트랜지스터의 적어도 1개의 층에 대해서는, 큰폭으로 적은 원재료 및 제조 에너지를 이용하여, 또한, 종래보다 단공정으로 제조하는 것이 가능해진다.
또한 전술한 기능성 고체 재료층이 게이트 전극층 또는 배선층인 경우에는, 기능성 고체 재료로서 상기한 금속 산화물 세라믹스 중 각종 도전체 재료 또는 상기한 각종 금속을 이용할 수 있다.
또, 전술한 기능성 고체 재료층이 게이트 절연층인 경우에는, 기능성 고체 재료로서 상기한 금속 산화물 세라믹스 중 각종 상유전체 재료 또는 각종 강유전체 재료를 이용할 수 있다.
또, 전술한 기능성 고체 재료층이 소스층, 드레인층 또는 채널층인 경우에는, 기능성 고체 재료로서 상기한 금속 산화물 세라믹스 중 각종 반도체 재료 또는 각종 도전체 재료를 이용할 수 있다.
본 발명의 하나의 기능성 디바이스의 제조 방법에 대해서는, 전술한 기능성 디바이스는, 압전체층을 구비한 엑추에이터이며, 전술한 기능성 고체 재료층은, 전술한 압전체층인 것이 바람직하다.
이러한 방법으로 함으로써, 적어도 압전체층에 대해서는, 큰폭으로 적은 원재료 및 제조 에너지를 이용하여, 또한, 종래보다 단공정으로 제조하는 것이 가능해진다.
이 경우, 기능성 고체 재료로서 상기한 금속 산화물 세라믹스 중 각종 강유전체 재료를 이용할 수 있다.
본 발명의 하나의 기능성 디바이스의 제조 방법에 대해서는, 전술한 기능성 디바이스는 기재상에 복수의 격자층을 구비한 광학 디바이스이며, 전술한 기능성 고체 재료층은 전술한 격자층인 것이 바람직하다.
이러한 방법으로 함으로써, 격자층에 대해서는, 큰폭으로 적은 원재료 및 제조 에너지를 이용하여, 또한, 종래보다 단공정으로 제조하는 것이 가능해진다.
또한, 격자층이 절연체로 이루어진 경우에는, 전술한 기능성 고체 재료로서 상기한 금속 산화물 세라믹스 중 각종 절연체 재료를 이용할 수 있다. 또, 전술한 격자층이 금속으로 이루어진 경우에는, 기능성 고체 재료로서 상기의 각종 금속을 이용할 수 있다.
본 발명의 하나의 박막 트랜지스터는, 소스 영역 및 드레인 영역 및 채널 영역을 포함한 산화물 도전체층과 그 채널 영역의 도통 상태를 제어하는 게이트 전극과 그 게이트 전극과 그 채널 영역과의 사이에 형성되어 강유전체 재료 또는 상유전체 재료로 이루어진 게이트 절연층을 구비하고 있다. 또, 그 채널 영역의 층 두께는, 그 소스 영역의 층 두께 및 그 드레인 영역의 층 두께보다 얇다. 또한, 이 박막 트랜지스터에 대해서는, 전술한 채널 영역의 층 두께가 전술한 소스 영역의 층 두께 및 전술한 드레인 영역의 층 두께보다 얇은 전술한 산화물 도전체층이, 본 발명의 하나의 기능성 디바이스의 제조 방법을 이용하여 형성된 것이다.
상술한 박막 트랜지스터에 의하면, 채널 영역을 구성하는 재료로서 산화물 도전성 재료를 이용하고 있기 때문에 캐리어 농도를 높게 할 수 있다. 또, 게이트 절연층을 구성하는 재료로서 강유전체 재료 또는 상유전체 재료를 이용하고 있기 때문에, 낮은 구동 전압으로 고속으로 스위칭할 수 있다. 그 결과, 종래의 박막 트랜지스터의 경우와 동일하게, 큰 전류를 낮은 구동 전압에서 고속으로 제어하는 것이 가능해진다.
또, 상술의 박막 트랜지스터에 의하면, 채널 영역의 층 두께가 소스 영역의 층 두께 및 드레인 영역의 층 두께보다 얇은 산화물 도전체층을 본 발명의 하나의 기능성 디바이스의 제조 방법을 이용하여 형성하는 것만으로 박막 트랜지스터를 제조하는 것이 가능해진다. 그 결과, 종래의 박막 트랜지스터의 경우와 동일하게 채널 영역과 소스 영역 및 드레인 영역을 다른 재료로부터 형성하지 않아도 된다. 그렇게 하면, 상기와 같이 뛰어난 박막 트랜지스터를, 종래보다 큰폭으로 적은 원재료 및 제조 에너지를 이용하고, 또한 종래보다 단공정으로 제조하는 것이 가능해진다.
또, 본 발명의 하나의 박막 트랜지스터에 의하면, 80℃∼300℃의 범위 내에 있는 제2 온도로 열처리함으로써 높은 소성변형 능력을 얻은 전구체층에 대해 압형가공을 하는 것으로 형성된, 높은 정밀도로 형성된 압형 구조를 갖는 산화물 도전체층을 구비할 수 있다. 그 결과, 원하는 성능을 갖는 박막 트랜지스터가 된다.
본 발명의 하나의 박막 트랜지스터에 대해서는, 전술한 산화물 도전체층, 전술한 게이트 전극, 및 전술한 게이트 절연층은 모두 전술한 기능성 액체 재료를 이용하여 형성된 것인 것이 바람직하다.
이러한 구성으로 함으로써, 후술하는 실시 형태로부터도 알 수 있듯이, 압형 가공 기술을 이용하여 박막 트랜지스터를 제조하는 것이 가능해진다. 그 결과, 상기와 같이 뛰어난 박막 트랜지스터를, 종래보다 큰폭으로 적은 원재료 및 제조 에너지를 이용하여, 또한, 종래보다 단공정으로 제조하는 것이 가능해진다.
본 발명의 하나의 박막 트랜지스터에 대해서는, 상기 산화물 도전체층, 상기 게이트 전극, 및 전기 게이트 절연층은 모두, 진공 프로세스(감압하에 있어서의 프로세스를 포함한다)를 이용하지 않고 형성된 것인 것이 바람직하다.
이러한 구성으로 함으로써, 진공 프로세스를 이용하지 않고 박막 트랜지스터를 제조하는 것이 가능해진다. 그 결과, 상기와 같이 뛰어난 박막 트랜지스터를, 종래보다 큰폭으로 적은 제조 에너지를 이용하여, 또한, 종래보다 단공정으로 제조하는 것이 가능해진다.
본 발명의 하나의 박막 트랜지스터에 대해서는, 전술한 산화물 도전체층, 전술한 게이트 전극, 및 전술한 게이트 절연층은 모두 산화물 재료로 이루어진 것이 바람직하다.
이러한 구성으로 함으로써, 산화물 도전체층, 게이트 전극, 및 게이트 절연층을 모두 액체 재료를 이용하고, 환언하면, 액체 재료를 출발 재료로서 압형 가공 기술을 이용하여 형성할 수 있게 된다. 또, 신뢰성이 높은 박막 트랜지스터로 할 수 있다.
본 발명의 하나의 박막 트랜지스터에 대해서는, 전술한 게이트 전극 및 전술한 게이트 절연층은 모두 페로브스카이트 구조를 갖는 것이 바람직하다.
이러한 구성으로 함으로써, 게이트 전극 및 게이트 절연층을 동일한 결정 구조로 하는 것으로, 격자 결함이 적은 고품질인 박막 트랜지스터를 제조하는 것이 가능해진다.
본 발명의 하나의 박막 트랜지스터에 대해서는, 전술한 채널 영역의 캐리어 농도 및 층 두께는, 전술한 박막 트랜지스터가 오프 상태일 때, 전술한 채널 영역 전체가 공핍화하는 값으로 설정되어 있는 것이 바람직하다.
이러한 구성으로 함으로써, 산화물 도전체층의 캐리어 농도를 높게 하였다고 해도 박막 트랜지스터가 오프 상태일 때에 흐르는 전류량을 충분히 낮게 할 수 있기 때문에, 필요한 온 오프비를 유지하면서, 큰 전류를 낮은 구동 전압으로 제어하는 것이 가능해진다.
이 경우에서, 박막 트랜지스터가 인핸스먼트형(enhancement)의 트랜지스터인 경우에는 게이트 전극에 0V의 제어 전압을 인가했을 때에 박막 트랜지스터가 오프 상태가 된다. 따라서, 이와 같은 때에 채널 영역 전체가 공핍화하는 값으로 설정되어 있으면 좋다. 또한, 박막 트랜지스터가 디플리션(depletion type)의 트랜지스터인 경우에는, 게이트 전극에 음의 제어 전압을 인가했을 때에 박막 트랜지스터가 오프 상태가 된다. 따라서, 이와 같은 때에 채널 영역 전체가 공핍화하는 값으로 설정되어 있으면 된다.
본 발명의 하나의 박막 트랜지스터에 대해서는, 전술한 채널 영역의 캐리어 농도가, 1×1015㎝-3∼1×1021㎝-3의 범위 내에 있는 것이 바람직하고, 전술한 채널 영역의 층 두께가, 5㎚∼100㎚의 범위 내에 있는 것이 바람직하다.
이러한 구성으로 함으로써, 필요한 온 오프비를 유지하면서, 큰 전류를 낮은 구동 전압으로 제어하는 것이 가능해진다.
또한, 본 발명의 하나의 박막 트랜지스터에 대해서는, 상기 소스 영역 및 상기 드레인 영역의 층 두께는, 50㎚∼1000㎚의 범위 내에 있는 것이 바람직하다.
본 발명의 하나의 압전식 잉크젯 헤드는, 캐비티(cavity) 부재와 전술한 캐비티 부재의 한쪽 측에 장착되고, 압전체층이 형성된 진동판과 그 캐비티 부재의 다른쪽 측에 장착되고, 노즐구멍이 형성된 노즐 플레이트와 그 캐비티 부재, 전술한 진동판 및 전술한 노즐 플레이트에 의해서 화성되는 잉크실을 구비한 압전식 잉크젯 헤드이다. 또한, 전술한 압전체층 및/또는 전술한 캐비티 부재는 본 발명의 하나의 기능성 디바이스의 제조 방법을 이용하여 형성된 것을 특징으로 한다.
본 발명의 하나의 압전식 잉크젯 헤드에 의하면, 압전체층 및/또는 캐비티 부재가 본 발명의 하나의 기능성 디바이스의 제조 방법을 이용하여 형성된 것이기 때문에, 압전식 잉크젯 헤드를, 종래보다 큰폭으로 적은 원재료 및 제조 에너지를 이용하여, 또한, 종래보다 단공정으로 제조하는 것이 가능해진다.
　또, 본 발명의 하나의 압전식 잉크젯 헤드에 의하면, 80℃∼300℃의 범위 내에 있는 제2 온도로 열처리함으로써 높은 소성변형 능력을 얻은 전구체층에 대해서 압형 가공을 하는 것으로 형성되며, 높은 정밀도로 형성된 압형 구조를 갖는 압전체층 및/또는 캐비티 부재를 구비하기 때문에, 소망한 성능을 갖는 압전식 잉크젯 헤드가 된다.
본 발명의 하나의 압전식 잉크젯 헤드에서는, 전술한 캐비티 부재, 전술한 진동판 및 전술한 압전체층은 함께, 전술한 기능성 액체 재료를 이용하여 형성된 것이 바람직하다.
이러한 구성으로 함으로써, 압형 가공 기술을 이용하여 압전식 잉크젯 헤드를 제조하는 것이 가능해지기 때문에, 상기와 같이 뛰어난 압전식 잉크젯 헤드를, 종래보다 큰폭으로 적은 원재료 및 제조 에너지를 이용하여 제조하는 것이 가능해진다.
본 발명의 하나의 압전식 잉크젯 헤드에서는, 전술한 캐비티 부재, 전술한 진동판 및 전술한 압전체층은 함께, 진공 프로세스(감압하에 있어서의 프로세스를 포함한다)를 이용하지 않고 형성된 것이 바람직하다.
이러한 구성으로 함으로써, 진공 프로세스를 이용하지 않고 압전식 잉크젯 헤드를 제조하는 것이 가능해지기 때문에, 상기와 같이 뛰어난 압전식 잉크젯 헤드를 종래보다 큰폭으로 적은 제조 에너지를 이용하여, 또한, 종래보다 단공정으로 제조하는 것이 가능해진다.
이하에, 상술한 본 발명의 하나의 기능성 디바이스, 또는 그 요소 기술의 한류형인, 본 발명의 한 종류의 강유전체 재료층의 제조 방법, 박막 트랜지스터, 및 압전식 잉크젯 헤드에 대해 설명한다.
본 발명의 일 형태에서는, 강유전체 재료층의 전기 특성(예를 들면, 높은 잔류 분극 특성, 낮은 리크 전류 특성 등)을 더욱 향상시키는 것이 가능한 강유전체 재료층의 제조 방법을 제공하는 것에 크게 공헌할 수 있다. 또, 본 발명의 한 종류에서는, 이들 강유전체 재료층의 제조 방법을 이용하여 형성된 게이트 절연층을 구비한, 고성능인 박막 트랜지스터를 제공하는데도 크게 공헌할 수 있다. 또한, 본 발명의 일 형태에서는, 이들 강유전체 재료층의 제조 방법을 이용하여 형성된 압전체층을 구비한 고성능인 압전식 잉크젯 헤드를 제공하는데도 크게 공헌할 수 있다.
구체적으로는, 본 발명의 일 형태의 강유전체 재료층의 제조 방법은, 이하의 (1)∼(4)의 공정을 포함한다.
(1) 기재상에 졸겔 용액을 도포함으로써, 강유전체 재료의 전구체층을 형성하는 강유전체 재료 전구체층 형성 공정.
(2) 전술한 강유전체 재료 전구체층 형성 공정 뒤에, 전술한 전구체층을 120℃∼250℃의 범위 내에 있는 제1 온도(단, 강유전체 재료층 제조용)로 가열하는 건조 공정.
(3) 전술한 건조 공정 후에, 전술한 전구체층을 전술한 제1 온도(단, 강유전체 재료층 제조용)보다 높고, 또한, 150℃∼300℃의 범위 내에 있는 제2 온도(단, 강유전체 재료층 제조용)로 가열한 상태로 그 전구체층에 대해 압형 가공을 하는 것으로, 그 전구체층에 압형 구조를 형성하는 압형 공정.
(4) 전술한 압형 처리 공정 후에, 전술한 전구체층을 전술한 제2 온도(단, 강유전체 재료층 제조용)보다 높은 제3 온도(단, 강유전체 재료층 제조용)로 열처리함으로써, 그 전구체층으로부터 강유전체 재료층을 형성하는 강유전체 재료층 형성 공정.
또한, 본 출원에서는, 전술한 제조 방법에 앞서, 열처리함으로써, 장래적으로 강유전체 재료가 되는 전술한 졸겔 용액을 준비하는 공정을 편의상, 졸겔 용액 준비 공정이라고 부른다. 또, 이미 말한 바와 같이, 각 공정 사이에 기판의 이동이나 검사 등의 본 발명의 요지와는 관계가 없는 공정을 하는 것을 방해하는 것은 아니다.
본 발명의 일 형태인 강유전체 재료층의 제조 방법에 따르면, 전구체층을 120℃∼250℃의 범위 내에 있는 제1 온도(단, 강유전체 재료층 제조용)로 건조시킴과 동시에, 전구체층을 그 제1 온도(단, 강유전체 재료층 제조용)보다 높고, 한편, 150℃∼300℃의 범위 내에 있는 제2 온도(단, 강유전체 재료층 제조용)로 가열한 상태에서 상기 전구체층에 대해서 압형 가공을 실시하는 것으로 하고 있다. 그 결과, 후술하는 실시예 3 등에서도 알 수 있듯이, 강유전체 재료층의 잔류 분극을 보다 더욱 크게 하는 것이 가능해진다.
여기서, 제1 온도(단, 강유전체 재료층 제조용)를 「120℃∼250℃의 범위 내」라고 한 것은, 이하의 이유에 따른다. 우선, 그 제1 온도(단, 강유전체 재료층 제조용)가 120℃ 미만인 경우에는, 전구체층을 충분히 건조시키지 못하므로, 압형 공정으로 전구체층에 대해 균일하게 압형 가공을 하는 것이 곤란해지기 때문이다. 또한, 그 제1 온도(단, 강유전체 재료층 제조용)가 250℃를 넘는 경우에는, 전구체층의 고체화 반응이 너무 진행되므로, 압형 공정에 대해 전구체층을 충분히 연화시킬 수 없게 된다(전구체층의 소성변형 능력을 충분히 높게 하는 것). 그 결과, 충분한 압형 가공의 효과를 얻는 것이 곤란해지기 때문이다. 상기 관점에서 말하면, 제1 온도(단, 강유전체 재료층 제조용)를 120℃∼250℃의 범위 내로 하는 것이 보다 바람직하다.
또, 제2 온도(단, 강유전체 재료층 제조용)를 「 제1 온도(단, 강유전체 재료층 제조용) 보다 높고, 또한, 150℃∼300℃의 범위 내」라고 한 것은, 이하의 이유에 따른다. 우선, 그 제2 온도(단, 강유전체 재료층 제조용)가 제1 온도(단, 강유전체 재료층 제조용) 보다 낮은 경우에는, 전구체층을 충분히 연화시킬 수가 없다(전구체층의 소성변형 능력을 충분히 높게 하는 것). 그 결과, 충분한 압형 가공의 효과를 얻는 것이 곤란해지기 때문이다. 또한, 그 제2 온도(단, 강유전체 재료층 제조용)가 150℃ 미만인 경우에는, 역시 전구체층을 충분히 연화시킬 수가 없기 때문에(전구체층의 소성변형 능력을 충분히 높게 하는 것), 충분한 압형 가공의 효과를 얻는 것이 곤란해지기 때문이다. 또한, 그 제2 온도(단, 강유전체 재료층 제조용)가 300℃를 넘는 경우에는, 전구체층의 고체화 반응이 너무 진행되어서 전구체층이 너무 딱딱해지기 때문에, 전구체층의 소성변형 능력이 더욱 저하되기 때문이다. 상기 관점에서 말하면, 제2 온도(단, 강유전체 재료층 제조용)를 200℃∼300℃의 범위 내로 하는 것이 보다 바람직하다.
본 발명의 일 형태의 강유전체 재료층의 제조 방법에는, 제1 온도(단, 강유전체 재료층 제조용) 및 제2 온도(단, 강유전체 재료층 제조용)는 일정한 온도라도 되고, 소정의 온도 범위 내에서 변동하는 온도라도 된다. 본 발명의 한 형태의 강유전체 재료층의 제조 방법에서는, 「압형 가공」은 요철형을 이용하여 강유전체 재료층의 일부에 압형 가공을 하는 경우 및 평탄형을 이용하여 강유전체 재료층의 전면에 대해서 압형 가공을 하는 경우의 양쪽 모두를 포함한다. 또, 본 발명의 한 형태의 강유전체 재료층의 제조 방법에서는, 평판 모양의 기재에 대해 형태를 수직 방향으로 압형하는 압형 가공 장치를 이용하고 강유전체 재료층에 대해서 압형 가공을 실시해도 된다. 또한, 본 발명의 한 형태의 강유전체 재료층의 제조 방법에서는, 롤러의 표면에 틀을 설치하고 상기 롤러를 회전시키면서, 평판 모양의 기재에 대해 압형하는 압형 가공 장치를 이용하고 강유전체 재료층에 대해서 압형 가공을 실시해도 된다. 또한, 본 발명의 한 형태의 강유전체 재료층의 제조 방법에서는, 롤러의 표면에 기재를 설치하여 평면상의 틀에 대해서, 상기 롤러를 회전시키면서, 기재에 대해서 압형하는 압형 가공 장치를 이용하고 강유전체 재료층에 대해서 압형가공을 실시해도 된다. 또한, 롤러의 표면에 틀을 설치하는 경우, 틀을 롤러의 표면에 부착하는 대신에, 롤러의 표면 자체에 틀을 형성해도 된다.
본 발명의 일 형태의 강유전체 재료층의 제조 방법에서는, 강유전체 재료로서 예를 들면, PZT(Pb(ZrxTi1 -x)O3), BLT(Bi4 - xLaxTi3O12), Nb도프 PZT, La도프 PZT, 티탄산바륨(BaTiO3), 티탄산납(PbTiO3), BTO(Bi4Ti3O12), SBT(SrBi2Ta2O9), BZN(Bi1.5Zn1.0Nb1.5O7), 비스무트 페라이트(BiFeO3)를 바람직하게 예시할 수 있다.
본 발명의 일 강유전체 재료층의 제조 방법에 대해서는, 전술한 압형 공정에 대해서는, 제1 온도(단, 강유전체 재료층 제조용) 보다 높고, 또한, 150℃∼300℃의 범위 내에 있는 제4 온도(단, 강유전체 재료층 제조용)로 가열한 틀을 이용하여 압형 가공을 하는 것이 더욱 바람직하다.
여기서, 전술한 제4 온도(단, 강유전체 재료층 제조용)를 「 제1 온도(단, 강유전체 재료층 제조용) 보다 높고, 또한, 150℃∼300℃의 범위 내」라고 한 것은, 이하의 이유에 따른다. 우선, 그 제4 온도(단, 강유전체 재료층 제조용)가 그 제1 온도(단, 강유전체 재료층 제조용) 보다 낮은 경우에는, 틀의 열용량에도 따르지만, 전구체층과 틀과의 접촉면에서 전구체층의 온도가 낮아지기 쉽기 때문이다. 또한, 그 제4 온도(단, 강유전체 재료층 제조용)가 150℃ 미만인 경우에는, 전구체층과 틀과의 접촉면에서 역시 전구체층의 온도가 낮아지기 쉽기 때문이다. 또한, 그 제4 온도(단, 강유전체 재료층 제조용)가 300℃를 넘는 경우에는, 전구체층과 틀과의 접촉면에서, 전구체층의 고체화 반응이 너무 진행되어서 전구체층이 너무 딱딱해지기 때문에, 전구체층의 소성변형 능력이 다시 저하되기 때문이다. 상기 관점에서 말하면, 제4 온도(단, 강유전체 재료층 제조용)를 「 제1 온도(단, 강유전체 재료층 제조용) 보다 높고, 또한, 200℃∼300℃의 범위 내」로 하는 것이 보다 바람직하다.
본 발명의 일 형태의 강유전체 재료층의 제조 방법에서는, 전술한 제1 온도(단, 강유전체 재료층 제조용)는, 120℃∼200℃의 범위 내에 있고, 전술한 제2 온도(단, 강유전체 재료층 제조용)는, 그 제1 온도(단, 강유전체 재료층 제조용) 보다 높고, 또한, 175℃∼300℃의 범위 내에 있는 것이 바람직하다.
본 발명의 일 형태의 강유전체 재료층의 제조 방법에 따르면, 제1 온도(단, 강유전체 재료층 제조용)가 120℃∼200℃의 범위 내에 있고, 제2 온도(단, 강유전체 재료층 제조용)가 그 제1 온도(단, 강유전체 재료층 제조용)보다 높고, 또한, 175℃∼300℃의 범위 내에 있다. 그 결과, 후술하는 실시예4 등에서도 알 수 있듯이, 강유전체 재료층의 리크 전류를 더욱 저감시키는 것이 가능해진다. 또한, 그 실시예4로부터 알 수 있듯이, 제1 온도(단, 강유전체 재료층 제조용)를 150℃∼175℃의 범위 내로 함과 동시에, 제2 온도(단, 강유전체 재료층 제조용)를 200℃∼300℃의 범위 내로 하는 것이 보다 바람직하다.
본 발명의 일 형태의 강유전체 재료층의 제조 방법에서는, 전술한 압형 공정에 대해서는, 제1 온도(단, 강유전체 재료층 제조용) 보다 높고, 또한, 175℃∼300℃의 범위 내에 있는 제4 온도(단, 강유전체 재료층 제조용)로 가열한 틀을 이용하여 압형 가공을 하는 것이 더욱 바람직하다.
여기서, 전술한 제4 온도(단, 강유전체 재료층 제조용)를 「 제1 온도(단, 강유전체 재료층 제조용) 보다 높고, 또한, 175℃∼300℃의 범위 내」라고 한 것은, 이하의 이유에 따른다. 우선, 그 제4 온도(단, 강유전체 재료층 제조용)가 그 제1 온도(단, 강유전체 재료층 제조용)보다 낮은 경우에는, 틀의 열용량에도 따르지만, 전구체층과 틀과의 접촉면에서 전구체층의 온도가 낮아지기 쉽기 때문이다.또한, 그 제4 온도(단, 강유전체 재료층 제조용)가 175℃ 미만인 경우에는, 전구체층과 틀과의 접촉면에서 역시 전구체층의 온도(단, 강유전체 재료층 제조용)가 낮아지기 쉽기 때문이다. 또한, 그 제4 온도(단, 강유전체 재료층 제조용)가 300℃를 넘는 경우에는, 전구체층과 틀과의 접촉면에서, 전구체층의 고체화 반응이 너무 진행되어서 전구체층이 너무 딱딱해지기 때문에, 전구체층의 소성변형 능력이 다시 저하되기 때문이다. 상기 관점에서 말하면, 제4 온도(단, 강유전체 재료층 제조용)를 「 제1 온도(단, 강유전체 재료층 제조용) 보다 높고, 또한, 200℃∼300℃의 범위 내」로 하는 것이 보다 바람직하다.
본 발명의 전술한 일 형태의 강유전체 재료층의 제조 방법에서는, 전술한 압형 공정에 대해서는, 1㎫∼20㎫의 범위 내에 있는 압력으로 압형 가공을 하는 것이 바람직하다.
본 발명의 전술한 일 형태의 강유전체 재료층의 제조 방법에 따르면, 상기한 것과 같이, 전구체층을 충분히 연화시킨 상태(전구체층의 소성변형 능력을 충분히 높게 한 상태)의 전구체층에 대해서 압형 가공을 하는 것으로 하고 있다. 그 결과, 압형 가공을 할 때에 인가하는 압력을 1㎫∼20㎫까지 낮게 해도, 원하는 전기 특성 개선 효과(잔류 분극을 높게 하는 효과 및/또는 리크 전류를 저감시키는 효과)를 얻는 것이 가능해진다.
여기서, 상기 압력을 「1㎫∼20㎫」의 범위 내로 한 것은, 이하의 이유에 따른다. 우선, 상기 압력이 1㎫ 미만의 경우에는, 압력이 너무 낮아서 전구체 조성물을 충분히 압형할 수 없게 되는 것에 기인하여, 원하는 전기 특성 개선 효과를 얻을 수 없게 되는 경우가 있기 때문이다. 또한, 상기 압력이 20㎫라면 충분히 전구체 조성물을 압형할 수 있기 때문에, 더 이상의 압력을 인가할 필요가 없기 때문이다.
상기 관점에서 말하면, 전술한 압형 공정에서는, 2㎫∼10㎫의 범위 내에 있는 압력으로 압형 가공을 하는 것이 보다 바람직하다.
본 발명의 다른 1개의 박막 트랜지스터는, 소스 전극 및 드레인 전극과, 그 소스 전극과 그 드레인 전극과의 사이에 위치하는 채널층과, 그 채널층의 도통 상태를 제어하는 게이트 전극과, 그 게이트 전극과 그 채널 영역과의 사이에 형성되어 강유전체 재료로 이루어진 게이트 절연층을 구비한 박막 트랜지스터이다. 또한, 이 박막 트랜지스터 상기 게이트 절연층은, 본 발명의 전술한 일 형태의 강유전체 재료층의 제조 방법을 이용하여 형성된 것을 특징으로 한다.
본 발명의 다른 1개의 박막 트랜지스터에 의하면, 본 발명의 전술한 일 형태의 강유전체 재료층의 제조 방법을 이용하여 형성된 「뛰어난 전기 특성(예를 들면, 높은 잔류 분극 특성, 낮은 리크 전류 특성 등)을 구비한 게이트 절연층을 구비하기 때문에, 종래의 박막 트랜지스터보다 뛰어난 박막 트랜지스터가 된다.
본 발명의 다른 1개의 박막 트랜지스터는, 소스 영역 및 드레인 영역 및 채널 영역을 포함한 산화물 도전체층과, 그 채널 영역의 도통 상태를 제어하는 게이트 전극과 그 게이트 전극과, 그 채널 영역과의 사이에 형성되어 강유전체 재료로이루어진 게이트 절연층을 구비하고, 그 채널 영역의 층 두께가 그 소스 영역의 층 두께 및 그 드레인 영역의 층 두께보다 얇은 박막 트랜지스터이다. 또한, 그 게이트 절연층은 본 발명의 전술한 한 형태의 강유전체 재료층의 제조 방법을 이용하여 형성된 것을 특징으로 한다.
본 발명의 다른 1개의 박막 트랜지스터에 의하면, 본 발명의 전술한 일 형태의 강유전체 재료층의 제조 방법을 이용하여 형성된 「뛰어난 전기 특성(예를 들면, 높은 잔류 분극 특성, 낮은 리크 전류 특성 등)을 구비한 게이트 절연층을 구비하기 때문에, 종래의 박막 트랜지스터보다 뛰어난 박막 트랜지스터가 된다.
또, 본 발명의 다른 1개의 박막 트랜지스터에 의하면, 채널 영역을 구성하는 재료로서 산화물 도전성 재료를 이용하고 있기 때문에 캐리어 농도를 높게 할 수 있고, 또, 게이트 절연층을 구성하는 재료로서 강유전체 재료를 이용하고 있기 때문에 낮은 구동 전압에서 고속으로 스위칭할 수 있다. 그 결과, 종래의 박막 트랜지스터의 경우와 동일하게, 큰 전류를 낮은 구동 전압에서 고속으로 제어하는 것이 가능해진다.
본 발명의 다른 1개의 박막 트랜지스터에 대해서는, 전술한 채널 영역의 층 두께가 전술한 소스 영역의 층 두께 및 전술한 드레인 영역의 층 두께보다 얇은 전술한 산화물 도전체층은, 압형 가공 기술을 이용하여 형성된 것이 바람직하다.
이러한 구성으로 함으로써, 채널 영역의 층 두께가 소스 영역의 층 두께 및 드레인 영역의 층 두께보다 얇은 산화물 도전체층을 형성하는 것만으로 박막 트랜지스터를 제조하는 것이 가능해진다. 그 결과, 종래의 박막 트랜지스터의 경우와 같이 채널 영역과 소스 영역 및 드레인 영역을 다른 재료로 형성하지 않아도 되기 때문에, 상기와 같이 뛰어난 박막 트랜지스터를 종래보다 큰폭으로 적은 원재료 및 제조 에너지를 이용하여, 또한, 종래보다 단공정으로 제조하는 것이 가능해진다.
본 발명의 다른 1개의 박막 트랜지스터에 대해서는, 전술한 산화물 도전체층, 전술한 게이트 전극 및 전술한 게이트 절연층은 모두 액체 재료를 이용하여 형성된 것이 바람직하다.
이러한 구성으로 함으로써, 후술하는 실시 형태에서도 알 수 있듯이, 압형 가공 기술을 이용하여 박막 트랜지스터를 제조하는 것이 가능해진다. 그 결과, 상기와 같이 뛰어난 박막 트랜지스터를, 종래보다 큰폭으로 적은 원재료 및 제조 에너지를 이용하여, 또한, 종래보다 단공정으로 제조하는 것이 가능해진다.
본 발명의 다른 1개의 박막 트랜지스터에 대해서는, 전술한 산화물 도전체층, 전술한 게이트 전극 및 전술한 게이트 절연층은 모두 진공 프로세스를 이용하지 않고 형성된 것이 바람직하다.
이러한 구성으로 함으로써, 진공 프로세스를 이용하지 않고 박막 트랜지스터를 제조하는 것이 가능해진다. 그 결과, 상기와 같이 뛰어난 박막 트랜지스터를 종래보다 큰폭으로 적은 제조 에너지를 이용하여, 한편, 종래보다 단공정으로 제조하는 것이 가능해진다.
본 발명의 다른 1개의 박막 트랜지스터에 대해서는, 전술한 산화물 도전체층, 전술한 게이트 전극 및 전술한 게이트 절연층은 모두 산화물 재료로 이루어진 것이 바람직하다.
이러한 구성으로 함으로써, 산화물 도전체층, 게이트 전극 및 게이트 절연층을 모두 액체 재료를 이용하고, 환언하면, 액체 재료를 출발 재료로서 압형 가공 기술을 이용하여 형성할 수 있게 된다. 또, 신뢰성이 높은 박막 트랜지스터로 할 수 있다.
본 발명의 다른 1개의 박막 트랜지스터에 대해서는, 전술한 산화물 도전체층, 전술한 게이트 전극 및 전술한 게이트 절연층은 모두 페로브스카이트 구조를 갖는 것이 바람직하다.
이러한 구성으로 함으로써, 게이트 전극 및 게이트 절연층을 동일한 결정 구조로 하는 것으로, 격자 결함이 적은 고품질인 박막 트랜지스터를 제조하는 것이 가능해진다.
본 발명의 다른 1개의 박막 트랜지스터에 대해서는, 전술한 채널 영역의 캐리어 농도 및 층 두께는, 전술한 박막 트랜지스터가 오프 상태 때에, 전술한 채널 영역 전체가 공핍화하는 값으로 설정되어 있는 것이 바람직하다.
이러한 구성으로 함으로써, 산화물 도전체층의 캐리어 농도를 높게 하였다고 해도 박막 트랜지스터가 오프 상태일 때에 흐르는 전류량을 충분히 낮게 할 수 있기 때문에, 필요한 온 오프비를 유지하면서, 큰 전류를 낮은 구동 전압으로 제어하는 것이 가능해진다.
이 경우에서, 예를 들면, 박막 트랜지스터가 인핸스먼트형의 트랜지스터인 경우에는, 게이트 전극에 0V의 제어 전압을 인가했을 때에 박막 트랜지스터가 오프 상태가 되기 때문에, 이와 같은 때에 채널 영역 전체가 공핍화하는 값으로 설정되어 있으면 된다. 또, 예를 들면, 박막 트랜지스터가 디플리션형의 트랜지스터인 경우에는, 게이트 전극에 부의 제어 전압을 인가했을 때에 박막 트랜지스터가 오프 상태가 되기 때문에, 이와 같은 때에 채널 영역 전체가 공핍화하는 값으로 설정되어 있으면 좋다.
본 발명의 다른 1개의 박막 트랜지스터에 대해서는, 전술한 채널 영역의 캐리어 농도는, 1×1015㎝-3∼1×1021㎝-3의 범위 내에 있고, 전술한 채널 영역의 층 두께는 5㎚∼100㎚의 범위 내에 있는 것이 바람직하다.
이러한 구성으로 함으로써, 필요한 온 오프비를 유지하면서, 큰 전류를 낮은 구동 전압으로 제어하는 것이 가능해진다.
또한, 본 발명의 다른 1개의 박막 트랜지스터에 대해서는, 전술한 소스 영역 및 전술한 드레인 영역의 층 두께는, 50㎚∼1000㎚의 범위 내에 있는 것이 바람직하다.
본 발명의 다른 1개의 압전식 잉크젯 헤드는, 캐비티 부재와 그 캐비티 부재의 한쪽 측에 장착되고, 압전체층이 형성된 진동판과 그 캐비티 부재의 다른쪽 측에 장착되고, 노즐구멍이 형성된 노즐 플레이트와 그 캐비티 부재, 그 진동판 및 그 노즐 플레이트에 의해서 화성되는 잉크실을 구비한 압전식 잉크젯 헤드이다. 또한, 그 압전체층은 본 발명의 전술한 일 형태의 강유전체 재료층의 제조 방법을 이용하여 형성된 것을 특징으로 한다.
본 발명의 다른 1개의 압전식 잉크젯 헤드에 의하면, 본 발명의 전술한 일 형태의 강유전체 재료층의 제조 방법을 이용하여 형성된 「뛰어난 전기 특성(예를 들면, 높은 잔류 분극 특성, 낮은 리크 전류 특성 등)을 구비한 압전체층을 구비하기 때문에, 종래의 압전식 잉크젯 헤드보다 뛰어난 압전식 잉크젯 헤드가 된다.
본 발명의 다른 1개의 압전식 잉크젯 헤드에 대해서는, 전술한 캐비티 부재 및 전술한 압전체층은 모두 액체 재료를 이용하여 형성된 것이 바람직하다.
이러한 구성으로 함으로써, 압형 가공 기술을 이용하여 압전식 잉크젯 헤드를 제조하는 것이 가능해진다. 그 결과, 상기와 같이 뛰어난 압전식 잉크젯 헤드를 종래보다 큰폭으로 적은 원재료 및 제조 에너지를 이용하여 제조하는 것이 가능해진다.
본 발명의 다른 1개의 압전식 잉크젯 헤드에 대해서는, 전술한 캐비티 부재 및 전술한 압전체층은 모두 진공 프로세스를 이용하지 않고 형성된 것이 바람직하다.
이러한 구성으로 함으로써, 진공 프로세스를 이용하지 않고 압전식 잉크젯 헤드를 제조하는 것이 가능해진다. 그 결과, 상기와 같이 뛰어난 압전식 잉크젯 헤드를 종래보다 큰폭으로 적은 제조 에너지를 이용하여, 또한, 종래보다 단공정으로 제조하는 것이 가능해진다.
또한, 이하에는, 상술한 본 발명의 하나의 기능성 디바이스, 또는 그 요소 기술의 한 유형인, 본 발명의 일 형태의 전계 효과 트랜지스터 및 그 제조 방법에 대해 설명한다.
본 발명의 일 형태의 전계 효과 트랜지스터는, 소스 영역 및 드레인 영역 및 채널 영역을 포함한 산화물 도전체층과, 그 채널 영역의 도통 상태를 제어하는 게이트 전극과, 그 게이트 전극과 그 채널 영역과의 사이에 형성된 강유전체 재료 또는 상유전체 재료로 이루어진 게이트 절연층을 구비하고 있다. 또한, 이 전계 효과 트랜지스터는 전술한 채널 영역의 층 두께는 전술한 소스 영역의 층 두께 및 전술한 드레인 영역의 층 두께보다 얇고, 또한, 그 채널 영역의 층 두께가 그 소스 영역의 층 두께 및 그 드레인 영역의 층 두께보다 얇은 전술한 산화물 도전체층이 압압형 가공 기술을 이용하여 형성된 것이다.
상술한 전계 효과 트랜지스터에 의하면, 채널 영역을 구성하는 재료로서 산화물 도전성 재료를 이용하고 있기 때문에 캐리어 농도를 높게 할 수 있다. 또, 게이트 절연층을 구성하는 재료로서 강유전체 재료 또는 상유전체 재료를 이용하고 있기 때문에, 낮은 구동 전압으로 고속으로 스위칭할 수 있다. 그 결과, 종래의 전계 효과 트랜지스터의 경우와 동일하게, 큰 전류를 낮은 구동 전압에서 고속으로 제어하는 것이 가능해진다.
또, 상술한 전계 효과 트랜지스터에 의하면, 채널 영역의 층 두께가 소스 영역의 층 두께 및 드레인 영역의 층 두께보다 얇은 산화물 도전체층을 형성하는 것만으로 전계 효과 트랜지스터를 제조하는 것이 가능해진다. 이 때문에, 종래의 전계 효과 트랜지스터의 경우와 같이 채널 영역과 소스 영역 및 드레인 영역을 다른 재료로부터 형성하지 않아도 된다. 그 결과, 상기와 같이 뛰어난 전계 효과 트랜지스터를 종래보다 큰폭으로 적은 원재료 및 제조 에너지를 이용하여 제조하는 것이 가능해진다.
또한, 상술한 구성으로 함으로써, 후술하는 실시 형태에서도 알 수 있듯이, 압형 가공을 실시한 후, 포토리소그래피 프로세스 등의 이른바 「후 가공 프로세스」를 실시하지 않고 간편하게 전계 효과 트랜지스터를 제조하는 것이 가능해진다.이 때문에, 상기와 같이 뛰어난 전계 효과 트랜지스터를 종래보다 큰폭으로 적은 원재료 및 제조 에너지를 이용하여 제조하는 것이 가능해진다.
본 발명의 일 형태의 전계 효과 트랜지스터에 대해서는, 전술한 산화물 도전체층, 전술한 게이트 전극, 및 전술한 게이트 절연층은 모두 액체 재료를 이용하여 형성된 것이 바람직하다.
이러한 구성으로 함으로써, 후술하는 실시 형태에서도 알 수 있듯이, 압형 가공 기술을 이용하여 전계 효과 트랜지스터를 제조하는 것이 가능해진다. 이 때문에, 상기와 같이 뛰어난 전계 효과 트랜지스터를 종래보다 큰폭으로 적은 원재료 및 제조 에너지를 이용하여 제조하는 것이 가능해진다.
본 발명의 일 형태의 전계 효과 트랜지스터에 대해서는, 전술한 산화물 도전체층, 전술한 게이트 전극 및 전술한 게이트 절연층은 모두 산화물 재료로 이루어진 것이 바람직하다.
이러한 구성으로 함으로써, 산화물 도전체층, 게이트 전극 및 게이트 절연층을 모두 액체 재료를 이용하여 형성할 수 있게 된다. 또, 신뢰성이 높은 전계 효과 트랜지스터로 할 수 있다.
본 발명의 일 형태의 전계 효과 트랜지스터에 대해서는, 전술한 산화물 도전체층, 전술한 게이트 전극, 및 전술한 게이트 절연층은 모두 페로브스카이트 구조를 갖는 것이 바람직하다.
이러한 구성으로 함으로써, 후술하는 실시 형태로부터도 알 수 있듯이, 산화물 도전체층, 게이트 전극, 및 게이트 절연층을 동일한 결정 구조로 하는 것으로, 격자 결함이 적은 고품질인 전계 효과 트랜지스터를 제조하는 것이 가능해진다.
본 발명의 일 형태의 전계 효과 트랜지스터에서는, 전술한 산화물 도전체층, 전술한 게이트 전극, 및 전술한 게이트 절연층은, 모두 진공 프로세스를 이용하지 않고 형성된 것인 것이 바람직하다.
이러한 구성으로 함으로써, 진공 프로세스를 이용하지 않고 전계 효과 트랜지스터를 제조하는 것이 가능해진다. 이 때문에, 상기와 같이 뛰어난 전계 효과 트랜지스터를 종래보다 큰폭으로 적은 제조 에너지를 이용하여 제조하는 것이 가능해진다.
본 발명의 일 형태의 전계 효과 트랜지스터에 대해서는, 전술한 채널 영역의 캐리어 농도 및 층 두께는, 전술한 전계 효과 트랜지스터가 오프 상태 때에, 그 채널 영역 전체가 공핍화하는 값으로 설정되어 있는 것이 바람직하다.
이러한 구성으로 함으로써, 산화물 도전체층의 캐리어 농도를 높게 하였다고 해도 전계 효과 트랜지스터가 오프 상태일 때에 흐르는 전류량을 충분히 낮게 할 수 있다. 이 때문에, 필요한 온 오프비를 유지하면서, 큰 전류를 낮은 구동 전압으로 제어하는 것이 가능해진다.
이 경우에서, 전계 효과 트랜지스터가 인핸스먼트형의 트랜지스터인 경우에는, 게이트 전극에 0V의 제어 전압을 인가했을 때에 전계 효과 트랜지스터가 오프 상태가 된다. 따라서, 이와 같은 때에 채널 영역 전체가 공핍화하는 값으로 설정되어 있으면 된다. 또한, 전계 효과 트랜지스터가 디플리션형의 트랜지스터인 경우에는, 게이트 전극에 음의 제어 전압을 인가했을 때에 전계 효과 트랜지스터가 오프 상태가 된다. 따라서, 이와 같은 때에 채널 영역 전체가 공핍화하는 값으로 설정되어 있으면 된다.
　본 발명의 일 형태의 전계 효과 트랜지스터에 대해서는, 전술한 채널 영역의 캐리어 농도가, 1×1018㎝-3∼1×1021㎝-3의 범위 내에 있는 것이 바람직하고, 전술한 채널 영역의 층 두께가, 5㎚∼100㎚의 범위 내에 있는 것이 바람직하다.
이러한 구성으로 함으로써, 필요한 온 오프비를 유지하면서, 큰 전류를 낮은 구동 전압으로 제어하는 것이 가능해진다.
또한, 본 발명의 일 형태의 전계 효과 트랜지스터에서는, 전술한 소스 영역 및 전술한 드레인 영역의 층 두께가, 50㎚∼1000㎚의 범위 내에 있는 것이 바람직하다.
또, 본 발명의 일 형태의 전계 효과 트랜지스터는, 전술한 산화물 도전체층으로서 인듐주석산화물(ITO), 산화인듐(In2O3), 안티몬도프 산화주석(Sb-SnO2), 산화아연(ZnO), 알루미늄도프 산화아연(Al-ZnO), 갈륨도프 산화아연(Ga-ZnO), 산화 루테늄(RuO2), 산화이리듐(IrO2), 산화주석(SnO2), 일산화주석(SnO), 니오브도프 이산화티탄(Nb-TiO2) 등의 산화물 도전체 재료를 이용할 수 있다. 또, 본 발명의 일 형태의 전계 효과 트랜지스터는, 전술한 산화물 도전체층으로서 인듐갈륨아연 복합 산화물(IGZO), 갈륨도프 산화인듐(In-Ga-O(IGO)), 인듐드프 산화아연(In-Zn-O(IZO)) 등의 아몰퍼스 도전성 산화물을 이용할 수 있다. 또, 본 발명의 일 형태의전계 효과 트랜지스터는, 전술한 산화물 도전체층으로서 티탄산스트론튬(SrTiO3), 니오브도프 티탄산스트론튬(Nb-SrTiO3), 스트론튬바륨 복합 산화물(SrBaO2), 스트론튬칼슘 복합 산화물(SrCaO2), 루테늄산스트론튬(SrRuO3), 산화니켈란탄(LaNiO3), 산화티탄란탄(LaTiO3), 산화동란탄(LaCuO3), 산화니켈네오디뮴(NdNiO3), 산화니켈이트륨(YNiO3), 산화란탄칼슘망간 복합 산화물(LCMO), 납산바륨(BaPbO3), LSCO(LaxSr1 -xCuO3), LSMO(La1 - xSrxMnO3), YBCO(YBa2Cu3O7 -x), LNTO(La(Ni1 - xTix)O3), LSTO((La1 - xSrx) TiO3), STRO(Sr(Ti1 - xRux)O3), 그 외의 페로브스카이트형 도전성 산화물, 또는 파이로클로르형 도전성 산화물을 이용할 수 있다.
또, 본 발명의 일 형태의 전계 효과 트랜지스터에 대해서는, 전술한 강유전체 재료로서 PZT(Pb(ZrxTi1 -x)O3), Nb도프 PZT, La도프 PZT, 티탄산바륨(BaTiO3), 티탄산납(PbTiO3), BTO(Bi4Ti3O12), BLT(Bi4 - xLaxTi3O12), SBT(SrBi2Ta2O9), BZN(Bi1.5Zn1.0Nb1.5O7) 또는 비스무트 페라이트(BiFeO3)를 이용할 수 있다.
또, 본 발명의 일 형태의 전계 효과 트랜지스터에 대해서는, 전술한 상유전체 재료로서 BZN(Bi1.5Zn1.0Nb1.5O7) 또는 BST(BaxSr1-x)Ti3O12를 이용할 수 있다.
또, 본 발명의 일 형태의 전계 효과 트랜지스터는, 게이트 전극에 이용하는 재료로서 Pt, Au, Ag, Al, Ti, ITO, In2O3, Sb-In2O3, Nb-TiO2, ZnO, Al-ZnO, Ga-ZnO, IGZO, RuO2, 및 IrO2, 및 Nb-STO, SrRuO3, LaNiO3, BaPbO3, LSCO, LSMO, YBCO, 그 외의 페로브스카이트형 도전성 산화물을 이용할 수 있다. 또, 본 발명의 일 형태의 전계 효과 트랜지스터는 게이트 전극에 이용하는 재료로서 파이로클로르형 도전성 산화물 또는 아몰퍼 도전성 산화물을 이용할 수 있다.
본 발명의 일 형태의 전계 효과 트랜지스터는, 절연성 기판(예를 들면, 석영 유리(SiO2) 기판, Si기판의 표면에 SiO2층 및 Ti층을 통해 STO(SrTiO3) 층을 형성한 절연성 기판, SiO2/Si기판, 알루미나(Al2O3) 기판, SRO(SrRuO3) 기판, STO(SrTiO3) 기판), 또는 반도체 기판(예를 들면, 실리콘(Si) 기판, 탄화규소(SiC) 기판) 등의 고체 기판상에 형성할 수 있다.
본 발명의 일 형태의 전계 효과 트랜지스터의 제조 방법은, 소스 영역 및 드레인 영역 및 채널 영역을 포함한 산화물 도전체층과, 전술한 채널 영역의 도통 상태를 제어하는 게이트 전극과 전술한 게이트 전극과, 전술한 채널 영역과의 사이에 형성되어 강유전체 재료 또는 상유전체 재료로 이루어진 게이트 절연층을 구비하고 있다. 또한, 이 전계 효과 트랜지스터의 제조 방법은, 그 채널 영역의 층 두께가 그 소스 영역의 층 두께 및 그 드레인 영역의 층 두께보다 얇은 전계 효과 트랜지스터를 제조하기 위한 전계 효과 트랜지스터의 제조 방법이며, 전술한 채널 영역의 층 두께가 전술한 소스 영역의 층 두께 및 전술한 드레인 영역의 층 두께보다 얇은 전술한 산화물 도전체층이 압형 가공 기술을 이용하여 형성되는 것이다.
이 때문에, 본 발명의 일 형태의 전계 효과 트랜지스터의 제조 방법에 따르면, 후술하는 실시 형태에서도 알 수 있듯이, 압형 가공을 실시한 후, 포토리소그래피 프로세스 등의 이른바 「후 가공 프로세스」를 실시하지 않고 간편하게 전계 효과 트랜지스터를 제조하는 것이 가능해진다. 이 때문에, 종래보다 큰폭으로 적은 원재료 및 제조 에너지를 이용하여 제조하는 것이 가능해진다.
본 발명의 일 형태의 전계 효과 트랜지스터의 제조 방법은, 이하의 (1)∼(3)의 공정을 포함하는 것이 바람직하다.
(1) 고체 기판에 있어서의 한편의 표면상에 전술한 게이트 전극을 형성하는 제1 공정.
(2) 전술한 제1 공정의 후, 강유전체 재료 또는 상유전체 재료의 원료를 포함한 용액을 전술한 고체 기판에 있어서의 적어도 전술한 게이트 전극상에 도포하여 강유전체 재료 또는 상유전체 재료의 원료를 포함한 막을 형성한 후, 열처리를 실시함으로써, 전술한 게이트 절연층을 형성하는 제2 공정.
(3) 전술한 제2 공정 후, 산화물 도전성 재료의 원료를 포함한 용액을 전술한 게이트 절연층상에 도포함으로써 산화물 도전성 재료의 원료를 포함한 막을 형성한 후, 전술한 소스 영역에 대응하는 영역 및 전술한 드레인 영역에 대응하는 영역보다 전술한 채널 영역에 대응하는 영역이 볼록하게 되도록 형성된 요철형을 이용하고, 전술한 산화물 도전성 재료의 원료를 포함한 막에 대해 압형 가공을 실시한다. 또한 그 후, 열처리를 실시함으로써, 그 소스 영역, 그 드레인 영역, 및 그 채널 영역을 형성하는 제3 공정.
또한, 상술한 각 공정 사이에 기판의 이동이나 검사 등의 본 발명의 요지와는 관계가 없는 공정을 하는 것을 방해하는 것은 아니다.
이러한 방법으로 함으로써, 본 발명의 일 형태의 전계 효과 트랜지스터(보텀 게이트; bottom gate)를 제조하는 것이 가능해진다.
본 발명의 일 형태의 전계 효과 트랜지스터의 제조 방법에서, 전술한 제3 공정에서는, 전술한 채널 영역에 대응하는 영역에 있어서의 전술한 산화물 도전성 재료의 원료를 포함한 막의 층 두께가 5㎚∼100㎚의 범위 내에 있는 소정의 층 두께가 되도록 압형 가공을 실시하는 것이 바람직하다.
이러한 방법으로 함으로써, 게이트 전극에 오프의 제어 전압을 인가했을 때에 채널 영역이 공핍화하는 구조를 갖는다. 그 결과, 필요한 온 오프비를 유지하면서, 큰 전류를 낮은 구동 전압으로 제어하는 것이 가능한 전계 효과 트랜지스터를 제조하는 것이 가능해진다.
본 발명의 일 형태의 전계 효과 트랜지스터의 제조 방법은, 이하의 (1)∼(3)의 공정을 포함하는 것이 바람직하다.
(1) 고체 기판에 있어서의 한쪽 표면상에 전술한 게이트 전극을 형성하는 제1 공정.
(2) 전술한 제1 공정 후, 강유전체 재료 또는 상유전체 재료의 원료를 포함한 용액을 전술한 고체 기판에 있어서의 한쪽 표면상에 도포하여 강유전체 재료 또는 상유전체 재료의 원료를 포함한 막을 형성한 후, 전술한 채널 영역에 대응하는 영역보다 전술한 소스 영역에 대응하는 영역 및 전술한 드레인 영역에 대응하는 영역이 볼록해지도록 형성된 요철형을 이용하여 전술한 강유전체 재료 또는 상유전체 재료의 원료를 포함한 막에 대해서 압형 가공을 실시한다. 또한 그 후, 열처리를 실시함으로써, 그 소스 영역에 대응하는 영역 및 그 드레인 영역에 대응하는 영역보다 그 채널 영역에 대응하는 영역이 볼록하게 되는 구조를 갖는 전술한 게이트 절연층을 형성하는 제2 공정.
(3) 전술한 제2 공정 후, 산화물 도전성 재료의 원료를 포함한 용액을 전술한 고체 기판에 있어서의 한쪽 표면상에 도포해 산화물 도전성 재료의 원료를 포함한 막을 형성한 후, 평탄형을 이용하여 전술한 산화물 도전성 재료의 원료를 포함한 막에 대해서 압형 가공을 실시한다. 또한 그 후, 열처리를 실시함으로써, 전술한 소스 영역, 전술한 드레인 영역, 및 채널 영역을 형성하는 제3 공정.
또한, 상술한 각 공정 사이에 기판의 이동이나 검사 등의 본 발명의 요지와는 관계가 없는 공정을 하는 것을 방해하는 것은 아니다.
이러한 방법으로 하는 것에 의해서, 본 발명의 일 형태의 전계 효과 트랜지스터(보텀게이트)를 제조하는 것이 가능해진다.
본 발명의 한 종류의 전계 효과 트랜지스터의 제조 방법에서, 전술한 제3 공정에 대해서는, 전술한 채널 영역에 대응하는 영역에 있어서의 전술한 산화물 도전성 재료의 원료를 포함한 막의 층 두께가 5㎚∼100㎚의 범위 내에 있는 소정의 층 두께가 되도록 압형 가공을 실시하는 것이 바람직하다.
이러한 방법으로 함으로써, 게이트 전극에 오프의 제어 전압을 인가했을 때에 채널 영역이 공핍화하는 구조를 갖는다. 그 결과, 필요한 온 오프비를 유지하면서, 큰 전류를 낮은 구동 전압으로 제어하는 것이 가능한 전계 효과 트랜지스터를 제조하는 것이 가능해진다.
본 발명의 한 종류의 전계 효과 트랜지스터의 제조 방법에서, 전술한 제2 공정에서는, 전술한 고체 기판에 있어서의 한쪽 표면상에 전술한 강유전체 재료 또는 상유전체 재료의 원료를 포함한 막을 형성한 후, 평탄형을 이용하여 전술한 강유전체 재료 또는 상유전체 재료의 원료를 포함한 막의 표면을 평탄화하는 것이 바람직하다.
이러한 방법으로 함으로써, 게이트 절연층의 층 두께 및 채널 영역의 층 두께가 균일화된다. 따라서, 특성이 균일화된 전계 효과 트랜지스터를 제조하는 것이 가능해진다.
본 발명의 일 형태의 전계 효과 트랜지스터의 제조 방법에서, 전술한 제3 공정에서는, 압형 가공 기술을 이용하여 전술한 산화물 도전성 재료의 원료를 포함한 막의 일부를 제거함으로써 소자 분리하는 공정을 포함하는 것이 바람직하다.
이러한 방법으로 함으로써, 서로 독립한 복수의 전계 효과 트랜지스터를 동일 기판 내에 제조하는 것이 가능해진다.
본 발명의 일 형태의 전계 효과 트랜지스터의 제조 방법에서, 전술한 제1 공정에서는, 전술한 게이트 전극을 형성하는 부분에 접촉 인화법(contact printing)을 이용하여 도금 촉매 물질을 부착한다. 그 후, 상기 도금 촉매 물질이 부착한 영역에 무전해 도금을 실시하는 것으로 전술한 게이트 전극을 형성하는 것이 바람직하다.
이러한 방법으로 함으로써, 게이트 전극을 구성하는 재료를 게이트 전극을 형성해야 할 부위에만 공급하는 것이 가능해진다.
본 발명의 일 형태의 전계 효과 트랜지스터의 제조 방법에서, 전술한 제1 공정에서는, 전술한 게이트 전극을 형성하는 부분에 접촉 인화법을 이용하여 친액화 처리를 실시한다. 그 후, 상기 친액화 처리를 실시한 영역에 게이트 전극의 원료를 포함한 잉크를 공급한다. 또한 그 후, 열처리를 실시함으로써 전술한 게이트 전극을 형성하는 것이 바람직하다.
이러한 방법으로 하는 것에 의해서, 게이트 전극을 구성하는 재료를 게이트 전극을 형성해야 할 부위에만 공급하는 것이 가능해진다.
또한, 본 발명의 한 종류의 전계 효과 트랜지스터의 제조 방법에서, 전술한 제1 공정에서는, 전술한 고체 기판에 있어서의 한쪽 표면에, 열처리에 의해 도전성 산화물 재료가 되는 기능성 액체 재료를 도포하여 도전성 산화물 재료의 전구체층을 형성하고, 압형 가공 기술을 이용하여 상기 전구체층에 압형 구조를 형성한다.그 후, 전구체층에 대해서 열처리를 실시하는 것에 의해서 전술한 게이트 전극을 형성하는 것도, 다른 바람직한 한 종류이다.
이러한 방법으로 하는 것에 의해서, 게이트 전극을 구성하는 재료를 게이트 전극을 형성해야 할 부위에만 공급하는 것이 가능해진다.
본 발명의 한 종류의 전계 효과 트랜지스터의 제조 방법은, 이하의 (1)∼(3)의 공정을 포함하는 것이 바람직하다.
(1) 고체 기판에 있어서의 한쪽 표면상에, 산화물 도전성 재료의 원료를 포함한 용액을 도포함으로써 산화물 도전성 재료의 원료를 포함한 막을 형성한 후, 전술한 소스 영역에 대응하는 영역 및 전술한 드레인 영역에 대응하는 영역보다 전술한 채널 영역에 대응하는 영역이 볼록해지도록 형성된 요철형을 이용하고, 전술한 산화물 도전성 재료의 원료를 포함한 막에 대해서 압형 가공을 실시한다. 또한 그 후, 열처리를 실시함으로써, 전술한 소스 영역, 전술한 드레인 영역 및, 전술한 채널 영역을 형성하는 제1 공정.
(2) 전술한 제1 공정의 뒤, 강유전체 재료 또는 상유전체 재료의 원료를 포함한 용액을 적어도 전술한 채널 영역상에 도포하여 강유전체 재료 또는 상유전체 재료의 원료를 포함한 막을 형성한 후, 평탄형을 이용하여 전술한 강유전체 재료 또는 상유전체 재료의 원료를 포함한 막에 대해서 압형 가공을 실시한다. 또한, 그 후, 열처리를 실시함으로써, 전술한 게이트 절연층을 형성하는 제2 공정.
(3) 전술한 제2 공정 후, 전술한 게이트 절연층상에, 전술한 게이트 전극을 형성하는 제3 공정.
또한, 상술한 각 공정의 사이에 기판의 이동이나 검사 등의 본 발명의 요지와는 관계가 없는 공정을 하는 것을 방해하는 것은 아니다.
이러한 방법으로 함으로써, 본 발명의 한 종류의 전계 효과 트랜지스터(톱 게이트)를 제조하는 것이 가능해진다.
본 발명의 일 형태의 전계 효과 트랜지스터의 제조 방법에서, 전술한 제1 공정에서는, 전술한 채널 영역에 대응하는 영역에 있어서의 전술한 산화물 도전성 재료의 원료를 포함한 막의 층 두께가 5㎚∼100㎚의 범위 내에 있는 소정의 층 두께가 되도록 압형 가공을 실시하는 것이 바람직하다.
이러한 방법으로 함으로써, 게이트 전극에 오프의 제어 전압을 인가했을 때에 채널 영역이 공핍화 하는 구조를 갖는다. 그 결과, 필요한 온 오프비를 유지하면서, 큰 전류를 낮은 구동 전압으로 제어하는 것이 가능한 전계 효과 트랜지스터를 제조하는 것이 가능해진다.
본 발명의 한 종류의 전계 효과 트랜지스터의 제조 방법에서, 전술한 제1 공정에서는, 압형 가공 기술을 이용하여 전술한 산화물 도전성 재료의 원료를 포함한 막의 일부를 제거함으로써 소자 분리하는 공정을 포함하는 것이 바람직하다.
이러한 방법으로 함으로써, 서로 독립한 복수의 전계 효과 트랜지스터를 동일 기판 내에 제조하는 것이 가능해진다.
본 발명의 일 형태의 전계 효과 트랜지스터의 제조 방법에서, 전술한 제3 공정에서는, 전술한 게이트 전극을 형성하는 부분에, 접촉 인화법을 이용하여 도금 촉매 물질을 부착하고, 그 후, 상기 도금 촉매 물질이 부착한 영역에 무전해 도금을 실시하는 것으로 전술한 게이트 전극을 형성하는 것이 바람직하다.
이러한 방법으로 함으로써, 톱 게이트의 경우에서도, 게이트 전극을 구성하는 재료를 게이트 전극을 형성해야 할 부위에만 공급하는 것이 가능해진다.
본 발명의 일 형태의 전계 효과 트랜지스터의 제조 방법에서, 전술한 제3 공정에서는, 전술한 게이트 전극을 형성하는 부분에 접촉 인화법을 이용하여 친액화 처리를 실시한다. 그 후, 상기 친액화 처리를 실시한 영역에 게이트 전극의 원료를 포함한 원료를 포함한 잉크를 공급한다. 또한, 그 후, 열처리를 실시함으로써 전술한 게이트 전극을 형성하는 것이 바람직하다.
이러한 방법으로 하는 것에 의해서, 톱 게이트의 경우에서도, 게이트 전극을 구성하는 재료를 게이트 전극을 형성해야 할 부위에만 공급하는 것이 가능해진다.
또한, 본 발명의 일 형태의 전계 효과 트랜지스터의 제조 방법에서, 전술한 제3 공정에서는, 전술한 고체 기판에 있어서의 한쪽 표면에, 열처리에 의해 도전성 산화물 재료가 되는 기능성 액체 재료를 도포하여 도전성 산화물 재료의 전구체층을 형성하고, 압형 가공 기술을 이용하여 해당 전구체층에 압형 구조를 형성한 후, 전구체층에 대해서 열처리를 실시하는 것에 의해서 전술한 게이트 전극을 형성하는 것도, 다른 바람직한 한 종류이다.
이러한 방법으로 하는 것에 의해서, 톱 게이트의 경우에서도, 게이트 전극을 구성하는 재료를 게이트 전극을 형성해야 할 부위에만 공급하는 것이 가능해진다.
본 발명의 일 형태의 전계 효과 트랜지스터의 제조 방법에서는, 산화물 도전성 재료의 원료를 포함한 용액에는, 완성시에 전술한 채널 영역의 캐리어 농도가 1×1018㎝-3∼1×1021㎝-3의 범위 내가 되는 농도의 불순물이 첨가되고 있는 것이 바람직하다.
이러한 방법으로 함으로써, 필요한 온 오프비를 유지하면서, 큰 전류를 낮은 구동 전압으로 제어하는 것이 가능한 전계 효과 트랜지스터를 제조하는 것이 가능해진다.
도 1은 실시 형태 1에 따른 기능성 디바이스의 제조 방법을 설명하기 위하여 나타낸 도면이다.
도 2는 실시 형태 2에 따른 기능성 디바이스의 제조 방법을 설명하기 위하여 나타낸 도면이다
도 3은 실시 형태 3에 따른 기능성 디바이스의 제조 방법을 설명하기 위하여 나타낸 도면이다
도 4는 실시 형태 4에 따른 기능성 디바이스의 제조 방법을 설명하기 위하여 나타낸 도면이다
도 5는 실시 형태 5에 따른 기능성 디바이스의 제조 방법을 설명하기 위하여 나타낸 도면이다
도 6은 실시 형태 6에 따른 박막 트랜지스터(100)을 설명하기 위하여 나타낸 도면이다
도 7은 실시 형태 6에 따른 박막 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다
도 8은 실시 형태 6에 따른 박막 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다
도 9는 실시 형태 6에 따른 박막 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다
도 10은 실시 형태 7에 따른 박막 트랜지스터(200) 및 실시 형태 11에 따른 박막 트랜지스터(200A)를 설명하기 위하여 나타낸 도면이다
도 11은 실시 형태 7 및 실시 형태 11에 따른 박막 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다
도 12는 실시 형태 7 및 실시 형태 11에 따른 박막 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다
도 13은 실시 형태 8에 따른 압전식 잉크젯 헤드(300) 및 실시 형태 12에 따른 압전식 잉크젯 헤드(300A)를 설명하기 위하여 나타낸 도면이다.
도 14는 실시 형태 8 및 실시 형태 12에 따른 압전식 잉크젯 헤드의 제조 방법을 설명하기 위하여 나타낸 도면이다
도 15는 실시 형태 8 및 실시 형태 12에 따른 압전식 잉크젯 헤드의 제조 방법을 설명하기 위하여 나타낸 도면이다
도 16은 실시 형태 8 및 실시 형태 12에 따른 압전식 잉크젯 헤드의 제조 방법을 설명하기 위하여 나타낸 도면이다
도 17은 실시예 1에 따른 박막 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다
도 18은 실시예 1에 이용하는 압형 가공 장치(700)를 설명하기 위하여 나타낸 도면이다
도 19는 실시예 1에 이용하는 요철형(M12)을 설명하기 위하여 나타낸 도면이다.
도 20은 실시예 1에 이용하는 요철형(M13)을 설명하기 위하여 나타낸 도면이다.
도 21은 실시예 1에 따른 박막 트랜지스터(400)의 전기 특성을 측정하는 모습을 나타내는 도면이다.이다.
도 22는 실시예 1에 따른 박막 트랜지스터(400)의 전기 특성을 설명하기 위하여 나타낸 도면이다
도 23은 실시예 1에 따른 박막 트랜지스터(400)의 전기 특성을 설명하기 위하여 나타낸 도면이다
도 24는 전구체층의 소성변형 능력을 설명하기 위하여 나타낸 도면이다
도 25는 실시 형태 9에 따른 캐패시터(12A)의 제조 방법을 설명하기 위하여 나타낸 도면이다.
도 26은 압형 가공 장치(700A)를 설명하기 위하여 나타낸 도면이다.
도 27은 요철형(M1A)을 설명하기 위하여 나타낸 도면이다.
도 28은 실시 형태 9에 따른 캐패시터(12A) 및 비교예에 따른 캐패시터(14A)의 전기 특성을 측정하는 모습을 나타내는 도면이다..
도 29는 실시 형태 9에 따른 캐패시터(12A) 및 비교예에 따른 캐패시터(14A)의 전기 특성(잔류 분극 특성)을 나타내는 도면이다..
도 30은 실시 형태 9에 따른 캐패시터(12A) 및 비교예에 따른 캐패시터(14A)의 전기 특성(잔류 분극의 피로 특성)을 나타내는 도면이다..
도 31은 실시 형태 9에 따른 캐패시터(12A) 및 비교예에 따른 캐패시터(14A)의 전기 특성(리크 전류 특성)을 나타내는 도면이다..
도 32는 실시 형태 9에 따른 강유전체 재료층(32A) 및 비교예에 따른 강유전체 재료층(34A)의 표면 상태를 나타내는 도면이다..
도 33은 실시 형태 9에 따른 강유전체 재료층(32A) 및 비교예에 따른 강유전체 재료층(34A)의 X선회절 결과를 나타내는 도면이다.
도 34는 실시 형태 9에 따른 강유전체 재료층 및 비교예에 따른 강유전체 재료층에 있어서의 리크 전류의 차이를 설명하기 위하여 나타낸 도면이다.
도 35는 잔류 분극과 제1 온도와 제2 온도와의 관계를 나타내는 표이다.
도 36은 리크 전류와 제1 온도와 제2 온도와의 관계를 나타내는 표이다.
도 37은 전구체층의 소성변형 능력을 설명하기 위하여 나타낸 도면이다
도 38은 실시 형태 10에 따른 박막 트랜지스터(100A)를 설명하기 위하여 나타낸 도면이다.
도 39는 실시 형태 10에 따른 박막 트랜지스터의 제조 방법을 나타내는 도면이다..
도 40은 실시 형태 10에 따른 박막 트랜지스터의 제조 방법을 나타내는 도면이다.
도 41은 실시 형태 10에 따른 박막 트랜지스터의 제조 방법을 나타내는 도면이다.
도 42는 실시 형태 13에 따른 전계 효과 트랜지스터(100B)를 설명하기 위하여 나타낸 도면이다.
도 43은 실시 형태 13에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다.
도 44는 실시 형태 13에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다.
도 45는 실시 형태 13에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다.
도 46은 실시 형태 13의 변형예 1에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다.
도 47은 실시 형태 13의 변형예 2에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다.
도 48은 실시 형태 13의 변형예 3에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다.
도 49는 실시 형태 13의 변형예 4에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다.
도 50은 실시 형태 14에 따른 전계 효과 트랜지스터(200B)를 설명하기 위하여 나타낸 도면이다.
도 51은 실시 형태 14에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다.
도 52는 실시 형태 14에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다.
도 53은 실시 형태 15에 따른 전계 효과 트랜지스터(300B)를 설명하기 위하여 나타낸 도면이다.
도 54는 실시 형태 15에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다.
도 55는 실시 형태 15에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다.
도 56은 실시예 5에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다.
도 57는 실시예 5에 이용하는 요철형(M11B)을 설명하기 위하여 나타낸 도면이다.
도 58은 실시예 5에 이용하는 압형 가공 장치(700B)를 설명하기 위하여 나타낸 도면이다.
도 59는 실시예 5에 따른 전계 효과 트랜지스터(400B)를 설명하기 위하여 나타낸 도면이다.
도 60은 ITO층의 표면 상태를 설명하기 위하여 나타낸 도면이다.
도 61은 실시예 5에 따른 전계 효과 트랜지스터(400B)의 전기 특성을 설명하기 위하여 나타낸 도면이다.
도 62는 실시예 6에 이용하는 요철형(M12B)을 설명하기 위하여 나타낸 도면이다.
도 63은 ITO층의 표면 상태를 설명하기 위하여 나타낸 도면이다.
도 64는 실시예 6에 따른 측정용 전계 효과 트랜지스터의 전기 특성을 설명하기 위하여 나타낸 도면이다.
도 65은 종래의 박막 트랜지스터(900)를 설명하기 위하여 나타낸 도면이다.
도 66는 종래의 박막 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다.
도 67은 종래의 박막 트랜지스터(900)의 전기 특성을 설명하기 위하여 나타낸 도면이다.
본 발명의 실시 형태인 기능성 디바이스의 제조 방법, 박막 트랜지스터, 및 압전식 잉크젯 헤드를, 첨부하는 도면에 근거하여 상세하게 설명한다. 또한, 이 설명시에, 모든 도면 걸쳐 특히 언급이 없는 한, 공통되는 부분에는 공통되는 참조 부호를 붙이고 있다. 또, 도면 중, 본 실시 형태의 요소는 반드시 서로의 축척을 유지하여 기재되는 것은 아니다. 또한, 각 도면을 보기 쉽게 하기 위하여, 일부의 부호가 생략될 수 있다.
［실시 형태 1］
도 1은, 실시 형태 1에 따른 기능성 디바이스의 제조 방법을 설명하기 위하여 나타낸 도면이다.
도면 1(a)∼도면 1(f)는 각 공정도이다.
실시 형태 1에 따른 기능성 디바이스의 제조 방법은, 도면 1에 나타낸 바와 같이, 이하의 (1)∼(4)의 공정을 포함한다. 또한, 이들 공정에 앞서, 열처리함으로써 금속 산화물 세라믹스 또는 금속으로 이루어진 기능성 고체 재료가 되는 기능성 액체 재료를 준비하는 기능성 액체 재료 준비 공정을 실시할 수 있다. 또, 이 기능성 디바이스의 제조 방법은, 번호가 작은 순서로부터 실시되지만, 각 공정은 각각 1개 전의 공정의 직후에 실시되는 것을 반드시 필요로 하지 않는다. 예를 들면, 각 공정 사이에 기판의 이동이나 검사 등의 본 실시 형태의 요지와는 관계가 없는 공정을 하는 것을 방해하는 것은 아니다.
(1) 기재(10)상에 기능성 액체 재료를 도포함으로써, 기능성 고체 재료의 전구체층(20)을 형성하는 기능성 고체 재료 전구체층 형성 공정(도면 1(a) 및 도면 1(b) 참조).
(2) 전구체층을 80℃∼250℃의 범위 내에 있는 제1 온도로 가열함으로써, 전구체층(20)의 유동성을 미리 낮게 해 두는 건조 공정.
(3) 전구체층(20)을 80℃∼300℃의 범위 내에 있는 제2 온도로 가열한 상태로 전구체층(20)에 대해서 압형 가공을 하는 것으로, 전구체층(22)에 압형 구조를 형성하는 압형 공정(도면 1(c)∼도면 1(e) 참조).
(4) 전구체층(22)을 제2 온도보다 높은 제3 온도로 열처리함으로써, 전구체층(22)으로부터 기능성 고체 재료층(30)을 형성하는 기능성 고체 재료층 형성 공정(도면 1(f) 참조).
실시 형태 1에 따른 기능성 디바이스의 제조 방법에 대해서는, 예를 들면, 산소 함유 분위기로 열처리함으로써 금속 산화물 세라믹스(예를 들면, PZT(Pb(ZrxTi1-x) O3))로 이루어진 기능성 고체 재료층을 형성 가능한 금속 알콕시드를 함유하는 용액을, 기능성 액체 재료로서 이용할 수 있다. 이 경우, 기능성 고체 재료층은 금속 산화물 세라믹스(예를 들면, PZT(Pb(ZrxTi1 -x)O3))로 이루어진 기능성 고체 재료층이 된다.
실시 형태 1에 따른 기능성 디바이스의 제조 방법에서는, 기재로서 예를 들면, Si기판의 표면에 SiO2층 및 Ti층을 통해 STO(SrTiO3) 층을 형성한 절연성 기판을 이용한다. 또한, 예를 들면, 세로 20㎜×가로 20㎜×높이 2㎜의 직방체의 기재의 사이즈·형상이 이용된다.
실시 형태 1에 따른 기능성 디바이스의 제조 방법에서는, 형태로서 요철형 (M1)이 이용된다. 구체적으로는, 예를 들면, 요철형(M1)는, 10 ㎜×10 ㎜의 정방형장의 중앙부에 2㎜×2㎜의 패턴 영역을 갖고 있다. 또한, 요철형(M1)은, 상기 패턴 영역 안에 세로 2㎛×가로 2㎛×고저 차이 200㎚의 정방형 패턴이, 종횡 10㎛피치로 다수 배치되어 있다.
실시 형태 1에 따른 기능성 디바이스의 제조 방법에서는, 기능성 고체 재료 전구체층 형성 공정에서, 기재(10)상에 기능성 액체 재료를 도포함으로써, 기능성 고체 재료의 전구체층(20; 두께 230㎚)이 형성된다. 또, 실시 형태 1에 따른 기능성 디바이스의 제조 방법에서는, 압형 공정에서 전구체층에 대해서 압형 가공을 하는 것으로, 전구체층에 압형 구조(볼록부에 있어서의 두께 220㎚, 오목부에 있어서의 두께 20㎚)가 형성된다.
실시 형태 1에 따른 기능성 디바이스의 제조 방법에 대해서는, 압형 공정에 대하고, 예를 들면, 4㎫의 압력으로 압형 가공을 한다.
실시 형태 1에 따른 기능성 디바이스의 제조 방법에 대해서는, 제2 온도로서 예를 들면, 150℃를 채용하는 것으로 하고 있다. 또, 압형 공정에 대해서는, 150℃로 가열한 틀을 이용하여 압형 가공을 하는 것으로 하고 있다.
실시 형태 1에 따른 기능성 디바이스의 제조 방법에 대해서는, 압형 공정에 서는, 상기 전구체층의 표면에 대한 이형 처리 및 압형 구조를 형성하는 틀의 압형면에 대한 이형 처리를 실시한 후, 전구체층에 대해서 압형 가공을 하는 것으로 하고 있다. 이형처리에 이용할 수 있는 이형제로서는, 계면활성제(예를 들면, 불소계 계면활성제, 실리콘계 계면활성제, 비이온계 계면활성제 등), 불소 함유 다이아몬드 라이크 카본 등을 예시할 수 있다.
실시 형태 1에 따른 기능성 디바이스의 제조 방법에서는, 기능성 고체 재료층 형성 공정에 있어서의, 압형 공정 후의 전구체층으로부터 기능성 고체 재료층을 형성할 때의 체적 수축율은, 예를 들면 50%로 한다.
실시 형태 1에 따른 기능성 디바이스의 제조 방법에 따르면, 기재의 중앙부에 2㎜×2㎜의 패턴 영역을 가지고, 상기 패턴 영역 안에 세로 2㎛×가로 2㎛×고저 차이 100㎚(볼록부에 있어서의 두께 110㎚, 오목부에 있어서의 두께 10㎚)의 정방형 패턴이 종횡 10㎛피치로 다수 배치된 압형 구조를 갖는 기능성 고체 재료층을 형성할 수 있다.
실시 형태 1에 따른 기능성 디바이스의 제조 방법에 따르면, 기재상에 기능성 액체 재료를 도포하여 전구체층을 형성하고, 상기 전구체층에 대해서 압형 가공을 하여 압형 구조를 형성하고, 또 전구체층을 고온으로 열처리함으로써, 기능성 고체 재료층을 형성하는 것이 가능해진다. 그 결과, 상기와 같이 뛰어난 박막 트랜지스터를 비롯한 여러 가지의 기능성 디바이스를 종래보다 큰폭으로 적은 원재료 및 제조 에너지를 이용하여, 또한, 종래보다 단공정으로 제조하는 것이 가능해진다.
또, 본 실시 형태의 기능성 디바이스의 제조 방법에 따르면, 80℃∼300℃의 범위 내에 있는 제2 온도로 가열하는 것으로 높은 소성변형 능력을 얻은 전구체층에 대해서 압형 가공을 하고 있기 때문에, 원하는 압형 구조를 높은 정밀도로 형성하는 것이 가능해진다. 그 결과, 원하는 성능을 갖는 기능성 디바이스를 제조하는 것이 가능해진다.
또, 본 실시 형태의 기능성 디바이스의 제조 방법에 따르면, 상기한 바와 같이, 높은 소성변형 능력을 얻은 전구체층에 대해서 압형 가공을 하는 것으로 하고 있다. 그 결과, 압형 가공을 할 때에 인가하는 압력을 1㎫∼20㎫까지 낮게 해도 전구체층이 틀 표면 형상에 추종하여 변형하게 되어, 원하는 압형 구조를 높은 정밀도로 형성하는 것이 가능해진다. 또, 압형 가공을 할 때에 인가하는 압력을 1㎫∼20㎫까지 낮게 함으로써, 압형 가공을 할 때에 틀이 손상되기 어려워진다.
또, 실시 형태 1에 따른 기능성 디바이스의 제조 방법에 따르면, 압형 공정에서, 80℃∼300℃의 범위 내에 있는 제4 온도로 가열한 틀을 이용하여 압형 가공을 하는 것으로 하고 있다. 그 결과, 압형 가공을 하고 있는 중간에, 전구체층의 소성변형 능력이 저하되는 것이 없어지기 때문에, 원하는 압형 구조를 더욱 높은 정밀도로 형성하는 것이 가능해진다.
또, 실시 형태 1에 따른 기능성 디바이스의 제조 방법에 따르면, 압형 공정에서, 전구체층의 표면 및 압형 구조를 형성하는 틀의 압형면에 이형 처리를 실시한 후, 전구체층에 대해서 압형 가공을 하는 것으로 하고 있다. 그 결과, 전구체층과 틀과의 사이의 마찰력을 저감할 수 있기 때문에, 전구체층에 대해서 더욱 정밀도 좋게 압형 가공을 하는 것이 가능해진다.
실시 형태 1에 따른 기능성 디바이스의 제조 방법에 따르면, 기능성 액체 재료가, 금속 알콕시드를 함유하는 용액이며, 압형 공정 후에 있어서의 전구체층으로부터 기능성 고체 재료층을 형성할 때의 체적 수축율은, 30%∼90%의 범위 내에 있다. 그 결과, 원하는 압형 구조를 더욱 높은 정밀도로 형성하는 것이 가능해진다.
실시 형태 1에 따른 기능성 디바이스의 제조 방법은, 박막 트랜지스터에 있어서의 게이트 전극층, 게이트 절연층, 소스층, 드레인층, 채널층, 및 배선층의 군에서부터 선택되는 적어도 1개의 층을 형성할 때에 적용할 수 있다. 이 경우, 게이트 전극층을 형성하는 경우에는, 기능성 고체 재료로서 상기 금속 산화물 세라믹스 중 각종 도전체 재료 또는 상기 각종 금속을 이용할 수 있다. 또, 게이트 절연층을 형성하는 경우에는, 기능성 고체 재료로서 상기한 금속 산화물 세라믹스 중 각종 상유전체 재료 또는 각종 강유전체 재료를 이용할 수 있다. 또, 소스층, 드레인층, 또는 채널층을 형성하는 경우에는, 기능성 고체 재료로서 상기한 금속 산화물 세라믹스 중 각종 반도체 재료 또는 각종 도전체 재료를 이용할 수 있다.
또, 실시 형태 1에 따른 기능성 디바이스의 제조 방법은, 엑추에이터에 있어서의 압전체층을 형성할 때에 적용할 수 있다. 이 경우에는, 기능성 고체 재료로서는, 상기 금속 산화물 세라믹스 중 각종 강유전체 재료를 이용할 수 있다.
또한, 실시 형태 1에 따른 기능성 디바이스의 제조 방법은 복수의 격자층을 구비한 광학 디바이스에 있어서의 격자층을 형성할 때에 적용할 수도 있다. 이 경우에는, 기능성 고체 재료로서 상기한 금속 산화물 세라믹스 중 각종 절연체 재료를 이용하여도 되고, 상기 각종 금속을 이용하여도 된다.
［실시 형태 2］
도 2는, 실시 형태 2에 따른 기능성 디바이스의 제조 방법을 설명하기 위하여 나타낸 도면이다. 도면 2(a)는 압형 공정에서 전구체층(20)에 압형 가공을 한 직후에 있어서의 전구체층(22)의 모습을 나타내는 도면이다. 또, 도면 2(b)는 전구체층(22)를 열처리함으로써 전구체층(22)로부터 기능성 고체 재료층(30)을 형성하는 도중에 있어서의 전구체층(22)의 모습을 나타내는 도면이다.
또, 도면 2(c)는 전구체층(22)로부터 기능성 고체 재료층(30)을 형성하는 공정이 종료한 후에 있어서의 기능성 고체 재료층(30)의 모습을 나타내는 도면이다.
실시 형태 2에 따른 기능성 디바이스의 제조 방법은, 기본적으로는 실시 형태 1에 따른 기능성 디바이스의 제조 방법과 같은 공정을 포함하지만, 기능성 고체 재료 전구체층 형성 공정의 내용이 실시 형태 1에 따른 기능성 디바이스의 제조 방법의 경우와 다르다. 즉, 실시 형태 2에 따른 기능성 디바이스의 제조 방법에서는, 도면 2에 나타낸 바와 같이, 기능성 고체 재료 전구체층 형성 공정에서, 두께 220 ㎚의 전구체층(20)을 형성하는 것으로 하고 있다. 따라서, 실시 형태 2에 따른 기능성 디바이스의 제조 방법에서는, 압형 공정에서, 전구체층(20)에 압형 구조(볼록부에 있어서의 두께 210㎚, 오목부에 있어서의 두께 10㎚)가 형성되게 된다. 이것에 의해, 압형 공정에 있어서의 열처리에 의해, 전구체층의 오목부(전구체층에 있어서의 가장 층 두께가 얇은 영역)에 크랙이 발생하게 된다.
이 때문에, 실시 형태 2에 따른 기능성 디바이스의 제조 방법에 따르면, 기능성 고체 재료층 형성 공정에 대해서는, 전구체층의 오목부(전구체층에 있어서의 가장 층 두께가 얇은 영역)에 크랙이 발생하고, 상기 크랙의 존재에 기인하여, 전구체층이 무리없이 면내 방향으로 수축할 수 있게 된다. 그 결과, 원하는 압형 구조를 높은 정밀도로 형성하는 것이 가능해진다.
또한, 실시 형태 2에 따른 기능성 디바이스의 제조 방법은, 기능성 고체 재료 전구체층 형성 공정 이외의 내용이 실시 형태 1에 따른 기능성 디바이스의 제조 방법의 경우와 같기 때문에, 실시 형태 1에 따른 기능성 디바이스의 제조 방법이 갖는 효과 중 해당하는 효과를 가진다.
［실시 형태 3］
도 3은, 실시 형태 3에 따른 기능성 디바이스의 제조 방법을 설명하기 위하여 나타낸 도면이다.
도면 3(a)은 압형 공정에서 전구체층(20)에 압형 가공을 한 직후에 있어서의 전구체층(22)의 모습을 나타내는 도면이다. 또, 도면 3(b)은 압형 공정 종료후에 전구체층(22)를 전면 에칭하는 모습을 나타내는 도면이다. 또, 도면 3(c)은 전구체층(22)로부터 기능성 고체 재료층(30)을 형성하는 공정이 종료한 후에 있어서의 기능성 고체 재료층(30)의 모습을 나타내는 도면이다.
실시 형태 3에 따른 기능성 디바이스의 제조 방법은, 기본적으로는 실시 형태 1에 따른 기능성 디바이스의 제조 방법과 같은 공정을 포함하지만, 압형 공정과 기능성 고체 재료층 형성 공정과의 사이에 전구체층(22)을 전면 에칭하는 공정(전면 에칭 공정)을 더욱 포함한 점에서 실시 형태 1에 따른 기능성 디바이스의 제조 방법의 경우와 다르다. 즉, 실시 형태 3에 따른 기능성 디바이스의 제조 방법은, 도면 3에 나타낸 바와 같이, 압형 공정과 기능성 고체 재료층 형성 공정과의 사이에 전구체층(22)를 20㎚만 전면 에칭하는 전면 에칭 공정을 다시 포함한다. 따라서, 실시 형태 3에 따른 기능성 디바이스의 제조 방법에서는, 전면 에칭 공정 종료 후에서, 압형 구조(볼록부에 있어서의 두께 200㎚, 오목부에 있어서의 두께 0㎚)가 형성되게 된다.
이 때문에, 실시 형태 3에 따른 기능성 디바이스의 제조 방법에 따르면, 기능성 고체 재료층 형성 공정에서는, 전구체층이 복수의 영역에 분단되는 결과, 전구체층이 무리없이 면내 방향으로 수축할 수 있게 된다. 그 결과, 원하는 압형 구조를 높은 정도로 형성하는 것이 가능해진다.
또한, 실시 형태 3에 따른 기능성 디바이스의 제조 방법은, 압형 공정과 기능성 고체 재료층 형성 공정과의 사이에 전구체층(22)를 전면 에칭하는 전면 에칭 공정을 더욱 포함한 점 이외의 점에서 실시 형태 1에 따른 기능성 디바이스의 제조 방법의 경우와 같기 때문에, 실시 형태 1에 따른 기능성 디바이스의 제조 방법이 갖는 효과 중 해당하는 효과를 갖는다.
［실시 형태 4］
도 4는, 실시 형태 4에 따른 기능성 디바이스의 제조 방법을 설명하기 위하여 나타낸 도면이다.
도면 4(a)는 압형 공정으로 전구체층(20)에 압형 가공을 한 직후에 있어서의 전구체층(22)의 모습을 나타내는 도면이다. 또, 도면 4(b)는 전구체층(22)를 열처리함으로써 전구체층(22)로부터 기능성 고체 재료층(30)을 형성하는 도중에 있어서의 전구체층(22)의 모습을 나타내는 도면이다. 또, 도면 4(c)는 전구체층(22)로부터 기능성 고체 재료층(30)을 형성하는 공정이 종료한 후에 있어서의 기능성 고체 재료층(30)의 모습을 나타내는 도면이다.
실시 형태 4에 따른 기능성 디바이스의 제조 방법은, 기본적으로는 실시 형태 2에 따른 기능성 디바이스의 제조 방법과 같은 공정을 포함하지만, 기재의 구성이 실시 형태 2에 따른 기능성 디바이스의 제조 방법의 경우와 다르다. 즉, 실시 형태 4에 따른 기능성 디바이스의 제조 방법에서는, 도면 4에 나타낸 바와 같이, 표면에 전구체층에 대한 친화성이 다른 2개의 영역을 갖는 기재를 이용하는 것으로 하고 있다. 또, 이것에 따라서, 2개의 영역 중 전구체층에 대한 친화성이 상대적으로 높은 제1 영역(R1)에 대해서는, 2개의 영역 중 전구체층에 대한 친화성이 상대적으로 낮은 제2 영역(R2)에 대해 보다 층 두께가 두꺼워지도록, 상기 전구체층에 압형 구조를 형성하는 것으로 하고 있다.
이 때문에, 실시 형태 4에 따른 기능성 디바이스의 제조 방법에 따르면, 기재 또는 기재의 표면과 기능성 고체 재료층과의 친화성이 증대하기 때문에, 전구체층이 면내 방향으로 수축하기 어려워진다. 따라서, 기재 표면의 패턴과 기능성 고체 재료층의 패턴과의 정합성을 용이하게 취할 수 있다.
또한, 실시 형태 4에 따른 기능성 디바이스의 제조 방법은, 기재의 구성 이외의 내용이 실시 형태 2에 따른 기능성 디바이스의 제조 방법의 경우와 같기 때문에, 실시 형태 2에 따른 기능성 디바이스의 제조 방법이 갖는 효과 중 해당하는 효과를 갖는다.
［실시 형태 5］
도 5는, 실시 형태 5에 따른 기능성 디바이스의 제조 방법을 설명하기 위하여 나타낸 도면이다.
도면 5(a)는 압형 공정에서 전구체층(20)에 압형 가공을 한 직후에 있어서의 전구체층(22)의 모습을 나타내는 도면이다. 또, 도면 5(b)는 압형 공정 종료후에 전구체층(22)를 전면 에칭 하는 모습을 나타내는 도면이다. 또, 도면 5(c)는 전구체층(22)로부터 기능성 고체 재료층(30)을 형성하는 공정이 종료한 후에 있어서의 기능성 고체 재료층(30)의 모습을 나타내는 도면이다.
실시 형태 5에 따른 기능성 디바이스의 제조 방법은, 기본적으로는 실시 형태 3에 따른 기능성 디바이스의 제조 방법과 같은 공정을 포함하지만, 기재의 구성이 실시 형태 3에 따른 기능성 디바이스의 제조 방법의 경우와 다르다. 즉, 실시 형태 5에 따른 기능성 디바이스의 제조 방법에서는, 도면 5에 나타낸 바와 같이, 표면에 전구체층에 대한 친화성이 다른 2개의 영역을 갖는 기재를 이용하는 것으로 하고 있다. 또, 이것에 따라서, 2개의 영역 중 전구체층에 대한 친화성이 상대적으로 높은 제1 영역(R1)에 대해서는, 2개의 영역 중 전구체층에 대한 친화성이 상대적으로 낮은 제2 영역(R2)에 대해 보다 층 두께가 두꺼워지도록, 상기 전구체층에 압형 구조를 형성하는 것으로 하고 있다.
이 때문에, 실시 형태 5에 따른 기능성 디바이스의 제조 방법에 따르면, 기재 또는 기재의 표면과 기능성 고체 재료층과의 친화성이 증대하기 때문에, 전구체층이 면내 방향으로 수축하기 어려워진다. 따라서, 기재 표면의 패턴과 기능성 고체 재료층의 패턴과의 정합성을 용이하게 취할 수 있다.
또한, 실시 형태 5에 따른 기능성 디바이스의 제조 방법은 기재의 구성 이외의 내용이 실시 형태 3에 따른 기능성 디바이스의 제조 방법의 경우와 같기 때문에, 실시 형태 3에 따른 기능성 디바이스의 제조 방법이 갖는 효과 중 해당하는 효과를 갖는다.
［실시 형태 6］
1. 실시 형태 6에 따른 박막 트랜지스터(100)
도면 6은, 실시 형태 6에 따른 박막 트랜지스터(100)을 설명하기 위하여 나타낸 도면이다. 도면 6(a)은 박막 트랜지스터(100)의 평면도이다. 또, 도면 6(b)은 도면 6(a)의 A1-A1 단면도이다. 또, 도면 6(c)은 도면 6(a)의 A2-A2 단면도이다.
실시 형태 6에 따른 박막 트랜지스터(100)은, 도면 6(a) 및 도면 6(b)에 나타낸 바와 같이, 소스 영역(144) 및 드레인 영역(146) 및 채널 영역(142)을 포함한 산화물 도전체층(140)과, 채널 영역(142)의 도통 상태를 제어하는 게이트 전극(120)과, 게이트 전극(120)과 채널 영역(142)와의 사이에 형성되어 강유전체 재료로 이루어진 게이트 절연층(130)을 구비한다. 채널 영역(142)의 층 두께는, 소스 영역(144)의 층 두께 및 드레인 영역(146)의 층 두께보다 얇다. 채널 영역(142)의 층 두께는, 바람직하게는 소스 영역(144)의 층 두께 및 드레인 영역(146)의 층 두께의 1/2 이하이다. 게이트 전극(120)은, 도면 6(a) 및 도면 6(c)에 나타낸 바와 같이, 스루홀(150)을 통해 외부에 노출되는 게이트 패드(122)에 접속되고 있다.
실시 형태 6에 따른 박막 트랜지스터(100)에 대해서는, 채널 영역(142)의 층 두께가 소스 영역(144)의 층 두께 및 드레인 영역(146)의 층 두께보다 얇은 산화물 도전체층(140)은, 압형 가공 기술을 이용하여 형성된 것이다.
실시 형태 6에 따른 박막 트랜지스터(100)에 대해서는, 채널 영역(142)의 캐리어 농도 및 층 두께는, 게이트 전극(120)에 오프의 제어 전압을 인가했을 때에, 채널 영역(142)이 공핍화 하는 값으로 설정되어 있다. 구체적으로는, 채널 영역(142)의 캐리어 농도는, 1×1015㎝-3∼1×1021㎝-3의 범위 내에 있다. 또, 채널 영역(142)의 층 두께는, 5㎚∼100㎚의 범위 내에 있다.
또한, 실시 형태 6에 따른 박막 트랜지스터(100)에 대해서는, 소스 영역(144) 및 드레인 영역(146)의 층 두께는, 50㎚∼1000㎚의 범위 내에 있다.
산화물 도전체층(140)은, 예를 들면 인듐주석 산화물(ITO)로 이루어지며, 게이트 절연층(130)은, 예를 들면 PZT(Pb(ZrxTi1 -x)O3)로 이루어진다. 또, 게이트 전극(120)은, 예를 들면 산화니켈란탄(LNO(LaNiO3))로 이루어진다. 또, 고체 기판으로서의 절연성 기판(110)은, 예를 들면 Si기판의 표면에 SiO2층 및 Ti층을 통해 STO(SrTiO3) 층을 형성한 절연성 기판으로 이루어진다.
2. 실시 형태 6에 따른 박막 트랜지스터의 제조 방법
실시 형태 6에 따른 박막 트랜지스터(100)는, 이하에 나타내는 박막 트랜지스터의 제조 방법(실시 형태 6에 따른 박막 트랜지스터의 제조 방법)에 의해 제조할 수 있다. 이하, 실시 형태 6에 따른 박막 트랜지스터(100)의 제조 방법을 공정순서로 설명한다.
도면 7∼도면 9는, 실시 형태 6에 따른 박막 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다. 도면 7(a)∼도면 7(e), 도면 8(a)∼도면 8(e), 및 도면 9(a)∼도면 9(e)는 각 공정도이다. 또한, 각 공정도에서, 좌측에 나타내는 도면은 도면 6(b)에 대응하는 도면이다. 또, 우측에 나타내는 도면은 도면 6(c)에 대응하는 도면이다.
(1) 게이트 전극(120)의 형성
우선, 열처리함으로써, 금속 산화물 세라믹스(산화니켈란탄)로 이루어지는 기능성 고체 재료가 되는 기능성 액체 재료를 준비한다(기능성 액체 재료 준비 공정). 구체적으로는, 금속염으로서 초산란탄(6 수화물) 및 초산 니켈(4 수화물)을 함유하는 용액(용매：2-메톡시에탄올)을 준비한다.
이어서, 도면 7(a) 및 도면 7(b)에 나타낸 바와 같이, 절연성 기판(110)에 있어서의 한쪽 표면에, 스핀 코트법을 이용하여 기능성 액체 재료를 도포(예를 들면, 500rpm·25초)한다. 그 후, 절연성 기판(110)을 핫 플레이트상에 놓고 80℃에서 1분간 건조시키는 것으로, 기능성 고체 재료(산화니켈란탄)의 전구체층(120')(층 두께 300㎚)을 형성한다(기능성 고체 재료 전구체층 형성 공정∼건조 공정).
이어서, 도면 7(c) 및 도면 7(d)에 나타낸 바와 같이, 게이트 전극(120) 및 게이트 패드(122)에 대응하는 영역이 오목해지도록 형성된 요철형(M2; 고저차이 300㎚)를 이용하여, 150℃에서 전구체층(120')에 대해서 압형 가공을 한다. 이 압형 가공에 의해, 전구체층(120')에 압형 구조(볼록부의 층 두께 300 ㎚, 오목부의 층 두께 50㎚)를 형성한다(압형 공정). 또한, 이 때의 압형 가공을 할 때의 압력은 5㎫로 한다. 이것에 의해, 80℃∼300℃의 범위 내에 있는 제2 온도로 가열하는 것으로 높은 소성변형 능력을 얻은 전구체층에 대해서 압형 가공을 하게 되기 때문에, 원하는 압형 구조를 높은 정밀도로 형성하는 것이 가능해진다.
이어서, 전구체층(120')을 전면 에칭함으로써, 게이트 전극(120)에 대응하는 영역 이외의 영역으로부터 전구체층을 완전하게 제거한다(전면 에칭 공정). 전면 에칭 공정은 진공 프로세스를 이용하지 않는 웨트 에칭 기술을 이용하여 실시된다.
그 후, RTA 장치를 이용하여 전구체층(120')을 제3 온도인 650℃에서 10분간 열처리 한다. 이 열처리에 의해, 도면 7(e)에 나타낸 바와 같이, 전구체층(120')으로부터, 기능성 고체 재료층(산화니켈란탄)으로 이루어진 게이트 전극(120) 및 게이트 패드(122)를 형성한다(기능성 고체 재료층 형성 공정).
(2) 게이트 절연층(130)의 형성
우선, 열처리함으로써 금속 산화물 세라믹스(PZT)로 이루어진 기능성 고체 재료가 되는 기능성 액체 재료를 준비한다. 구체적으로는, 기능성 액체 재료로서 금속 알콕시드를 함유하는 용액(미스비시 메트리얼 가부시키가이샤 제조, PZT 졸겔 용액)을 준비한다(기능성 액체 재료 준비 공정).
이어서, 절연성 기판(110)에 있어서의 한쪽 표면상에, 스핀 코트법을 이용하여 상기한 기능성 액체 재료를 도포(예를 들면, 2000rpm·25초)한다. 그 후, 절연성 기판(110)을 핫 플레이트상에 놓고 250℃에서 5분간 건조시키는 조작을 3회 반복하는 것으로, 기능성 고체 재료(PZT)의 전구체층(130'; 층 두께 300㎚)을 형성한다(기능성 고체 재료 전구체층 형성 공정∼건조 공정).
이어서, 도면 8(b) 및 도면 8(c)에 나타낸 바와 같이, 스루홀(150)에 대응하는 영역이 볼록해지도록 형성된 요철형(M3; 고저차이 300㎚)을 이용하여, 150℃에서 전구체층(130')에 대해서 압형 가공을 한다. 이 압형 가공에 의해, 전구체층 (130')에 스루홀(150)에 대응하는 압형 구조를 형성한다(압형 공정). 또한, 이때 압형 가공을 할 때의 압력은 5㎫로 한다. 이것에 의해, 80℃∼300℃의 범위 내에 있는 제2 온도로 가열하는 것으로 높은 소성변형 능력을 얻은 전구체층에 대해서 압형 가공을 하게 되기 때문에, 원하는 압형 구조를 높은 정밀도로 형성하는 것이 가능해진다.
그 후, RTA 장치를 이용하여 전구체층(130')을 제3 온도인 650℃에서 10분간 열처리함으로써, 도면 8(d)에 나타낸 바와 같이, 전구체층(130')으로부터, 기능성 고체 재료층(PZT)으로 이루어진 게이트 절연층(130)을 형성한다(기능성 고체 재료층 형성 공정).
(3) 산화물 도전체층(140)의 형성
우선, 열처리함으로써 금속 산화물 세라믹스(ITO)로 이루어진 기능성 고체 재료가 되는 기능성 액체 재료를 준비한다(기능성 액체 재료 준비 공정). 구체적으로는, 기능성 액체 재료로서 금속 유기산염의 하나인 금속 카르본산염을 함유하는 용액(가부시키가이샤 코쥰도 카가쿠 겐큐쇼 제조의 기능성 액체 재료(상품명：ITO-05 C), 원액：희석액=1：1.5)를 준비한다. 또한, 상기 기능성 액체 재료에는, 완성시에 채널 영역(142)의 캐리어 농도가 1×1015㎝-3∼1×1021㎝-3의 범위내가 되는 농도의 불순물이 첨가되고 있다.
이어서, 도면 8(e)에 나타낸 바와 같이, 절연성 기판(110)에 있어서의 한쪽 표면상에, 스핀 코트법을 이용하여 상기한 기능성 액체 재료를 도포(예를 들면, 2000rpm·25초)한다. 그 후, 절연성 기판(110)을 핫 플레이트상에 놓고, 150℃에서 3분간 건조시키는 것으로, 기능성 고체 재료(ITO)의 전구체층(140'; 층 두께 300 ㎚)을 형성한다(기능성 고체 재료 전구체층 형성 공정∼건조 공정).
이어서, 도면 9(a)∼도면 9(c)에 나타낸 바와 같이, 소스 영역(144)에 대응하는 영역 및 드레인 영역(146)에 대응하는 영역보다 채널 영역(142)에 대응하는 영역이 볼록해지도록 형성되어 요철형(M4; 고저차이 350㎚)를 이용하여, 전구체층 (140')에 대해서 압형 가공을 한다. 이 압형 가공에 의해, 전구체층(140')에 압형 구조(볼록부의 층 두께 350㎚, 오목부의 층 두께 100㎚)를 형성한다(압형 공정). 이것에 의해, 전구체층(140') 중 채널 영역(142)이 되는 부분의 층 두께가 다른 부분보다 얇아진다.
이때, 본 실시 형태에 대해서는, 상기의 공정에서는, 전구체층(140')을 150℃에서 가열한 상태로, 또한, 150℃로 가열한 틀을 이용하여 압형 가공을 하는 것으로 하고 있다. 이 경우, 압형 가공을 할 때의 압력은 4㎫ 정도로 한다.
또한, 요철형(M4)은, 채널 영역(142)에 대응하는 영역보다 소자 분리 영역 (160) 및 스루홀(150)에 대응하는 영역이 다시 볼록해지는 구조를 갖고 있다. 따라서, 절연성 기판(110)에 있어서의 한쪽 표면 전면에 웨트 에칭을 실시하는 것으로, 채널 영역(142)이 되는 부분을 소정의 두께로 하면서도 소자 분리 영역(160) 및 스루홀(150)에 대응하는 영역으로부터 전구체층(140')을 완전하게 제거할 수 있다(도면 9(d) 참조). 또한, 요철형(M4)은 소자 분리 영역에 대응하는 영역 부분이 테이퍼가 된 형상을 갖고 있어도 된다.
그 후, 전구체층(140')에 열처리를 실시하는(핫 플레이트상에서 400℃·10 분의 조건으로 전구체층(140')의 소성을 실시하고, 그 후, RTA 장치를 이용하여 650℃·30분 (전반 15분 산소 분위기, 후반의 15분 질소 분위기) 조건으로 전구체층(140')을 가열한다). 이 열처리에 의해, 소스 영역(144), 드레인 영역(146) 및 채널 영역(142)을 포함한 산화물 도전체층(140)을 형성하고(기능성 고체 재료층 형성 공정), 도면 9(e)에 나타내는 보텀게이트 구조를 갖는, 실시 형태 6에 따른 박막 트랜지스터(100)를 제조할 수 있다.
3. 실시 형태 6에 따른 박막 트랜지스터(100)의 효과
실시 형태 6에 따른 박막 트랜지스터(100)에 의하면, 채널 영역(142)을 구성하는 재료로서 산화물 도전성 재료를 이용하고 있기 때문에 캐리어 농도를 높게 할 수 있다. 또, 게이트 절연층(130)을 구성하는 재료로서 강유전체 재료를 이용하고 있기 때문에, 낮은 구동 전압에서 고속으로 스위칭할 수 있다. 그 결과, 종래의 박막 트랜지스터(900)의 경우와 동일하게, 큰 전류를 낮은 구동 전압에서 고속으로 제어하는 것이 가능해진다.
또, 실시 형태 6에 따른 박막 트랜지스터(100)에 의하면, 채널 영역(142)의 층 두께가 소스 영역(144)의 층 두께 및 드레인 영역(146)의 층 두께보다 얇은 산화물 도전체층(140)을 형성하는 것만으로 박막 트랜지스터를 제조하는 것이 가능해진다. 그 결과, 종래의 박막 트랜지스터(900)의 경우와 같이 채널 영역과 소스 영역 및 드레인 영역을 다른 재료로부터 형성하지 않아도 되기 때문에, 상기와 같이 뛰어난 박막 트랜지스터를, 종래보다 큰폭으로 적은 원재료 및 제조 에너지를 이용하여, 또한, 종래보다 단공정으로 제조하는 것이 가능해진다.
또, 실시 형태 6에 따른 박막 트랜지스터(100)에 의하면, 산화물 도전체층, 게이트 전극, 및 게이트 절연층은 모두, 기능성 액체 재료를 이용하여 형성된 것이기 때문에, 압형 가공 기술을 이용하여 박막 트랜지스터를 제조하는 것이 가능해진다. 그 결과, 상기와 같이 뛰어난 박막 트랜지스터를, 종래보다 큰폭으로 적은 원재료 및 제조 에너지를 이용하여, 또한, 종래보다 단공정으로 제조하는 것이 가능해진다.
또, 실시 형태 6에 따른 박막 트랜지스터(100)에 의하면, 산화물 도전체층, 게이트 전극, 및 게이트 절연층은 모두, 진공 프로세스를 이용하지 않고 형성된 것이기 때문에, 진공 프로세스를 이용하지 않고 박막 트랜지스터를 제조하는 것이 가능해진다. 그 결과, 상기와 같이 뛰어난 박막 트랜지스터를, 종래보다 큰폭으로 적은 제조 에너지를 이용하여, 또한, 종래보다 단공정으로 제조하는 것이 가능해진다.
또, 실시 형태 6에 따른 박막 트랜지스터(100)에 의하면, 게이트 전극 및 게이트 절연층은 모두 페로브스카이트 구조를 갖기 때문에, 게이트 전극 및 게이트 절연층의 계면에서 격자 결함이 적게 된다. 그 결과, 고품질인 박막 트랜지스터를 제조하는 것이 가능해진다.
또, 실시 형태 6에 따른 박막 트랜지스터(100)에 의하면, 채널 영역(142)의 캐리어 농도 및 층 두께는 게이트 전극(120)에 오프의 제어 전압을 인가했을 때에, 채널 영역(142)이 공핍화하는 값으로 설정되어 있다. 그 결과, 산화물 도전체층의 캐리어 농도를 높게 하였다고 해도 오프시에 흐르는 전류량을 충분히 낮게 할 수 있어 필요한 온 오프비를 유지하면서 큰 전류를 낮은 구동 전압으로 제어하는 것이 가능해진다. 이 경우에서, 박막 트랜지스터가 인핸스먼트형의 트랜지스터인 경우에는, 게이트 전극에 0V의 제어 전압을 인가했을 때에 박막 트랜지스터가 오프 상태가 된다. 따라서, 이와 같은 때에 채널 영역 전체가 공핍화하는 값으로 설정되어 있으면 된다. 한편, 박막 트랜지스터가 디플리션형의 트랜지스터인 경우에는, 게이트 전극에 음의 제어 전압을 인가했을 때에 박막 트랜지스터가 오프 상태가 된다. 따라서, 이와 같은 때에 채널 영역 전체가 공핍화하는 값으로 설정되어 있으면 된다.
또, 실시 형태 6에 따른 박막 트랜지스터(100)에 의하면, 채널 영역(142)의 캐리어 농도는, 1×1015㎝-3∼1×1021㎝-3의 범위 내에 있고, 채널 영역(142)의 층 두께는 5㎚∼100㎚의 범위 내에 있다. 그 결과, 필요한 온 오프비를 유지하면서 큰 전류를 낮은 구동 전압으로 제어하는 것이 가능해진다.
［실시 형태 7］
1. 실시 형태 7에 따른 박막 트랜지스터(200)
도면 10은, 실시 형태 7에 따른 박막 트랜지스터(200)을 설명하기 위하여 나타낸 도면이다. 도면 10(a)은 박막 트랜지스터(200)의 평면도이다. 또, 도면 10(b)은 도면 10(a)의 A1-A1 단면도이다. 또, 도면 10(c)은 도면 10(a)의 A2-A2 단면도이다.
실시 형태 7에 따른 박막 트랜지스터(200)은, 기본적으로는 실시 형태 6에 따른 박막 트랜지스터(100)와 같은 구성을 갖지만, 톱 게이트 구조를 갖는 점에서 실시 형태 6에 따른 박막 트랜지스터(100)의 경우와 다르다. 즉, 실시 형태 7에 따른 박막 트랜지스터(200)는, 도면 10에 나타낸 바와 같이, 절연성 기판(210)의 윗쪽에, 산화물 도전체층(240), 게이트 절연층(230), 및 게이트 전극(220)이, 이 순서로 형성된 구조를 갖는다. 또한, 소스 영역(244) 및 드레인 영역(246)은, 도면 10(a) 및 도면 10(b)에 나타낸 바와 같이, 각각 스루홀(250)을 통해 외부에 노출하고 있다.
이와 같이, 실시 형태 7에 따른 박막 트랜지스터(200)는, 톱 게이트 구조를 갖는 점에서 실시 형태 6에 따른 박막 트랜지스터(100)의 경우와 달리, 채널 영역 (242)를 구성하는 재료로서 산화물 도전성 재료를 이용하고 있다. 그 결과, 캐리어 농도를 높게 할 수 있다. 또, 게이트 절연층(220)을 구성하는 재료로서 강유전체 재료를 이용하고 있기 때문에, 낮은 구동 전압에서 고속으로 스위칭할 수 있다. 그 결과, 실시 형태 6에 따른 박막 트랜지스터의 경우와 동일하게, 큰 전류를 낮은 구동 전압에서 고속으로 제어하는 것이 가능해진다.
또, 채널 영역(242)의 층 두께가 소스 영역(244)의 층 두께 및 드레인 영역 (246)의 층 두께보다 얇은 산화물 도전체층(240)을 형성하는 것만으로 박막 트랜지스터를 제조하는 것이 가능해진다. 그 결과, 실시 형태 6에 따른 박막 트랜지스터의 경우와 동일하게, 상기와 같이 뛰어난 박막 트랜지스터를, 종래보다 큰폭으로 적은 원재료 및 제조 에너지를 이용하여, 또한, 종래보다 단공정으로 제조하는 것이 가능해진다.
또, 실시 형태 7에 따른 박막 트랜지스터(200)는, 80℃∼300℃의 범위 내에 있는 제2 온도로 열처리 하는 것으로 높은 소성변형 능력을 얻은 전구체층에 대해서 압형 가공을 하는 것으로 형성된, 높은 정밀도로 형성된 압형 구조를 갖는 산화물 도전체층을 구비한다. 그 결과, 소망한 성능을 갖는 박막 트랜지스터가 된다.
또한, 실시 형태 7에 따른 박막 트랜지스터(200)는, 이하에 나타내는 박막 트랜지스터의 제조 방법에 의해 제조할 수 있다. 이하, 실시 형태 7에 따른 박막 트랜지스터(200)의 제조 방법을 공정순서로 설명한다.
도면 11 및 도면 12는, 실시 형태 7에 따른 박막 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다. 또, 도면 11(a)∼도면 11(f) 및 도면 12(a)∼도면 12(e)는 각 공정도이다.
(1) 산화물 도전체층(240)의 형성
우선, 열처리함으로써 금속 산화물 세라믹스(ITO)로 이루어진 기능성 고체 재료가 되는 기능성 액체 재료를 준비한다(기능성 액체 재료 준비 공정). 구체적으로는, 기능성 액체 재료로서 금속 유기산염의 하나인 금속 카르본산염을 함유하는 용액(가부시키가이샤 코쥰도 카가쿠 겐큐쇼 제조의 기능성 액체 재료(상품명：ITO-05 C))를 준비한다. 또한, 상기 기능성 액체 재료에는, 완성시에 채널 영역(242)의 캐리어 농도가 1×1015㎝-3∼1×1021㎝-3의 범위 내가 되는 농도의 불순물이 첨가되고 있다.
이어서, 도면 11(a)에 나타낸 바와 같이, 절연성 기판(210)에 있어서의 한쪽 표면상에, 스핀 코트법을 이용하여 상기한 기능성 액체 재료를 도포한다. 그 후, 절연체 기판(210)을 핫 플레이트상에 놓고 150℃에서 3분간 건조시키는 것으로, 기능성 고체 재료(ITO)의 전구체층(240'; 층 두께 300㎚)을 형성한다(기능성 고체 재료 전구체층 형성 공정∼건조 공정).
이어서, 도면 11(b) 및 도면 11(c)에 나타낸 바와 같이, 소스 영역(244)에 대응하는 영역 및 드레인 영역(246)에 대응하는 영역보다 채널 영역(242)에 대응하는 영역이 볼록해지도록 형성된 요철형(M5; 고저차이 350㎚)을 이용하여, 전구체층 (240')에 대해서 압형 가공을 한다. 이 압형 가공에 의해, 전구체층(240')에 압형 구조(볼록부의 층 두께 350㎚, 오목부의 층 두께 100㎚)를 형성한다(압형 공정). 이것에 의해, 전구체층(240') 중 채널 영역(242)가 되는 부분의 층 두께가 다른 부분보다 얇아진다.
이때, 상기의 공정에서는, 전구체층(240')을 150℃로 가열한 상태로, 또한, 150℃로 가열한 틀을 이용하여 압형 가공을 한다. 이 경우, 압형 가공을 할 때의 압력은 4㎫ 정도로 한다.
또한, 요철형(M5)은, 채널 영역(242)에 대응하는 영역보다 소자 분리 영역에 대응하는 영역 및 게이트 패드(222)에 대응하는 영역이 다시 볼록해지는 구조를 갖고 있다. 따라서, 절연성 기판(210)에 있어서의 한쪽 표면 전면에 웨트 에칭을 실시하는 것으로, 채널 영역(242)이 되는 부분을 소정의 두께로 하면서도 소자 분리 영역(260) 및 게이트 패드(222)에 대응하는 영역상으로부터 전구체층(240')을 완전하게 제거할 수 있다. 또한, 요철형(M5)은, 소자 분리 영역에 대응하는 영역 부분이 테이퍼가 된 형상을 갖고 있어도 된다.
마지막으로, 전구체층(240')에 열처리를 실시함으로써, 도면 11(d)에 나타낸 바와 같이, 소스 영역(244), 드레인 영역(246), 및 채널 영역(242)을 포함한 산화물 도전체층(240)을 형성한다(기능성 고체 재료층 형성 공정).
(2) 게이트 절연층(230)의 형성
우선, 열처리함으로써 금속 산화물 세라믹스(PZT)로 이루어진 기능성 고체 재료가 되는 기능성 액체 재료를 준비한다(기능성 액체 재료 준비 공정). 구체적으로는, 기능성 액체 재료로서 금속 알콕시드를 함유하는 용액(미스비시 메트리얼 가부시키가이샤 제조, PZT 졸겔 용액)을 준비한다.
이어서, 도면 11(e)에 나타낸 바와 같이, 절연성 기판(210)에 있어서의 한쪽 표면상에, 스핀 코트법을 이용하여 상기한 기능성 액체 재료를 도포한다. 그 후, 절연체 기판(210)을 핫 플레이트상에 놓고 150℃에서 5분간 건조시키는 것으로, 기능성 고체 재료(PZT)의 전구체층(230'; 층 두께 300㎚)을 형성한다(기능성 고체 재료 전구체층 형성 공정∼건조 공정).
이어서, 도면 11(e)에 나타낸 바와 같이, 스루홀(250)에 대응하는 영역이 볼록해지도록 형성된 요철형(M6; 고저차이 300㎚)을 이용하여, 150℃에서 전구체층 (230')에 대해서 압형 가공을 한다. 그 결과, 전구체층(230')에 스루홀(250)에 대응하는 압형 구조가 형성된다(압형 공정). 본 실시 형태의 압형 가공을 할 때의 압력은 5㎫로 한다. 이것에 의해, 80℃∼300℃의 범위 내에 있는 제2 온도로 가열하는 것으로 높은 소성변형 능력을 얻은 전구체층에 대해서 압형 가공을 하게 되기 때문에 원하는 압형 구조를 높은 정밀도로 형성하는 것이 가능해진다.
그 후, RTA 장치를 이용하여, 전구체층(230')을 제3 온도인 650℃에 대해 10분간 열처리한다. 이 열처리에 의해, 도면 11(f)에 나타낸 바와 같이, 전구체층 (230')으로부터, 기능성 고체 재료층(PZT)로 이루어진 게이트 절연층(230)을 형성한다(기능성 고체 재료층 형성 공정).
(3) 게이트 전극(220)의 형성
우선, 열처리함으로써 금속 산화물 세라믹스(산화니켈란탄)로 이루어진 기능성 고체 재료가 되는 기능성 액체 재료를 준비한다(기능성 액체 재료 준비 공정). 구체적으로는, 금속염으로서 초산란탄(6 수화물) 및 초산 니켈(4 수화물)을 함유하는 용액(용매：2-메톡시에탄올)을 준비한다.
이어서, 도면 12(a) 및 도면 12(b)에 나타낸 바와 같이, 절연성 기판(210)에 있어서의 한쪽 표면에, 스핀 코트법을 이용하여 기능성 액체 재료를 도포한다. 그 후, 절연체 기판(210)을 핫 플레이트상에 놓고 80℃에서 1분간 건조시키는 것으로, 기능성 고체 재료(산화니켈란탄)의 전구체층(220'; 층 두께 300㎚)을 형성한다(기능성 고체 재료 전구체층 형성 공정∼건조 공정).
이어서, 도면 12(c) 및 도면 12(d)에 나타낸 바와 같이, 게이트 전극(220)에 대응하는 영역 및 게이트 패드(222)에 대응하는 영역이 오목해지도록 형성된 요철형(M7; 고저차이 300㎚)을 이용하여, 150℃에서 전구체층(220')에 대해서 압형 가공을 한다. 이 압형 가공에 의해, 전구체층(220')에 압형 구조(볼록부의 층 두께 300㎚, 오목부의 층 두께 50㎚)를 형성한다(압형 공정). 본 실시 형태의 압형 가공을 할 때의 압력은, 5㎫로 한다. 이것에 의해, 80℃∼300℃의 범위 내에 있는 제2 온도로 가열하는 것으로 높은 소성변형 능력을 얻은 전구체층에 대해서 압형 가공을 하게 되기 때문에, 원하는 압형 구조를 더욱 높은 정밀도로 형성하는 것이 가능해진다.
이어서, 전구체층(220')을 전면 에칭함으로써, 게이트 전극(220)에 대응하는 영역 및 게이트 패드(222)에 대응하는 영역 이외의 영역으로부터 전구체층(220')을 완전하게 제거한다(전면 에칭 공정). 전면 에칭 공정은, 진공 프로세스를 이용하지 않는 웨트 에칭 기술을 이용하여 실시된다.
그 후, RTA 장치를 이용하여, 전구체층(220')을 제3 온도인 650℃에서 10분간 열처리 한다. 이 열처리에 의해, 전구체층(220')으로부터, 기능성 고체 재료층(산화니켈란탄)으로 이루어진 게이트 전극(220) 및 게이트 패드(222)를 형성하여(기능성 고체 재료층 형성 공정), 도면 12(e)에 나타내는 톱 게이트 구조를 갖는, 실시 형태 7에 따른 박막 트랜지스터(200)를 제조할 수 있다.
［실시 형태 8］
도 13은, 실시 형태 8에 따른 압전식 잉크젯 헤드(300)를 설명하기 위하여 나타낸 도면이다. 또, 도면 13(a)은 압전식 잉크젯 헤드(300)의 단면도이다. 또, 도면 13(b) 및 도면 13(c)은 압전식 잉크젯 헤드(300)가 잉크를 토출할 때의 모습을 나타내는 도면이다.
1. 실시 형태 8에 따른 압전식 잉크젯 헤드(300)의 구성
실시 형태 8에 따른 압전식 잉크젯 헤드(300)은, 도면 13(a)에 나타낸 바와 같이, 캐비티 부재(340)과 캐비티 부재(340)의 한쪽 측에 장착되어 압전체 소자 (320)가 형성된 진동판(350)과 캐비티 부재(340)의 다른쪽 측에 장착되어 노즐구멍 (332)이 형성된 노즐 플레이트(330)와 캐비티 부재(340), 진동판(350) 및 노즐 플레이트(330)에 의해서 화성되는 잉크실(360)을 구비한다. 진동판(350)에는, 잉크실 (360)에 연통하여 잉크실(360)에 잉크를 공급하기 위한 잉크 공급구(352)가 설치되고 있다.
실시 형태 8에 따른 압전식 잉크젯 헤드(300)에 의하면, 우선, 도면 13(b) 및 도면 13(c)에 나타낸 바와 같이, 압전체 소자(320)에 적당한 전압을 인가함으로써, 진동판(350)을 일단 윗쪽으로 휘게하여 도시하지 않는 저장소(reservoir)로부터 잉크를 잉크실(360)에 공급한다. 그 후, 진동판(350)을 하부에 휘게 하는 것으로, 노즐구멍 (332)을 통해 잉크실(360)로부터 잉크방울(i)을 토출시킨다. 이것에 의해서, 피인쇄물에 선명한 인쇄를 실시할 수 있다.
2. 실시 형태 8에 따른 압전식 잉크젯 헤드의 제조 방법
이러한 구조를 갖는 압전식 잉크젯 헤드(300)는 압전체 소자(320; 제1 전극층(322), 압전체층(324) 및 제2 전극층(326) 및 캐비티 부재(340)가 함께, 본 실시 형태의 기능성 디바이스의 제조 방법을 이용하여 형성된 것이다. 이하, 실시 형태 8에 따른 압전식 잉크젯 헤드(300)의 제조 방법을 공정순서로 설명한다.
도면 14∼도면 16은, 실시 형태 8에 따른 압전식 잉크젯 헤드의 제조 방법을 설명하기 위하여 나타낸 도면이다. 또, 도면 14(a)∼도면 14(f), 도면 15(a)∼도면 15(d), 및 도면 16(a)∼도면 16(e)은 각 공정도이다.
(1) 압전체 소자(320)의 형성
(1-1) 제1 전극층(322)의 형성
우선, 열처리함으로써 금속 산화물 세라믹스(산화니켈란탄)로 이루어진 기능성 고체 재료가 되는 기능성 액체 재료를 준비한다(기능성 액체 재료 준비 공정). 구체적으로는, 금속염으로서 초산란탄(6 수화물) 및 초산니켈(4 수화물)을 함유하는 용액(용매：2-메톡시 에탄올)을 준비한다.
이어서, 도면 14(a)에 나타낸 바와 같이, 더미 기판(310)에 있어서의 한쪽 표면에, 스핀 코트법을 이용하여 기능성 액체 재료를 도포(예를 들면, 500rpm·25초)한다. 그 후, 더미 기판(310)을 핫 플레이트상에 놓고 80℃에서 1분간 건조시키는 것으로, 기능성 고체 재료(산화니켈란탄)의 전구체층(322'; 층 두께 300㎚)을 형성한다(기능성 고체 재료 전구체층 형성 공정∼건조 공정).
이어서, 도면 14(b)에 나타낸 바와 같이, 제1 전극층(322)에 대응하는 영역이 볼록해지도록 형성된 요철형(M8; 고저차이 300㎚)을 이용하여, 150℃에서 전구체층(322')에 대해서 압형 가공을 한다. 이 압형 가공에 의해, 전구체층(322')에 압형 구조(볼록부의 층 두께 300㎚, 오목부의 층 두께 50㎚)를 형성한다(압형 공정). 또한, 이때의 압형 가공을 할 때의 압력은, 5㎫로 한다.
이어서, 전구체층(322')를 전면 에칭함으로써, 제1 전극층(322)에 대응하는 영역 이외의 영역으로부터 전구체층(322')을 완전하게 제거한다(전면 에칭 공정). 전면 에칭 공정은, 진공 프로세스를 이용하지 않는 웨트 에칭 기술을 이용하여 실시된다.
그 후, RTA 장치를 이용하여 전구체층(322')를 제3 온도인 650℃에서 10분간 열처리함으로써, 도면 14(c)에 나타낸 바와 같이, 전구체층(322')으로부터, 기능성 고체 재료층(산화니켈란탄)으로 이루어진 제1 전극층(322)을 형성한다(기능성 고체 재료층 형성 공정).
(1-2) 압전체층(324)의 형성
우선, 열처리함으로써 금속 산화물 세라믹스(PZT)로 이루어진 기능성 고체 재료가 되는 기능성 액체 재료를 준비한다(기능성 액체 재료 준비 공정). 구체적으로는, 기능성 액체 재료로서 금속 알콕시드를 함유하는 용액(미스비시 메트리얼 가부시키가이샤 제조, PZT 졸겔 용액)을 준비한다(기능성 액체 재료 준비 공정).
이어서, 도면 14(d)에 나타낸 바와 같이, 더미 기판(310)에 있어서의 한쪽 표면상에, 스핀 코트법을 이용하여 상기한 기능성 액체 재료를 도포한다. 그 후, 더미 기판(310)을 핫 플레이트상에 놓고 250℃에서 5분간 건조시키는 것으로, 기능성 고체 재료(PZT)의 전구체층(324'; 예를 들면 층 두께 1㎛∼10㎛)를 형성한다(기능성 고체 재료 전구체층 형성 공정∼건조 공정).
이어서, 도면 14(e)에 나타낸 바와 같이, 압전체층(324)에 대응하는 영역이 오목해지도록 형성된 요철형(M9 ; 고저차이 500㎚)를 이용하여, 전구체층(324')에 대해서 압형 가공을 한다. 이 압형 가공에 의해, 전구체층(324')에 압형 구조(예를 들면 볼록부의 층 두께 1㎛∼10㎛, 오목부의 층 두께 50㎚)를 형성한다(압형 공정).
이때, 상기의 공정에 대해서는, 전구체층(324')을 150℃로 가열한 상태에서, 또한, 150℃로 가열한 틀을 이용하여 압형 가공을 한다. 또한,이때의 압형 가공을 할 때의 압력은, 4㎫ 정도로 한다.
이어서, 전구체층(324')을 전면 에칭함으로써, 압전체층(324)에 대응하는 영역 이외의 영역으로부터 전구체층(324')를 완전하게 제거한다(전면 에칭 공정). 전면 에칭 공정은, 진공 프로세스를 이용하지 않는 웨트 에칭 기술을 이용하여 실시된다.
그 후, RTA 장치를 이용하여 전구체층(324')를 제3 온도인 650℃에서 10분간 열처리한다. 이 열처리에 의해, 도면 14(f)에 나타낸 바와 같이, 전구체층(324')로부터, 기능성 고체 재료층(PZT)으로 이루어진 압전체층(324)을 형성한다(기능성 고체 재료층 형성 공정).
(1-3) 제2 전극층(326)의 형성
우선, 열처리함으로써 금속 산화물 세라믹스(산화니켈란탄)로부터 이루어진 기능성 고체 재료가 되는 기능성 액체 재료를 준비한다(기능성 액체 재료 준비 공정). 구체적으로는, 금속염으로서 초산란탄(6 수화물) 및 초산니켈(4 수화물)을 함유하는 용액(용매：2-메톡시 에탄올)을 준비한다.
이어서, 도면 15(a)에 나타낸 바와 같이, 더미 기판(310)에 있어서의 한쪽 표면에, 스핀 코트법을 이용하여 기능성 액체 재료를 도포(예를 들면, 500rpm·25초)한다. 그 후, 더미 기판(310)을 핫 플레이트상에 놓고 80℃에서 1분간 건조시키는 것으로, 기능성 고체 재료(산화니켈란탄)의 전구체층(326'; 층 두께 300㎚)을 형성한다(기능성 고체 재료 전구체층 형성 공정∼건조 공정).
이어서, 도면 15(b)에 나타낸 바와 같이, 제2 전극층(326) 대응하는 영역이 볼록해지도록 형성된 요철형(M10; 고저차이 300㎚)를 이용하여, 150℃에서 전구체층(326')에 대해서 압형 가공을 한다. 이 압형 가공에 의해, 전구체층(326')에 압형 구조(볼록부의 층 두께 300㎚, 오목부의 층 두께 50㎚)를 형성한다(압형 공정). 또한, 이때의 압형 가공을 할 때의 압력은 5㎫로 한다.
이어서, 전구체층(326')을 전면 에칭함으로써, 제2 전극층(326)에 대응하는 영역 이외의 영역으로부터 전구체층(326')을 완전하게 제거한다(전면 에칭 공정).전면 에칭 공정은, 진공 프로세스를 이용하지 않는 웨트 에칭 기술을 이용하여 실시된다.
그 후, RTA 장치를 이용하여 전구체층(326')을 제3 온도인 650℃에서 10분간 열처리한다. 이 열처리에 의해, 도면 15(c)에 나타낸 바와 같이, 전구체층(326')으로부터, 기능성 고체 재료층(산화니켈란탄)으로 이루어진 제2 전극층(326)을 형성한다(기능성 고체 재료층 형성 공정). 이것에 의해, 제1 전극층(322), 압전체층(324), 및 제2 전극층(326)으로 이루어진 압전체 소자(320)가 완성된다.
(2) 진동판(350)과 압전체 소자(320)과의 접합
도 15(d)에 나타낸 바와 같이, 잉크 공급구(352)를 갖는 진동판(350)과 압전체 소자(320)을 접착제를 이용하여 접합한다.
(3) 캐비티 부재(340)의 형성
우선, 열처리함으로써 금속 산화물 세라믹스(석영 유리)로 이루어진 기능성 고체재료가 되는 기능성 액체 재료를 준비한다(기능성 액체 재료 준비 공정). 구체적으로는, 기능성 액체 재료로서 금속 알콕시드(이소프로필 실리케이트(Si(OC3H7)4)를 함유하는 용액을 준비한다.
이어서, 도면 16(a)에 나타낸 바와 같이, 진동판(350)에 있어서의 한쪽 표면상에, 스핀 코트법을 이용하여 상기한 기능성 액체 재료를 도포한다. 그 후, 더미 기판(310)을 핫 플레이트상에 놓고 150℃에서 5분간 건조시키는 것으로, 기능성 고체 재료(석영 유리)의 전구체층(340'; 예를 들면 층 두께 10㎛∼20㎛)을 형성한다(기능성 고체 재료 전구체층 형성 공정∼건조 공정).
이어서, 도면 16(b)에 나타낸 바와 같이, 잉크실(360) 등에 대응하는 형상을 갖는 요철형(M11)을 이용하여, 전구체층(340')에 대해서 압형 가공을 한다.
이 압형 가공에 의해, 전구체층(340')에 압형 구조(예를 들면 볼록부의 층 두께 10㎛∼20㎛, 오목부의 층 두께 50㎚)를 형성한다(압형 공정).
이때, 상기의 공정에서는, 전구체층(340')을 150℃로 가열한 상태에서, 또한, 150℃로 가열한 틀을 이용하여 압형 가공을 한다. 또한, 이때의 압형 가공을 할 때의 압력은, 4㎫ 정도로 한다.
그 후, RTA 장치를 이용하여 전구체층(340')을 제3 온도인 650℃에서 10분간 열처리 한다. 이 열처리에 의해, 도면 16(c)에 나타낸 바와 같이, 전구체층(340')으로부터, 기능성 고체 재료층(석영 유리)으로 이루어진 캐비티 부재(340)를 형성한다.
(4) 캐비티 부재(340)와 노즐 플레이트(330)과의 접합
도 16(d)에 나타낸 바와 같이, 캐비티 부재(340)와 노즐구멍(332)를 갖는 노즐 플레이트(330)를 접착제를 이용하여 접합한다.
(5) 더미 기판(310) 떼어내기
도 16(e)에 나타낸 바와 같이, 압전체 소자(320)으로부터 더미 기판(310)을 떼어낸다. 이것에 의해, 실시 형태 8에 따른 압전식 잉크젯 헤드(300)이 완성한다.
3. 실시 형태 8에 따른 압전식 잉크젯 헤드(300)의 효과
실시 형태 8에 따른 압전식 잉크젯 헤드(300)에 의하면, 압전체 소자(320; 제1 전극층(322), 압전체층(324) 및 제2 전극층(326)) 및 캐비티 부재(340)가 압형 가공 기술을 이용하여 형성된 것이기 때문에, 압전식 잉크젯 헤드를, 종래보다 큰폭으로 적은 원재료 및 제조 에너지를 이용하여, 또한, 종래보다 단공정으로 제조하는 것이 가능해진다.
또, 실시 형태 8에 따른 압전식 잉크젯 헤드(300)에 의하면, 80℃∼300℃의 범위 내에 있는 제2 온도로 열처리하는 것으로 높은 소성변형 능력을 얻은 전구체층에 대해서 압형 가공을 하는 것으로 형성된, 높은 정밀도로 형성된 압형 구조를 갖는 제1 전극층, 압전체층, 제2 전극층 및 캐비티 부재를 구비하기 때문에, 원하는 성능을 갖는 압전식 잉크젯 헤드가 된다.
또, 실시 형태 8에 따른 압전식 잉크젯 헤드(300)에 의하면, 압전체 소자(320 ; 제1 전극층(322), 압전체층(324) 및 제2 전극층 (326)) 및 캐비티 부재(340)가 함께, 기능성 액체 재료를 이용하여 형성된 것이기 때문에, 압형 가공 기술을 이용하여 압전식 잉크젯 헤드를 제조하는 것이 가능해진다. 또한, 상기와 같이 뛰어난 압전식 잉크젯 헤드를, 종래보다 큰폭으로 적은 원재료 및 제조 에너지를 이용하여 제조하는 것이 가능해진다.
또한, 실시 형태 8에 따른 압전식 잉크젯 헤드(300)는 압전체 소자(320; 제1 전극층(322), 압전체층(324) 및 제2 전극층 326)) 및 캐비티 부재(340)가 함께, 진공 프로세스를 이용하지 않고 형성된 것이다. 따라서, 상기와 같이 뛰어난 압전식 잉크젯 헤드를, 종래보다 큰폭으로 적은 제조 에너지를 이용하여, 또한, 종래보다 단공정으로 제조하는 것이 가능해진다.
＜실시예＞
［실시예 1］
실시예 1은, 압형 가공 기술을 이용하여 본 발명의 일 형태의 박막 트랜지스터를 제조할 수 있는 것을 나타내는 실시예이다.
1. 박막 트랜지스터(400)의 제작
도 17은, 실시예 1에 따른 박막 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다. 도면 17(a)∼도면 17(d)은 각 공정도이다. 또, 도면 17(e)은 도면 17(d)의 부호(R3)로 표시되는 부분을 가로 방향으로 늘린 도면이다. 도면 18은, 실시예 1에 이용하는 압형 가공 장치(700)를 설명하기 위하여 나타낸 도면이다. 또한, 도면 18중, 부호(710)는 아래 틀, 부호(712)는 단열판, 부호(714)는 히터, 부호(716)는 재치부, 부호(718)은 흡인부, 부호(720)는 윗 틀, 부호(722)는 히터, 부호(724)는 고정부, 부호(726)은 석영 유리기재를 나타낸다.
도면 19는, 실시예 1에 이용하는 요철형(M12)을 설명하기 위하여 나타낸 도면이다. 도면 19(a)은 요철형(M12)의 평면도이다. 또, 도면 19(b)는 도면 19(a)에 있어서의 영역 R5의 확대 평면도이다. 또, 도면 19(c)는 도면 19(b)의 A3-A3 단면도이다. 도면 20은, 실시예 1에 이용하는 요철형(M13)를 설명하기 위하여 나타낸도면이다. 도면 20(a)은 요철형(M13)의 평면도이다. 또, 도면 20(b)은 도면 20(a)에 있어서의 영역(R6)의 확대 평면도이다. 또, 도면 20(c)은 도면 20(b)의 A4-A4 단면도이다.
도면 17에 나타낸 바와 같이, 이하에 나타내는 「게이트 전극 형성 공정」, 「게이트 절연층 형성 공정」, 및 「산화물 도전체층 형성 공정」을 이 순서로 실시함으로써, 실시예 1에 따른 박막 트랜지스터(400; 도시하지 않음)를 제조하였다.
(1) 게이트 전극 형성 공정
실시 형태 6에 따른 박막 트랜지스터의 제조 방법에 있어서의 게이트 전극 형성 공정과 같은 방법에 의해, 산화니켈란탄(LNO)으로 이루어진 게이트 전극(420)을 형성하였다(도면 17(a) 및 도면 17(b) 참조) 게이트 전극(420)의 층 두께는 100㎚이다.
또한, 압형 가공은, 도면 18에 나타내는 압형 가공기(700; 토시바 기카이 제조의 압형 가공 장치 ST50)를 이용하였다. 또, 요철형(M12)로서 도면 19에 나타내는 요철형(M12)을 이용하였다. 또한, 요철형(M12)은, 도면 19에 나타낸 바와 같이, 10㎜×10㎜의 정방형 형태의 중앙부에 2㎜×2㎜의 패턴 영역(R4)을 갖는다. 상기 패턴 영역(R4) 안에는 게이트 전극(420)에 대응하는 형상의 요철 패턴(도면 19(b)에 있어서의 A3-A3선에 따른 피치 300㎛, 폭 50㎛, 높이 350㎚)가 형성되고 있다. 요철형(M12)는 양면 테이프를 이용하여 석영 유리기재(726)에 고정한다. 이때의 압형 가공은, 150℃에서 4㎫의 압력으로 실시하였다.
(2) 게이트 절연층 형성 공정
실시 형태 6에 따른 박막 트랜지스터의 제조 방법에 있어서의 게이트 절연막형성 공정과 같은 방법에 의해, PZT로 이루어진 게이트 절연층(430)을 형성하였다(도면 17(c) 참조). 게이트 절연층(430)의 층 두께는 140㎚이다.
(3) 산화물 도전체층 형성 공정
실시 형태 6에 따른 박막 트랜지스터의 제조 방법에 있어서의 산화물 도전체층 형성 공정과 같은 방법에 의해, ITO로 이루어진산화물 도전체층(440)을 형성하였다(도면 17(d) 및 도면 17(e) 참조). 산화물 도전체층(440)의 층 두께는, 채널 영역(442)에 대해 20㎚, 소스/드레인 영역(444)에 대해 100㎚이다.
또한, 압형 가공은, 게이트 전극 형성 공정의 경우와 같게, 도면 19에 나타내는 압형 가공기(700; 토시바 기카이 제조의 압형 가공 장치 ST50)를 이용하였다.또, 요철형(M13)으로서 도면 20에 나타내는 요철형(M13)을 이용하였다. 또한, 요철형(M13)은, 도면 19에 나타낸 바와 같이, 10㎜×10㎜의 정방형 형태의 중앙부에 2 ㎜×2㎜의 패턴 영역(R4)를 갖는다. 상기 패턴 영역(R4) 안에는 채널 영역(442)에 대응하는 격자모양의 요철 패턴(도면 20(b)에 있어서의 A4-A4 선에 따른 피치 110㎛, 폭 10㎛, 높이 350㎚)이 형성되고 있다. 요철형(M13)은 양면 테이프를 이용하여 석영 유리기재(726)에 고정한다.
압형 가공의 압력에 대해서는, 그 압력이 3㎫로서 압력이 더해진 시점에서 70℃에서부터 온도상승해 가고, 압력을 유지한 상태로 180℃까지 가열하였다. 유지 시간은 15분으로 하였다. 그 후, 물로 냉각하여, 온도가 70℃이 된 시점에서 이형을 실시하였다.
이상의 공정을 거쳐, 실시예 1에 따른 박막 트랜지스터(400)를 완성하였다.
2. 박막 트랜지스터(400)의 평가
(1) 박막 트랜지스터(400)의 구조
도면 21은, 실시예 1에 따른 박막 트랜지스터(400)를 설명하기 위하여 나타낸 도면이다. 도면 21(a)은 복수의 박막 트랜지스터(400)가 배치되어 있는 모습을 나타내는 평면도이다. 또, 도면 21(b)은 도면 21(a)에 있어서의 부호(R7)로 나타내는 영역을 확대하여 나타내는 도면이다. 또, 도면 21(c)은 도면 21(a)에 있어서의 부호(R8)로 나타내는 영역을 확대하여 나타낸 도면이다.
실시예 1에 따른 박막 트랜지스터(400)에 대해서는, 요철형(M12)의 요철 패턴에 있어서의 A3-A3선에 따른 피치와 요철형(M13)의 요철 패턴에 있어서의 A4-A4선에 따른 피치가 조금 다르다. 이 때문에, 실시예 1에 따른 박막 트랜지스터(400)에 대해서는, 게이트 전극(420)의 패턴과 산화물 도전체층(440)의 패턴과의 위치 맞춤을 실시하지 않아도, 기재상의 어딘가의 영역에서, 게이트 전극(420)과 산화물 도전체층(440)이 이상적인 제1의 위치 관계(채널 영역(442)이 본래의 채널 영역이 되는 위치 관계. 도면 21(a)에 있어서의 부호(R7)로 나타내는 영역 참조)가 된다. 또한, 실시예 1에 따른 박막 트랜지스터(400)에 대해서는, 어딘가의 영역에서는, 게이트 전극(420)과 산화물 도전체층(440)이 제1의 위치 관계와는 다른 제2의 위치 관계(소스/드레인 영역(444)이 채널 영역이 되어, 각 프로브가 소스 전극/드레인 전극이 되는 위치 관계. 도면 21(a)에 있어서의 부호(R8)로 나타내는 영역 참조)가 된다.
또한, 게이트 전극(420)과 산화물 도전체층(440)이 제1의 위치 관계가 되는 경우에 있어서의 전기 특성을 측정하였다. 이 경우, 도면 21(b)에 나타낸 바와 같이, 소스/드레인 영역(444)에 있어서의 영역(P1)과 영역(P2)에 각 프로브를 접촉시켰다. 또, 게이트 전극(420)과 산화물 도전체층(440)이 제2 위치 관계가 되는 경우에 있어서의 전기 특성도 측정하였다. 이 경우, 도면 21(c)에 나타낸 바와 같이, 소스/드레인 영역(444)에 있어서의 영역(P3)과 영역(P4)에 각 프로브를 접촉시켰다.
(2) 박막 트랜지스터(400)의 전기 특성
우선, 산화물 도전체층(440)의 단부를 1%불화수소산에 의해 웨트 에칭하고, 하부의 게이트 전극(420)을 노출시켜서, 게이트 전극용의 프로브를 압착하였다. 그 후, 상기한 바와 같이, 영역(P1)과 영역(P2)에 각 프로브를 접촉시켰다. 다시, 영역(P3)과 영역(P4)에 각 프로브를 접촉시켰다. 이것들에 의해, 박막 트랜지스터(400)에 있어서의 전기 특성(드레인 전류 ID와 게이트 전압 VG와의 사이의 ID-VG특성, 드레인 전류 ID와 드레인 전압 VD와의 사이의 ID-VD특성)을, 반도체 파라미터 분석기(아지렌트제)를 이용하여 측정하였다.
도면 22 및 도면 23은, 실시예 1에 따른 박막 트랜지스터(400)의 전기 특성을 설명하기 위하여 나타낸 도면이다. 도면 22는 게이트 전극(420)과 산화물 도전체층(440)이 제1의 위치 관계가 되는 경우에 있어서의 도면이다. 또, 도면 23은 게이트 전극(420)과 산화물 도전체층(440)이 제2의 위치 관계가 되는 경우에 있어서의 도면이다. 또한, 도면 22(a) 및 도면 23(a)은 ID-VG특성을 나타내는 도면이다.또, 도면 22(b) 및 도면 23(b)은 ID-VD특성을 나타내는 도면이다. 또, ID-VG특성을 측정하는데 있어서는, 게이트 전극(420)과 산화물 도전체층(440)이 제1의 위치 관계가 되는 경우에는, 드레인 전압 VD를 4.0V로 고정한 상태에서 -5V∼＋5V의 범위에서 게이트 전압 VG를 주사하였다. 또한, 게이트 전극(420)과 산화물 도전체층 (440)이 제2의 위치 관계가 되는 경우에 대해서는, 드레인 전압 VD을 2.5 V에 고정한 상태로 -3V∼＋3V의 범위에서 게이트 전압 VG를 주사하였다.
실시예 1에 따른 박막 트랜지스터(400)는, 게이트 전극(420)과 산화물 도전체층(440)이 제1의 위치 관계가 되는 경우에 대해서는, 도면 21(a) 및 도면 21(b)에서도 알 수 있듯이, 3자리수 정도의 ON/OFF비가 얻어지고 트랜지스터로서의 거동을 나타내는 것을 확인할 수 있었다. 또, 게이트 전극(420)과 산화물 도전체층 (440)이 제2의 위치 관계가 되는 경우에 대해서는, 도면 22(a) 및 도면 22(b)로부터도 알 수 있듯이, 5자리수 정도의 ON/OFF비가 얻어지고 트랜지스터로서의 거동을 나타내는 것을 확인할 수 있었다.
［실시예 2］
실시예 2는, 전구체층을 80℃∼300℃의 범위 내에 있는 제2 온도로 가열하는 것에 의해서, 전구체층의 소성변형 능력이 높아지는 것을 나타내는 실시예이다.
전구체층의 소성변형 능력은, 이하의 순서에 의해 평가하였다.
1. 시료의 준비
스핀 코트법을 이용하여, 기재상에 기능성 액체 재료를 100 ㎚의 층 두께로 도포(예를 들면, 200rpm·25초)하였다. 그 후, 기재를 핫 플레이트상에 놓고 150℃에서 30초간 건조시키는 것으로, 100㎚ 층 두께의 전구체층을 형성하였다. 기재로서는, 「실리콘 기판의 표면을 산화하여 SiO2층을 형성한 기판」과, 「Pt기판」을 이용하였다. 기능성 액체 재료로서는, 「금속 알콕시드를 함유하는 용액(미스비시 메트리얼 가부시키가이샤 제조, PZT 졸겔 용액)」및 「금속 카르본산염을 함유하는 용액(토시마 세이사쿠쇼 제조, PZT 졸겔 용액)」을 이용하였다.
2. 캔틸레버(cantilever)에 의한 압입
에스아이아이·나노테크놀로지 가부시키가야샤 제조의 프로브 현미경 「S-IMAGE」에 미국 아나시스인스트르멘트사의 캔틸레버 유닛 「nano-TA2」를 부착하여 나노 서멀 현미경으로 한다. 또한, 상기 나노 서멀 현미경의 캔틸레버를, 여러 가지의 가중 조건, 온도 조건(실온, 100℃, 200℃, 300℃, 400℃), 이형처리 조건(이형처리 있음, 이형처리 없음) 하에서, 상기의 전구체층에 압입한다. 또한, 전구체층에 대한 캔틸레버의 압입 상태를 프로브 현미경의 DFM 모드로 관찰한다.
3.결과
「금속 알콕시드를 함유하는 용액(미스비시 메트리얼 가부시키가이샤 제조, PZT 졸겔 용액)」를 이용하여 형성한 전구체층 및 「금속 카르본산염을 함유하는 용액(토시마 세이사쿠쇼 제조 , PZT 졸겔 용액)」를 이용하여 형성한 전구체층 모두, 어느 가중 조건에서도 실온 및 400℃에서는 전구체층에 대해서 캔틸레버가 압입되지 않았다. 한편, 100℃, 200℃및 300℃에서는, 전구체층에 대해 캔틸레버가 압입되었다.
이 결과에 의해, 전구체층을 100℃∼300℃의 범위 내에 있는 제2 온도로 가열하는 것에 의해서, 전구체층의 소성변형 능력이 높아지는 것을 알 수 있었다.
도면 24는, 전구체층의 소성변형 능력을 설명하기 위하여 나타낸 도면이다. 도면 24로부터도 파악할 수 있듯이, 기재상에 기능성 액체 재료를 도포함으로써 기능성 고체 재료의 전구체층을 형성한 경우, 상기 전구체층을 형성한 초기의 시점에서는 전구체층이 너무 부드러워서 소성변형 능력이 낮고, 양호한 압형 가공을 실시할 수 없다(부호 S1참조). 이것에 대해서, 상기 전구체층을 가열하여 건조시켰을 경우에는, 전구체층의 고체화 반응이 어느 정도 진행되기 때문에, 또, 주용매가 제거되기 때문에, 전구체층의 유동성이 낮아져 전구체층이 적당히 경화된다(부호 S2참조). 그러나, 이 전구체층을 실온으로 압형 가공한 것은, 전구체층이 너무 경화되어서, 소성변형 능력이 다시 저하한다(부호 S3참조). 따라서, 고체화 반응이 어느 정도 진행된 상태의 전구체층을 100℃∼300℃의 범위 내에 있는 제2 온도로 다시 가열하는 것으로 한 것이다. 이것에 의해, 전구체층의 경도를 낮게 하는 것으로 전구체층의 소성변형 능력을 다시 높게 하고, 양호한 압형 가공을 실시하는 것이 가능해진다(부호 S4참조).
그 후, 상기 결과를 참고로 하여, 전구체층을 실온∼400℃의 범위 내에 있는 온도 조건으로 전구체층에 대해서 4㎫의 압력으로 실제로 압형 가공을 하였다. 그 결과, 전구체층을 80℃∼300℃의 범위 내에 있는 온도에 가열한 경우에, 1㎫∼20㎫라는 비교적 낮은 압력으로, 전구체층에 소정의 압형 구조를 형성하는 것이 가능하다는 것이 확인되었다.
이상, 본 발명의 몇개의 실시 형태에 있어서의 기능성 디바이스의 제조 방법 및 박막 트랜지스터 및 압전식 잉크젯 헤드를 설명했지만, 본 발명은 이것으로 한정되는 것이 아니고, 그 요지를 벗어나지 않는 범위에서 실시하는 것이 가능하고, 예를 들면, 다음과 같은 변형도 가능하다.
(1) 상기 실시 형태 6 및 7에 대해서는, 산화물 도전체 재료로서 인듐주석 산화물(ITO)을 이용했지만, 본 발명은 이것으로 한정되는 것은 아니다. 예를 들면, 산화 인듐(In2O3), 안티몬도프 산화주석(Sb-SnO2), 산화아연(ZnO), 알루미늄도프 산화아연(Al-ZnO), 갈륨도프 산화아연(Ga-ZnO), 산화루테늄(RuO2), 산화이리듐(IrO2), 산화주석(SnO2), 일산화주석 SnO, 니오브도프 이산화 티탄(Nb-TiO2) 등의 산화물 도전체 재료를 이용할 수 있다. 또, 다른 산화물 도전체 재료로서 인듐갈륨아연 복합 산화물(IGZO), 갈륨도프 산화인듐(In-Ga-O(IGO)), 인듐드프 산화아연(In-Zn-O(IZO)) 등의 아몰퍼스 도전성 산화물을 이용할 수 있다. 또, 다른 산화물 도전체 재료로서 티탄산스트론튬(SrTiO3), 니오브 도프 티탄산스트론튬(Nb-SrTiO3), 스트론튬바륨 복합 산화물(SrBaO2), 스트론튬칼슘 복합 산화물(SrCaO2), 루테늄산스트론튬(SrRuO3), 산화니켈란탄(LaNiO3), 산화티탄란탄(LaTiO3), 산화동란탄(LaCuO3), 산화니켈네오디뮴(NdNiO3), 산화니켈이트륨(YNiO3), 산화란탄칼슘망간 복합 산화물(LCMO), 납산바륨(BaPbO3), LSCO(LaxSr1 - xCuO3), LSMO(La1 - xSrxMnO3), YBCO(YBa2Cu3O7 -x), LNTO(La(Ni1 - xTix) O3), LSTO((La1 - xSrx)TiO3), STRO(Sr(Ti1 - xRux)O3) 그 외의 페로브스카이트형 도전성 산화물 또는 파이로클로르형 도전성 산화물을 이용할 수 있다.
(2) 상기 실시 형태 6 및 7에는, 강유전체 재료로서 PZT(Pb(ZrxTi1 -x)O3)를 이용하였지만, 본 발명은 이것으로 한정되는 것은 아니다. 예를 들면, Nb도프 PZT, La도프 PZT, 티탄산바륨(BaTiO3), 티탄산납(PbTiO3), BTO(Bi4Ti3O12), BLT(Bi4 -xLaxTi3O12), SBT(SrBi2Ta2O9), BZN(Bi1 .5Zn1 .0Nb1 .5O7) 또는 비스무트 페라이트(BiFeO3)를 이용할 수 있다.
(3) 상기 실시 형태 6 및 7에 대해서는, 강유전체 재료로 이루어진 게이트 절연층을 이용했지만, 본 발명은 이것으로 한정되는 것은 아니다. 예를 들면, 상유전체 재료(예를 들면, BZN(Bi1 .5Zn1 .0Nb1 .5 O7 또는 BST(BaxSr1 -x)Ti3O12)로 이루어진 게이트 절연층을 이용할 수도 있다.
(4) 상기 실시 형태 6 및 7에 대해서는, 게이트 전극에 이용하는 재료로서 산화니켈란탄(LaNiO3)을 이용했지만, 본 발명은 이것으로 한정되는 것은 아니다. 예를 들면, Pt, Au, Ag, Al, Ti, ITO, In2O3, Sb-In2O3, Nb-TiO2, ZnO, Al-ZnO, Ga-ZnO, IGZO, RuO2 및 IrO2 및 Nb-STO, SrRuO3, LaNiO3, BaPbO3, LSCO, LSMO, YBCO 그 외의 페로브스카이트형 도전성 산화물을 이용할 수 있다. 또, 파이로클로르형 도전성 산화물 및 아몰퍼스 도전성 산화물을 이용할 수도 있다.
(5) 상기 실시 형태 6 및 7에 대해서는, 절연성 기판으로서 Si기판의 표면에 SiO2층 및 Ti층을 통해 STO(SrTiO3) 층을 형성한 절연성 기판을 이용했거나, 석영 유리(SiO2) 기판을 이용했지만, 본 발명은 이것으로 한정되는 것은 아니다. 예를 들면, SiO2/Si기판, 알루미나(Al2O3) 기판, STO(SrTiO3) 기판 또는 SRO(SrRuO3) 기판을 이용할 수도 있다.
(6) 상기 실시 형태 6 및 7은 박막 트랜지스터를 예를 들어 본 발명을 설명하고, 상기 실시 형태 8은 압전식 잉크젯 헤드를 예를 들어 본 발명을 설명했지만, 본 발명은 이것으로 한정되는 것은 아니다. 예를 들면, 본 발명의 다른 실시 형태에 있어서의 기능성 디바이스의 제조 방법은, 기재상에 금속 산화물 세라믹스층 또는 금속층이 격자 형태로 형성된 구조를 갖는 반사형 편광판 외의 각종 광학 디바이스를 제조할 때에도 적용 가능하다.
(7) 본 발명에 대해서는, 기능성 고체 재료로서 상기한 것 외, High-k재료(HfO2, Ta2O5, ZrO2, HfSixOy, ZrSixOy, LaAlO3, La2O3, (Ba1 - xSrx)TiO3, Al2O3, (Bi2 -xZnx)(ZnyNb2-y)O7, Y2O3, GeO2, Gd2O3 등), 호이슬러계 합금(Co, Co-Pt, Co-Fe, Mn-Pt, Ni-Fe, CoFeB 등의 합금, Co-Cr-Fe-Al, Co2MnAl 등), MRAM용 배리어 재료((La1 - xSrx) MnO3 등의 산화물계 하프 메탈 등의 MRAM용 전극 재료, AlAs, MgO, Al2O3 등), 다중강성 재료(페로브스카이트형 BiMnO3, BiFeO3, YbMnO3 등, 가닛형 R3Fe2O12(R=Dy, Ho, Er, Tm, Tb, Lu), Y3Al5O12, Gd3Ga5O12, SGGG(Gd2 .7Ca0 .3)(Ga4 .0Mg0 .32Zr0 .65Ca0 .03)O12 등), PRAM 재료(GexTe1 -x, Ge2Sb2Te5 등의 칼코게나이드계, Sb-X합금(X=Ge, Ga, In, Se, Te)등) 및 광촉매용 루틸형 이산화티탄(TiO2)를 예시할 수도 있다.
［실시 형태 9］
실시 형태 9에 대해서는, 강유전체 재료층을 절연층으로서 구비한 캐패시터를 이용하여 본 실시 형태의 강유전체 재료층의 제조 방법을 설명한다.
도면 25는, 실시 형태 9에 따른 캐패시터(12A)의 제조 방법을 설명하기 위하여 나타내는 도면이다. 도면 25(a)∼도면 25(h)는 각 공정도이다. 도면 26은, 압형 가공 장치(700A)를 설명하기 위하여 나타낸 도면이다. 또한 도면 26중, 부호(710) A는 아래 틀, 부호(712A)는 단열판, 부호(714A)는 히터, 부호(716A)는 재치부, 부호(718A)는 흡인부, 부호(720A)는 윗 틀, 부호(722A)는 히터, 부호(724A)는 고정부, 부호(M1A)는 요철형을 나타낸다. 도면 27은, 요철형(M1A)을 설명하기 위하여 나타낸 도면이다. 도면 27(a)은 요철형(M1A)의 평면도이며, 도면 27(b)은 요철형(M1A)의 단면도이다.
도면 25에 나타낸 바와 같이, 이하에 나타낸 「기재 준비 공정」, 「강유전체 재료층 형성 공정」, 「상 전극 형성 공정」, 및 「하 전극 노출 공정」을 이 순서로 실시함으로써 실시예 3에 따른 캐패시터(10A)를 제조하였다.
(1) 기재 준비공정
공정표면에 SiO2층이 형성된 Si기판으로 이루어진 절연성 기판(22A)상에 「Ti(10㎚) 및 Pt(40㎚)의 적층막」으로 이루어진 하전극(24A)이 형성된 기재(20A)를 준비한다(도면 25(a) 참조.타나카 귀금속 제조). 기재의 평면 사이즈는, 20㎜×20㎜이다.
(2) 강유전체 재료층 형성 공정
열처리함으로써 강유전체 재료층(PZT층)이 되는 졸겔 용액을 (미스비시 메트리얼 가부시키가이샤 제조/8 중량%의 금속 알콕시드타입) 준비한다(졸겔 용액 준비 공정).
이어서, 「기재(20A)에 있어서의 하전극(24A)위에, 스핀 코트법을 이용하여 상기 기능성 액체 재료를 도포(예를 들면, 2500rpm·25초)한다. 그 후, 기재(20A)를 핫 플레이트상에 놓고 150℃에서 5분간 건조시키는 조작」을 3회 반복하는 것으로, 강유전체 재료(PZT)의 전구체층(30a; 층 두께 300㎚)를 형성한다(강유전체 재료 전구체층 형성 공정∼건조 공정, 도면 25(b) 참조).
이어서, 중앙부가 볼록해지도록 형성된 요철형(M1A; 고저차이 500㎛)를 이용하여 전구체층(30a)에 대해서 압형 가공을 한다(압형 공정, 도면 25(c)∼도면 25(e) 참조). 압형 가공은, 도면 26에 나타내는 압형 가공 장치(700A ; 토시바 기계제, 압형 가공 장치 ST50)를 이용한다. 또, 요철형(M1A)로서 도면 27에 나타내는 요철형(M1A)를 이용한다. 또한, 요철형(M1A)는, 도면 27에 나타낸 바와 같이, 20 ㎜×20㎜의 정방형 형태 중앙부에 10㎜×10㎜의 볼록부(높이 500㎛)를 갖는다. 압형 가공을 할 때의 압력은, 최대 5㎫로 한다. 이것에 의해, 중앙부의 10㎜×10㎜의 영역만이 압형된 전구체층(30b)이 형성된다. 이때, 상기의 공정에서는, 전구체층(30a)을 225℃로 가열한 상태에서, 또한, 225℃로 가열한 요철형(M1A)를 이용하여 압형 가공을 한다.
그 후, 전구체층(30b)을 표면 온도가 400℃의 핫 플레이트상에 10분간 재치한 후, RTA 장치를 이용하여 제3 온도인 650℃에서 30분간 열처리함으로써, 강유전체 재료층(PZT층; 30)을 완성한다(강유전체 재료층 형성 공정, 도면 25(f) 참조). 이하, 압형 가공이 실시된 부분의 강유전체 재료층을 실시 형태 9에 따른 강유전체 재료층(32A)이라고 하고, 압형 가공이 실시되지 않은 부분의 강유전체 재료층을 비교예에 따른 강유전체 재료층(34A)로 한다.
(3) 상 전극 형성 공정
강유전체 재료층(PZT층; 30)의 중앙부(강유전체 재료층(32A)) 및 주변부(강유전체 재료층(34A))의 각각에, 금으로 이루어진 상전극(42A, 44A(각각 직경 400㎛)을 형성한다.
(4) 하전극 노출 공정
1% 불화수소산을 이용하여 강유전체 재료층(PZT층; 30)의 주변부(강유전체 재료층(34A))의 일부를 제거함으로써, 하전극(24A)를 노출시킨다.
이상의 공정을 거쳐, 실시 형태 9에 따른 캐패시터(12A) 및 비교예에 따른 캐패시터(14A)가 완성된다(후술하는 도면 28(a) 참조). 이때, 실시 형태 9에 따른 강유전체 재료층(32A ; 강유전체 재료층(30A)의 중앙부)의 두께는 170㎚이며, 비교예에 따른 강유전체 재료층(34A; (강유전체 재료층(30A)의 주변부)의 두께는 180 ㎚이었다.
2. 전기 특성의 측정
도 28은, 실시 형태 9에 따른 캐패시터(12A) 및 비교예에 따른 캐패시터(14A)의 전기 특성을 측정하는 모습을 나타내는 도면이다. 도면 28(a)은, 실시 형태 9에 따른 캐패시터(12A)의 전기 특성을 측정하는 모습을 나타내는 도면이다.또, 도면 28(b)은, 비교예에 따른 캐패시터(14A)의 전기 특성을 측정하는 모습을 나타내는 도면이다. 도면 29는, 실시 형태 9에 따른 캐패시터(12A) 및 비교예에 따른 캐패시터(14A)의 전기 특성(잔류 분극 특성)을 나타내는 도면이다. 도면 30은, 실시 형태 9에 따른 캐패시터(12A) 및 비교예에 따른 캐패시터(14A)의 전기 특성(잔류 분극의 피로 특성)을 나타내는 도면이다. 도면 31은, 실시 형태 9에 따른 캐패시터(12A) 및 비교예에 따른 캐패시터(14A)의 전기 특성(리크 전류 특성)을 나타내는 도면이다.
전기 특성의 측정은, 도면 28에 나타낸 바와 같이, 실시 형태 9에 따른 캐패시터(12A) 및 비교예에 따른 캐패시터(14A)를 이용하여 실시된다. 잔류 분극 특성 및 잔류 분극의 피로 특성은, 강유전체 특성 평가 시스템(가부시키가이샤 토요 테크니카제품, FCE)에 의해 실시되었다. 또, 리크 특성은, 반도체 파라미터 분석기(아지렌트·테크놀로지 가부시키가이샤 제조, 4155 C)에 의해 실시되었다. 또한, 잔류 분극의 피로 특성의 측정은, 500㎒,±8 V의 조건으로 실시되었다.
그 결과, 도면 29로부터 알 수 있듯이, 비교예에 따른 캐패시터(14A)의 잔류 분극이 36μC/㎠인데 반하여, 실시 형태 9에 따른 캐패시터(12A)의 잔류 분극은 48μC/㎠였다. 따라서, 실시 형태 9에 따른 강유전체 재료층(32A)이 뛰어난 잔류 분극 특성을 갖는 것을 알았다.
또, 도면 30으로부터 알 수 있듯이, 비교예에 따른 캐패시터(14A)의 잔류 분극이 초기의 80% 값이 되는 사이클수가, 양일 때 4×107 사이클이며, 음일 때 4×107 사이클인데 대해, 실시 형태 9에 따른 캐패시터(12A)의 잔류 분극이 초기의 80%가 되는 사이클수는, 양일 때 4×108 사이클이며, 음일 때 2×109 사이클 이상이었다. 따라서, 실시 형태 9에 따른 강유전체 재료층(32A)이 뛰어난 잔류 분극의 피로 특성을 갖는 것을 알았다.
또, 도면 31에 나타낸 바와 같이, 실시 형태 9에 따른 캐패시터(12A)의 리크 전류는, 비교예에 따른 캐패시터(14A)의 리크 전류보다 0.5자리수∼3자리수 낮은 것으로부터, 실시 형태 9에 따른 강유전체 재료층(32A)이 뛰어난 낮은 리크 전류 특성을 갖는 것을 알았다. 또한, 실시 형태 9에 따른 캐패시터(12A)에 대해서는, 비교예에 따른 캐패시터(14A)에 대해 관측되는 절연 파괴 현상(약 17V)이 0V∼20V의 범위에서 볼 수 없었다. 따라서, 실시 형태 9에 따른 강유전체 재료층(32A)이 뛰어난 절연 특성을 갖는 것도 알았다.
또한, 실시 형태 9에 따른 캐패시터(12A) 및 비교예에 따른 캐패시터(14A)는, 같은 조건으로 각각 복수개의 시료를 제작하고, 도면 29에 있어서의 잔류 분극 특성의 측정과 도면 30에 있어서의 잔류 분극의 피로 특성의 측정은 다른 시료를 이용하여 실시되었다. 이 때문에, 잔류 분극 특성의 절대값이 약간 다른 것이 되고 있다.
3. 강유전체 재료층의 표면 상태의 관측
도 32는, 실시 형태 9에 따른 강유전체 재료층(32A) 및 비교예에 따른 강유전체 재료층(34A)의 표면 상태를 나타내는 도면이다. 도면 32(a)는 실시 형태 9에 따른 강유전체 재료층(32A)의 표면 상태를 나타내는 도면이며, 도면 32(b)는 비교예에 따른 강유전체 재료층(34A)의 표면 상태를 나타내는 도면이다.
표면 상태의 관측은, 주사형 프로브 현미경(에스아이아이·나노테크놀로지 가부시키가이샤 제조, S-image)에 의해 실시되었다. 그 결과, 도면 32로부터도 알 수 있듯이, 실시 형태 9에 따른 강유전체 재료층(32A)에서는 결정입자의 크기가 50 ㎚∼400㎚이며, 비교예에 따른 강유전체 재료층(34A)에서는 결정입자의 크기가 30 ㎚∼200㎚이었다. 따라서, 실시 형태 9에 따른 강유전체 재료층(32A)에서 결정입자이 더욱 커지는 것을 알 수 있었다.
4. X선회절에 의한 결정성의 평가
도 33은, 실시 형태 9에 따른 강유전체 재료층(32A) 및 비교예에 따른 강유전체 재료층(34A)의 X선 회절 결과를 나타내는 도면이다.
도면 33에서, 실선은 실시 형태 9에 따른 강유전체 재료층(32A)에 있어서의 X선 회절 결과를 나타내고, 파선은 비교예에 따른 강유전체 재료층(34A)에 있어서의 X선 회절 결과를 나타낸다.
X선회절에 의한 결정성의 평가는, X선 회절 장치(맥·사이언스사 제조, M18XHF)에 의해 실시되었다. 그 결과, PZT(111)(2θ=39°)의 피크에서 비교하면, 실시 형태 9에 따른 강유전체 재료층(32A)에 대해서는, 비교예에 따른 강유전체 재료층(34A)에 대해 피크 강도가 1.5배 정도로 되어 있었다. 따라서, 실시 형태 9에 따른 강유전체 재료층(32A)가 높은 결정성을 갖는 것을 알 수 있었다.
5.고찰
도 34는, 실시 형태 9에 따른 강유전체 재료층(32A) 및 비교예에 따른 강유전체 재료층(34A)에 있어서의 리크 전류의 차이를 설명하기 위하여 나타낸 도면이다.
상기 「3.강유전체 재료층의 표면 상태의 관측」및 「4. X선 회절에 의한 결정성의 평가」로부터도 알 수 있듯이, 실시 형태 9에 따른 강유전체 재료층(32A)는, 비교예에 따른 강유전체 재료층(34A)보다 결정입자가 더욱 크기 때문에 결정입계가 적다고 추측된다. 또한, 실시 형태 9에 따른 강유전체 재료층(32A)은, 높은 결정성을 갖기 때문에, 비교예에 따른 강유전체 재료층(34A)보다 리크 패스가 적게 된다고 추측된다. 이상에 의해, 리크 전류의 레벨이 낮아진 것이라고 추측된다(도면 34 참조).
［실시예 3∼4］
실시예 3은, 잔류 분극을 크게 하는 관점에서 제1 온도(단, 강유전체 재료층의 제조용)와 제2 온도(단, 강유전체 재료층의 제조용)를 어떠한 온도 범위로 하면 좋은지를 분명히 하기 위한 실시예이다. 실시예 4는, 리크 전류를 낮게 하는 관점에서 제1 온도(단, 강유전체 재료층의 제조용)와 제2 온도(단, 강유전체 재료층의 제조용)를 어떠한 온도 범위로 하면 좋은지를 분명히 하기 위한 실시예이다.실시예 3 및 4에 대해서는, 제1 온도(단, 강유전체 재료층의 제조용) 및 제2 온도(단, 강유전체 재료층의 제조용)를 여러 가지의 온도에 변화시킨 조건으로, 실시 형태 9에 따른 캐패시터의 제조 방법의 경우와 같은 방법에 의해 캐패시터를 작성해, 얻어진 캐패시터(강유전체 재료층)의 잔류 분극 및 리크 전류를 측정하였다.
도면 35는, 잔류 분극과 제1 온도(단, 강유전체 재료층의 제조용)와 제2 온도(단, 강유전체 재료층의 제조용)와의 관계를 나타내는 표이다. 도면 35 중, 「압형 가공을 한 전구체층으로 제조된 강유전체 재료층의 잔류 분극」이 「압형 가공을 하지 않는 전구체층으로 제조된 강유전체 재료층의 잔류 분극」보다 클 때에 「○(Good)」를 붙였다. 또, 「압형 가공을 한 전구체층으로 제조된 강유전체 재료층의 잔류 분극」과「압형 가공을 하지 않는 전구체층으로 제조된 강유전체 재료층의 잔류 분극」이 거의 같은 크기일 때 「△(Not bad)」를 붙였다. 또한, 「압형 가공을 한 전구체층으로 제조된 강유전체 재료층의 잔류 분극」이 「압형 가공을 하지 않는 전구체층으로 제조된 강유전체 재료층의 잔류 분극」보다 작을 때에 「×(Bad)」를 붙였다. 또한, 실험을 실시하지 않은 경우는, 공란인 채로 하였다.
그 결과, 실시예 3에 대해서는, 도면 35로부터도 알 수 있듯이, 제1 온도(단, 강유전체 재료층의 제조용)를 120℃∼250℃의 범위 내로 함과 동시에, 제2 온도(단, 강유전체 재료층의 제조용)를 제1 온도(단, 강유전체 재료층의 제조용)보다 높고, 또한, 150℃∼300℃의 범위 내(보다 바람직하게는 200℃∼300℃)로 함으로써, 강유전체 재료층의 잔류 분극을 크게 할 수 있다는 것을 알 수 있었다.
도면 36은, 리크 전류에 있어서의 제1 온도(단, 강유전체 재료층의 제조용)와 제2 온도(단, 강유전체 재료층의 제조용)와의 관계를 나타내는 표이다. 도면 36중, 「압형 가공을 한 전구체층으로 제조된 강유전체 재료층의 리크 전류」가 「압형 가공을 하지 않는 전구체층으로 제조된 강유전체 재료층의 리크 전류」보다 낮을 때에 「○(Good)」를 붙이고, 「압형 가공을 한 전구체층으로 제조된 강유전체 재료층의 리크 전류」와「압형 가공을 하지 않는 전구체층으로 제조된 강유전체 재료층의 리크 전류」가 거의 같은 크기일 때 「△(Not bad)」를 붙이고, 「압형 가공을 한 전구체층으로 제조된 강유전체 재료층의 리크 전류」가 「압형 가공을 하지 않는 전구체층으로 제조된 강유전체 재료층의 리크 전류」보다 작을 때에 「×(Bad)」를 붙였다. 또한, 실험을 실시하지 않은 경우에는 공란인 채로 하였다.
그 결과, 실시예 4에 대해서는, 도면 36으로부터도 알 수 있듯이, 제1 온도(단, 강유전체 재료층의 제조용)를 120℃∼200℃의 범위 내로 함과 동시에, 제2 온도(단, 강유전체 재료층의 제조용)를 제1 온도(단, 강유전체 재료층의 제조용)보다 높고, 또한, 175℃∼300℃의 범위 내(보다 바람직하게는 200℃∼300℃)로 하는 것에 의해서, 강유전체 재료층의 리크 전류를 낮게 할 수 있다는 것을 알 수 있었다.
도면 37은, 전구체층의 소성변형 능력을 설명하기 위하여 나타낸 도면이다.
도면 37로부터도 파악할 수 있듯이, 기재상에 졸겔 용액을 도포하는 것에 의해서 강유전체 재료층의 전구체층을 형성한 경우, 상기 전구체층을 형성한 초기의 시점에서는, 전구체층이 너무 부드러워서 소성변형 능력이 낮고, 양호한 압형 가공을 실시할 수 없다(부호 S1참조). 이것에 대해서, 상기 전구체층을 가열하여 건조시켰을 경우에는, 전구체층의 고체화 반응이 어느 정도 진행되기 때문에, 또, 주용매가 제거되기 때문에, 전구체층의 유동성이 낮아져 전구체층이 적당히 경화된다(부호 S2참조). 그러나, 이 전구체층을 실온에서 압형 가공한 것은, 전구체층을 실온으로 되돌린 시점에서 전구체층이 너무 경화되서, 소성변형 능력이 다시 저하한다(부호 S3참조). 따라서, 고체화 반응이 어느 정도 진행된 상태의 전구체층을 상기한 온도 범위에 있는 제2 온도(단, 강유전체 재료층 제조용)로 다시 가열하는 것으로 했던 것이다. 이 처리에 의해, 전구체층을 충분히 연화시킴으로써 전구체층의 소성변형 능력을 다시 높게 할 수 있기 때문에, 양호한 압형 가공을 실시하는 것이 가능해진다(부호 S4참조). 이때, 도면 37로부터도 알 수 있듯이, 제2 온도(단, 강유전체 재료층 제조용)가 너무 낮거나(부호 A1참조), 제2 온도(단, 강유전체 재료층 제조용)가 너무 높거나(부호 A3참조) 한 것은 양호한 압형 가공을 실시하는 것이 곤란해진다. 한편, 제2 온도(단, 강유전체 재료층 제조용)가 상기한 온도 범위에 있는 경우에는(부호 A2참조), 양호한 압형 가공을 실시하는 것이 가능해지고, 소망한 전기 특성 개선 효과(예를 들면, 높은 잔류 분극 특성, 낮은 리크 전류 특성.)를 얻을 수 있다.
그 후, 상기 결과를 참고로 하여, 전구체층을 실온∼400℃의 범위 내에 있는 여러 가지의 온도 조건으로 전구체층에 대해서 여러 가지의 압력으로 실제로 압형 가공을 하였다. 그 결과, 전구체층을 상기한 온도 범위 내로 가열한 경우에, 1㎫∼20㎫라고 하는 비교적 낮은 압력에서, 전구체층에 소정의 압형 구조를 형성하는 것이 가능해져 전기 특성 개선 효과를 얻을 수 있다는 것이 확인되었다.
［실시 형태 10］
1. 실시 형태 10에 따른 박막 트랜지스터(100A)
도면 38은, 실시 형태 10에 따른 박막 트랜지스터(100A)를 설명하기 위하여 나타낸 도면이다. 도면 38(a)은, 박막 트랜지스터(100A)의 평면도이다. 또, 도면 38(b)은, 도면 38(a)의 A1-A1 단면도이다. 또, 도면 38(c)은, 도면 38(a)의 A2-A2 단면도이다.
실시 형태 10에 따른 박막 트랜지스터(100A)는, 도면 38(a) 및 도면 38(b)에 나타낸 바와 같이, 소스 영역(144A) 및 드레인 영역(146A) 및 채널 영역(142A)을 포함한 산화물 도전체층(140A)과, 채널 영역(142A)의 도통 상태를 제어하는 게이트 전극(120A)과, 게이트 전극(120A)과 채널 영역(142A)와의 사이에 형성되어 강유전체 재료로 이루어진 게이트 절연층(130A)을 구비한다. 채널 영역(142A)의 층 두께는, 소스 영역(144A)의 층 두께 및 드레인 영역(146A)의 층 두께보다 얇다. 채널 영역(142A)의 층 두께는, 바람직하게는 소스 영역(144A)의 층 두께 및 드레인 영역(146A)의 층 두께의 1/2 이하이다. 게이트 전극(120A)은 도면 38(a) 및 도면 38(c)에 나타낸 바와 같이, 스루홀(150A)을 통해 외부에 노출하는 게이트 패드(122 A)에 접속되고 있다.
실시 형태 10에 따른 박막 트랜지스터(100A)에 대해서는, 게이트 절연층(130A)은, 본 실시 형태의 강유전체 재료층의 제조 방법을 이용하여 형성된 것이다.
실시 형태 10에 따른 박막 트랜지스터(100A)에 대해서는, 채널 영역(142A)의 층 두께가 소스 영역(144A)의 층 두께 및 드레인 영역(146A)의 층 두께보다 얇은 산화물 도전체층(140A)은, 본 실시 형태의 압형 가공 기술을 이용하여 형성된 것이다.
실시 형태 10에 따른 박막 트랜지스터(100A)에 대해서는, 산화물 도전체층 (140A), 게이트 전극(120A), 및 게이트 절연층(130A)은 모두 액체 재료를 이용하여 형성된 것이다.
실시 형태 10에 따른 박막 트랜지스터(100A)에 대해서는, 산화물 도전체층 (140A), 게이트 전극(120A), 및 게이트 절연층(130A)은 모두 진공 프로세스를 이용하지 않고 형성된 것이다.
실시 형태 10에 따른 박막 트랜지스터(100A)에 대해서는, 산화물 도전체층 (140A), 게이트 전극(120A), 및 게이트 절연층(130A)은, 모두 산화물 재료로 이루어진다.
실시 형태 10에 따른 박막 트랜지스터(100A)에 대해서는, 산화물 도전체층 (140A), 게이트 전극(120A), 및 게이트 절연층(130A)은 모두 페로브스카이트 구조를 갖는다.
실시 형태 10에 따른 박막 트랜지스터(100A)에 대해서는, 채널 영역(142A)의 캐리어 농도 및 층 두께는 게이트 전극(120A)에 오프의 제어 전압을 인가하였을 때에, 채널 영역(142A)가 공핍화하는 값으로 설정되어 있다. 구체적으로는, 채널 영역(142A)의 캐리어 농도는, 1×1015㎝-3∼1×1021㎝-3의 범위 내에 있다. 또, 채널 영역(142A)의 층 두께는, 5㎚∼100㎚의 범위 내에 있다.
또한, 실시 형태 10에 따른 박막 트랜지스터(100A)에서는, 소스 영역(144A) 및 드레인 영역(146A)의 층 두께는, 50㎚∼1000㎚의 범위 내에 있다.
산화물 도전체층(140A)은 예를 들면 인듐주석 산화물(ITO)로 이루어진다. 또, 게이트 절연층(130A)은 예를 들면 PZT(Pb(ZrxTi1 -x)O3)로 이루어진다. 또, 게이트 전극(120A)은 예를 들면 산화니켈란탄(LNO(LaNiO3))로 이루어진다. 또, 고체 기판으로서의 절연성 기판(110A)은 예를 들면 Si기판의 표면에 SiO2층 및 Ti층을 통해 STO(SrTiO) 층을 형성한 절연성 기판으로 이루어진다.
2. 실시 형태 10에 따른 박막 트랜지스터의 제조 방법
실시 형태 10에 따른 박막 트랜지스터(100A)는, 이어서 나타내는 박막 트랜지스터의 제조 방법(실시 형태 9에 따른 박막 트랜지스터의 제조 방법)에 의해 제조할 수 있다. 이하, 공정순서로 본 실시 형태의 박막 트랜지스터(100A)의 제조 방법을 설명한다.
도면 39∼도면 41은, 실시 형태 10에 따른 박막 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다. 도면 39(a)∼도면 39(e), 도면 40(a)∼도면 40(e), 및 도면 41(a)∼도면 41(e)은 각 공정도이다. 또한, 각 공정도에서, 좌측으에 나타내는 도면은 도면 38(b)에 대응하는 도면이며, 우측에 나타내는 도면은 도면 38(c)에 대응하는 도면이다.
(1) 게이트 전극(120A)의 형성
우선, 열처리함으로써 금속 산화물 세라믹스(산화니켈란탄)로 이루어진 기능성 고체 재료가 되는 기능성 액체 재료를 준비한다. 구체적으로는, 금속염으로서 초산란탄(6 수화물) 및 초산니켈(4 수화물)을 함유하는 용액(용매： 2-메톡시에탄올)을 준비한다.
이어서, 도면 39(a) 및 도면 39(b)에 나타낸 바와 같이, 절연성 기판(110A)에 있어서의 한쪽 표면에, 스핀 코트법을 이용하여 기능성 액체 재료를 도포(예를 들면, 500rpm·25초)한다. 그 후, 절연성 기판(110A)을 핫 플레이트상에 놓고 80℃에서 1분간 건조시키는 것으로, 기능성 고체 재료(산화니켈란탄)의 전구체층(120'; 층 두께 300㎚)을 형성한다.
이어서, 도면 39(c) 및 도면 39(d)에 나타낸 바와 같이, 게이트 전극(120 A), 및 게이트 패드(122A)에 대응하는 영역이 오목해지도록 형성된 요철형(M2A; 고저차이 300㎚)를 이용하여, 150℃에서 전구체층(120')에 대해서 압형 가공을 한다. 이 압형 가공에 의해, 전구체층(120')에 압형 구조(볼록부의 층 두께 300㎚, 오목부의 층 두께 50㎚)를 형성한다. 또한, 이때의 압형 가공을 할 때의 압력은, 5㎫로 한다. 이것에 의해, 120℃∼200℃의 범위 내에 있는 제2 온도(단, 강유전체 재료층의 제조용)로 가열하는 것으로 높은 소성변형 능력을 얻은 전구체층에 대해서 압형 가공을 하게 되기 때문에, 원하는 압형 구조를 높은 정밀도로 형성하는 것이 가능해진다.
이어서, 전구체층(120')을 전면 에칭함으로써, 게이트 전극(120A)에 대응하는 영역 이외의 영역으로부터 전구체층을 완전하게 제거한다(전면 에칭 공정). 전면 에칭 공정은, 진공 프로세스를 이용하지 않는 웨트 에칭 기술을 이용하여 실시된다.
그 후, RTA 장치를 이용하여 전구체층(120')을 제3 온도인 650℃에서 10분간 열처리 한다. 이 열처리에 의해, 도면 39(e)에 나타낸 바와 같이, 전구체층(120')으로부터, 기능성 고체 재료층(산화니켈란탄)으로 이루어진 게이트 전극(120A) 및 게이트 패드(122A)를 형성한다.
(2) 게이트 절연층(130A)의 형성
우선, 열처리함으로써 금속 산화물 세라믹스(PZT)로 이루어진 기능성 고체 재료가 되는 기능성 액체 재료를 준비한다. 구체적으로는, 기능성 액체 재료로서 금속 알콕시드를 함유하는 용액(미스비시 메트리얼 가부시키가이샤 제조, 졸겔 용액)을 준비한다(졸겔 용액 준비 공정).
이어서, 「절연성 기판(110) A에 있어서의 한쪽 표면상에, 스핀 코트법을 이용하여 상기한 기능성 액체 재료를 도포하고(예를 들면, 2500rpm·25초), 그 후, 절연성 기판(110) A를 핫 플레이트상에 놓고 150℃에서 5분간 건조시키는 조작」을 3회 반복하는 것으로, 도면 40(a)에 나타낸 바와 같이, 기능성 고체 재료(PZT)의 전구체층(130A'; 층 두께 300㎚)을 형성한다(강유전체 재료 전구체층 형성 공정∼건조 공정).
이어서, 도면 40(b) 및 도면 40(c)에 나타낸 바와 같이, 스루홀(150A)에 대응하는 영역이 볼록해지도록 형성된 요철형(M3A ; 고저차이 300㎚)를 이용하여, 225℃에서 전구체층(130A')에 대해서 압형 가공을 하는 것으로, 전구체층(130A')에 스루홀(150A)에 대응하는 압형 구조를 형성한다(압형 공정). 압형 가공을 할 때의 압력은, 5㎫로 한다. 이것에 의해, 150℃로 가열하는 것으로 높은 소성변형 능력을 얻은 전구체층에 대해서 225℃에서 압형 가공을 하게 되기 때문에, 원하는 전기 특성 개선 효과(예를 들면, 높은 잔류 분극 특성, 낮은 리크 전류 특성.)를 얻는 것이 가능해진다.
그 후, RTA 장치를 이용하여 전구체층(130A')을 제3 온도인 650℃에서 10분간 열처리 한다. 이 열처리에 의해 도면 40(d)에 나타낸 바와 같이, 기능성 고체 재료층(PZT)으로 이루어진 게이트 절연층(130A)을 형성한다(강유전체 재료층 형성 공정).
(3) 산화물 도전체층(140A)의 형성
우선, 열처리함으로써 금속 산화물 세라믹스(ITO)로 이루어진 기능성 고체 재료가 되는 기능성 액체 재료를 준비한다. 구체적으로는, 기능성 액체 재료로서 금속 유기산염의 하나인 금속 카르본산염을 함유하는 용액(가부시키가이샤 코쥰도 카가쿠 겐큐쇼 제조의 기능성 액체 재료(상품명：ITO-05 C), 원액：희석액=1：1.5)를 준비한다.
또한, 상기 기능성 액체 재료에는, 완성시에 채널 영역(142A)의 캐리어 농도가 1×1015㎝-3∼1×1021㎝-3의 범위 내가 되는 농도의 불순물이 첨가되고 있다.
이어서, 도면 40(e)에 나타낸 바와 같이, 절연성 기판(110A)에 있어서의 한쪽의 표면상에, 스핀 코트법을 이용하여 상기한 기능성 액체 재료를 도포하고(예를 들면, 2000rpm·25초), 그 후, 절연성 기판(110A)을 핫 플레이트상에 놓고 150℃에서 3분간 건조시키는 것으로, 기능성 고체 재료(ITO)의 전구체층(140 A'; 층 두께 300㎚)를 형성한다.
이어서, 도면 41(a)∼도면 41(c)에 나타낸 바와 같이, 소스 영역(144A)에 대응하는 영역 및 드레인 영역(146A)에 대응하는 영역보다 채널 영역(142A)에 대응하는 영역이 볼록해지도록 형성되어 요철형(M4A; 고저차이 350㎚)을 이용하고, 전구체층(140A')에 대해서 압형 가공을 하는 것으로, 전구체층(140A')에 압형 구조(볼록부의 층 두께 350㎚, 오목부의 층 두께 100㎚)을 형성한다. 이것에 의해, 전구체층(140A') 중 채널 영역(142A)이 되는 부분의 층 두께가 다른 부분보다 얇아진다.
이때, 상기의 공정에 대해서는, 전구체층(140A')를 150℃에 가열한 상태에서, 또한, 150℃에 가열한 틀을 이용하여 압형 가공을 하는 것으로 하고 있다. 이 경우, 압형 가공을 할 때의 압력은, 4㎫ 정도로 한다.
또한 요철형(M4A)은 채널 영역(142A)에 대응하는 영역보다 소자 분리 영역 (160A) 및 스루홀(150A)에 대응하는 영역이 더욱 볼록해지는 구조를 갖고 있어 절연성 기판(110A)에 있어서의 한쪽 표면 전면에 웨트 에칭을 실시하는 것으로, 채널 영역(142A)이 되는 부분을 소정의 두께로 하면서도 소자 분리 영역(160A) 및 스루홀(150A)에 대응하는 영역으로부터 전구체층(140A')를 완전하게 제거할 수 있다(도면 41(d) 참조). 요철형(M4A)은 소자 분리 영역에 대응하는 영역 부분이 테이퍼가 된 형상을 갖고 있어도 된다.
마지막으로, 전구체층(140A')에 열처리를 실시(핫 플레이트상에서 400℃·10 분의 조건으로 전구체층(140A')의 소성을 실시하고, 그 후, RTA 장치를 이용하여 650℃·30분 (전반 15분 산소 분위기, 후반의 15분 질소 분위기)의 조건으로 전구체층(140A')를 가열한다)하는 것에 따라, 소스 영역(144A), 드레인 영역(146A) 및 채널 영역(142A)를 포함한 산화물 도전체층(140A)을 형성한다. 그 결과, 도면 41(e)에 나타내는 보텀게이트 구조를 갖는, 실시 형태 10에 따른 박막 트랜지스터(100A)를 제조할 수 있다.
3. 실시 형태 10에 따른 박막 트랜지스터(100A)의 효과
실시 형태 10에 따른 박막 트랜지스터(100A)에 의하면, 전구체층을 120℃∼250℃의 범위 내에 있는 제1 온도(단, 강유전체 재료층의 제조용)로 건조시킴과 동시에, 전구체층을 제1 온도(단, 강유전체 재료층 제조용)보다 높고, 또한, 150℃∼300℃의 범위 내에 있는 제2 온도(단, 강유전체 재료층 제조용)에 가열한 상태로 전구체층에 대해서 압형 가공을 하는 것으로 형성된 뛰어난 전기 특성(예를 들면, 높은 잔류 분극 특성, 낮은 리크 전류 특성 등.)을 구비한 게이트 절연층을 구비하기 때문에, 종래의 박막 트랜지스터보다 뛰어난 박막 트랜지스터가 된다.
또, 실시 형태 10에 따른 박막 트랜지스터(100A)에 의하면, 채널 영역의 층 두께가 소스 영역의 층 두께 및 드레인 영역의 층 두께보다 얇은 산화물 도전체층을 형성하는 것만으로 박막 트랜지스터를 제조하는 것이 가능해지기 때문에, 종래의 박막 트랜지스터(900)의 경우와 같이 채널 영역과 소스 영역 및 드레인 영역을 다른 재료로부터 형성하지 않아도 되고, 상기와 같이 뛰어난 박막 트랜지스터를, 종래보다 큰폭으로 적은 원재료 및 제조 에너지를 이용하여, 또한, 종래보다 단공정으로 제조하는 것이 가능해진다.
또, 실시 형태 10에 따른 박막 트랜지스터(100A)에 의하면, 채널 영역(142A)을 구성하는 재료로서 산화물 도전성 재료를 이용하고 있기 때문에 캐리어 농도를 높게 할 수 있고, 또, 게이트 절연층(130A)를 구성하는 재료로서 강유전체 재료를 이용하고 있기 때문에 낮은 구동 전압으로 고속으로 스위칭할 수 있어 그 결과, 종래의 박막 트랜지스터(900)의 경우와 같게, 큰 전류를 낮은 구동 전압으로 고속으로 제어하는 것이 가능해진다.
또, 실시 형태 10에 따른 박막 트랜지스터(100A)에 의하면, 채널 영역(142A)의 층 두께가 소스 영역(144A)의 층 두께 및 드레인 영역(146A)의 층 두께보다 얇은 산화물 도전체층(140A)을 형성하는 것만으로 박막 트랜지스터를 제조하는 것이 가능해지기 때문에, 종래의 박막 트랜지스터(900)의 경우와 같이 채널 영역과 소스 영역 및 드레인 영역을 다른 재료로부터 형성하지 않아도 되고, 상기와 같이 뛰어난 박막 트랜지스터를, 종래보다 큰폭으로 적은 원재료 및 제조 에너지를 이용하여, 또한, 종래보다 단공정으로 제조하는 것이 가능해진다.
또, 실시 형태 10에 따른 박막 트랜지스터(100A)에 의하면, 산화물 도전체층, 게이트 전극 및 게이트 절연층은 모두, 기능성 액체 재료를 이용하여 형성된 것이기 때문에, 압형 가공 기술을 이용하여 박막 트랜지스터를 제조하는 것이 가능해져, 상기와 같이 뛰어난 박막 트랜지스터를, 종래보다 큰폭으로 적은 원재료 및 제조 에너지를 이용하여, 또한, 종래보다 단공정으로 제조하는 것이 가능해진다.
또, 실시 형태 10에 따른 박막 트랜지스터(100A)에 의하면, 산화물 도전체층, 게이트 전극 및 게이트 절연층은 모두, 진공 프로세스를 이용하지 않고 형성된 것이다. 즉, 진공 프로세스를 이용하지 않고 박막 트랜지스터를 제조하는 것이 가능해지기 때문에, 상기와 같이 뛰어난 박막 트랜지스터를, 종래보다 큰폭으로 적은 제조 에너지를 이용하여, 또한, 종래보다 단공정으로 제조하는 것이 가능해진다.
또, 실시 형태 10에 따른 박막 트랜지스터(100A)에 의하면, 게이트 전극 및 게이트 절연층은 함께 페로브스카이트 구조를 갖기 때문에, 게이트 전극 및 게이트 절연층의 계면에서 격자 결함이 적게 되어, 고품질인 박막 트랜지스터를 제조하는 것이 가능해진다.
또, 실시 형태 10에 따른 박막 트랜지스터(100A)에 의하면, 채널 영역(142A)의 캐리어 농도 및 층 두께는, 게이트 전극(120A)에 오프의 제어 전압을 인가했을 때에, 채널 영역(142A)이 공핍화하는 값으로 설정되어 있기 때문에, 산화물 도전체층의 캐리어 농도를 높게 하였다고 해도 오프시에 흐르는 전류량을 충분히 낮게 할 수 있어 필요한 온 오프비를 유지하면서 큰 전류를 낮은 구동 전압으로 제어하는 것이 가능해진다. 이 경우에서, 박막 트랜지스터가 인핸스먼트형의 트랜지스터인 경우에는, 게이트 전극에 0V의 제어 전압을 인가했을 때에 박막 트랜지스터가 오프 상태가 되기 위해, 이와 같은 때에 채널 영역 전체가 공핍화 하는 값으로 설정되어 있으면 되고, 박막 트랜지스터가 디플리션형의 트랜지스터인 경우에는, 게이트 전극에 음의 제어 전압을 인가했을 때에 박막 트랜지스터가 오프 상태가 되기 때문에, 이와 같은 때에 채널 영역 전체가 공핍화하는 값으로 설정되어 있으면 좋다.
또, 실시 형태 10에 따른 박막 트랜지스터(100A)에 의하면, 채널 영역(142A)의 캐리어 농도는, 1×1015㎝-3∼1×1021㎝-3의 범위 내에 있고, 채널 영역(142A)의 층 두께는, 5㎚∼100㎚의 범위 내에 있기 때문에, 필요한 온 오프비를 유지하면서 큰 전류를 낮은 구동 전압으로 제어하는 것이 가능해진다.
［실시 형태 11］
1. 실시 형태 11에 따른 박막 트랜지스터(200A)
도면 10은, 실시 형태 11에 따른 박막 트랜지스터(200A)를 설명하기 위하여 나타낸 도면이다. 도면 10(a)은 박막 트랜지스터(200A)의 평면도이다. 또, 도면 10(b)은 도면 10(a)의 A1-A1 단면도이다. 또, 도면 10(c)은 도면 10(a)의 A2-A2 단면도이다.
또한, 실시 형태 11에 따른 박막 트랜지스터(200A)는, 톱 게이트 구조를 갖는 점에서 실시 형태 10에 따른 박막 트랜지스터(100A)의 경우와 다르지만, 전구체층을 120℃∼250℃의 범위 내에 있는 제1 온도(단, 강유전체 재료층 제조용)로 건조시킴과 동시에, 전구체층을 제1 온도(단, 강유전체 재료층 제조용)보다 높고, 또한, 150℃∼300℃의 범위 내에 있는 제2 온도(단, 강유전체 재료층 제조용)에 가열한 상태로 전구체층에 대해서 압형 가공을 하는 것으로 형성된 뛰어난 전기 특성(예를 들면, 높은 잔류 분극 특성, 낮은 리크 전류 특성 등.)」을 구비한 게이트 절연층을 구비한다. 이 때문에, 실시 형태 10에 따른 박막 트랜지스터(100A)의 경우와 동일하게, 종래의 박막 트랜지스터보다 뛰어난 박막 트랜지스터가 된다.
실시 형태 11에 따른 박막 트랜지스터(200A)의 제조 방법은, 후술하는 일부의 공정을 제외하고, 상술의 실시 형태 7과 동일하게 처리를 한다. 따라서, 실시 형태 7과 중복되는 설명은 생략될 수 있다.
도면 11 및 도면 12는, 실시 형태 11에 따른 박막 트랜지스터(200A)의 제조 방법을 설명하기 위하여 나타낸 도면이다. 도면 11(a)∼도면 11(f) 및 도면 12(a)∼도면 12(e)는 각 공정도이다.
실시 형태 7과 다른 점은, 게이트 절연층(230A)의 형성 공정이다. 구체적으로는, 우선, 열처리함으로써 금속 산화물 세라믹스(PZT)로 이루어진 기능성 고체 재료가 되는 기능성 액체 재료를 준비한다(본 실시 형태에서는, 졸겔 용액 준비 공정). 본 실시 형태에서는, 기능성 액체 재료로서 금속 알콕시드를 함유하는 용액(미스비시 메트리얼 가부시키가이샤 제조, 졸겔 용액)을 준비한다.
이어서, 절연성 기판(210)에 있어서의 한쪽 표면상에, 스핀 코트법을 이용하여 상기한 기능성 액체 재료를 도포하고(예를 들면, 2500rpm·25초), 그 후, 절연성 기판(210)을 핫 플레이트상에 놓고 150℃에서 5분간 건조시키는 조작을 3회 반복하는 것으로, 기능성 고체 재료(PZT)의 전구체층(230A'; 층 두께 300㎚)를 형성한다(강유전체 재료 전구체층 형성 공정∼건조 공정).
이어서, 도면 11(e)에 나타낸 바와 같이, 스루홀(250)에 대응하는 영역이 볼록해지도록 형성된 요철형(M6 ;고저차이 300㎚)를 이용하여, 225℃에서 전구체층 (230A')에 대해서 압형 가공을 한다. 이 압형 가공에 의해, 전구체층(230A')에 스루홀(250)에 대응하는 압형 구조를 형성한다(압형 공정). 또한 이때의 압형 가공을 할 때의 압력은, 5㎫로 한다. 이것에 의해, 225℃로 가열하는 것으로 높은 소성변형 능력을 얻은 전구체층에 대해서 압형 가공을 하게 되기 때문에, 원하는 전기 특성 개선 효과를 얻는 것이 가능해진다.
그 후, RTA 장치를 이용하여 전구체층(230A')을 제3 온도인 650℃에서 10분간 열처리한다. 이 열처리에 의해, 도면 11(f)에 나타낸 바와 같이, 기능성 고체 재료층(PZT)으로 이루어진 게이트 절연층(230A)을 형성한다(강유전체 재료층 형성 공정).
그 후의 공정을 거쳐, 최종적으로, 도면 12(e)에 나타내는 톱 게이트 구조를 갖는, 실시 형태 11에 따른 박막 트랜지스터(200A)를 제조할 수 있다.
［실시 형태 12］
도 13은, 실시 형태 12에 따른 압전식 잉크젯 헤드(300A)를 설명하기 위하여 나타낸 도면이다. 도면 13(a)는 압전식 잉크젯 헤드(300A)의 단면도이다. 또, 도면 13(b) 및 도면 13(c)는, 압전식 잉크젯 헤드(300A)가 잉크를 토출할 때의 모습을 나타내는 도면이다.
1. 실시 형태 12에 따른 압전식 잉크젯 헤드(300A)의 구성
실시 형태 12에 따른 압전식 잉크젯 헤드(300A)는, 도면 13(a)에 나타낸 바와 같이, 캐비티 부재(340)와 캐비티 부재(340)의 한쪽 측에 부착되고, 압전체 소자(320A)가 형성된 진동판(350)과 캐비티 부재(340)의 한쪽 측에 부착되고, 노즐구멍(332)이 형성된 노즐 플레이트(330)와 캐비티 부재(340), 진동판(350) 및 노즐 플레이트(330)에 의해서 화성되는 잉크실(360)을 구비한다. 진동판(350)에는 잉크실(360)에 연통하여 잉크실(360)에 잉크를 공급하기 위한 잉크 공급구(352)가 설치되어 있다.
실시 형태 12에 따른 압전식 잉크젯 헤드(300A)에 의하면, 우선, 도면 13(b) 및 도면 13(c)에 나타낸 바와 같이, 압전체 소자(320A)에 적당한 전압을 인가함으로써, 진동판(350)을 일단 윗쪽으로 휘게하여 도시하지 않는 저장소로부터 잉크를 잉크실(360)에 공급한다. 그 후, 진동판(350)을 아랫쪽으로 휘게 하는 것으로, 노즐구멍(332)을 통해 잉크실(360)으로부터 잉크방울(i)을 토출시킨다. 이것에 의해서, 피인쇄물에 선명한 인쇄를 실시할 수 있다.
2. 실시 형태 12에 따른 압전식 잉크젯 헤드의 제조 방법
본 실시 형태의 압전식 잉크젯 헤드(300A)의 제조 방법은, 후술하는 일부의 가열 처리 조건을 제외하고, 상술의 실시 형태 8과 동일한 처리를 한다. 따라서, 실시 형태 8과 중복하는 설명은 생략 될 수 있다. 또한, 본 실시 형태의 압전식 잉크젯 헤드(300A)는, 압전체 소자(320A; 1 전극층(322), 압전체층(324A) 및 제2 전극층(326) 및 캐비티 부재(340)가 함께, 압형 가공 기술을 이용하여 형성된 것이다.
도면 14∼도면 16은, 실시 형태 12에 따른 압전식 잉크젯 헤드(300A)의 제조 방법을 설명하기 위하여 나타낸 도면이다. 도면 14(a)∼도면 14(f), 도면 15(a)∼도면 15(d), 및 도면 16(a)∼도면 16(e)은 각 공정도이다.
실시 형태 8과 다른 점의 하나는, 건조 공정에 있어서의 제1 온도(단, 강유전체 재료층 제조용)와 그 처리 방법이다. 구체적으로는, 도면 14(d)에 나타낸 바와 같이, 더미 기판(310)에 있어서의 한쪽 표면상에, 스핀 코트법을 이용하여 상기한 기능성 액체 재료를 도포하고, 그 후, 더미 기판(310)을 핫 플레이트상에 놓고 150℃에서 5분간 건조시키는 조작을 여러 차례 반복하였다. 이것에 의해, 기능성 고체 재료(PZT)의 전구체층(324A'; 예를 들면 층 두께 1㎛∼10㎛)를 형성한다(강유전체 재료 전구체층 형성 공정∼건조 공정). 또한, 본 실시 형태의 건조 공정에 대해서는, 120℃∼250℃의 범위 내에 있는 제1 온도(단, 강유전체 재료층 제조용)로 건조시키는 것이, 후술하는 뛰어난 전기 특성(예를 들면, 높은 잔류 분극 특성, 낮은 리크 전류 특성 등.)을 갖는 압전체층을 구비하는 관점에서 바람직하다.
또 하나의 실시 형태 8과 다른 점은, 압형 공정에 있어서의 제2 온도(단, 강유전체 재료층의 제조용)이다. 구체적으로는, 본 실시 형태에서는, 전구체층(324A')를 225℃로 가열한 상태에서, 또한, 225℃에 가열한 틀을 이용하여 압형 가공을 한다. 또한, 이때의 압형 가공을 할 때의 압력은, 4㎫ 정도로 한다. 또, 본 실시 형태의 압형 공정에서는, 전구체층(324A') 를 제1 온도(단, 강유전체 재료층 제조용)보다 높고, 또한, 150℃∼300℃의 범위 내에 있는 제2 온도(단, 강유전체 재료층 제조용)에 가열한 상태에서 전구체층(324A')에 대해서 압형 가공을 하는 것이, 후술하는 「뛰어난 전기 특성(예를 들면, 높은 잔류 분극 특성, 낮은 리크 전류 특성 등.)」을 구비한 압전체층을 갖추는 관점에서 바람직하다.
3. 실시 형태 12에 따른 압전식 잉크젯 헤드(300A)의 효과
실시 형태 12에 따른 압전식 잉크젯 헤드(300A)는, 전구체층(324A')을 함께, 전구체층(324A')을 제1 온도(단, 강유전체 재료층의 제조용)보다 높고, 또한, 150℃∼300℃의 범위 내에 있는 제2 온도(단, 강유전체 재료층 제조용)에 가열한 상태로 전구체층(324A')에 대해서 압형 가공을 하는 것으로 형성된 뛰어난 전기 특성(예를 들면, 높은 잔류 분극 특성, 낮은 리크 전류 특성 등.)을 갖는 압전체층을 구비한다. 따라서, 실시 형태 12에 따른 압전식 잉크젯 헤드(300A)는 종래의 압전식 잉크젯 헤드보다 뛰어난 압전식 잉크젯 헤드가 된다.
또, 실시 형태 12에 따른 압전식 잉크젯 헤드(300A)에 의하면, 제1 전극층(322), 압전체층(324A), 및 제2 전극층(326) 및 캐비티 부재(340)와 함께, 액체 재료를 이용하여 형성된 것이다. 따라서, 압형 가공 기술을 이용하여 압전식 잉크젯 헤드를 제조하는 것이 가능해지기 때문에, 상기와 같이 뛰어난 압전식 잉크젯 헤드를, 종래보다 큰폭으로 적은 원재료 및 제조 에너지를 이용하여 제조하는 것이 가능해진다.
또, 실시 형태 12에 따른 압전식 잉크젯 헤드(300A)에 의하면, 제1 전극층(322), 압전체층(324A), 및 제2 전극층(326) 및 캐비티 부재(340)가 함께, 진공 프로세스를 이용하지 않고 형성된 것이다. 따라서, 상기와 같이 뛰어난 압전식 잉크젯 헤드를, 종래보다 큰폭으로 적은 제조 에너지를 이용하여, 또한, 종래보다 단공정으로 제조하는 것이 가능해진다.
이상, 본 실시 형태의 강유전체 재료층의 제조 방법, 박막 트랜지스터 및 압전식 잉크젯 헤드를 상기의 실시 형태에 근거하여 설명했지만, 본 발명은 이것으로 한정되는 것이 아니고, 그 요지를 벗어나지 않는 범위에 대해 실시하는 것이 가능하고, 예를 들면, 다음과 같은 변형도 가능하다.
(1) 상기 실시 형태 9∼12에 대해서는, 강유전체 재료로서 PZT(Pb(ZrxTi1 -x) O3)를 이용했지만, 본 발명은 이것으로 한정되는 것은 아니다. 예를 들면, Nb도프 PZT, La도프 PZT, 티탄산바륨(BaTiO3), 티탄산납(PbTiO3), BTO(Bi4Ti3O12), BLT(Bi4 -xLaxTi3O12), SBT(SrBi2Ta2O9), BZN(Bi1 .5Zn1 .0Nb1 .5 O7) 또는 비스무트 페라이트(BiFeO3)를 이용할 수 있다.
(2) 상기 실시 형태 9∼12의 강유전체 재료층의 제조 방법에 대해서는, 평판 형태의 기재에 대해서 형태를 수직 방향으로 압형하는 압형 가공 장치(700A)를 이용하여 강유전체 재료층에 대해서 압형 가공을 하고 있지만, 본 발명은 이것으로 한정되는 것은 아니다. 예를 들면, 롤러의 표면에 틀을 설치하고, 상기 롤러를 회전시키면서, 평판 형태의 기재에 대해서 압형하는 압형 가공 장치, 또는 롤러의 표면에 기재를 설치하여 평면상의 형태에 대해서, 상기 롤러를 회전시키면서, 기재에 대해서 압형하는 압형 가공 장치를 이용하여 강유전체 재료층에 대해서 압형 가공을 해도 된다. 롤러의 표면에 틀을 설치하는 경우, 틀을 롤러의 표면에 다는 대신에, 롤러의 표면 자체에 틀을 형성해도 된다.
(3) 상기 실시 형태 10 및 11에 대해서는, 산화물 도전체 재료로서 인듐주석 산화물(ITO)을 이용했지만, 본 발명은 이것으로 한정되는 것은 아니다. 예를 들면, 산화인듐(In2O3), 안티몬도프 산화주석(Sb-SnO2), 산화아연(ZnO), 알루미늄도프 산화아연(Al-ZnO), 갈륨도프 산화아연(Ga-ZnO), 산화루테늄(RuO2), 산화이리듐(IrO2), 산화주석(SnO2), 일산화주석(SnO), 니오브도프 이산화티탄(Nb-TiO2) 등의 산화물 도전체 재료를 이용할 수 있다. 또, 다른 산화물 도전체 재료로서 인듐갈륨아연 복합 산화물(IGZO), 갈륨도프 산화인듐(In-Ga-O(IGO)), 인듐도프 산화아연(In-Zn-O(IZO)) 등의 아몰퍼스 도전성 산화물을 이용할 수 있다. 또, 다른 산화물 도전체 재료로서 티탄산스트론튬(SrTiO3), 니오브도프 티탄산스트론튬(Nb-SrTiO3), 스트론튬바륨 복합 산화물(SrBaO2), 스트론튬칼슘 복합 산화물(SrCaO2), 루테늄산스트론튬(SrRuO3), 산화니켈란탄(LaNiO3), 산화티탄란탄(LaTiO3), 산화동란탄(LaCuO3), 산화니켈네오디뮴(NdNiO3), 산화니켈이트륨(YNiO3), 산화란탄칼슘 망간 복합산화물(LCMO), 납산바륨(BaPbO3), LSCO(LaxSr1 - xCuO3), LSMO(La1 - xSrxMnO3), YBCO(YBa2Cu3O7-x), LNTO(La(Ni1 - xTix)O3), LSTO((La1 - xSrx)TiO3), STRO(Sr(Ti1 - xRux)O3) 그 외의 페로브스카이트형 도전성 산화물, 또는 파이로클로르형 도전성 산화물을 이용할 수 있다.
(4) 상기 실시 형태 10 및 11에 대해서는, 게이트 전극에 이용하는 재료로서 산화니켈란탄(LaNiO3)을 이용했지만, 본 발명은 이것으로 한정되는 것은 아니다. 예를 들면, Pt, Au, Ag, Al, Ti, ITO, In2O3, Sb-In2O3, Nb-TiO2, ZnO, Al-ZnO, Ga-ZnO, IGZO, RuO2 및 IrO2, 및 Nb-STO, SrRuO3, LaNiO3, BaPbO3, LSCO, LSMO, YBCO, 그 외의 페로브스카이트형 도전성 산화물을 이용할 수 있다. 또, 파이로클로르형 도전성 산화물 및 아몰퍼스 도전성 산화물을 이용할 수도 있다.
(5) 상기 실시 형태 10 및 11에 대해서는, 절연성 기판으로서 Si기판의 표면에 SiO2층 및 Ti층을 통해 STO(SrTiO3) 층을 형성한 절연성 기판을 이용했거나, 석영 유리(SiO2) 기판을 이용했지만, 본 발명은 이것으로 한정되는 것은 아니다. 예를 들면, SiO2/Si기판, 알루미나(Al2O3) 기판, STO(SrTiO3) 기판 또는 SRO(SrRuO3) 기판을 이용할 수도 있다.
(6) 상기 실시 형태 9는 캐패시터를, 실시 형태 10 및 11은 박막 트랜지스터를, 실시 형태 12는 압전식 잉크젯 헤드를 예를 들어 본 발명을 설명했지만, 본 발명은 이것으로 한정되는 것은 아니다. 예를 들면, 본 발명의 강유전체 재료층의 제조 방법은 이들 이외의 각종 기능성 디바이스를 제조할 때에도 적용 가능하다.
［실시 형태 13］
1. 실시 형태 13에 따른 전계 효과 트랜지스터(100B)
도면 42는, 실시 형태 13에 따른 전계 효과 트랜지스터(100B)를 설명하기 위하여 나타낸 도면이다. 도면 42(a)는 전계 효과 트랜지스터(100B)의 단면도이며, 도면 42(b)는 전계 효과 트랜지스터(100B)의 평면도이다.
실시 형태 13에 따른 전계 효과 트랜지스터(100B)는, 도면 42에 나타낸 바와 같이, 소스 영역(144B) 및 드레인 영역(146B) 및 채널 영역(142B)를 포함한 산화물 도전체층(140B)과 채널 영역(142B)의 도통 상태를 제어하는 게이트 전극(120B)과 게이트 전극(120B)과 채널 영역(142B)와의 사이에 형성되어 강유전체 재료로 이루어진 게이트 절연층(130B)를 구비한다. 채널 영역(142B)의 층 두께는, 소스 영역(144B)의 층 두께 및 드레인 영역(146B)의 층 두께보다 얇다. 채널 영역(142B)의 층 두께는, 바람직하게는 소스 영역(144B)의 층 두께 및 드레인 영역(146B)의 층 두께의 1/2 이하이다.
실시 형태 13에 따른 전계 효과 트랜지스터(100B)에 대해서는, 채널 영역(142B)의 층 두께가 소스 영역(144B)의 층 두께 및 드레인 영역(146B)의 층 두께보다 얇은 산화물 도전체층(140B)은 본 실시 형태의 압형 가공 기술을 이용하여 형성된 것이다.
실시 형태 13에 따른 전계 효과 트랜지스터(100B)에 대해서는, 채널 영역(142B)의 캐리어 농도 및 층 두께는, 게이트 전극(120B)에 오프의 제어 전압을 인가했을 때에, 채널 영역(142B)가 공핍화하는 값으로 설정되어 있다. 구체적으로는, 채널 영역(142B)의 캐리어 농도는, 1×1018㎝-3∼1×1021㎝-3의 범위 내에 있다. 또, 채널 영역(142B)의 층 두께는, 5㎚∼100㎚의 범위 내에 있다.
또한, 실시 형태 13에 따른 전계 효과 트랜지스터(100B)에 대해서는, 소스 영역(144) B 및 드레인 영역(146B)의 층 두께는, 50㎚∼1000㎚의 범위 내에 있다.
산화물 도전체층(140B)는, 예를 들면 인듐주석 산화물(ITO)로 이루어진다. 또, 게이트 절연층(130B)는, 예를 들면 PZT(Pb(ZrxTi1 -x)O3)로 이루어진다. 또, 게이트 전극(120B)은, 예를 들면 백금(Pt)으로 이루어진다. 또, 고체 기판으로서의 절연성 기판(110B)은, 예를 들면 석영 유리(SiO2) 기판으로 이루어진다.
2. 실시 형태 13에 따른 전계 효과 트랜지스터(100B)의 제조 방법
실시 형태 13에 따른 전계 효과 트랜지스터(100B)는, 제1 공정∼제3 공정을 이 순서대로 포함한 전계 효과 트랜지스터의 제조 방법(실시 형태 13에 따른 전계 효과 트랜지스터의 제조 방법)에 의해 제조할 수 있다. 이하, 실시 형태 13에 따른 전계 효과 트랜지스터(100B)의 제조 방법을 공정순서대로 설명한다.
도면 43∼도면 45는, 실시 형태 13에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다. 도면 43(a)∼도면 43(c), 도면 44(a)∼도면 44(d) 및 도면 45(a)∼도면 45(d)는 각 공정도이다.
(1) 제1 공정
제 1 공정은, 절연성 기판(110B)에 있어서의 한쪽 표면상에 게이트 전극(120B)을 형성하는 공정이다(도면 43 참조).
우선, 도면 43(a)에 나타낸 바와 같이, 절연성 기판(110B)에 있어서의 한쪽 표면에, 적어도 볼록부분에 도금 촉매 물질로서의 도금 촉매 미립자(122B)를 부착 하게 한 요철형(M1B; 요철 몰드라고 하기도 한다.)를 압착한다. 이것에 의해, 도면 43(b)에 나타낸 바와 같이, 절연성 기판(110B)에 있어서의 게이트 전극(120B)을 형성하는 부분에 도금 촉매 미립자(122B)를 부착시킨다.
이어서, 무전해 도금을 실시하는 것으로, 도금 촉매 미립자(122B)가 부착한 영역에 예를 들면 백금(Pt)으로 이루어진 게이트 전극(120B)을 형성한다.
(2) 제2 공정
제 2 공정은, 절연성 기판(110B)에 있어서의 한편의 표면상에 게이트 절연층(130B)를 형성하는 공정이다(도면 44(a)∼도면 44(c) 참조).
우선, 도면 44(a) 및 도면 44(b)에 나타낸 바와 같이, 절연성 기판(110B)에 있어서의 한쪽 표면상에, 강유전체 재료의 원료를 포함한 용액(예를 들면, PZT 졸겔 용액)을 도포함으로써 강유전체 재료의 원료를 포함한 막(130B')을 형성한다.
이어서, 도면 44(c)에 나타낸 바와 같이, 강유전체 재료의 원료를 포함한 막(130B')에 평탄형(M2B; 플랫 몰드라고 하기도 함)를 꽉 누른다. 이것에 의해, 강유전체 재료의 원료를 포함한 막(130B')를 평탄화한다.
이어서, 평탄화된 강유전체 재료의 원료를 포함한 막(130B')에 열처리를 실시함으로써, 절연성 기판(110B)에 있어서의 한쪽 표면상에 게이트 절연층(130B)을 형성한다(도시하지 않음).
(3) 제3 공정
제 3 공정은, 게이트 절연층(130B)상에, 소스 영역(144B), 드레인 영역(146B) 및 채널 영역(142B)을 포함한 산화물 도전체층(140B)을 형성하는 공정이다(도면 44(d)∼도면 45(d) 참조).
우선, 도면 44(d)에 나타낸 바와 같이, 산화물 도전성 재료의 원료를 포함한 용액(예를 들면, ITO 졸겔 용액)을 게이트 절연층(130B)상에 도포함으로써 산화물 도전성 재료의 원료를 포함한 막(140B')을 형성한다. 또한, 산화물 도전성 재료의 원료를 포함한 용액에는, 완성시에 채널 영역(142B)의 캐리어 농도가 1×1018㎝-3∼1×1021㎝-3의 범위 내가 되는 농도의 불순물이 첨가되어 있다.
이어서, 도면 45(a)∼도면 45(c)에 나타낸 바와 같이, 소스 영역(144B)에 대응하는 영역 및 드레인 영역(146B)에 대응하는 영역보다 채널 영역(142B)에 대응하는 영역이 볼록해지도록 형성된 요철형(M3B)을 이용하고, 산화물 도전성 재료의 원료를 포함한 막(140B')에 대해서 압형 가공을 실시한다. 이때, 채널 영역(142B)에 대응하는 영역에 있어서의 산화물 도전성 재료의 원료를 포함한 막(140B')의 층 두께가 5㎚∼100㎚의 범위 내에 있는 소정의 층 두께가 되도록 압형 가공을 실시한다. 이것에 의해, 산화물 도전성 재료의 원료를 포함한 막(140B')중 채널 영역(142B)이 되는 부분의 층 두께가 다른 부분보다 얇아진다. 또한, 요철형(M3B)은, 채널 영역(142B)에 대응하는 영역보다 소자 분리 영역에 대응하는 영역이 더욱 볼록해지는 구조를 갖고 있다. 이것에 의해서, 소자 분리 영역상에서는 산화물 도전성 재료의 원료를 포함한 막(140B')이 제거되게 된다(도면 45(c) 참조). 요철형 (M3B)은 소자 분리 영역에 대응하는 영역 부분이 테이퍼가 된 형상을 갖고 있어도 된다.
이어서, 산화물 도전성 재료의 원료를 포함한 막(140B')에 열처리를 실시함으로써, 소스 영역(144B), 드레인 영역(146B), 및 채널 영역(142B)를 포함한 산화물 도전체층(140B)를 형성한다. 그 결과, 도면 45(d)에 나타낸 보텀게이트 구조를 갖는, 실시 형태 13에 따른 전계 효과 트랜지스터(100B)를 제조할 수 있다.
3. 실시 형태 13에 따른 전계 효과 트랜지스터(100B)의 효과
이상과 같이 하여 제조된 실시 형태 13에 따른 전계 효과 트랜지스터(100B)에 의하면, 채널 영역(142B)를 구성하는 재료로서 산화물 도전성 재료를 이용하고 있기 때문에 캐리어 농도를 높게 할 수 있다. 또, 게이트 절연층(130B)을 구성하는 재료로서 강유전체 재료를 이용하고 있기 때문에 낮은 구동 전압으로 고속으로 스위칭할 수 있다. 그 결과, 종래의 박막 트랜지스터(전계 효과 트랜지스터; 900)의 경우와 같이, 큰 전류를 낮은 구동 전압으로 고속으로 제어하는 것이 가능해진다.
또, 실시 형태 13에 따른 전계 효과 트랜지스터(100B)에 의하면, 채널영역(142B)의 층 두께가 소스 영역(144B)의 층 두께 및 드레인 영역(146B)의 층 두께보다 얇은 산화물 도전체층(140B)를 형성하는 것만으로 전계 효과 트랜지스터를 제조하는 것이 가능해진다. 이 때문에, 종래의 전계 효과 트랜지스터의 경우와 같이 채널 영역과 소스 영역 및 드레인 영역을 다른 재료로부터 형성하지 않아도 된다.그 결과, 상기와 같이 뛰어난 전계 효과 트랜지스터를, 종래보다 큰폭으로 적은 원재료 및 제조 에너지를 이용하여 제조하는 것이 가능해진다.
또, 실시 형태 13에 따른 전계 효과 트랜지스터(100B)에 의하면, 채널 영역의 층 두께가 소스 영역의 층 두께 및 드레인 영역의 층 두께보다 얇은 산화물 도전체층(140B)가 압형 가공 기술을 이용하여 형성된 것이다. 이 때문에, 압형 가공을 실시한 후, 포토리소그래피 프로세스 등의 이른바 「 후 가공 프로세스」를 실시하지 않고, 간편하게 전계 효과 트랜지스터를 제조하는 것이 가능해져, 종래보다 큰폭으로 적은 원재료 및 제조 에너지를 이용하여 전계 효과 트랜지스터를 제조하는 것이 가능해진다.
또, 실시 형태 13에 따른 전계 효과 트랜지스터(100B)에 의하면, 채널 영역(142B)의 캐리어 농도 및 층 두께는, 게이트 전극(120B)에 오프의 제어 전압을 인가했을 때에, 채널 영역(142B)가 공핍화하는 값으로 설정되어 있다. 이 때문에, 산화물 도전체층의 캐리어 농도를 높게 하였다고 해도 오프시에 흐르는 전류량을 충분히 낮게 할 수 있어 필요한 온 오프비를 유지하면서 큰 전류를 낮은 구동 전압으로 제어하는 것이 가능해진다.
또, 실시 형태 13에 따른 전계 효과 트랜지스터(100B)에 의하면, 채널 영역(142B)의 캐리어 농도는, 1×1018㎝-3∼1×1021㎝-3의 범위 내에 있고, 채널 영역(142B)의 층 두께는, 5㎚∼100㎚의 범위 내에 있다. 이 때문에, 필요한 온 오프비를 유지하면서 큰 전류를 낮은 구동 전압으로 제어하는 것이 가능해진다.
4. 실시 형태 13에 따른 전계 효과 트랜지스터의 제조 방법의 효과
실시 형태 13에 따른 전계 효과 트랜지스터의 제조 방법에 따르면, 압형 가공 실시 후, 포토리소그래피 프로세스 등의 후 가공 프로세스를 실시하지 않고, 간편하게 전계 효과 트랜지스터를 제조하는 것이 가능해진다. 이 때문에, 상기와 같이 뛰어난 전계 효과 트랜지스터를, 종래보다 큰폭으로 적은 원재료 및 제조 에너지를 이용하여 제조하는 것이 가능해진다.
또, 실시 형태 13에 따른 전계 효과 트랜지스터의 제조 방법은, 상기한 것처럼, 게이트 전극(120B)를 형성하는 제1 공정과, 게이트 절연층(130B)를 형성하는 제2 공정과, 소스 영역(144B), 드레인 영역(146B), 및 채널 영역(142B)을 포함한 산화물 도전체층(140B)를 형성하는 제3 공정을 이 순서대로 포함한다. 이 때문에, 보텀게이트로 이루어진 실시 형태 13에 따른 전계 효과 트랜지스터(100B)를 제조할 수 있다.
또, 실시 형태 13에 따른 전계 효과 트랜지스터의 제조 방법에 따르면, 제3 공정에서, 채널 영역(142B)에 대응하는 영역에 있어서의 산화물 도전성 재료의 원료를 포함한 막(140B')의 층 두께가 5㎚∼100㎚의 범위 내에 있는 소정의 층 두께가 되도록 압형 가공을 실시한다. 이 때문에, 게이트 전극(120B)에 오프의 제어 전압을 인가했을 때에 채널 영역(142B)가 공핍화하는 구조를 갖는다. 이 결과, 필요한 온 오프비를 유지하면서 큰 전류를 낮은 구동 전압으로 제어하는 것이 가능한 전계 효과 트랜지스터를 제조하는 것이 가능해진다.
또, 실시 형태 13에 따른 전계 효과 트랜지스터의 제조 방법에 따르면, 제3 공정에서, 압형 가공 기술을 이용하여 산화물 도전성 재료의 원료를 포함한 막(140B')의 일부를 제거함으로써 소자 분리하는 공정을 포함한다. 이 때문에, 서로 독립한 복수의 전계 효과 트랜지스터를 동일 기판상에 제조하는 것이 가능해진다.
또, 실시 형태 13에 따른 전계 효과 트랜지스터의 제조 방법에 따르면, 제1 공정에서, 게이트 전극(120B)를 형성하는 부분에 접촉 인화법을 이용하여 도금 촉매 미립자(122B)를 부착한다. 그 후, 해당 도금 촉매 미립자(122B)가 부착한 영역에 무전해 도금을 실시하는 것으로 게이트 전극(120B)을 형성하는 것으로 하고 있다. 따라서, 게이트 전극을 구성하는 재료를 게이트 전극(120B)을 형성해야 할 부위에만 공급하는 것이 가능해진다.
또, 실시 형태 13에 따른 전계 효과 트랜지스터의 제조 방법에 따르면, 산화물 도전성 재료의 원료를 포함한 용액에는, 완성시에 채널 영역(142B)의 캐리어 농도가 1×1018㎝-3∼1×1021㎝-3의 범위 내가 되는 농도의 불순물이 첨가되고 있다. 이 때문에, 필요한 온 오프비를 유지하면서 큰 전류를 낮은 구동 전압으로 제어하는 것이 가능한 전계 효과 트랜지스터를 제조하는 것이 가능해진다.
［실시 형태 13의 변형예 1］
도 46은, 실시 형태 13의 변형예 1에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다. 도면 46(a)∼도면 46(c)은 각 공정도이다.
실시 형태 13의 변형예 1에 따른 전계 효과 트랜지스터의 제조 방법은, 기본적으로는 실시 형태 13에 따른 전계 효과 트랜지스터의 제조 방법과 같은 공정을 포함하지만, 제1 공정의 내용이 실시 형태 13에 따른 전계 효과 트랜지스터의 제조 방법의 경우와 다르다. 즉, 실시 형태 13의 변형예 1에 따른 전계 효과 트랜지스터의 제조 방법에 있어서의 제1 공정에 대해서는, 도면 46(a) 및 도면 46(b)에 나타낸 바와 같이, 우선, 절연성 기판(110B)에 있어서의 게이트 전극(120B)을 형성할 예정 부분에 접촉 인화법을 이용하여 무전해 도금용 촉매 용액(예를 들면 니켈, 팔라듐, 은, 또는 백금염의 용액)을 접촉시키는 것으로 도금 촉매능을 갖는 이온(123 B)을 부착시킨다. 그 후, 무전해 도금을 실시하는 것으로, 도면 46(c)에 나타낸 바와 같이, 상기 도금 촉매능을 갖는 이온(123B)이 부착하고 있는 영역에 백금(Pt)으로 이루어진 게이트 전극(120B)을 형성한다. 이러한 방법에 의해서, 실시 형태 13에 따른 전계 효과 트랜지스터의 제조 방법의 경우와 같이, 게이트 전극(120B)을 형성할 수 있다.
［실시 형태 13의 변형예 2］
도 47은, 실시 형태 13의 변형예 2에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다. 도면 47(a)∼도면 47(c)은 각 공정도이다.
실시 형태 13의 변형예 2에 따른 전계 효과 트랜지스터의 제조 방법은, 기본적으로는 실시 형태 13에 따른 전계 효과 트랜지스터의 제조 방법과 같은 공정을 포함하지만, 제1 공정의 내용이 실시 형태 13에 따른 전계 효과 트랜지스터의 제조 방법의 경우와 다르다. 즉, 실시 형태 13의 변형예 2에 따른 전계 효과 트랜지스터의 제조 방법에 있어서의 제1 공정에 대해서는, 우선, 도면 47(a) 및 도면 47(b)에 나타낸 바와 같이, 절연성 기판(110B)에 있어서의 게이트 전극(120B)을 형성할 예정의 부분에 접촉 인화법을 이용하여 친액화제(예를 들면 FAS17)를 접촉시키는 것으로 친액화 처리를 실시한다. 그 후, 상기 친액화 처리를 실시한 영역(124B)에 게이트 전극의 원료를 포함한 원료를 포함한 잉크를 공급하고 열처리를 실시함으로써, 도면 47(c)에 나타낸 바와 같이 게이트 전극(120B)을 형성한다. 이러한 방법에 의해서, 실시 형태 13에 따른 전계 효과 트랜지스터의 제조 방법의 경우와 동일하게, 게이트 전극(120B)을 형성할 수 있다.
［실시 형태 13의 변형예 3］
도 48은, 실시 형태 13의 변형예 3에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다. 도면 48(a)∼도면 48(e)은 각 공정도이다.
실시 형태 13의 변형예 3에 따른 전계 효과 트랜지스터의 제조 방법은, 기본적으로는 실시 형태 13에 따른 전계 효과 트랜지스터의 제조 방법과 같은 공정을 포함하지만, 제1 공정 내용이 실시 형태 13에 따른 전계 효과 트랜지스터의 제조 방법의 경우와 다르다. 즉, 실시 형태 13의 변형예 3에 따른 전계 효과 트랜지스터의 제조 방법에 있어서의 제1 공정에 대해서는, 우선, 도면 48(a) 및 도면 48(b)에 나타낸 바와 같이, 절연성 기판(110B)에 있어서의 게이트 전극(120B)을 형성할 예정 부분에 접촉 인화법을 이용하여 친액화 처리를 실시한다. 그 후, 도면 48(c) 및 도면 48(d)에 나타낸 바와 같이, 도금 촉매능을 갖는 이온을 포함한 용액 중에 기판을 침지함으로써, 상기 친액화 처리를 실시한 영역(125B)에 도금 촉매능을 갖는 이온(126B)을 부착시켜, 그 후, 무전해 도금을 실시한다. 이러한 공정에 의해, 도면 48(e)에 나타낸 바와 같이, 해당 도금 촉매능을 갖는 이온(126B)이 부착하고 있는 영역에 백금(Pt)으로 이루어진 게이트 전극(120B)를 형성한다. 이러한 방법에 의해서, 실시 형태 13에 따른 전계 효과 트랜지스터의 제조 방법의 경우와 동일하게, 게이트 전극(120B)을 형성할 수 있다.
［실시 형태 13의 변형예 4］
도 49는, 실시 형태 13의 변형예 4에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다. 도면 49(a)∼도면 49(e)는 각 공정도이다.
실시 형태 13의 변형예 4에 따른 전계 효과 트랜지스터의 제조 방법은, 기본적으로는 실시 형태 13에 따른 전계 효과 트랜지스터의 제조 방법과 같은 공정을 포함하지만, 제1 공정의 내용이 실시 형태 13에 따른 전계 효과 트랜지스터의 제조 방법의 경우와 다르다. 즉, 실시 형태 13의 변형예 4에 따른 전계 효과 트랜지스터의 제조 방법에 있어서의 제1 공정에서는, 이하에 나타낸 바와 같이, 압형 가공 기술을 이용하여 게이트 전극(120B)을 형성한다.
우선, 열처리함으로써 산화니켈란탄(LaNiO3)이 되는 기능성 액체 재료를 준비한다. 구체적으로는, 금속 무기염(초산란탄(6 수화물) 및 초산니켈(4 수화물))을 함유하는 용액(용매：2-메톡시에탄올)을 준비한다.
이어서, 도면 49(a) 및 도면 49(b)에 나타낸 바와 같이, 절연성 기판(110B)에 있어서의 한쪽 표면에, 스핀 코트법을 이용하여 기능성 액체 재료를 도포(예를 들면, 500rpm·25초)한다. 그 후, 절연성 기판(110B)를 핫 플레이트상에 놓고 80℃에서 1분간 건조시키는 것으로, 산화니켈란탄의 전구체층(120B'; 층 두께 300㎚)를 형성한다.
이어서, 도면 49(c) 및 도면 49(d)에 나타낸 바와 같이, 게이트 전극(120B)에 대응하는 영역이 볼록해지도록 형성된 요철형(M1a ; 고저차이 300㎚)을 이용하여, 150℃에서 전구체층(120B')에 대해서 압형 가공을 하는 것으로, 전구체층(120 B')에 압형 구조(볼록부의 층 두께 300㎚, 오목부의 층 두께 50㎚)를 형성한다. 압형 가공을 할 때의 압력은, 5㎫로 한다.
이어서, 전구체층(120B')를 전면 에칭함으로써, 게이트 전극(120B)에 대응하는 영역 이외의 영역으로부터 전구체층을 완전하게 제거한다(전면 에칭 공정). 전면 에칭 공정은, 웨트 에칭 기술(HF：HCl 용액)을 이용하여 진공 프로세스를 이용하지 않고 실시한다.
그 후, RTA 장치를 이용하여 전구체층 120 B'를 제3 온도인 650℃에 대해 10분간 열처리한다. 이 열처리에 의해, 도면 49(e)에 나타낸 바와 같이, 전구체층 (120B')으로부터, 산화니켈란탄으로 이루어진 게이트 전극(120B)을 형성한다. 이러한 방법에 의해서, 실시 형태 13에 따른 전계 효과 트랜지스터의 제조 방법의 경우와 동일하게, 게이트 전극(120B)을 형성할 수 있다.
이 때문에, 실시 형태 13의 변형예 1∼4에 따른 전계 효과 트랜지스터의 제조 방법에 따르면, 실시 형태 13에 따른 전계 효과 트랜지스터의 제조 방법의 경우와 동일하게, 게이트 전극을 구성하는 재료를, 게이트 전극(120B)을 형성해야 할 부위에만 공급하는 것이 가능해진다.
또한, 실시 형태 13의 변형예 1∼4에 따른 전계 효과 트랜지스터의 제조 방법은, 제1 공정 이외의 점에서는 실시 형태 13에 따른 전계 효과 트랜지스터의 제조 방법의 경우와 같은 공정을 포함한다. 이 때문에, 실시 형태 13에 따른 전계 효과 트랜지스터의 제조 방법이 갖는 효과 중 해당하는 효과가 그대로 갖게 된다.
［실시 형태 14］
도 50은, 실시 형태 14에 따른 전계 효과 트랜지스터(200B)를 설명하기 위하여 나타낸 도면이다. 도면 50(a)은 전계 효과 트랜지스터(200B)의 단면도이며, 도면 50(b)은 전계 효과 트랜지스터(200B)의 평면도이다.
실시 형태 14에 따른 전계 효과 트랜지스터(200B)는, 기본적으로는 실시 형태 13에 따른 전계 효과 트랜지스터(100B)와 같은 구성을 갖지만, 게이트 절연층의 구성이 실시 형태 13에 따른 전계 효과 트랜지스터(100B)의 경우와 다르다. 즉, 실시 형태 14에 따른 전계 효과 트랜지스터(200B)에 대해서는, 도면 50에 나타낸 바와 같이, 게이트 절연층(230B)이 게이트 전극(220B)을 덮는 영역이 볼록해지는 구조를 갖는다. 또, 이것에 따라, 산화물 도전체층의 구조도 다르다.
위에서 설명한 바와 같이, 실시 형태 14에 따른 전계 효과 트랜지스터(200B)는, 게이트 절연층 및 산화물 도전체층의 구성이 실시 형태 13에 따른 전계 효과 트랜지스터(100B)의 경우와 다르지만, 채널 영역(242B)을 구성하는 재료로서 산화물 도전성 재료를 이용하고 있다. 이 때문에, 캐리어 농도를 높게 할 수 있고 또, 게이트 절연층(230B)을 구성하는 재료로서 강유전체 재료를 이용하고 있기 때문에 낮은 구동 전압으로 고속으로 스위칭할 수 있다. 그 결과, 실시 형태 13에 따른 전계 효과 트랜지스터(100B)의 경우와 동일하게, 큰 전류를 낮은 구동 전압으로 고속으로 제어하는 것이 가능해진다. 또, 채널 영역(242B)의 층 두께가 소스 영역(244 B)의 층 두께 및 드레인 영역(246B)의 층 두께보다 얇은 산화물 도전체층을 형성하는 것만으로 전계 효과 트랜지스터를 제조하는 것이 가능해진다. 이 때문에, 실시 형태 13에 따른 전계 효과 트랜지스터(100B)의 경우와 동일하게, 상기와 같이 뛰어난 전계 효과 트랜지스터를, 종래보다 큰폭으로 적은 원재료 및 제조 에너지를 이용하여 제조하는 것이 가능해진다.
또한, 실시 형태 14에 따른 전계 효과 트랜지스터(200B)는, 제1 공정∼제3 공정을 이 순서로 포함한 전계 효과 트랜지스터의 제조 방법(실시 형태 14에 따른 전계 효과 트랜지스터의 제조 방법)에 의해 제조할 수 있다. 이하, 실시 형태 14에 따른 전계 효과 트랜지스터(200B)의 제조 방법을 공정순서에 설명한다.
도면 51 및 도면 52는, 실시 형태 14에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다. 도면 51(a)∼도면 51(d) 및 도면 52(a)∼도면 52(d)는 각 공정도이다.
(1) 제1 공정
제 1 공정은, 절연성 기판(210B)에 있어서의 한쪽 표면상에 게이트 전극(220B)을 형성하는 공정이다(도면 51(a) 참조). 실시 형태 13에 따른 전계 효과 트랜지스터의 제조 방법의 경우와 같다. 실시 형태 13의 변형예 1∼4에 따른 전계 효과 트랜지스터의 제조 방법의 경우와 동일해도 된다.
(2) 제2 공정
제 2 공정은, 절연성 기판(210B)에 있어서의 한편의 표면상에, 소스 영역 (244B)에 대응하는 영역 및 드레인 영역(246B)에 대응하는 영역보다 채널 영역(242B)에 대응하는 영역이 볼록해지는 구조를 갖는 게이트 절연층(230B)을 형성하는 공정이다(도면 51(b)∼도면 51(d) 참조).
우선, 도면 51(b)에 나타낸 바와 같이, 강유전체 재료의 원료를 포함한 용액을 절연성 기판(210B)에 있어서의 한쪽 표면상에 도포함으로써, 강유전체 재료의 원료를 포함한 막(230B')을 형성한다.
이어서, 도면 51(c)에 나타낸 바와 같이, 강유전체 재료의 원료를 포함한 막 (230B')에 평탄형(M4B)을 압착하는 것으로, 강유전체 재료의 원료를 포함한 막 (230B')을 평탄화한다.
이어서, 도면 51(d)에 나타낸 바와 같이, 채널 영역(242B)에 대응하는 영역보다 소스 영역(244B)에 대응하는 영역 및 드레인 영역(246B)에 대응하는 영역이 볼록해지도록 형성된 요철형(M5B)을 이용하고, 강유전체 재료의 원료를 포함한 막에 대해서 압형 가공을 실시한다.
이어서, 압형 가공이 베풀어진 강유전체 재료의 원료를 포함한 막(230B')에, 열처리를 실시함으로써, 절연성 기판(210B)에 있어서의 한쪽 표면상에 게이트 절연층(230B)을 형성한다(도시하지 않음).
(3) 제3 공정
제 3 공정은, 게이트 절연층(230B)상에, 소스 영역(244B), 드레인 영역(246 B), 및 채널 영역(242B)를 포함한 산화물 도전체층(240B)을 형성하는 공정이다(도면 52(a)∼도면 52(d) 참조).
우선, 도면 52(a)에 나타낸 바와 같이, 산화물 도전성 재료의 원료를 포함한 용액을 절연성 기판(210B)에 있어서의 한쪽 표면상에 도포함으로써 산화물 도전성 재료의 원료를 포함한 막(240B')을 형성한다. 또한, 산화물 도전성 재료의 원료를 포함한 용액에는, 완성시에 채널 영역(242) B의 캐리어 농도가 1×1018㎝-3∼1×1021㎝-3의 범위 내가 되는 농도의 불순물이 첨가되고 있다.
이어서, 도면 52(b)에 나타낸 바와 같이, 평탄형(M6B)을 이용하여 산화물 도전성 재료의 원료를 포함한 막(240B')에 대해서 압형 가공을 실시하는 것으로, 산화물 도전성 재료의 원료를 포함한 막(240B')을 평탄화한다. 이때, 채널 영역(242B)에 대응하는 영역에 있어서의 산화물 도전성 재료의 원료를 포함한 막(240 B')의 층 두께가 5㎚∼100㎚의 범위 내에 있는 소정의 층 두께가 되도록 압형 가공을 실시한다.
이어서, 도면 52(c)에 나타낸 바와 같이, 소자 분리 영역에 대응하는 영역이 볼록해지도록 형성된 요철형 M7B를 이용하여 산화물 도전성 재료의 원료를 포함한 막(240B')을 다시 압형한다. 이것에 의해, 소자 분리 영역상으로부터 산화물 도전성 재료의 원료를 포함한 막(240B')이 제거된다.
이어서, 산화물 도전성 재료의 원료를 포함한 막(240B')에 열처리를 실시함으로써, 소스 영역(244B), 드레인 영역(246B) 및 채널 영역(242B)을 포함한 산화물 도전체층(240B)을 형성한다. 그 결과, 도면 52(d)에 나타내는 보텀게이트 구조를 갖는, 실시 형태 14에 따른 전계 효과 트랜지스터(100B)를 제조할 수 있다.
［실시 형태 15］
도 53은, 실시 형태 15에 따른 전계 효과 트랜지스터(300B)를 설명하기 위하여 나타낸 도면이다. 도면 53(a)은 전계 효과 트랜지스터(300B)의 단면도이며, 도면 53(b)은 전계 효과 트랜지스터(300B)의 평면도이다.
실시 형태 15에 따른 전계 효과 트랜지스터(300B)는, 기본적으로는 실시 형태 13에 따른 전계 효과 트랜지스터(100B)와 같은 구성을 갖지만, 톱 게이트 구조를 갖는 점에서 실시 형태 13에 따른 전계 효과 트랜지스터(100B)의 경우와 다르다. 즉, 실시 형태 15에 따른 전계 효과 트랜지스터(300B)에 대해서는, 도면 53에 나타낸 바와 같이, 절연성 기판(310B)의 윗쪽에, 산화물 도전체층(340B), 게이트 절연층(330B), 및 게이트 전극(320B)이 이 순서대로 형성된 구조를 갖는다.
이와 같이, 실시 형태 15에 따른 전계 효과 트랜지스터(300B)는, 톱 게이트 구조를 갖는 점에서 실시 형태 13에 따른 전계 효과 트랜지스터(100B)의 경우와 다르지만, 채널 영역(342B)을 구성하는 재료로서 산화물 도전성 재료를 이용하고 있다. 이 때문에, 캐리어 농도를 높게 할 수 있고, 또, 게이트 절연층(330B)을 구성하는 재료로서 강유전체 재료를 이용하고 있기 때문에 낮은 구동 전압에서 고속으로 스위칭할 수 있다. 그 결과, 실시 형태 13에 따른 전계 효과 트랜지스터의 경우와 동일하게, 큰 전류를 낮은 구동 전압에서 고속으로 제어하는 것이 가능해진다. 또, 채널 영역(342B)의 층 두께가 소스 영역(344B)의 층 두께 및 드레인 영역(346 B)의 층 두께보다 얇은 산화물 도전체층(340B)을 형성하는 것만으로 전계 효과 트랜지스터를 제조하는 것이 가능해진다. 그 결과, 실시 형태 13에 따른 전계 효과 트랜지스터의 경우와 동일하게, 상기와 같이 뛰어난 전계 효과 트랜지스터를, 종래보다 큰폭으로 적은 원재료 및 제조 에너지를 이용하여 제조하는 것이 가능해진다.
또한, 실시 형태 15에 따른 전계 효과 트랜지스터(300B)는, 제1 공정∼제3 공정을 이 순서로 포함한 전계 효과 트랜지스터의 제조 방법(실시 형태 15에 따른 전계 효과 트랜지스터의 제조 방법)에 의해 제조할 수 있다. 이하, 실시 형태 15에 따른 전계 효과 트랜지스터(300B)의 제조 방법을 공정순서으로 설명한다.
도면 54 및 도면 55는, 실시 형태 15에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다. 도면 54(a)∼도면 54(e) 및 도면 55(a)∼도면 55(c)는 각 공정도이다.
(1) 제1 공정
제 1 공정은, 절연성 기판(310B)에 있어서의 한쪽 표면상에, 소스 영역(344 B), 드레인 영역(346B), 및 채널 영역(342B)을 포함한 산화물 도전체층(340B)을 형성하는 공정이다(도면 54(a)∼도면 54(c) 참조).
우선, 도면 54(a) 및 도면 54(b)에 나타낸 바와 같이, 절연성 기판(310B)에 있어서의 한쪽 표면상에 산화물 도전성 재료의 원료를 포함한 용액을 도포함으로써, 산화물 도전성 재료의 원료를 포함한 막(340B')을 형성한다.
이어서, 도면 54(c)에 나타낸 바와 같이, 소스 영역(344B)에 대응하는 영역 및 드레인 영역(346B)에 대응하는 영역보다 채널 영역(342B)에 대응하는 영역이 볼록해지도록 형성된 요철형(M8B)을 이용하고, 산화물 도전성 재료의 원료를 포함한 막(340B')에 대해서 압형 가공을 실시한다. 이때, 채널 영역(342B)에 대응하는 영역에 있어서의 산화물 도전성 재료의 원료를 포함한 막(340B')의 층 두께가 5㎚∼100㎚의 범위 내에 있는 소정의 층 두께가 되도록 압형 가공을 실시한다. 이것에 의해, 산화물 도전성 재료의 원료를 포함한 막(340B') 중 채널 영역(342B)가 되는 부분의 층 두께가 다른 부분보다 얇아진다. 또한, 요철형(M8B)은 채널 영역(342B)에 대응하는 영역보다 소자 분리 영역에 대응하는 영역이 더욱 볼록해지는 구조를 갖고 있다. 따라서, 소자 분리 영역상에서는 산화물 도전성 재료의 원료를 포함한 막(340B')가 제거되게 된다(도면 54(c) 참조).
이어서, 산화물 도전성 재료의 원료를 포함한 막(340B')에 열처리를 실시함으로써, 소스 영역(344B), 드레인 영역(346B), 및 채널 영역(342B)을 포함한 산화물 도전체층(340B)을 형성한다(도시하지 않음).
(2) 제2 공정
제 2 공정은, 소스 영역(344B), 드레인 영역(346B), 및 채널 영역(342B)를 포함한 산화물 도전체층(340B)상에 게이트 절연층(330B)을 형성하는 공정이다(도면 54(d) 및 도면 54(e) 참조).
우선, 도면 54(d)에 나타낸 바와 같이, 강유전체 재료의 원료를 포함한 용액을 절연성 기판(310B)에 있어서의 한쪽 표면상에 도포함으로써, 강유전체 재료의 원료를 포함한 막(330B')을 형성한다.
이어서, 평탄형(M9B)을 이용하여 강유전체 재료의 원료를 포함한 막(330B')에 대해서 압형 가공을 실시하는 것으로, 강유전체 재료의 원료를 포함한 막(330B')을 평탄화한다.
이어서, 평탄화 된 강유전체 재료의 원료를 포함한 막(330B')에 열처리를 실시함으로써, 게이트 절연층(330B)을 형성한다(도시하지 않음).
(3) 제3 공정
제 3 공정은, 게이트 절연층(330B) 상에, 게이트 전극(320B)을 형성하는 공정인(도면 55(a)∼도면 55(c) 참조).
우선, 도면 55(a)에 나타낸 바와 같이, 게이트 절연층(330B) 상에, 적어도 볼록부분에 도금 촉매 미립자(322B)를 부착하게 한 요철형(M10B)을 압착하는 것으로, 도면 55(b)에 나타낸 바와 같이, 게이트 절연층(330B)에 있어서의 게이트 전극 (320B)를 형성할 예정 부분에 도금 촉매 미립자(322B)를 부착시킨다.
이어서, 무전해도금을 실시하는 것으로, 도금 촉매 미립자(322B)가 부착한 영역에, 예를 들면 백금(Pt)으로 이루어진 게이트 전극(320B)을 형성한다.
또한, 제3 공정은 실시 형태 13에 있어서의 실시 형태 13의 변형예 1∼4에 따른 전계 효과 트랜지스터의 제조 방법의 제1 공정의 방법을 적용할 수도 있다.
이러한 방법에 의해, 톱 게이트 구조를 갖는 실시 형태 15에 따른 전계 효과 트랜지스터(300B)를 제조하는 것이 가능해진다.
이하, 실시예에 의해, 압형 가공 기술을 이용하여 본 발명의 하나의 전계 효과 트랜지스터를 제조할 수 있는 것을 나타낸다.
［실시예 5］
1. 전계 효과 트랜지스터(400B)의 제작
도면 56은, 실시예 5에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위하여 나타낸 도면이다. 도면 56(a)∼도면 56(e)은 각 공정도이다. 도면 57은, 실시예 5에 이용하는 요철형(M11B)을 설명하기 위하여 나타낸 도면이다. 도면 58은, 실시예 5에 이용하는 압형 가공 장치(700B)를 설명하기 위하여 나타낸 도면이다.또한, 도면 58 중, 부호(710B)는 아래 틀, 부호(712B)는 단열판, 부호(714B)는 히터, 부호(716B)는 재치부, 부호(718B)는 흡인부, 부호(720B)는 윗 틀, 부호(722B)는 히터, 부호(724B)는 고정부, 부호(726B)는 석영 유리기재를 나타낸다.
본 실시예에서는, 이하의 「기초 Pt기판 준비 공정」, 「PZT층 형성 공정」, 「ITO층 형성 공정」, 「압형 가공 공정」, 및 「ITO층 소성공정」을 이 순서대로 실시함으로써 실시예 5에 따른 전계 효과 트랜지스터(400B)를 제조하였다. 이하, 실시예 5에 따른 전계 효과 트랜지스터(400B)의 제조 방법을 공정순서대로 설명한다.
(1) 기초 Pt기판 준비 공정
우선, 도면 56(a)에 나타낸 바와 같이, 기초 Pt기판(Si기판(412B) 상에 SiO2층(414B)을 형성한 절연성 기판(410B)의 전면에 게이트 전극(420B)으로서의 Pt층을 형성한 것/타나카 귀금속 제조)을 준비하였다. 또한, 절연성 기판(410B)의 전면에 게이트 전극(Pt층; 420)을 형성한 것은, 평탄형을 이용하여 압형할 때에 균일하게 압형할 수 있도록 하기 위한 것이다.
(2) 게이트 절연층 형성 공정
이어서, 도면 56(b)에 나타낸 바와 같이, 기초 Pt기판상에, 게이트 절연층 (430B)으로서의 PZT층을 형성하였다. 게이트 절연층(PZT층 ; 430B)의 형성에 대해서는, 최초로, 기초 Pt기판상에, 강유전체 재료의 원료를 포함한 용액으로서의 PZT 졸겔 용액(미스비시 메트리얼 제조)을 2500rpm·25초의 스핀 코트 조건으로 도포하고, 핫 플레이트상에서 220℃·5분에 건조시키는 조작을 4회 반복하였다. 그 후, 핫 플레이트상에서 350℃·10분으로 가소성하고, 또, RTA 장치를 이용하여 650℃·20 분의 조건으로 PZT층을 결정화시킴으로써 게이트 절연층(430B)을 형성하였다.
(3) ITO층 형성 공정
이어서, 5분의 UV세정(λ=254㎚)에 의해 PZT 기판으로부터 유기 잔사를 제거한 후, 도면 56(c)에 나타낸 바와 같이, 산화물 도전성 재료의 원료를 포함한 막으로서의 ITO층(440B')을 형성하였다. ITO층(440B')의 형성은, 우선, 게이트 절연층(PZT층;430B)상에, 산화물 도전성 재료의 원료를 포함한 용액으로서의 ITO 졸겔 용액(코쥰도 카가쿠 제조/원액：희석제=1：1.5)를 2500rpm·25초의 스핀 코트 조건으로 도포하였다. 그 후, 핫 플레이트상에서 150℃·5 분의 조건으로 건조시킴으로써 ITO층(440B')을 형성하였다. 또한, ITO 졸겔 용액에는, 완성시에 채널 영역의 캐리어 농도가 1×1018㎝-3∼1×1021㎝-3의 범위 내가 되는 농도의 불순물이 첨가되고 있다.
(4) 압형 가공 공정 그 후, ITO층(440B')의 이형성을 향상시키는 목적으로, ITO층(440B') 상에 이형제 HD-1101(다이킨 카세이 제조)을 스핀 코트에 의해 도포한 후, 핫 플레이트상에서 60℃·5 분의 조건으로 건조시켰다. 또한, 틀측 이형처리는 딥 코트 타입 이형제 ZH-1101(다이킨 카세이 제조)에 의해 실시하였다.
이어서, 도면 56(d)에 나타낸 바와 같이, 소스 영역/드레인 영역(444B ; 도면 56(e) 참조)에 대응하는 영역보다 채널 영역 442 B(도면 56(e) 참조)에 대응하는 영역이 볼록해지도록 형성된 요철형(M1)1B(도면 57 참조)을 이용하여, ITO층 (440B')에 대해서 압형 가공을 실시하였다. 압형 가공은, 압형 가공 장치(700 B ;토시바 기카이 제조의 압형 가공 장치 ST50/도 58 참조)을 이용하여 실시하였다.
또한, 요철형(M11B)은, 도면 57에 나타낸 바와 같이, 10㎜×10㎜의 정방형 형태의 중앙부에 2㎜×2㎜의 패턴 영역을 가지고, 상기 패턴 영역 안에는 폭 1㎛, 높이 150㎚의 격자 형태 패턴이 형성된 것이다. 요철형(M11B)은 양면 테이프를 이용하여 석영 유리기재(726B)에 고정한다.
압형 가공에 있어서의 프레스력은, 0.3kN(3㎫, 1 ㎝□)로서 프레스력이 더해진 시점에서 70℃에서부터 온도상승 해 가고, 프레스력을 유지한 상태로 180℃까지 가열하였다. 유지 시간은 15분으로 하였다. 그 후, 물로 냉각하고, 온도가 70℃이 된 시점에서 이형을 실시하였다.
(5) ITO층 소성공정
이어서, 핫 플레이트상에서 400℃·10 분의 조건으로 ITO층(440B')의 소성을 실시하였다. 그 후, RTA 장치를 이용하여 650℃·30분 (전반 15분 산소 분위기, 후반의 15분 질소 분위기)의 조건으로 ITO층(440B')을 가열하여 ITO층을 결정화시키는 것으로, 결정화된 ITO층(440B)을 형성하였다.
이상의 공정을 거치고, 실시예 5에 따른 전계 효과 트랜지스터(400B)를 얻을 수 있었다.
2. 전계 효과 트랜지스터(400B)의 평가
(1) 전계 효과 트랜지스터(400B)의 구조
도면 59는, 실시예 5에 따른 전계 효과 트랜지스터(400B)를 설명하기 위하여 나타낸 도면이다. 도면 59(a)는 전계 효과 트랜지스터(400) B의 단면도이다. 또, 도면 59(b)는 전기적 측정을 실시하고 있을 때의 전계 효과 트랜지스터(400B)의 평면도이다. 또, 도면 59(c)는 전기적 측정을 실시하고 있을 때의 전계 효과 트랜지스터(400B)의 단면도이다.
실시예 5에 따른 전계 효과 트랜지스터(400B)에 대해서는, 도면 59에 나타낸 바와 같이, 요철형(M11B)의 볼록부에 의해서 압형 된 부분이 채널 영역(442B)이 된다. 또, 요철형(M11B)의 오목부에 의해서 압형된 부분이 소스/드레인 영역(444B)이 된다.
(2) 전계 효과 트랜지스터(400B)의 표면 상태
얻어진 전계 효과 트랜지스터(400B)에 있어서의 ITO층 소성공정전의 ITO층 (440B') 및 ITO층 소성공정 후의 ITO층(440B) 상태를, 레이저 현미경 OLS-3000(올림푸스 제조) 및 SPM(SII·나노테크놀로지제)를 이용하여 관찰하였다.
도면 60은, ITO층의 표면 상태를 설명하기 위하여 나타낸 도면이다. 도면 60(a)에 있어서의 좌측의 사진은, ITO층 소성공정 전에 있어서의 ITO층(440B')의 레이저 현미경 사진이다. 또, 도면 60(a)에 있어서의 우측의 사진은, 좌측의 사진으로 파선으로 둘러싼 영역을 확대한 것이다. 또, 도면 60(b)은, ITO층 소성공정 후에 있어서의 ITO층(440B)의 SPM 사진이다. 또한, 도면 60(b)에 대해 중앙부에서 움푹 파여져 있는 부분이 채널 영역(442B)에 대응하는 영역이다.
실시예 5에 따른 전계 효과 트랜지스터(400B)에 대해서는, 도면 60(a)으로부터도 알 수 있듯이, 패턴 영역 전체에 걸쳐서 레이저 현미경의 어둡고 밝은 차이가 적은(즉, 고저차이가 작다) 균일한 구조가 얻어지고 있다. 또, 도면 60(b)로부터도 알 수 있듯이, 길이가 약 1㎛의 채널 영역(442B)와 소스/드레인 영역(444B)와의 사이에 50㎚∼60㎚의 고저차가 형성되고 있다.
(3) 전계 효과 트랜지스터(400) B의 전기 특성
우선, ITO층(440B)의 단부를 1% 불화수소산에 의해 웨트 에칭하는 것에 의해서 하부의 게이트 전극(420B)를 노출시킨 후, 게이트 전극용의 프로브를 압착하였다. 그 후, 도면 59(b) 및 도면 59(c)에 나타낸 바와 같이, 채널 영역(442B)를 끼워 두는 위치로 2개의 소스/드레인 영역(444B) 각각에 소스용 프로브 및 드레인용 프로브를 압착하였다(도면 59 중, 부호 IV1를 참조). 그 후, 전계 효과 트랜지스터(400B)에 있어서의 전기 특성(드레인 전류 ID와 게이트 전압 VG와의 사이의 ID-VG특성, 드레인 전류 ID와 드레인 전압 VD와의 사이의 ID-VD특성)을, 반도체 파라미터 분석기(아지렌트제)를 이용하여 측정하였다.
도면 61은, 실시예 5에 따른 전계 효과 트랜지스터(400B)의 전기 특성을 설명하기 위하여 나타낸 도면이다. 도면 61(a)은 ID-VG특성을 나타내는 도면이다. 또, 도면 61(b)은 ID-VD특성을 나타내는 도면이다. 또한, ID-VG특성을 측정하는데 있어서는, 드레인 전압 VD를 2.5V로 고정한 상태로 -3V∼＋3V의 범위에서 게이트 전압 VG을 주사하였다.
실시예 5에 따른 전계 효과 트랜지스터(400B)는, 도면 61(a)로부터도 알 수 있듯이, 히스테리시스(hysteresis) 특성을 가지며, 트랜지스터 메모리로서의 거동을 나타내는 것을 확인할 수 있었다(도면 중, 부호 IV1로 나타내는 특성 곡선 참조). 또, 4자리수 정도의 ON/OFF비가 얻어지고 0.5 V의 메모리 윈도우 특성을 얻을 수 있었다. 또, 실시예 5에 따른 전계 효과 트랜지스터(400B)는, 도면 61(b)에서부터도 알 수 있듯이, 트랜지스터로서의 거동을 나타내는 것을 확인할 수 있었다.
［실시예 6］
1. 전계 효과 트랜지스터(500B)의 제작
도면 62는, 실시예 6에 이용하는 요철형(M12B)를 설명하기 위하여 나타낸 도면이다. 압형 가공 공정을 실시할 때에 도면 62에 나타내는 요철형(M12B)을 이용한 것 이외는, 실시예 5의 경우와 같게 처리함으로써, 실시예 6에 따른 전계 효과 트랜지스터(500B)를 제조하였다.
또한, 요철형(M12B)는, 도면 62에 나타낸 바와 같이, 10㎜×10㎜의 정방형 형태 중앙부에 4㎜×4㎜의 패턴 영역을 갖고 있다. 상기 패턴 영역 안에는 폭 10㎛, 높이 350㎚의 격자 형태의 패턴이 형성되고 있다.
2. 전계 효과 트랜지스터(500B)의 평가
(1) 전계 효과 트랜지스터(500B)의 표면 상태
얻어진 전계 효과 트랜지스터(500B)에 있어서의 ITO층 소성공정전의 ITO층 및 ITO층 소성공정 후의 ITO층 상태를, 레이저 현미경 OLS-3000(올림푸스 제) 및 SEM(히타치 HT/S-4100)를 이용하여 관찰하였다.
도면 63은, ITO층의 표면 상태를 설명하기 위하여 나타낸 도면이다. 도면 63(a)에 있어서의 좌측의 사진은 ITO층 소성공정전에 있어서의 ITO층의 레이저 현미경 사진이다. 또, 도면 63(a)에 있어서의 우측의 사진은 좌측의 사진으로 파선으로 둘러싼 영역을 확대한 것이다. 또, 도면 63(b)은 ITO층 소성공정 후에 있어서의 ITO층의 단면 SEM 사진이다. 또한, 도면 63(b)에 대해 부호 R로 나타내는 영역을 확대하면 채널 영역(R1)과 소스/드레인 영역(R2)이 관찰되고, 이것을 다시 확대하면, Pt층, PZT층, 및 ITO층을 관찰할 수 있었다.
실시예 6에 따른 전계 효과 트랜지스터(500B)에 대해서는, 도면 63(a)으로부터도 알 수 있듯이, 실시예 5의 경우와 같게, 패턴 영역 전체에 걸쳐서 레이저 현미경의 어둡고 밝은 차이가 적은(즉 고저차이가 작다) 균일한 구조가 얻어지고 있다. 또, 도면 63(b)으로부터도 알 수 있듯이, 채널 영역에 있어서는, Pt층 위에, PZT층(130㎚) 및 ITO층(20㎚)이 형성되고 있다. 또, 소스/드레인 영역에 있어서는, Pt층 위에, PZT층(130㎚) 및 ITO층(75㎚)이 형성되고 있다.
(2) 전계 효과 트랜지스터(500B)의 전기 특성
실시예 5의 경우와 동일하게 하고, 실시예 6에 따른 전계 효과 트랜지스터 (500B)의 전기 특성을 평가하였다. 단, 실시예 6에 대해서는, 실험의 형편상, 도면 59(b) 및 도면 59(c)에 나타내는 부호 IV1로 나타내 보이도록 전기적 특성을 측정할 수 없었다. 이 때문에, 도면 59(b) 및 도면 59(c)에 나타내는 부호 IV2로 나타내 보이도록 하여 전기적 특성을 측정하였다. 즉, 실시예 6에서 전기 특성을 측정하는 대상의 전계 효과 트랜지스터는, 전계 효과 트랜지스터(500B)가 아니고, 도면 59(b) 및 도면 59(c)에 나타내는 「소스/드레인 영역」에 대응하는 영역(층 두께 75㎚의 ITO층)이 채널 영역에 대응하여, 2개의 측정 단자가 소스 전극 및 드레인 전극에 대응하는 측정용 전계 효과 트랜지스터(도시하지 않음)이다.
이와 같이, 실시예 6으로 전기 특성을 측정하는 대상의 측정용 전계 효과 트랜지스터는, 실시예 6에 따른 전계 효과 트랜지스터(500B)와는 다르고, 정확한 의미에서는 본 발명의 전계 효과 트랜지스터라고는 할 수 없지만, 그 측정용 전계 효과 트랜지스터가 트랜지스터로서의 거동을 나타낸다면, 층 두께 20㎚의 ITO층을 채널 영역으로서 갖는 실시예 6에 따른 전계 효과 트랜지스터(500B)가 트랜지스터로서의 거동을 나타내는 것은 분명한 것이라고 말할 수 있다.
도면 64는, 전술한 측정용 전계 효과 트랜지스터의 전기 특성을 설명하기 위하여 나타낸 도면이다. 도면 64(a)는 드레인 전류 ID와 게이트 전압 VG와의 사이의 ID-VG특성을 나타내는 도면이며, 도면 64(b)는 드레인 전류 ID와 드레인 전압 VD와의 사이의 ID-VD특성을 나타내는 도면이다. 또한, ID-VG특성을 측정하는데 있어서는, 드레인 전압 VD를 2.5V로 고정한 상태에서 -6V∼＋6V의 범위에서 게이트 전압 VG을 주사하였다.
본 실시예의 측정용 전계 효과 트랜지스터는, 도면 64(a)로부터도 알 수 있듯이, 히스테리시스 특성을 가지며, 트랜지스터 메모리로서의 거동을 나타내는 것을 확인할 수 있었다. 또한, 5자리수 정도의 ON/OFF비가 얻어지며, 2V의 메모리 윈도우 특성을 얻을 수 있었다. 또, 그 측정용 전계 효과 트랜지스터는, 도면 64(b)로부터도 알 수 있듯이, 트랜지스터로서의 거동을 나타내는 것을 확인할 수 있었다. 따라서, 층 두께 20㎚의 ITO층을 채널 영역으로서 갖는 실시예 6에 따른 전계 효과 트랜지스터(500B)가 트랜지스터로서의 거동을 나타내는 것은 분명한 것이라고 말할 수 있다.
이상, 각 실시 형태의 전계 효과 트랜지스터 및 그 제조 방법을 설명했지만, 본 발명은 이것으로 한정되는 것이 아니고, 그 요지를 벗어나지 않는 범위에 대해 실시하는 것이 가능하고, 예를 들면, 다음과 같은 변형도 가능하다.
(1) 상기 각 실시 형태에 대해서는, 산화물 도전체 재료로서 인듐주석 산화물(ITO)을 이용했지만, 본 발명은 이것으로 한정되는 것은 아니다.
예를 들면, 산화물 도전체 재료로서 산화인듐(In2O3), 안티몬도프 산화 주석(Sb-SnO2), 산화아연(ZnO), 알루미늄 도프 산화아연(Al-ZnO), 갈륨도프 산화 아연(Ga-ZnO), 산화루테늄(RuO2), 산화이리듐(IrO2), 산화주석(SnO2), 일산화주석 (SnO), 또는 니오브도프 이산화티탄(Nb-TiO2) 등을 이용할 수 있다. 또, 다른 산화물 도전체 재료로서 인듐갈륨 아연 복합 산화물(IGZO), 갈륨도프 산화 인듐(In-Ga-O(IGO)), 인듐드프 산화아연(In-Zn-O(IZO)) 등의 아몰퍼스 도전성 산화물을 이용할 수 있다. 또, 다른 산화물 도전체 재료로서 티탄산스트론튬(SrTiO3), 니오브 도프 티탄산스트론튬(Nb-SrTiO3), 스트론튬바륨 복합 산화물(SrBaO2), 스트론튬칼슘 복합 산화물(SrCaO2), 루테늄산스트론튬(SrRuO3), 산화니켈란탄(LaNiO3), 산화티탄 란탄(LaTiO3), 산화동란탄(LaCuO3), 산화니켈 네오디뮴(NdNiO3), 산화니켈이트륨(YNiO3), 산화란탄칼슘망간 복합 산화물(LCMO), 납산바륨(BaPbO3), LSCO(LaxSr1 -xCuO3), LSMO(La1 - xSrxMnO3), YBCO(YBa2Cu3O7 -x), LNTO(La(Ni1 - xTix)O3), LSTO((La1 - xSrx) TiO3), STRO(Sr(Ti1 - xRux)O3), 그 외의 페로브스카이트형 도전성 산화물 또는 파이로클로르형 도전성 산화물을 이용할 수 있다.
(2) 상기 각 실시 형태에 대해서는, 강유전체 재료로서 PZT(Pb(ZrxTi1 -x) O3)를 이용했지만, 본 발명은 이것으로 한정되는 것은 아니다. 예를 들면, 강유전체 재료로서 Nb도프 PZT, La도프 PZT, 티탄산바륨(BaTiO3), 티탄산납(PbTiO3), BTO(Bi4Ti3O12), BLT(Bi4 - xLaxTi3O12), SBT(SrBi2Ta2O9), BZN(Bi1 .5Zn1 .0Nb1 .5O7), 또는 비스무트 페라이트(BiFeO3)를 이용할 수 있다.
(3) 상기 각 실시 형태에 대해서는, 강유전체 재료로 이루어진 게이트 절연층을 이용했지만, 본 발명은 이것으로 한정되는 것은 아니다. 예를 들면, 상유전체 재료(예를 들면, BZN(Bi1 .5Zn1 .0Nb1 .5O7), 또는 BST(BaxSr1 -x)Ti3O12)로 이루어진 게이트 절연층을 이용할 수도 있다.
(4) 상기 각 실시 형태에 대해서는, 게이트 전극에 이용하는 재료로서 Pt 및 산화 니켈 란탄(LaNiO3)을 이용했지만, 본 발명은 이것으로 한정되는 것은 아니다.예를 들면, 게이트 전극에 이용하는 재료로서 Au, Ag, Al, Ti, ITO, In2O3, Sb-In2O3, Nb-TiO2, ZnO, Al-ZnO, Ga-ZnO, IGZO, RuO2, 및 IrO2, 및 Nb-STO, SrRuO3, LaNiO3, BaPbO3, LSCO, LSMO, YBCO, 그 외의 페로브스카이트형 도전성 산화물을 이용할 수 있다. 또, 다른 게이트 전극에 이용하는 재료로서 파이로클로르형 도전성 산화물 및 아몰퍼스 도전성 산화물을 이용할 수도 있다.
(5) 상기 각 실시 형태에 대해서는, 절연성 기판으로서 석영 유리(SiO2) 기판을 이용했지만, 본 발명은 이것으로 한정되는 것은 아니다. 예를 들면, 절연성 기판으로서 Si기판의 표면에 SiO2층 및 Ti층을 통해 STO(SrTiO3) 층을 형성한 절연성 기판, SiO2/Si기판, 알루미나(Al2O3)기판, SRO(SrRuO3) 기판 또는 STO(SrTiO3) 기판을 이용할 수 있다.
(6) 상기 각 실시 형태에 대해서는, 고체 기판으로서 적어도 한쪽 면이 절연성을 갖는 절연성 기판을 이용했지만, 본 발명은 이것으로 한정되는 것은 아니다. 예를 들면, Si기판, SiC 기판 등의 반도체 기판을 이용할 수도 있다.
(7) 본 발명의 하나의 전계 효과 트랜지스터에 대해서는, 산화물 도전체층, 게이트 전극 및 게이트 절연층은, 모두 액체 재료를 이용하여 형성된 것이어도 괜찮다.
(8) 본 발명의 하나의 전계 효과 트랜지스터에 대해서는, 산화물 도전체층, 게이트 전극 및 게이트 절연층은 모두 페로브스카이트 구조를 갖는 것이어도 된다.
(9) 본 발명의 하나의 전계 효과 트랜지스터에 대해서는, 산화물 도전체층, 게이트 전극 및 게이트 절연층은 모두 진공 프로세스를 이용하는 일 없이 형성된 것이어도 된다.
따라서, 상술한 각 실시 형태의 개시는, 그러한 실시 형태의 설명을 위해서 기재한 것이며, 본 발명을 한정하기 위해서 기재한 것은 아니다. 또한, 각 실시 형태의 다른 편성을 포함한 본 발명의 범위 내에 존재하는 변형예도 또, 특허 청구의 범위에 포함되는 것이다.
10; 기재, 12A; 캐패시터(중앙부, 실시 형태 9),
14A; 캐패시터(주변부, 비교예), 20, 22; 전구체층,
22A; 절연성 기판, 30; 기능성 고체 재료층,
30a, 30b, 30c; 전구체층, 30A; 강유전체 재료층,
32A; 강유전체 재료층(중앙부, 실시 형태 9),
34A; 강유전체 재료층(주변부, 비교예),
40, 42, 44, 46, 48; 기능성 디바이스,
42A, 44A; 상 전극,
100, 100A, 200, 200A, 400, 900; 박막 트랜지스터,
100B, 200B, 300B, 400B, 500B; 전계 효과 트랜지스터,
110, 110A, 110B, 210, 210B, 310B, 410, 410B, 910; 절연성 기판,
120, 120A, 120B, 220, 220B, 320B, 420, 420B, 920; 게이트 전극,
120', 120 A', 220', 420'; 전구체층(게이트 전극),
120B'; 산화니켈랜턴의 전구체층,
130, 130A, 130B, 230, 230A, 230B, 330B, 430, 430B, 930; 게이트 절연층, 130', 130 A'230', 230 A', 430'; 전구체층(게이트 절연층),
130B', 230B', 330B', 430B', 530B'; 강유전체 재료의 원료를 포함한 막,
140, 140A, 140B, 240, 240B, 340B, 440, 440B; 산화물 도전체층,
140', 140A, 240', 440', 440B'; 전구체층(산화물 도전성층),
140B', 240B', 340B', 440B'; 산화물 도전성 재료를 포함한 막,
142, 142A, 142B, 242, 242B, 342B, 442, 442B; 채널 영역,
144, 144A, 144B, 244, 244B, 344B; 소스 영역,
146, 146A, 146B, 246, 246B, 346B; ; 드레인 영역,
300, 300A; 압전식 잉크젯 헤드,
310, 310A; 더미 기판, 320, 320A; 압전체 소자,
322; 제1 전극층, 322B; 촉매 미립자,
324, 324A; 압전체층, 326; 제2 전극층,
330; 노즐 플레이트, 332; 노즐구멍,
340; 캐비티 부재, 350; 진동판,
352; 잉크 공급구, 360; 잉크실,
412B; Si기판 414B; SiO2층,
444; 소스/드레인 영역, 444B; 소스/드레인 영역,
940; 채널층, 950; 소스 전극,
960; 드레인 전극,
M1, M2, M3, M4, M5, M6, M7, M8, M9, M10, M11, M12, M13, M1A, M2A, M3A,
M4A, M1B, M1a, M3B, M5B, M7B, M8B, M10B, M11B, M12B; 요철형
M2B, M4B, M6B, M9B; 평탄형

Claims (41)

  1. 기재상에 기능성 액체 재료를 도포함으로써, 기능성 고체 재료의 전구체층을 형성하는 기능성 고체 재료 전구체층 형성 공정과,
    상기 전구체층을 80℃∼250℃의 범위 내에 있는 제1 온도에 의해 가열하는 건조 공정과,
    상기 전구체층을 80℃∼300℃의 범위 내에 있는 제2 온도로 가열한 상태로 상기 전구체층에 대해서 압형 가공을 하는 것으로, 상기 전구체층에 압형 구조를 형성하는 압형 공정과,
    상기 전구체층을 상기 제 2 온도보다 높은 제3 온도로 열처리함으로써, 상기 전구체층으로부터 상기 기능성 고체 재료층을 형성하는 기능성 고체 재료층 형성 공정을, 이 순서대로 포함하는 것을 특징으로 하는 기능성 디바이스의 제조 방법.
  2. 청구항 1에 있어서,
    상기 압형 공정에서는, 1㎫∼20㎫의 범위 내에 있는 압력으로 압형 가공을 하는 것을 특징으로 하는 기능성 디바이스의 제조 방법.
  3. 청구항 1 또는 2에 있어서,
    상기 압형 공정에서는, 80℃∼300℃의 범위 내에 있는 제4 온도로 가열한 틀을 이용하여 압형 가공을 하는 것을 특징으로 하는 기능성 디바이스의 제조 방법.
  4. 청구항 1 또는 2에 있어서,
    상기 압형 공정에서는, 적어도 상기 전구체층의 표면에 대한 이형처리 또는 상기 압형 구조를 형성하는 틀의 압형면에 대한 이형 처리를 실시한 후, 상기 전구체층에 대해서 압형 가공을 하는 것을 특징으로 하는 기능성 디바이스의 제조 방법.
  5. 청구항 1 또는 2에 있어서,
    상기 기능성 액체 재료는,
    금속 알콕시드를 함유하는 용액,
    금속 유기산염을 함유하는 용액,
    금속 무기산염을 함유하는 용액,
    금속 할로겐화물을 함유하는 용액,
    금속, 질소, 및 수소를 함유하는 무기 화합물을 함유하는 용액,
    금속 수소화물을 함유하는 용액,
    금속 나노 입자를 함유하는 용액, 및
    세라믹스 미립자의 군에서부터 선택되는 적어도 1 종류를 함유하는 용액인 것을 특징으로 하는 기능성 디바이스의 제조 방법.
  6. 청구항 5에 있어서,
    상기 기능성 액체 재료는, 상기 금속 알콕시드를 함유하는 용액, 상기 금속 유기산염을 함유하는 용액, 및 상기 금속 무기산염을 함유하는 용액의 군에서부터 선택되는 적어도 1 종류이며,
    상기 압형 공정에 있어서의 상기 전구체층으로부터 상기 기능성 고체 재료층을 형성할 때의 체적 수축율이, 30%∼90%의 범위 내에 있는 것을 특징으로 하는 기능성 디바이스의 제조 방법.
  7. 청구항 5에 있어서,
    상기 기능성 액체 재료는,
    상기 금속 할로겐화물을 함유하는 용액,
    상기 금속, 질소, 및 수소를 함유하는 무기 화합물을 함유하는 용액,
    상기 금속 수소화물을 함유하는 용액,
    상기 금속 나노 입자를 함유하는 용액, 및
    상기 세라믹스 미립자의 군에서부터 선택되는 적어도 1 종류를 함유하는 용액이며,
    상기 기능성 고체 재료층 형성 공정에 있어서의 상기 전구체층으로부터 상기 기능성 고체 재료층을 형성할 때의 체적 수축율이, 1%∼30%의 범위 내에 있는 것을 특징으로 하는 기능성 디바이스의 제조 방법.
  8. 청구항 5에 있어서,
    상기 기능성 고체 재료층 형성 공정에서는, 산소 함유 분위기로 열처리함으로써, 금속 산화물 세라믹스로 이루어진 기능성 고체 재료층을 형성하는 것을 특징으로 하는 기능성 디바이스의 제조 방법.
  9. 청구항 5에 있어서,
    상기 기능성 고체 재료층 형성 공정에서는, 환원 분위기로 열처리함으로써, 금속으로 이루어진 기능성 고체 재료층을 형성하는 것을 특징으로 하는 기능성 디바이스의 제조 방법.
  10. 청구항 1 또는 2에 있어서,
    상기 압형 공정에서는, 상기 기능성 고체 재료층 형성 공정에 있어서의 열처리에 의해, 가장 층 두께가 얇은 영역에서 크랙이 발생하는 압형 구조를 형성하는 것을 특징으로 하는 기능성 디바이스의 제조 방법.
  11. 청구항 1 또는 2에 있어서,
    상기 압형 공정과 상기 기능성 고체 재료층 형성 공정과의 사이에, 압형 가공이 실시된 상기 전구체층 중 가장 층 두께가 얇은 영역에서 상기 전구체층이 완전하게 제거되는 조건으로, 상기 전구체층을 전체적으로 에칭하는 공정을 더욱 포함하는 것을 특징으로 하는 기능성 디바이스의 제조 방법.
  12. 청구항 10에 있어서,
    상기 기능성 고정 재료 전구체층 형성 공정에서는, 상기 기재로서 표면에 상기 전구체층에 대한 친화성이 다른 2개의 영역을 갖는 기재를 이용하고,
    상기 압형 공정에서는, 상기 2개의 영역 중 상기 전구체층에 대한 친화성이 상대적으로 높은 제1 영역에 있어서는, 상기 2개의 영역 중 상기 전구체층에 대한 친화성이 상대적으로 낮은 제2 영역에서 보다도 층 두께가 두꺼워지도록, 상기 전구체층에 압형 구조를 형성하는 것을 특징으로 하는 기능성 디바이스의 제조 방법.
  13. 청구항 11에 있어서,
    상기 기능성 고정 재료 전구체층 형성 공정에서는, 상기 기재로서 표면에 상기 전구체층에 대한 친화성이 다른 2개의 영역을 갖는 기재를 이용하고,
    상기 압형 공정에서는, 상기 2개의 영역 중 상기 전구체층에 대한 친화성이 상대적으로 높은 제1 영역에 있어서는, 상기 2개의 영역 중 상기 전구체층에 대한 친화성이 상대적으로 낮은 제2 영역에서보다도 층 두께가 두꺼워지도록 상기 전구체층에 압형 구조를 형성하는 것을 특징으로 하는 기능성 디바이스의 제조 방법.
  14. 청구항 1 또는 2에 있어서,
    상기 기능성 디바이스는, 박막 트랜지스터이며,
    상기 기능성 고체 재료층은, 상기 박막 트랜지스터에 있어서의 게이트 전극층, 게이트 절연층, 소스층, 드레인층, 채널층, 및 배선층의 군에서부터 선택되는 적어도 1개의 층인 것을 특징으로 하는 기능성 디바이스의 제조 방법.
  15. 청구항 1 또는 2에 있어서,
    상기 기능성 디바이스는, 압전체층을 구비한 엑추에이터이며, 상기 기능성 고체 재료층은 상기 압전체층인 것을 특징으로 하는 기능성 디바이스의 제조 방법.
  16. 청구항 1 또는 2에 있어서,
    상기 기능성 디바이스는, 기재상에 복수의 격자층을 구비한 광학 디바이스이며,
    상기 기능성 고체 재료층은 상기 격자층인 것을 특징으로 하는 기능성 디바이스의 제조 방법.
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  20. 청구항 1 또는 2에 있어서,
    상기 기능성 고정 재료 전구체층 형성 공정에 있어서의 상기 기능성 액체 재료가 졸겔 용액이며, 또한, 상기 기능성 고체 재료가 강유전체 재료이며,
    상기 건조 공정에 있어서의 상기 제 1 온도가, 120℃∼250℃의 범위 내에 있고,
    상기 압형 공정에 있어서의 상기 제 2 온도가, 상기 제 1 온도보다 높고, 또한, 150℃∼300℃의 범위 내에 있는 것을 특징으로 하는 기능성 디바이스의 제조 방법.
  21. 청구항 1 또는 2에 있어서,
    상기 제 1 온도는 120℃∼200℃의 범위 내에 있고,
    상기 제 2 온도는, 상기 제 1 온도보다 높고, 또한, 175℃∼300℃의 범위 내에 있는 것을 특징으로 하는 기능성 디바이스의 제조 방법.
  22. 청구항 1 또는 2에 있어서,
    상기 압형 공정에서는, 2㎫∼10㎫의 범위 내에 있는 압력으로 압형 가공을 하는 것을 특징으로 하는 기능성 디바이스의 제조 방법.
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  30. 소스 영역 및 드레인 영역 및 채널 영역을 포함한 산화물 도전체층과, 상기 채널 영역의 도통 상태를 제어하는 게이트 전극과, 상기 게이트 전극과 상기 채널 영역과의 사이에 형성되어 강유전체 재료 또는 상유전체 재료로 이루어진 게이트 절연층을 구비한 전계 효과 트랜지스터의 제조 방법이며,
    상기 채널 영역의 층 두께가 상기 소스 영역의 층 두께 및 상기 드레인 영역의 층 두께보다 얇은 상기 산화물 도전체층을, 압형 가공 기술을 이용하여 형성하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  31. 청구항 30에 있어서,
    고체 기판에 있어서의 한쪽 표면상에 상기 게이트 전극을 형성하는 제1 공정과,
    강유전체 재료 또는 상유전체 재료의 원료를 포함한 용액을 상기 고체 기판에 있어서의 적어도 상기 게이트 전극상에 도포하여 강유전체 재료 또는 상유전체 재료의 원료를 포함한 막을 형성한 후, 열처리를 실시함으로써, 상기 게이트 절연층을 형성하는 제2 공정과,
    산화물 도전성 재료의 원료를 포함한 용액을 상기 게이트 절연층상에 도포함으로써 상기 산화물 도전성 재료의 원료를 포함한 막을 형성한 후, 상기 소스 영역에 대응하는 영역 및 상기 드레인 영역에 대응하는 영역보다 상기 채널 영역에 대응하는 영역이 볼록해지도록 형성된 요철형을 이용하고, 상기 산화물 도전성 재료의 원료를 포함한 막에 대해서 압형 가공을 실시하고, 다시 그 후, 열처리를 실시함으로써, 상기 소스 영역, 상기 드레인 영역, 및 상기 채널 영역을 형성하는 제3 공정을, 이 순서대로 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  32. 청구항 30에 있어서,
    고체 기판에 있어서의 한쪽 표면상에 상기 게이트 전극을 형성하는 제1 공정과,
    강유전체 재료 또는 상유전체 재료의 원료를 포함한 용액을 상기 고체 기판에 있어서의 한쪽 표면상에 도포하여 강유전체 재료 또는 상유전체 재료의 원료를 포함한 막을 형성한 후, 상기 채널 영역에 대응하는 영역보다 상기 소스 영역에 대응하는 영역 및 상기 드레인 영역에 대응하는 영역이 볼록해지도록 형성된 요철형을 이용하여 상기 강유전체 재료 또는 상유전체 재료의 원료를 포함한 막에 대해서 압형 가공을 실시하고, 다시 그 후, 열처리를 실시함으로써, 상기 소스 영역에 대응하는 영역 및 상기 드레인 영역에 대응하는 영역보다 상기 채널 영역에 대응하는 영역이 볼록해지는 구조를 갖는 상기 게이트 절연층을 형성하는 제2 공정과,
    산화물 도전성 재료의 원료를 포함한 용액을 상기 고체 기판에 있어서의 한쪽 표면상에 도포하여 상기 산화물 도전성 재료의 원료를 포함한 막을 형성한 후, 평탄형을 이용하여 상기 산화물 도전성 재료의 원료를 포함한 막에 대해서 압형 가공을 실시하고, 다시 그 후, 열처리를 실시함으로써, 상기 소스 영역, 상기 드레인 영역, 및 상기 채널 영역을 형성하는 제3 공정을, 이 순서대로 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  33. 청구항 31 또는 32에 있어서.
    상기 제 3 공정에서는, 압형 가공 기술을 이용하여 상기 산화물 도전성 재료의 원료를 포함한 막의 일부를 제거함으로써 소자 분리하는 공정을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  34. 청구항 31 또는 32에 있어서,
    상기 제 1 공정에서는, 상기 게이트 전극을 형성하는 부분에 접촉 인화법을 이용하여 도금 촉매 물질을 부착하고, 그 후, 상기 도금 촉매 물질이 부착한 영역에 무전해 도금을 실시하는 것으로 상기 게이트 전극을 형성하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  35. 청구항 31 또는 32에 있어서,
    상기 제 1 공정에서는, 상기 게이트 전극을 형성하는 부분에 접촉 인화법을 이용하여 친액화 처리를 실시하고, 그 후, 상기 친액화 처리를 실시한 영역에 게이트 전극의 원료를 포함한 잉크를 공급하고, 다시 그 후, 열처리를 실시함으로써 상기 게이트 전극을 형성하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  36. 청구항 30에 있어서,
    고체 기판에 있어서의 한쪽 표면상에, 산화물 도전성 재료의 원료를 포함한 용액을 도포함으로써 상기 산화물 도전성 재료의 원료를 포함한 막을 형성한 후, 상기 소스 영역에 대응하는 영역 및 상기 드레인 영역에 대응하는 영역보다 상기 채널 영역에 대응하는 영역이 볼록해지도록 형성된 요철형을 이용하고, 상기 산화물 도전성 재료의 원료를 포함한 막에 대해서 압형 가공을 실시하고, 다시 그 후, 열처리를 실시함으로써, 상기 소스 영역, 상기 드레인 영역, 및 상기 채널 영역을 형성하는 제1 공정과,
    강유전체 재료 또는 상유전체 재료의 원료를 포함한 용액을, 적어도 상기 채널 영역상에 도포하여 강유전체 재료 또는 상유전체 재료의 원료를 포함한 막을 형성한 후, 평탄형을 이용하여 상기 강유전체 재료 또는 상유전체 재료의 원료를 포함한 막에 대해서 압형 가공을 실시하고, 다시 그 후, 열처리를 실시함으로써, 상기 게이트 절연층을 형성하는 제2 공정과,
    상기 게이트 절연층상에, 상기 게이트 전극을 형성하는 제3 공정을 이 순서대로 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  37. 청구항 36에 있어서,
    상기 제 1 공정에서는, 압형 가공 기술을 이용하여 상기 산화물 도전성 재료의 원료를 포함한 막의 일부를 제거함으로써 소자 분리하는 공정을 포함하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  38. 청구항 36에 있어서,
    상기 제 3 공정에서는, 상기 게이트 전극을 형성하는 부분에, 접촉 인화법을 이용하여 도금 촉매 물질을 부착하고, 그 후, 상기 도금 촉매 물질이 부착한 영역에 무전해 도금을 실시하는 것으로 상기 게이트 전극을 형성하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  39. 청구항 36에 있어서,
    상기 제 3 공정에서는, 상기 게이트 전극을 형성하는 부분에 접촉 인화법을 이용하여 친액화 처리를 실시하고, 그 후, 상기 친액화 처리를 실시한 영역에 게이트 전극의 원료를 포함한 원료를 포함한 잉크를 공급하고, 다시 그 후, 열처리를 실시함으로써 상기 게이트 전극을 형성하는 것을 특징으로 하는 전계 효과 트랜지스터의 제조 방법.
  40. 소스 영역 및 드레인 영역 및 채널 영역을 포함한 산화물 도전체층과,
    상기 채널 영역의 도통 상태를 제어하는 게이트 전극과,
    상기 게이트 전극과 상기 채널 영역과의 사이에 형성된 강유전체 재료 또는 상유전체 재료로 이루어진 게이트 절연층을 구비하고,
    상기 채널 영역의 층 두께는, 상기 소스 영역의 층 두께 및 상기 드레인 영역의 층 두께보다 얇고, 또한
    상기 채널 영역의 층 두께가 상기 소스 영역의 층 두께 및 상기 드레인 영역의 층 두께보다 얇은 상기 산화물 도전체층은, 청구항 30에 기재된 방법을 이용하여 형성된 것인 것을 특징으로 하는 전계 효과 트랜지스터.
  41. 청구항 40에 있어서,
    상기 채널 영역의 캐리어 농도 및 층 두께는, 상기 전계 효과 트랜지스터가 오프 상태 때에, 상기 채널 영역 전체가 공핍화하는 값으로 설정되고, 또한
    상기 채널 영역의 캐리어 농도는, 1×1018㎝-3∼1×1021㎝-3의 범위 내에 있고,
    상기 채널 영역의 층 두께는, 5㎚∼100㎚의 범위 내에 있는 것을 특징으로 하는 전계 효과 트랜지스터.


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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2660870A4 (en) * 2010-12-27 2014-03-05 Panasonic Corp FIELD EFFECT TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME
WO2013061528A1 (ja) * 2011-10-24 2013-05-02 パナソニック株式会社 薄膜トランジスタ、有機ｅｌ発光素子及び薄膜トランジスタの製造方法
JP5901942B2 (ja) 2011-11-09 2016-04-13 国立研究開発法人科学技術振興機構 機能性デバイスの製造方法及び機能性デバイスの製造装置
JP5489009B2 (ja) * 2011-11-18 2014-05-14 独立行政法人科学技術振興機構 積層構造体、強誘電体ゲート薄膜トランジスター及び強誘電体薄膜キャパシター
JP5598928B2 (ja) * 2011-11-18 2014-10-01 独立行政法人科学技術振興機構 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP5496995B2 (ja) 2011-12-22 2014-05-21 独立行政法人科学技術振興機構 薄膜トランジスタ及び薄膜トランジスタの製造方法
KR101909632B1 (ko) * 2012-01-06 2018-10-19 삼성전자 주식회사 반도체 소자
RU2618731C2 (ru) * 2012-01-27 2017-05-11 Конинклейке Филипс Н.В. Емкостной преобразователь, полученный микрообработкой, и способ его изготовления
WO2013141197A1 (ja) 2012-03-23 2013-09-26 独立行政法人科学技術振興機構 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP6033594B2 (ja) * 2012-07-18 2016-11-30 国立大学法人北陸先端科学技術大学院大学 薄膜トランジスタ及び薄膜トランジスタの製造方法
WO2014085511A2 (en) * 2012-11-27 2014-06-05 The Regents Of The University Of California Polymerized metal-organic material for printable photonic devices
US9178011B2 (en) * 2013-03-13 2015-11-03 Intermolecular, Inc. Deposition of anisotropic dielectric layers orientationally matched to the physically separated substrate
KR102183760B1 (ko) * 2013-03-22 2020-11-27 고쿠리츠켄큐카이하츠호진 카가쿠기쥬츠신코키코 유전체층 및 유전체층의 제조방법, 및 고체 전자장치 및 고체 전자장치의 제조방법
JP2015028978A (ja) * 2013-07-30 2015-02-12 大日本印刷株式会社 異物検出方法、インプリント方法及びインプリントシステム
WO2015065397A1 (en) 2013-10-30 2015-05-07 Hewlett-Packard Development Company, L.P. Piezoelectric thin film stack
JP6347084B2 (ja) * 2014-02-18 2018-06-27 アドバンストマテリアルテクノロジーズ株式会社 強誘電体セラミックス及びその製造方法
US9385306B2 (en) 2014-03-14 2016-07-05 The United States Of America As Represented By The Secretary Of The Army Ferroelectric mechanical memory and method
GB2526316B (en) * 2014-05-20 2018-10-31 Flexenable Ltd Production of transistor arrays
US9299799B2 (en) 2014-06-10 2016-03-29 International Business Machines Corporation Semiconductor devices containing an epitaxial perovskite/doped strontium titanate structure
US10167193B2 (en) 2014-09-23 2019-01-01 Vanderbilt University Ferroelectric agglomerates and methods and uses related thereto
JP6584881B2 (ja) 2015-09-11 2019-10-02 株式会社東芝 半導体装置
US10312373B2 (en) * 2015-11-17 2019-06-04 Ricoh Company, Ltd. Field-effect transistor (FET) having oxide insulating layer disposed on gate insulating film and between source and drain electrodes, and display element, display and system including said FET, and method of manufacturing said FET
JP6607013B2 (ja) 2015-12-08 2019-11-20 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
JP6701835B2 (ja) * 2016-03-11 2020-05-27 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
US9902152B2 (en) * 2016-06-30 2018-02-27 Intel Corporation Piezoelectric package-integrated synthetic jet devices
JP6814965B2 (ja) 2017-03-06 2021-01-20 パナソニックＩｐマネジメント株式会社 半導体エピタキシャルウェハ、半導体素子、および半導体素子の製造方法
CN106915962A (zh) * 2017-03-28 2017-07-04 南方科技大学 一种制备图形化的柔性或刚性衬底的方法
EP3679170A1 (en) * 2017-09-08 2020-07-15 Total SA Method for producing a microfluidic device
CN111108606A (zh) * 2018-01-12 2020-05-05 英特尔公司 具有纳米线的堆叠薄膜晶体管
KR20190094101A (ko) 2018-02-02 2019-08-12 스미토모 세이카 가부시키가이샤 지방족 폴리카보네이트 함유 용액 및 그 제조방법, 및 지방족 폴리카보네이트 함유층 및 그 제조방법
JP6995669B2 (ja) 2018-03-05 2022-01-14 株式会社クレハ 圧電体フィルム、圧電体フィルムの製造方法、および、圧電体デバイス
CA3180926A1 (en) * 2020-06-05 2021-12-09 Michael S. Lebby A-axis josephson junctions with improved smoothness
CN114122106B (zh) * 2021-10-20 2024-04-05 苏州科技大学 一种开路电压连续可调的肖特基结及其制备和应用
CN114477787B (zh) * 2021-12-16 2023-08-08 山东省科学院新材料研究所 一种复合ktn薄膜及其制备方法
CN114709257B (zh) * 2022-03-01 2023-04-21 电子科技大学 一种基于二维层间滑移铁电半导体的场效应晶体管器件及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233771A (ja) * 1997-12-03 1999-08-27 Matsushita Electric Ind Co Ltd 半導体装置
JP2003051262A (ja) 2001-05-28 2003-02-21 Matsushita Electric Ind Co Ltd プラズマディスプレイパネル、その製造方法及び転写フィルム
KR20030060741A (ko) * 2002-01-09 2003-07-16 삼성에스디아이 주식회사 비휘발성 메모리 소자와 그 행렬 디스플레이 패널

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07156414A (ja) 1993-12-03 1995-06-20 Canon Inc インクジェット記録ヘッドの製造方法、インクジェット記録ヘッド、および記録装置
JPH08274195A (ja) 1995-03-30 1996-10-18 Mitsubishi Chem Corp 強誘電体ｆｅｔ素子
JP2000058837A (ja) 1998-08-05 2000-02-25 Sanyo Electric Works Ltd 半導体素子及びその製造方法
JP2003151362A (ja) 2001-08-31 2003-05-23 Toppan Printing Co Ltd 導電膜および導電膜の製造方法
JP4811551B2 (ja) 2003-03-26 2011-11-09 セイコーエプソン株式会社 強誘電体膜の製造方法および強誘電体キャパシタの製造方法
KR100615216B1 (ko) * 2004-04-29 2006-08-25 삼성에스디아이 주식회사 유기 억셉터막을 구비한 유기 박막 트랜지스터
JP2006121029A (ja) 2004-09-27 2006-05-11 Tokyo Institute Of Technology 固体電子装置
JP4767616B2 (ja) * 2005-07-29 2011-09-07 富士フイルム株式会社 半導体デバイスの製造方法及び半導体デバイス
US7732351B2 (en) * 2006-09-21 2010-06-08 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device and laser processing apparatus
US7989361B2 (en) 2006-09-30 2011-08-02 Samsung Electronics Co., Ltd. Composition for dielectric thin film, metal oxide dielectric thin film using the same and preparation method thereof
KR101364293B1 (ko) * 2006-09-30 2014-02-18 삼성전자주식회사 유전박막 조성물, 이를 이용한 금속산화물 유전박막 및그의 제조방법
JP4388544B2 (ja) 2006-12-19 2009-12-24 セイコーエプソン株式会社 半導体装置の製造方法、電気光学装置および電子機器
JP2009166385A (ja) 2008-01-17 2009-07-30 Seiko Epson Corp 液体噴射ヘッド及びその製造方法
US8129718B2 (en) * 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
KR101522400B1 (ko) * 2008-11-10 2015-05-21 삼성전자주식회사 인버터 및 그를 포함하는 논리소자

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233771A (ja) * 1997-12-03 1999-08-27 Matsushita Electric Ind Co Ltd 半導体装置
JP2003051262A (ja) 2001-05-28 2003-02-21 Matsushita Electric Ind Co Ltd プラズマディスプレイパネル、その製造方法及び転写フィルム
KR20030060741A (ko) * 2002-01-09 2003-07-16 삼성에스디아이 주식회사 비휘발성 메모리 소자와 그 행렬 디스플레이 패널

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