KR101431924B1 - 증폭기들에 대한 바이어스 조정 장치 및 방법 - Google Patents

Abstract

증폭기들의 바이어스 전류를 모니터링 및 제어하기 위한 기술들이 설명된다. 일 예시적인 설계에서, 장치는 증폭기 및 바이어스 회로를 포함할 수도 있다. 증폭기는 인덕터에 커플링된 적어도 하나의 트랜지스터를 포함할 수도 있다. 바이어스 회로는 증폭기의 적어도 하나의 트랜지스터에 대한 적어도 하나의 바이어스 전류를 생성하여, 증폭기에 대한 타겟 바이어스 전류를 획득할 수도 있다. 바이어스 회로는 증폭기의 인덕터 양단의 전압, 또는 증폭기의 적어도 하나의 트랜지스터 중 하나로 형성된 전류 미러, 또는 증폭기의 적어도 하나의 트랜지스터 중 하나의 게이트-소스 전압, 또는 증폭기를 복제하는 리플리카 회로에서의 전압, 또는 스위칭 모드 전력 공급기가 디스에이블된 상태에서 증폭기에 인가된 전류에 기초하여 적어도 하나의 바이어스 전압을 생성할 수도 있다.

Description

증폭기들에 대한 바이어스 전류 모니터 및 제어 메커니즘{BIAS CURRENT MONITOR AND CONTROL MECHANISM FOR AMPLIFIERS}

I. 35 U.S.C.§119 하의 우선권 주장

본 특허출원은, 본 출원의 양도인에게 양수되어 있고 본원에서 참조로서 명백하게 포함된, 2009 년 7 월 30 일자로 출원되며, 발명의 명칭이 "POWER AMPLIFIER BIAS CURRENT MONITOR AND CONTROL MECHANISM" 인 미국 가출원 제 61/230,089 호에 우선권을 주장한다.

배경

I. 기술

본 개시물은 일반적으로 일렉트로닉스에 관한 것이고, 보다 구체적으로는 증폭기들의 바이어싱 회로들에 관한 것이다.

통상적으로, 신호 증폭을 제공하기 위해 각종 전자 디바이스들에서 증폭기들이 이용된다. 상이한 유형의 증폭기들은 상이한 이용을 위해 이용 가능하다. 예를 들어, 셀룰러 폰과 같은 무선 통신 디바이스는 양 방향 통신을 위해 송신기 및 수신기를 포함할 수도 있다. 송신기는 드바이버 증폭기 (DA) 및 전력 증폭기 (PA) 를 포함할 수도 있고, 수신기는 저 잡음 증폭기 (LNA) 를 포함할 수도 있으며, 송신기 및 수신기는 가변 이득 증폭기 (VGA) 를 포함할 수도 있다.

증폭기는, 증폭기의 원하는 성능에 기초하여 선택될 수도 있는 타겟 바이어스 전류로 동작하도록 설계될 수도 있다. 타겟 바이어스 전류는 적절한 바이어스 전압을 증폭기에 인가함으로써 획득될 수도 있다. 이 바이어스 전압은 고정될 수도 있고, 그 후 증폭기의 에이징 (aging), 온도, 및 다른 현상에 따라 변할 수도 있는 바이어스 전류를 초래할 수도 있다. 바이어스 전류는 따라서, 타겟 바이어스 전류로부터 벗어날 수도 있고, 이 편차는 증폭기의 성능에 악영향을 줄 수도 있다. 예를 들어, 낮은 또는 높은 바이어스 전류는 증폭기의 출력 전력으로 하여금 시프트되게할 수도 있고, 이 시프트가 바람직하지 않을 수도 있다.

도 1 은 무선 통신 디바이스의 블록도를 나타낸다.
도 2 는 전류 미러를 이용하여 전력 증폭기에 대한 바이어스 조정의 예시적인 설계를 나타낸다.
도 3 은 전력 증폭기의 인덕터 양단의 전압에 기초하여 바이어스 조정의 예시적인 설계를 나타낸다.
도 4 는 전력 증폭기의 트랜지스터의 게이트-소스 전압에 기초하여 바이어스 조정의 예시적인 설계를 나타낸다.
도 5 는 전력 증폭기 및 리플리카 회로 (replica circuit) 에서 트랜지스터의 게이트-소스 전압에 기초한 바이어스 조정의 예시적인 설계를 나타낸다.
도 6 은 피드백 루프를 이용하는 바이어스 조정의 예시적인 설계를 나타낸다.
도 7 및 도 8 은 공급 전압을 분리 (isolate) 시키기 위해 스위칭된 모드 전력 공급기를 이용하는 바이어스 조정의 2 개의 예시적인 설계를 나타낸다.
도 9 는 드레인-소스 전압에 대한 드레인 전류의 커브들의 군을 나타낸다.
도 10 은 바이어스 전류를 조정하는 프로세스의 예시적인 설계를 나타낸다.

이하에서 설명된 상세한 설명은 본 개시물의 예시적인 설계들의 설명으로서 의도되고, 본 개시물이 실시될 수 있는 설계들 만을 나타내도록 의도되지 않는다. 단어 "예시적인" 은 "예, 예시, 또는 예증으로서 제공되는" 의 의미로 본원에서 이용된다. "예시적인" 으로서 본원에서 설명되는 임의의 설계는 다른 설계들에 비해 반드시 바람직하거나 유리한 것으로서 해석될 필요는 없다. 상세한 설명은 본 개시물의 예시적인 설계들의 전체 이해를 제공하기 위한 목적으로 특정 상세들을 포함한다. 본원에 설명된 예시적인 설계들은 이들 특정 상세들 없이 실시될 수도 있다는 것이 당업자에게 명백하다. 일부 경우에서, 잘 알려진 구조 및 디바이스들은 본원에 제시된 예시적인 설계들의 신규함을 모호하게 하는 것을 방지하기 위해서 블록도 형태로 도시된다.

증폭기들의 바이어스 전류를 모니터링 및 제어하기 위한 기술이 본원에 설명된다. 이 기술들은 각종 전자 디바이스들, 예컨대 무선 통신 디바이스, 셀룰러 폰, 개인 휴대 정보 단말기 (PDA), 핸드헬드 디바이스, 무선 모뎀, 랩톱 컴퓨터, 무선 저화기, 블루투스 디바이스, 가전 제품 등에 이용될 수도 있다. 명확함을 위해, 무선 통신 디바이스에 대한 기술들의 이용을 이하에서 설명한다.

도 1 은 무선 통신 디바이스 (100) 의 예시적인 설계의 블록도를 나타낸다. 본 예시적인 설계에서, 무선 디바이스 (100) 는 데이터 프로세서 (110) 및 트랜시버 (120) 를 포함한다. 트랜시버 (120) 는 양방향 무선 통신을 지원하는 송신기 (130) 및 수신기 (150) 를 포함한다. 일반적으로, 무선 디바이스 (100) 는 임의의 수의 통신 시스템들 및 임의의 수의 주파수 대역들에 대한 임의의 수의 송신기들 및 임의의 수의 수신기들을 포함할 수도 있다.

송신 경로에서, 데이터 프로세서 (110) 는 송신될 데이터를 프로세싱하고, 아날로그 출력 신호를 송신기 (130) 에 제공한다. 송신기 (130) 내에서, 아날로그 출력 신호는 증폭기 (Amp; 132) 에 의해 증폭되고, 디지털-아날로그 변환에 의해 야기된 이미지들을 제거하기 위해 로우패스 필터 (134) 에 의해 필터링되고, VGA (136) 에 의해 증폭되며, 믹서 (138) 에 의해 기저대역으로부터 무선 주파수 (RF) 로 상향변환된다. 상향변환된 신호는 필터 (142) 에 의해 필터링되고 드라이버 증폭기 (DA; 142) 및 전력 증폭기 (PA; 144) 에 의해 증폭되고, 스위치/듀플렉서 (146) 를 통해 라우팅되며, 안테나 (148) 를 통해 송신된다.

수신 경로에서, 안테나 (148) 는 기지국 및/또는 다른 송신기 스테이션들로부터 신호들을 수신하고, 수신된 신호를 제공하는데, 이 수신된 신호는 스위치/듀플렉서 (146) 를 통해 라우팅되고 수신기 (150) 제 제공된다. 수신기 (150) 내에서, 수신된 신호는 LNA (152) 에 의해 증폭되고, 대역통과 필터 (154) 에 의해 필터링되며, 믹서 (156) 에 의해 RF 로부터 기저대역으로 하향변환된다. 하향변환된 신호는 VGA (158) 에 의해 증폭되고, 로우패스 필터 (160) 에 의해 필터링되며, 증폭기 (162) 에 의해 증폭되어 아날로그 입력 신호를 획득하는데, 이 입력 신호는 데이터 프로세서 (110) 에 제공된다.

도 1 은, 일 스테이지로 RF 와 기저대역 사이의 신호를 주파수 변환하는 다이렉트-변환 아키텍처를 구현하는 송신기 (130) 및 수신기 (150) 를 나타낸다. 송신기 (130) 및/또는 수신기 (150) 는 또한, 다중 스테이지로 RF 와 기저대역 사이의 신호를 주파수 변환하는 슈퍼-헤테로다인식 아키텍처를 구현할 수도 있다. 로컬 발진기 (LO) 생성기 (170) 는 송신 및 수신 LO 신호를 생성하고 믹서들 (138 및 156) 에 각각 제공한다. 위상 동기 루프 (phase locked loop; PLL)(172) 는 데이터 프로세서 (110) 로부터 제어 정보를 수신하고, 제어 신호를 LO 생성기 (170) 에 제공하여 적절한 주파수에서 송신 및 수신 LO 신호를 생성한다.

도 1 은 예시적인 트랜시버 설계를 나타낸다. 일반적으로, 송신기 (130) 및 수신기 (150) 에서의 신호들의 컨디셔닝은 증폭기, 필터, 믹서, 등의 하나 이상의 스테이지들에 의해 수행될 수도 있다. 이들 회로들은 도 1 에 도시된 구성과 상이하게 배열될 수도 있다. 또한, 도 1 에 도시되지 않은 다른 회로 블록들이 이용되어 송신기 및 수신기에서 신호들을 컨디셔닝할 수도 있다. 도 1 의 일부 회로 블록들은 또한, 생략될 수도 있다. 트랜시버 (120) 의 전부 또는 일부는 하나 이상의 아날로그 집적 회로 (IC), RF IC (RFIC), 혼합형 신호 IC 등에서 구현될 수도 있다. 예를 들어, 송신기 (130) 에서 전력 증폭기 (144) 를 지나는 증폭기 (132) 는 RFIC 상에서 구현될 수도 있다. 드라이버 증폭기 (142) 및 전력 증폭기 (144) 는 또한, RFIC 외부의 다른 IC 상에서 구현될 수도 있다.

데이터 프로세서 (110) 는 무선 디바이스 (100) 에 대해 각종 기능들, 예를 들어 송신 또는 수신되는 데이터에 대한 프로세싱을 수행할 수도 있다. 메모리 (112) 는 데이터 프로세서 (110) 에 대한 프로그램 코드 및 데이터를 저장할 수도 있다. 데이터 프로세서 (110) 는 하나 이상의 주문형 집적 회로 (ASIC) 및/또는 다른 IC 상에서 구현될 수도 있다.

본원에 설명된 바이어스 전류를 모니터링 및 제어하는 기술은 각종 유형의 증폭기들, 예컨대 도 1 에 도시된 증폭기들에 이용될 수도 있다. 간략함을 위해, 이하의 설명의 대부분은 전력 증폭기, 예를 들어 도 1 의 전력 증폭기 (144) 의 바이어스 전류를 모니터링 및 제어하는 것을 커버한다. 기술들은 전력 증폭기의 바이어스 전류를 측정할 수 있고, 에이징, 및 IC 프로세스에서의 변형, 전력 공급 전압, 온도, 및/또는 다른 현상으로 인한 바이어스 변화를 보상하도록 바이어스 전류를 조정할 수 있다.

도 2 는 전류 미러를 이용하는 바이어스 조정의 예시적인 설계의 개략도를 나타낸다. 도 2 에 도시된 예시적인 설계에서, 전력 증폭기 (210) 는 인덕터 (214) 에 커플링된 N-채널 금속 산화물 반도체 (NMOS) 트랜지스터 (212) 로 구현된다. NMOS 트랜지스터 (212) 는 입력 RF (RFin) 신호를 수신하는 게이트, 회로 그라운드에 커플링된 소스, 및 출력 RF (RFout) 신호를 제공하는 드레인을 갖는다. 인덕터 (214) 는 상위의 전력 공급기 Vdd 에 커플링된 일 단, 및 NMOS 트랜지스터 (212) 의 드레인에 커플링된 타 단을 갖는다. 저항기 (216) 는 NMOS 트랜지스터 (212) 의 게이트에 커플링된 일 단 및 바이어스 회로 (220) 로부터 바이어스 전압 Vbias 를 수신하는 타 단을 갖는다.

NMOS 트랜지스터 (212) 는 RFin 신호에 대한 신호 증폭을 제공한다. 인덕터 (214) 는 NMOS 트랜지스터 (212) 에 대한 패시브 부하로서 작용한다. 인덕터 (214) 는 또한, Vdd 공급으로부터 RFout 신호로의 잡음 커플링을 감소시키는 RF 초크 (choke) 로서 작용한다. 인덕터 (214) 는 또한, 전력 증폭기 (210) 에 대한 출력 매칭 회로의 일부일 수도 있다. 저항기 (216) 는 높은 임피던스 경로를 RFin 신호에 제공하면서 Vbias 전압을 NMOS 트랜지스터 (212) 로 전달할 수 있는 RF 초크로서 작용한다.

바이어스 회로 (220) 내에서, NMOS 트랜지스터 (222) 는 회로 그라운드에 커플링된 소스 및 저항기 (216) 에 커플링된 게이트를 갖는다. 전류 소스 (230) 는 NMOS 트랜지스터 (222) 의 드레인에 커플링된 일 단 및 Vdd 에 커플링된 타 단을 갖는다. 전류 소스 (230) 는 가변 전류 Ics 를 제공할 수 있는 프로그래머블 전류 소스일 수도 있다. NMOS 트랜지스터 (224) 는 NMOS 트랜지스터 (222) 의 게이트에 커플링된 소스, NMOS 트랜지스터 (222) 의 드레인에 커플링된 게이트, 및 Vdd 에 커플링된 드레인을 갖는다. 저항기 (226) 는 NMOS 트랜지스터 (222) 의 게이트와 회로 그라운드 사이에 커플링된다.

전력 증폭기 (210) 는, 인덕터 (214) 및 NMOS 트랜지스터 (212) 통해 흐르는 Ibias 의 바이어스 전류를 갖는다. Ibias 전류는 전력 증폭기 (210) 에 원하는 성능을 제공하도록 선택될 수도 있다. Ibias 전류는 NMOS 트랜지스터 (212) 의 게이트에 제공된 Vbias 전압에 의존한다. 원하는/타겟 Ibias 전류는 Vbias 전압을 적절한 값으로 설정함으로써 획득될 수도 있다. 그러나, 상이한 Vbias 전압들은 NMOS 트랜지스터 (212) 의 에이징, 온도, 전력 공급 전압, 및 IC 프로세스 변화 등과 같은 각종 팩터들로 인해 타겟 Ibias 전류를 획득하는데 필요할 수도 있다.

바이어스 회로 (220) 및 전력 증폭기 (210) 는 전류 미러로서 커플링된다. 동일한 Vbias 전압이 NMOS 트랜지스터들 (212 및 222) 양자 모두의 게이트에 인가된다. NMOS 트랜지스터 (212) 를 지나는 Ibias 전류는 따라서, NMOS 트랜지스터 (222) 를 지나는 Ics 전류에 관련되고, 다음과 같이 표현될 수도 있다:

Ibias = K*Ics 식 (1)

여기서, K 는 NMOS 트랜지스터 (222) 의 크기에 대한 NMOS 트랜지스터 (212) 의 크기의 비율이다. K 는, 이후에 전력 소모를 감소시킬 수도 있는, Ibias 전류의 일부 (fraction) 만이 바이어스 회로 (220) 에 이용되도록 1 보다 클 수도 있다.

도 2 에 도시된 예시적인 설계는 식 (1) 에 도시된 Ibias 와 Ics 간의 관계를 획득하기 위해 전력 증폭기 (210) 의 NMOS 트랜지스터 (212) 와 바이어스 회로 (220) 의 NMOS 트랜지스터 (222) 간의 매칭에 의존한다. 타겟 Ibias 전류를 획득하기 위해서, 대응하는 타겟 Ics 전류는 Ics=Ibias/K 와 같이 연산될 수도 있다. 전류 소스 (230) 는 그 후, 타겟 Ics 전류를 제어하도록 조정될 수도 있다.

도 2 에 도시되지 않았으나, Ics 전류가 또한 측정될 수도 있고, 타겟 Ics 전류를 획득하기 위해 전류 소스 (230) 가 제어될 수도 있다. 이는, 타겟 Ibias 전류가 전력 증폭기 (210) 에 제공되는 것을 보장할 수도 있다. Ibias 전류는 Ics 전류의 스케일링된 버전이기 때문에, Ibias 전류는 전류 미러를 통해 효율적으로 측정될 수도 있다. 이는, Ibias 전류를 측정하기 위해서 인덕터 (214) 와 직렬로 저항기를 추가할 필요성을 방지하고, 또한, Vdd 와 NMOS 트랜지스터 (212) 간의 전압 강하를 방지할 수 있다.

일 예시적인 설계에서, 바이어스 조정은 측정된 Ics 전류에 대한 Vbias 전압의 룩업 테이블 (lookup table) 에 기초하여 수행될 수도 있다. 이 룩업 테이블은 컴퓨터 시뮬레이션, 실증적인 측정 등을 통해 전력 증폭기 (210) 를 특징화함으로써 결정될 수도 있다. 측정된 Ics 전류가 룩업 테이블에 제공될 수도 있고, 이는 그 후 NMOS 트랜지스터 (212) 에 Vbias 전압을 제공할 수도 있다. 다른 예시적인 설계에서, 바이어스 조정은 반복적으로 수행될 수도 있다. 각각의 반복에 있어서, 측정된 Ics 는 타겟 Ics 전류에 대해 비교될 수도 있다. 측정된 Ics 전류가 타겟 Ics 전류의 허용 가능한 범위 내에 있지 않으면, 측정된 Ics 전류가 타겟 Ics 전류로 더 가까이 이동하도록 Vbias 전압이 조정될 수도 있다. 이 바이어스 조정은, 측정된 Ics 전류가 타겟 Ics 전류의 허용 가능한 범위 내에 있는 경우 종료할 수도 있다.

도 3 은 인덕터 (214) 양단의 전압을 측정함으로써 바이어스 조정의 예시적인 설계의 개략도를 나타낸다. 도 3 에 도시된 예시적인 설계에서, 바이어스 조정 회로 (240) 는 연산 증폭기 (op-amp; 252), 아날로그-디지털 변환기 (ADC; 258), 프로세서 (260), 및 바이어스 회로 (270) 를 포함한다. Op-amp (252) 는 인덕터 (214) 의 2 개의 단부들에 커플링된 2 개의 입력 및 ADC (258) 에 커플링된 출력을 갖는다. 프로세서 (260) 는 ADC (258) 로부터 디지털 출력을 수신하고, 바이어스 회로 (270) 를 제어하여, 저항기 (216) 에 제공되는 원하는 바이어스 전압 Vbias 을 생성한다. 프로세서 (260) 는 도 1 의 프로세서 (110) 에 의해 구현될 수도 있다. 바이어스 회로 (270) 는 도 2 의 바이어스 회로 (220) 로 구현될 수도 있고, 전류 소스 (230) 는 프로세서 (260) 에 의해 제어가능할 수도 있다. 바이어스 회로 (270) 는 프로세서 (260) 로부터 디지털 값을 수신하고 대응하는 DC 전압을 생성할 수 있는 디지털-아날로그 변환기 (DAC) 로 구현될 수도 있다.

Op-amp (252) 는 인덕터 (214) 양단의 전압을 감지/측정한다. 이상적인 인덕터는 순전히 반응적이고, 인덕터 양단의 전압 강하를 갖지 않는다. 그러나, 실제 인덕터는 일부 저항을 갖고, 전압은 이 기생 저항기를 지나 발생하고 다음과 같이 표현될 수도 있다:

Vind = Rind * Ibias 식 (2)

여기서, Rind 는 인덕터 (214) 의 저항이고, Vind 는 인덕터 (214) 양단의 전압이다.

Op-amp (252) 는 측정된 Vind 전압을 ADC (258) 에 제공하고, ADC (258) 는 측정된 Vind 전압을 양자화하고 디지털화된 Vind 전압을 프로세서 (260) 에 제공한다. 프로세서 (260) 는 ADC (258) 로부터의 디지털화된 Vind 전압 및 기지의 Rind 저항에 기초하여 인덕터 (214) 를 지나는 Ibias 전류를 연산하고, 또는 Ibias = Vind/Rind 이다. 프로세서 (260) 는 타겟 Ibias 전류에 대해 연산된/측정된 Ibias 전류를 비교하고, 측정된 Ibias 전류가 타겟 Ibias 전류에 매칭하도록 Vbias 전압을 생성하기 위해 바이어스 회로 (270) 를 제어한다. 예를 들어, 측정된 Ibias 전류가 타겟 Ibias 전류보다 작으면, 프로세서 (260) 는 바이어스 회로 (270) 를 제어하여 Vbias 전압을 증가시키고, 이 전압은 그 후 Ibias 전류로 하여금 증가하게 할 수도 있다. 측정된 Ibias 전류가 타겟 Ibias 전류보다 크면, 역의 경우도 맞다.

식 (2) 에 나타난 바와 같이, Ibias 전류는 측정된 Vind 전압 및 기지의 Rind 저항에 기초하여 결정될 수도 있다. Rind 저항은 각종 방식들로 결정될 수도 있다. 일 예시적인 설계에서, Rind 저항은, 예를 들어 제조 동안 또는 전력 증폭기 (210) 가 동작하지 않는 필드에서 캘리브레이션에 의해 결정될 수도 있다. 캘리브레이션을 위해, 기지의 Ibias 전류는 인덕터 (214) 를 지나 인가될 수도 있고, 인덕터 (214) 양단의 Vind 전압이 측정될 수도 있다. Rind 저항은 그 후, 기지의 Ibias 전류 및 측정된 Vind 전압에 기초하여 결정될 수도 있고, 또는 Rind = Vind/Ibias 이다.

다른 예시적인 설계에서, 소정의 IC 칩 상의 Rind 저항은 IC 칩에 의해 관측된 IC 프로세스 컨디션에 기초하여 결정될 수도 있다. 예를 들어, Rind 저항은 컴퓨터 시뮬레이션, 실증적 측정 등을 통해 상이한 IC 프로세스 컨디션들에 대해 그리고 많은 IC 칩들에 대해 특징화될 수도 있다. IC 프로세스 컨디션에 대한 Rind 의 룩업 테이블은 특징화로부터 획득될 수도 있다. 각각의 IC 칩은 그 IC 칩에 의해 관측된 IC 프로세스 컨디션들을 결정할 수도 있는 IC 프로세스 모니터를 포함할 수도 있다. IC 에 의해 관측된 IC 프로세스 컨디션이 룩업 테이블에 제공될 수도 있고, 이 룩업 테이블은 관측된 IC 프로세스 컨디션에 대응하는 Rind 저항을 제공할 수도 있다.

인덕터 (212) 의 저항은 또한, 다른 방식들로 결정될 수도 있다. 저항이 일단 결정되면, Ibias 전류를 계산하기 위한 이후의 이용을 위해 저장될 수도 있다.

도 3 은 전력 증폭기 (210) 의 바이어스 전류를 측정하기 위한 인덕터 (214) 의 이용을 나타낸다. 도 3 은 인덕터 양단의 전압을 측정하기 위해 인덕터 (214) 의 인히런트 저항 (inherent resistance) 을 활용한다. NMOS 트랜지스터 (212) 의 드레인과 Vdd 사이에는 직렬로 외부 저항기가 추가되지 않는다. 이는, 외부 저항기가 전력을 소멸시킬 것이고 다른 유해한 영향들을 가질 수도 있기 때문에 바람직하다.

도 4 는 전력 증폭기 (410) 내의 NMOS 트랜지스터의 게이트-소스 전압 Vgs 을 측정함으로써 바이어스 조정의 예시적인 설계의 개략도를 나타낸다. 도 4 에 도시된 예시적인 설계에서, 전력 증폭기 (410) 는 함께 스택킹되고 인덕터 (416) 에 커플링된 2 개의 NMOS 트랜지스터들 (412 및 414) 로 구현된다. NMOS 트랜지스터 (412) 는 RFin 신호를 수신하는 게이트 및 회로 그라운드에 커플링된 소스를 갖는다. NMOS 트랜지스터 (414) 는 NMOS 트랜지스터 (412) 의 드레인에 커플링된 소스 및 RFout 신호를 제공하는 드레인을 갖는다. NMOS 트랜지스터 (412) 는 전력 증폭기 (410) 에 신호 증폭을 제공한다. 인덕터 (416) 는 Vdd 에 커플링된 일 단 및 NMOS 트랜지스터 (414) 의 드레인에 커플링된 타 단을 갖는다. NMOS 트랜지스터 (412) 는 전력 증폭기 (410) 에 신호 증폭을 제공한다. NMOS 트랜지스터 (414) 는 전력 증폭기 (410) 에 버퍼링을 제공한다. RFout 신호의 전압 스윙 (swing) 이 클 수도 있고, NMOS 트랜지스터들 (412 와 414) 사이에서 스플릿될 수도 있다. 각각의 NMOS 트랜지스터는 그 후, 더 작은 전압 스윙 (예를 들어, 전압 스윙의 절반) 을 관측하는데, 이 전압 스윙은 그 후 NMOS 트랜지스터들의 신뢰도를 향상시킬 수도 있다. 인덕터 (416) 는 패시브 부하 및 RF 초크로서 작용할 수도 있고, 또한 전력 증폭기 (410) 에 대한 출력 매칭 회로의 일부분일 수도 있다.

저항기 (422) 는 NMOS 트랜지스터 (412) 의 게이트에 커플링된 일 단 및 바이어스 회로 (470) 로부터 제 1 바이어스 전압 Vbias1 을 수신하는 타 단을 갖는다. 저항기 (424) 는 NMOS 트랜지스터 (414) 의 게이트에 커플링된 일 단 및 바이어스 회로 (470) 로부터 제 2 바이어스 전압 Vbias2 을 수신하는 타 단을 갖는다.

도 4 에 도시된 예시적인 설계에서, 바이어스 조정 회로 (440) 는 op-amp (452), ADC (458), 프로세서 (460), 룩업 테이블 (462), 및 바이어스 회로 (470) 를 포함한다. 프로세서 (460) 는 도 1 의 프로세서 (110) 에 의해 구현될 수도 있다. 바이어스 회로 (470) 는 도 2 의 바이어스 회로 (220) 로 구현될 수도 있고, 전류 소스 (230) 는 프로세서 (460) 에 의해 제어 가능할 수도 있다. Op-amp (452) 는 NMOS 트랜지스터 (414) 의 소스에 커플링된 하나의 입력 및 NMOS 트랜지스터 (414) 의 게이트에 커플링된 다른 입력을 갖는다. Op-amp (452) 는 NMOS 트랜지스터 (414) 의 Vgs 전압을 감지/측정하고, 측정된 Vgs 전압을 ADC (458) 에 제공한다. ADC (458) 는 측정된 Vgs 전압을 양자화하고, 디지털화된 Vgs 전압을 프로세서 (460) 에 제공한다. 프로세서 (460) 는 ADC (458) 로부터의 디지털화된 Vgs 전압에 기초하여 NMOS 트랜지스터 (414) 를 지나는 Ibias 전류를 추정한다. 프로세서 (460) 는 타겟 Ibias 전류에 대해 추정된/측정된 Ibias 전류를 비교하고, 측정된 Ibias 전류가 타겟 Ibias 전류에 매칭하도록 바이어스 회로 (470) 를 제어하여 Vbias1 및/또는 Vbias2 전압을 생성한다. 예를 들어, 측정된 Ibias 전류가 타겟 Ibias 전류보다 작으면, 프로세서 (460) 는 바이어스 회로 (470) 를 제어하여 Vbias1 및/또는 Vbias2 전압을 증가시킬 수도 있는데, Vbias1 및/또는 Vbias2 전압은 그 후 Ibias 전류로 하여금 증가하게 할 수도 있다. 측정된 Ibias 전류가 타겟 Ibias 전류보다 크면, 그 반대의 경우가 적용된다.

도 9 는 NMOS 트랜지스터의 드레인-소스 전압 Vds 에 대한 드레인 전류 Id 의 커브들의 군을 나타낸다. Vds 에 대한 Id 의 커브는 소정의 Vgs 전압에 대해 그려질 수도 있다. 이 커브는, 커브에서 니 (knee) 에 도달할때까지 Vds 전압에 따라 증가하는 Id 전류를 나타낸다. 니 후에, Id 전류는 (이상적으로) 최종 값으로 평평해지고, Vds 전압이 증가됨에 따라 증가하지 않는다. 도 9 는 3 개의 상이한 Vgs 전압들, Vgs1, Vgs2 및 Vgs3 에 대한 3 개의 커브들을 나타낸다. 도 9 에 도시된 바와 같이, 점진적으로 보다 높은 Vgs 전압들에 대한 커브는 Id 전류의 최종 값으로 점진적으로 커진다.

다시 도 4 를 참조하면, 전력 증폭기 (410) 의 NMOS 트랜지스터 (414) 는 니 위의 포화 영역에서 동작될 수도 있다. 따라서, NMOS 트랜지스터 (414) 의 Vgs 전압은 대응하는 Id 전류로 맵핑될 수도 있다. 룩업 테이블 (462) 은, 측정, 컴퓨터 시뮬레이션 등을 통해 NMOS 트랜지스터의 특성에 기초하여 결정될 수도 있는 NMOS 트랜지스터 (414) 의 Vgs 에 대한 Id 를 저장할 수도 있다. NMOS 트랜지스터 (414) 의 Vgs 전압이 측정될 수도 있다. 측정된 Vgs 전압은 룩업 테이블 (462) 에 제공될 수도 있는데, 룩업 테이블은 대응하는 Id 전류를 제공할 수도 있다. 프로세서 (460) 는 측정된 Vgs 전압에 대한 Id 전류를 수신할 수도 있고, Vbias1 및/또는 Vbias2 전압을 조정하도록 바이어스 회로 (470) 를 다이렉팅하여 타겟 Id 전류를 획득할 수도 있다.

도 4 는 2 개의 NMOS 트랜지스터들 (412 및 414) 이 함께 스택킹되는 예시적인 설계를 나타낸다. 일반적으로, 임의의 수의 NMOS 트랜지스터들이 함께 스택킹될 수도 있다. 스택킹하기 위한 NMOS 트랜지스터들의 수는 RFout 신호의 최대 전압 스윙, 각각의 NMOS 트랜지스터의 브레이크다운 전압 등에 의존할 수도 있다. 스택 (stack) 에서의 하나 이상의 NMOS 트랜지스터들의 Vgs 전압이 측정될 수도 있고, 전력 증폭기에 대한 타겟 Ibias 전류를 획득하도록 하나 이상의 바이어스 전압을 조정하는데 이용될 수도 있다.

도 5 는 전력 증폭기 (410) 및 리플리카 회로 (430) 내의 NMOS 트랜지스터들의 Vgs 전압을 측정함으로써 바이어스 조정의 예시적인 설계의 개략도를 나타낸다. 리플리카 회로 (430) 는 스택 구성으로 커플링된 2 개의 NMOS 트랜지스터들 (432 및 434) 을 포함한다. NMOS 트랜지스터 (432) 는 NMOS 트랜지스터 (412) 의 게이트에 커플링된 게이트 및 회로 그라운드에 커플링된 소스를 갖는다. NMOS 트랜지스터 (434) 는 NMOS 트랜지스터 (432) 의 드레인에 커플링된 소스, NMOS 트랜지스터 (414) 의 게이트에 커플링된 게이트, 및 Vdd 에 커플링된 드레인을 갖는다.

도 5 에 도시된 예시적인 설계에서, 바이어스 조정 회로 (442) 는 op-amp (452 및 454), 멀티플렉서 (Mux; 456), ADC (458), 프로세서 (460), 룩업 테이블 (462), 및 바이어스 회로 (470) 를 포함한다. Op-amp (452) 는 NMOS 트랜지스터 (414) 의 소스에 커플링된 하나의 입력 및 NMOS 트랜지스터 (414) 의 게이트에 커플링된 다른 입력을 갖는다. Op-amp (452) 는 NMOS 트랜지스터 (414) 의 Vgs전압을 감지/측정하고, 멀티플렉서 (456) 의 제 1 입력에 이 측정된 Vgs 전압을 제공한다. 유사하게, op-amp (454) 는 NMOS 트랜지스터 (434) 의 소스에 커플링된 하나의 입력 및 NMOS 트랜지스터 (434) 의 게이트에 커플링된 다른 입력을 갖는다. op-amp (454) 는 NMOS 트랜지스터 (434) 의 Vgs 전압을 감지/측정하고, 멀티플렉서 (456) 의 제 2 입력에 이 측정된 Vgs 전압을 제공한다. 멀티플렉서 (456) 는 op-amp (452) 로부터 측정된 Vgs 전압 또는 op-amp (454) 로부터 측정된 Vgs 전압을 ADC (458) 에 제공한다. ADC (458) 는 멀티플렉서 (456) 로부터 측정된 Vgs 전압을 양자화하고, 디지털화된 Vgs 전압을 프로세서 (460) 에 제공한다. 후술되는 바와 같이, 프로세서 (460) 는 NMOS 트랜지스터들 (414 및 434) 에 대한 디지털화된 Vgs 전압을 수신하고, 전력 증폭기 (410) 에 대해 타겟 Ibias 전류가 획득되도록 바이어스 회로 (470) 를 제어하여 Vbias1 및/또는 Vbias2 를 생성한다.

리플리카 회로 (430) 는 전력 증폭기 (410) 의 NMOS 트랜지스터들 (412 및 414) 의 리플리카이다. 그러나, 전력 소모를 감소시키기 위해서, 리플리카 회로 (430) 의 NMOS 트랜지스터들 (432 및 434) 은 전력 증폭기 (410) 의 NMOS 트랜지스터들 (412 및 414) 보다 작은 크기를 가질 수도 있다. 또한, 리플리카 회로 (430) 의 NMOS 트랜지스터들 (432 및 434) 은 전력 증폭기 (410) 의 NMOS 트랜지스터들 (412 및 414) 에 의해 관측된 높은 바이어스 전류 및 큰 전압 스윙 (swing) 에 노출되지 않는다. 따라서, NMOS 트랜지스터들 (432 및 434) 은 NMOS 트랜지스터들 (412 및 414) 보다 적은 에이징을 경험한다. 이 차별성은, 전력 증폭기 (410) 에 대한 타겟 Ibias 전류를 설정하는데 이용될 수도 있다.

전력 증폭기 (410) 에 대한 타겟 Ibias 전류는 다음과 같이 획득될 수도 있다. 먼저, 리플리카 회로 (430) 의 NMOS 트랜지스터 (434) 의 Vgs 전압은 NMOS 트랜지스터들 (432 및 434) 의 게이트들에 각각 인가된 공칭 Vbias1 및 Vbias2 전압으로 측정될 수도 있다. 공칭 Vbias1 및 Vbias2 전압은 NMOS 트랜지스터들 (432 및 434) 을 지나는 타겟 Id 전류를 제공하고, 리플리카 회로 (430) 의 이전 특성에 의해 결정될 수도 있다. 전력 증폭기 (410) 의 NMOS 트랜지스터 (414) 의 Vgs 전압은 그 후, NMOS 트랜지스터들 (412 및 414) 의 게이트들에 각각 인가된 공칭 Vbias1 및 Vbias2 전압으로 측정될 수도 있다. NMOS 트랜지스터 (414) 의 측정된 Vgs 전압은 NMOS 트랜지스터 (434) 의 Vgs 전압에 대해 비교될 수도 있다. Vbias1 및/또는 Vbias2 는 그 후, NMOS 트랜지스터 (414) 의 측정된 Vgs 전압이 NMOS 트랜지스터 (434) 의 측정된 Vgs 전압에 매칭하도록 조정될 수도 있다. NMOS 트랜지스터 (434) 의 Vgs 전압에 NMOS 트랜지스터 (414) 의 Vgs 전압을 매칭시킴으로써, NMOS 트랜지스터 (414) 를 지나는 타겟 Id 전류 (및 이에 따른 전력 증폭기 (410) 에 대한 타겟 Ibias 전류) 가 획득될 수도 있다.

도 5 에 도시되지 않았으나, NMOS 트랜지스터 (434) 를 지나는 Id 전류가 측정될 수도 있고, Vbias1 및/또는 Vbias2 전압은 타겟 Id 전류가 획득되도록 변경될 수도 있다. NMOS 트랜지스터 (434) 을 지나는 타겟 Id 전류를 제공할 수 있는 Vbias1 및 Vbias2 전압은 공칭 Vbias1 및 Vbias2 전압으로서 저장될 수도 있다.

도 6 은 피드백 루프를 이용하는 바이어스 조정의 예시적인 설계의 개략도를 나타낸다. 전력 증폭기 (410) 및 리플리카 회로 (430) 는 도 4 및 도 5 각각에 대해 전술된 바와 같이 커플링된다. 도 6 에 도시된 예시적인 설계에서, 바이어스 조정 회로 (444) 는 로우패스 필터 (462), op-amp (464), 프로세서 (460), 및 바이어스 회로 (470) 를 포함한다. 로우패스 필터 (462) 및 op-amp (464) 는 피드백 회로를 형성한다. 로우패스 필터 (462) 는 전력 증폭기 (410) 의 NMOS 트랜지스터 (412) 의 드레인에 커플링된 입력을 갖고, 그 입력 신호에서의 RF 성분들을 제거하도록 필터링을 수행하며, 감지된 전압 Vsense 을 제공한다. Vsense 전압은 NMOS 트랜지스터 (412) 의 드레인에서의 직류 (DC) 전압을 나타낸다. Op-amp (464) 는 로우패스 필터 (464) 의 출력에 커플링된 넌-인버팅 (non-inverting) 입력 및 NMOS 트랜지스터 (432) 의 드레인에 커플링된 인버팅 입력을 갖는다. op-amp (464) 의 출력은 저항기 (422) 의 일 단에 커플링되고, 저항기 (422) 의 타 단은 NMOS 트랜지스터 (412) 의 게이트에 커플링된다. Op-amp (464) 는 NMOS 트랜지스터 (412) 의 게이트에 Vbiasl 전압을 제공한다. 바이어스 회로 (470) 는 저항기 (424) 의 일 단에 Vbias2 전압을 제공하고, 저항기 (424) 의 타 단은 NMOS 트랜지스터들 (414 및 434) 양자 모두의 게이트에 커플링된다. 바이어스 회로 (470) 는 또한, 저항기 (426) 의 일 단에 Vbias3 전압을 제공하고, 저항기 (426) 의 타 단은 리플리카 회로 (430) 의 NMOS 트랜지스터 (432) 의 게이트에 커플링된다.

피드백 루프 (480) 는 로우패스 필터 (462), op-amp (464), 저항기 (422), 및 NMOS 트랜지스터 (412) 에 의해 형성된다. 리플리카 (430) 는 피드백 루프에 대한 기준 전압 Vref 을 생성한다. 바이어스 회로 (470) 는, 타겟 Id 전류가 NMOS 트랜지스터들 (434 및 432) 을 통해 흐르도록 이들 NMOS 트랜지스터들 (434 및 432) 각각에 대한 공칭 Vbias2 및 Vbias3 전압을 생성한다. NMOS 트랜지스터 (432) 의 드레인에서의 전압은 피드백 루프에 대한 Vref 전압으로서 이용된다. Op-amp (464) 는 Vref 전압에 대해 Vsense 전압을 비교하고, Vsense 전압이 Vref 전압에 매칭하도록 Vbiasl 전압을 생성한다. 예를 들어, Vsense 전압이 Vref 전압보다 높으면, op-amp (464) 는 보다 높은 Vbiasl 전압을 제공하는데, 이 전압은 그 후 NMOS 트랜지스터 (412) 를 보다 강하게 턴 온시키고 NMOS 트랜지스터 (412) 의 드레인에서의 전압을 감소시킨다. Vsense 전압이 Vref 전압 보다 낮은 경우, 그 반대의 경우가 적용된다.

도 6 에 도시된 예시적인 설계에서, 피드백 루프는, NMOS 트랜지스터 (412) 의 드레인에서의 DC 전압이 NMOS 트랜지스터 (432) 의 드레인에서의 DC 전압에 매칭하도록 NMOS 트랜지스터 (412) 에 대한 Vbias1 전압을 조정한다. NMOS 트랜지스터들 (414 및 434) 의 게이트들에 동일한 Vbias2 전압이 인가되기 때문에, 피드백 루프는 근본적으로 NMOS 트랜지스터 (414) 의 Vgs 전압을 NMOS 트랜지스터 (434) 의 Vgs 전압에 매칭시킨다. 이는 그 후, NMOS 트랜지스터 (414) 에 대해 타겟 Id 전류가 획득되고, 따라서 전력 증폭기 (410) 에 대해 타겟 Ibias 전류가 획득되는 것을 초래한다.

타겟 Id 전류를 제공할 수 있는 공칭 Vbias1 및/또는 Vbias2 전압은 리플리카 회로 (430) 의 이전 특성화에 의해 결정될 수도 있다. 다르게는, NMOS 트랜지스터 (434) 를 지나는 Id 전류가 측정될 수도 있고, Vbias1 및/또는 Vbias2 전압은 타겟 Id 전류가 획득되도록 변경될 수도 있다.

도 6 에서 피드백 루프는, 전력 증폭기 (410) 가 동작 중인 경우에도 연속적으로 동작할 수 있다. 다르게는, 피드백 루프는 Vbiasl 전압을 설정하도록 동작될 수도 있고, 이 전압은 ADC 로 측정될 수도 있다. 피드백 루프는 그 후, 접속이 끊어질 수도 있고, 측정된 Vbiasl 전압이 (예를 들어, 바이어스 회로 (470)) 에 의해 생성되고 저항기 (422) 에 인가될 수도 있다.

도 7 은 전력 증폭기 (710) 로부터 공급 전압을 분리시키기 위해 스위칭 모드 전력 공급기 (SMPS)(720) 를 이용하는 바이어스 조정의 예시적인 설계의 개략도를 나타낸다. 전력 증폭기 (710) 는, 하나의 예외를 갖고 도 2 의 전력 증폭기 (210) 의 NMOS 트랜지스터 (212), 인덕터 (214), 및 저항기 (216) 와 유사한 방식으로 커플링되는, NMOS 트랜지스터 (712), 인덕터 (714), 및 저항기 (716) 를 포함한다. 인덕터 (714) 는 Vdd 대신에 SMPS (720) 에 의해 제공된 Vsmps 공급 전압에 커플링된다.

SMPS (720) 내에서, P-채널 금속 산화물 반도체 (PMOS) 트랜지스터 (722) 는 배터리 전원 Vbat 에 커플링된 소스, 노드 X 에 커플링된 드레인, 및 SMPS 제어 유닛 (726) 에 커플링된 게이트를 갖는다. NMOS 트랜지스터 (724) 는 회로 그라운드에 커플링된 소스, 노드 X 에 커플링된 드레인, 및 SMPS 제어 유닛 (726) 에 커플링된 게이트를 갖는다. SMPS 제어 유닛 (726) 은 프로세서 (760) 로부터의 출력 뿐만 아니라 노드 Y (간략함을 위해 도 7 에는 도시되지 않음) 에서의 전압을 수신하고, PMOS 트랜지스터 (722) 에 대한 제 1 제어 전압 및 NMOS 트랜지스터 (724) 에 대한 제 2 제어 전압을 생성한다. 인덕터 (732) 는 노드 X 와 노드 Y 사이에 커플링된다. 캐패시터 (734) 는 노드 Y 와 회로 그라운드 사이에 커플링된다. 전력 증폭기 (710) 의 인덕터 (714) 는, Vsmps 전압을 제공하는 노드 Y 에 커플링된다.

바이어스 조정 회로 (740) 는, 타겟 Ibias 전류가 전력 증폭기 (710) 에 제공되도록 전력 증폭기 (710) 의 NMOS 트랜지스터 (712) 에 대한 Vbias 전압을 생성한다. 회로 (740) 내에서, NMOS 트랜지스터 (752) 는 Vdd 에 커플링된 드레인, 제어 회로 (762) 에 커플링된 게이트, 및 저항기 (754) 의 일 단에 커플링된 소스를 갖는다. 저항기 (754) 의 타 단은 노드 X 에 커플링된다. op-amp (756) 는 저항기 (754) 의 2 개의 단부에 커플링된 2 개의 입력들 및 ADC (758) 에 커플링된 출력을 갖는다. 프로세서 (760) 는 ADC (758) 로부터 디지털 출력을 수신하고, 원하는 Ibias 전류를 생성하도록 제어 회로 (762) 를 다이렉팅하며, NMOS 트랜지스터 (712) 에 대해 원하는 Vbias 전압을 생성하도록 바이어스 회로 (770) 를 제어한다. 프로세서 (760) 는 도 1 의 프로세서 (110) 로 구현될 수도 있다. 바이어스 회로 (770) 는 도 2 의 바이어스 회로 (220) 로 구현될 수도 있다.

통상의 동작 모드에서, NMOS 트랜지스터 (752) 는 턴 오프되고, SMPS (720) 는 턴 온 되어 Vbat 전압에 기초하는 전력 증폭기 (710) 에 대한 Vsmps 전압을 생성한다. SMPS 제어 유닛 (726) 은 펄스 폭 변조기 (PWM) 생성기로서 동작할 수도 있고, PMOS 트랜지스터 (722) 를 번갈아가며 턴온 및 턴오프할 수도 있다. 온 상태 동안, PMOS 트랜지스터 (722) 는 턴 온되고, NMOS 트랜지스터 (724) 는 턴 오프된다. Vbat 전압은 PMOS 트랜지스터 (722) 를 통해 인덕터 (732) 에 커플링되는데, 인덕터는 Vbat 전압으로부터의 에너지를 저장한다. Vbat 전압은 온 상태 동안 캐패시터 (734) 및 전류 증폭기 (710) 에 전류를 제공한다. 오프 상태 동안, PMOS 트랜지스터 (722) 는 턴 오프되고, NMOS 트랜지스터 (724) 는 턴 온된다. Vbat 전압은 PMOS 트랜지스터 (722) 에 의해 인덕터 (732) 로부터 접속이 끊어진다. 인덕터 (732) 는 NMOS 트랜지스터 (724) 에 의해 회로 그라운드에 커플링되고, 그 저장된 에너지를 캐패시터 (734) 및 전력 증폭기 (710) 에 제공한다. 캐패시터 (734) 는 Vsmps 전압을 대략 일정하게 유지하고, 또한 오프 상태 동안 그 전하를 전력 증폭기 (710) 에 제공한다. 인덕터 (732) 및 캐패시터 (734) 는 또한, MOS 트랜지스터들 (722 및 724) 의 스위칭으로 인한 Vsmps 전압에서의 리플 (ripple) 을 억제하는 로우패스 필터를 형성한다.

바이어스 조정 모드에서, MOS 트랜지스터들 (722 및 724) 양자 모두를 턴 오프함으로써 SMPS (720) 가 턴 오프된다. NMOS 트랜지스터 (752) 는 턴 온되고, Ibias 전류를 저항기 (754) 를 통해 전력 증폭기 (710) 로 패스한다. Op-amp (756) 는 저항기 (754) 양단의 전압 Vres 를 감지/측정한다. ADC (758) 는 측정된 Vres 전압을 양자화하고, 디지털화된 Vres 전압을 프로세서 (760) 에 제공한다. 프로세서 (760) 는 ADC (758) 로부터의 디지털화된 Vres 전압, 저항기 (754) 의 기지의 저항 Rres 에 기초하여 저항기 (754) 를 지나는 Ibias 전류를 계산하고, 또는 Ibias = Vres/Rres 이다. 프로세서 (760) 는, 측정된 Ibias 전류가 타겟 Ibias 전류에 매칭하도록 Vbias 전압을 생성하기 위해 Vbias 전압을 생성하도록 타겟 Ibias 전류에 대한 연산/측정된 Ibias 전류를 비교하고 바이어스 회로 (770) 를 제어한다. 예를 들어, 측정된 Ibias 전류가 타겟 Ibias 전류보다 작으면, 프로세서 (760) 는 바이어스 회로 (770) 를 제어하여 Vbias 전압을 증가시킬 수도 있는데, 이 Vbias 전압은 그 후 Ibias 전류로 하여금 증가하게 한다. 측정된 Ibias 전류가 타겟 Ibias 전류보다 크면, 반대의 경우가 적용된다. 프로세서 (760) 는 통상의 동작 모드에서 NMOS 트랜지스터 (752) 를 턴 오프하도록 또는 바이어스 조정 모드에서 NMOS 트랜지스터 (752) 를 턴 온하도록 제어 회로 (762) 를 다이렉팅할 수도 있다. 프로세서 (760) 는 또한, 바이어스 조정 모드에서 Vsmps 전압이 통상의 동작 모드에서의 Vsmps 전압과 유사하도록 NMOS 트랜지스터 (752) 에 대한 제어 전압을 생성하도록 제어 회로 (762) 를 다이렉팅할 수도 있다.

SMPS (720) 는 통상적으로, 배터리 전압 또는 외부 전압을 전력 증폭기 (710) 에 대해 보다 낮은 공급 전압으로 조절하는데 이용되고, 이는 그 후 전력 소모를 감소시키고 PAE (power-added efficiency) 를 향상시킬 수도 있다. 도 7 에 도시된 예시적인 설계는 SMPS (720) 를 활용하여 노드 X 로부터 Vbat 전압을 분리시키는데, 이는 MOS 트랜지스터 (722 및 724) 양자 모두를 턴 오프함으로써 달성된다. 노드 X 가 Vbat 전압으로부터 분리된 상태에서, 외부 전류가 NMOS 트랜지스터 (752) 및 저항기 (754) 를 통해 전력 증폭기 (710) 에 인가될 수도 있다. 이 외부 전류가 측정될 수도 있고, NMOS 트랜지스터 (712) 에 대한 적절한 Vbias 전압을 생성하여 전력 증폭기 (710) 에 대한 타겟 Ibias 전류를 획득한다. 통상의 동작 모드 동안, NMOS 트랜지스터 (752) 는 턴 오프되고, 전력 증폭기 (710) 의 동작에 영향을 주지 않는다.

도 8 은 SMPS (720) 를 이용하는 바이어스 조정의 다른 예시적인 설계의 개략도를 나타낸다. 도 7 에 대해 전술된 바와 같이 전력 증폭기 (710) 및 SMPS (720) 가 커플링된다. 바이어스 조정 회로 (742) 는, 타겟 Ibias 전류가 전력 증폭기에 제공되도록 전력 증폭기 (710) 의 NMOS 트랜지스터 (712) 에 대한 Vbias 전압을 생성한다. 회로 (742) 내에서, NMOS 트랜지스터 (752), 제어 회로 (762), 및 프로세서 (760) 는 도 7 에 대해 전술된 바와 같이 커플링된다. 도 7 의 저항기 (754) 는 전력 증폭기 (710) 에 Ibias 의 기지의 전류를 제공할 수 있는 전류 소스 (764) 로 대체된다. NMOS 트랜지스터 (752) 및 전류 소스 (764) 는 또한, 제어 회로 (762) 에 의해 제어된 PMOS 전류 소스 트랜지스터 (또는 이상적인 조정 가능한 전류 소스) 로 대체될 수도 있다. 스위치 (772) 는 NMOS 트랜지스터 (712) 의 게이트에 커플링된 일 단자 및 NMOS 트랜지스터 (712) 의 드레인에 커플링된 다른 단자를 갖는다. 스위치 (774) 는 NMOS 트랜지스터 (712) 의 게이트에 커플링된 일 단자 및 NMOS 트랜지스터 (782) 의 게이트에 커플링된 다른 단자를 갖는다. 스위치들 (772 및 774) 은 Vctrl 제어 신호를 수신한다. 스위치 (776) 는 바이어스 회로 (770) 의 출력과 저항기 (716) 사이에 커플링되고,

제어 신호를 수신한다. NMOS 트랜지스터 (782) 는 회로 그라운드에 커플링된 소스 및 op-amp (786) 의 하나의 입력에 커플링된 드레인을 갖는다. PMOS 트랜지스터 (784) 는 NMOS 트랜지스터 (782) 의 드레인에 커플링된 드레인과 게이트 및 Vdd 에 커플링된 소스를 갖는다. PMOS 트랜지스터 (784) 는 또한, 기지의 값을 갖는 저항기로 대체될 수도 있다. Op-amp (786) 는 Vdd 에 커플링된 다른 입력 및 ADC (758) 에 커플링된 출력을 갖는다. 프로세서 (760) 는 ADC (758) 로부터 디지털 출력을 수신하고, 원하는 Ibias 전류를 제공하도록 제어 회로 (762) 를 다이렉팅하며, NMOS 트랜지스터 (712) 에 대해 원하는 Vbias 전압을 생성하도록 바이어스 회로 (770) 를 제어한다.

통상의 동작 모드에서, NMOS 트랜지스터 (752) 는 턴 오프되고, 스위치들 (772 및 774) 는 오픈되고, 스위치 (776) 는 클로징되며, SMPS (720) 는 턴 온되어 전력 증폭기 (710) 에 대한 Vsmps 전압을 생성한다. 바이어스 조정 모드에서, SMPS (720) 는 MOS 트랜지스터들 (722 및 724) 양자 모두를 턴 오프함으로써 턴 오프된다. NMOS 트랜지스터 (752) 는 턴 온되고, Ibias 의 기지의 전류를 전력 증폭기 (710) 로 패스한다. 스위치들 (772 및 774) 이 클로징되고, NMOS 트랜지스터들 (712 및 782) 은 전류 미러로서 동작한다. 동일한 DC 전압이 NMOS 트랜지스터들 (712 및 782) 의 게이트에 인가되기 때문에, NMOS 트랜지스터 (782) 를 지나는 Icm 전류는 NMOS 트랜지스터 (712) 를 지나는 Ibias 전류에 관련되고, 또는 Icm = Ibias/K 이며, 여기서 K 는 NMOS 트랜지스터 (782) 의 크기에 대한 NMOS 트랜지스터 (712) 의 크기의 비율이다. 타겟 Ibias 전류는 대응하는 타겟 Icm 전류로 변환될 수도 있다.

Op-amp (786) 는 스위치들 (772 및 774) 이 클로징되고, 스위치 (776) 는 오픈되며 Vbias 전압이 접속되지 않은 상태에서 PMOS 트랜지스터 (784) 의 Vgs 전압을 감지/측정한다. ADC (758) 는 측정된 Vgs 전압을 양자화하고, 디지털화된 Vgs 전압을 프로세서 (760) 에 제공한다. 프로세서 (760) 는 PMOS 트랜지스터 (784) 의 기지의 드레인-소스 저항 Rds 및 ADC (758) 로부터의 디지털화된 Vgs 전압에 기초하여 NMOS 트랜지스터 (782) 를 지나는 Icm 전류를 계산하고, 또는 Icm = Vgs/Rds 이다. Rds 는 PMOS 트랜지스터 (784) 를 특징지음으로써 결정될 수도 있다. 프로세서 (760) 는 타겟 Icm 전류에 대해 계산된/측정된 Icm 전류를 비교하고, 측정된 Icm 전류가 타겟 Icm 전류에 매칭하도록 Vbias 전압을 결정한다. 예를 들어, 측정된 Icm 전류가 타겟 Icm 전류보다 작으면, 프로세서 (760) 는 Vbias 전압을 증가시킬 수도 있는데, Vbias 전압은 그 후 Ibias 전류 및 Icm 전류 양자 모두로 하여금 증가되게 한다. 측정된 Icm 전류가 타겟 Icm 전류보다 크면, 반대의 경우가 적용된다. 바이어스 회로 (770) 는 프로세서 (760) 에 의해 나타나는 바와 같이 Vbias 전압을 생성하고, 스위치 (772 및 774) 가 오픈된 상태에서 스위치 (776) 를 통해 Vbias 전압을 인가한다. Vbias 전압의 인가 및 Icm 전류의 측정은 순차적으로 또는 반복적으로 수행될 수도 있다. 예를 들어, Icm 전류는 스위치 (776) 를 오픈함으로써 Vbias 전압이 접속되지 않은 상태에서 측정될 수도 있고, 그 후 Vbias 전압은 스위치들 (772 및 774) 이 클로징되는 상태에서 인가될 수도 있다. 스위치 (776) 는, 스위치들 (772 및 774) 이 클로징되고 Icm 전류가 측정되고 있는 경우 바이어스 회로 (770) 의 접속을 끊는다. Vbias 전압이 접속되는 동안 스위치들 (772 및 774) 이 오픈된다.

도 2 내지 도 8 은 타겟 바이어스 전류를 획득하기 위해 바이어스 전압을 설정하고 전력 증폭기를 지나는 바이어스 전류를 직접 또는 간접적으로 측정할 수 있는 바이어스 조정 회로들의 다양한 예시적인 설계들을 나타낸다. 바이어스 조정 회로들의 다른 설계들은 본원의 설명에 기초하여 구현될 수도 있다. 바이어스 조정 회로들은 (전술된 바와 같은) 전력 증폭기 뿐만 아니라 다른 유형의 증폭기들에 이용될 수도 있다.

본원에 설명된 기술들은 증폭기의 바이어스 전류의 측정 및 조정을 인에이블한다. 증폭기로부터의 피드백을 통해 바이어스 전류를 동적으로 조정함으로써, 에이징의 효과들이 보상될 수도 있다. 이는 다양한 이점들, 예컨대 보다 일관된 증폭기 성능, 향상된 제품 수율, 신뢰도 문제들의 완화 등을 제공할 수도 있다. 또한, IC 프로세스, 온도, 전력 공급 전압 등과 같은 다른 효과들로 인한 바이어스 시프트가 또한, 보상될 수도 있다. 기술들은 에이징 관련된 신뢰도 문제들을 가질 수도 있는 보다 낮은 비용의 IC 프로세스 기술들 (예를 들어, 실리콘-온-인슐레이터 (SOI) 또는 벌크 실리콘 (Si)) 을 이용할 수도 있다.

일반적으로, 증폭기의 바이어스 전류는 적합한 때 일회 또는 수회 조정될 수도 있다. 예시적인 설계에서, 바이어스 전류는, 예를 들어 RF 송신이 시작되기 전에 호 (call) 의 시작에서 조정될 수도 있다. 예를 들어, 바이어스 전압은, 전력 증폭기의 바이어스 전류를 원하는 성능을 획득하기 위해 선택될 수도 있는 타겟 전류로 복구하도록 조정될 수도 있다. 본원에 설명된 기술들은, 각종 팩터들, IC 프로세스 변화, 전력 공급 전압, 온도 등으로 인한 바이어스 시프트를 보상하는데 이용될 수도 있다.

예시적인 설계에서, 장치 (예를 들어, 집적 회로, 무선 디바이스 등) 는, 예를 들어 도 2 에 도시된 바와 같이 증폭기 및 바이어스 회로를 포함할 수도 있다. 증폭기는 제 1 트랜지스터 (예를 들어, NMOS 트랜지스터 (212)) 를 포함할 수도 있다. 바이어스 회로는 증폭기의 제 1 트랜지스터에 커플링된 제 2 트랜지스터 (예를 들어, NMOS 트랜지스터 (222)) 를 포함할 수도 있다. 제 1 및 제 2 트랜지스터는 전류 미러를 형성할 수도 있다. 바이어스 회로는 제 1 및 제 2 트랜지스터에 대한 바이어스 전압을 생성하여, 제 1 트랜지스터에 대한 타겟 바이어스 전류를 획득할 수도 있다. 바이어스 회로는 제 2 트랜지스터에 커플링된 전류 소스 (예를 들어, 전류 소스 (230)) 를 더 포함할 수도 있다. 바이어스 회로는 바이어스 전압을 생성하여, 제 1 트랜지스터에 대한 타겟 바이어스 전류에 기초하여 결정될 수도 있는 전류 소스로부터 타겟 전류를 획득할 수도 있다. 증폭기는 전력 증폭기 또는 몇몇 다른 유형의 증폭기일 수도 있다.

다른 예시적인 설계에서, 장치는, 예를 들어 도 3 에 도시된 바와 같이 증폭기, 감지 회로, 및 바이어스 회로를 포함할 수도 있다. 증폭기는 인덕터 (예를 들어, 인덕터 (214)) 에 커플링된 트랜지스터 (예를 들어, NMOS 트랜지스터 (212)) 를 포함할 수도 있다. 감지 회로 (예를 들어, op-amp (252)) 는 인덕터에 커플링될 수도 있고, 인덕터 양단의 전압을 측정할 수도 있다. 바이어스 회로는 트랜지스터에 커플링될 수도 있고, 인덕터 양단의 측정된 전압에 기초하여 트랜지스터에 대한 바이어스 전압을 생성하여 트랜지스터에 대한 타겟 바이어스 전류를 획득할 수도 있다.

장치는 ADC 및 프로세서를 더 포함할 수도 있다. ADC 는 측정된 전압을 디지털화하고, 디지털화된 전압을 제공할 수도 있다. 프로세서는 디지털화된 전압에 기초하여 바이어스 회로에 대한 제어를 생성할 수도 있다. 프로세서는 디지털화된 전압 및 인덕터에 대한 기지의 저항에 기초하여 트랜지스터에 대한 측정된 바이어스 전류를 결정할 수도 있다. 프로세서는 측정된 바이어스 전류 및 타겟 바이어스 전류에 기초하여 바이어스 회로에 대한 제어를 생성할 수도 있다. 인덕터에 대한 저항 값은, 예를 들어 공장에서 또는 호 이전의 필드에서의 캘리브레이션 동안, 인덕터를 지나는 기지의 전류를 인가하고, 인덕터 양단의 전압을 측정함으로써 결정될 수도 있다. 인덕터에 대한 저항 값은 또한, IC 프로세스 모니터로 결정될 수도 있는, 증폭기에 의해 관측된 IC 컨디션들에 기초하여 결정될 수도 있다.

또 다른 예시적인 설계에서, 장치는, 예를 들어 도 4 또는 도 5 에 도시된 바와 같이 증폭기, 감지 회로, 및 바이어스 회로를 포함할 수도 있다. 증폭기는 스택에 커플링된 제 1 및 제 2 트랜지스터를 포함할 수도 있다. 제 1 트랜지스터 (예를 들어, NMOS 트랜지스터 (412)) 는 스택에서 하위의 트랜지스터일 수도 있고, 회로 그라운드에 커플링될 수도 있다. 제 2 트랜지스터 (예를 들어, NMOS 트랜지스터 (414)) 는 스택에서 상위의 트랜지스터일 수도 있다. 감지 회로 (예를 들어, op-amp (425)) 는 제 2 트랜지스터에 커플링될 수도 있고, 제 2 트랜지스터의 Vgs 전압을 측정할 수도 있다. 바이어스 회로는 제 1 및 제 2 트랜지스터 중 적어도 하나의 트랜지스터에 커플링될 수도 있다. 바이어스 회로는 제 2 트랜지스터의 측정된 Vgs 전압에 기초하여 적어도 하나의 트랜지스터에 대해 적어도 하나의 바이어스 전압을 생성하여, 제 1 및 제 2 트랜지스터에 대한 타겟 바이어스 전류를 획득할 수도 있다.

장치는, 예를 들어 도 4 에 도시된 바와 같이 ADC 및 프로세서를 더 포함할 수도 있다. ADC 는 측정된 Vgs 전압을 디지털화하고, 디지털화된 전압을 제공할 수도 있다. 프로세서는 디지털화된 전압에 기초하여 바이어스 회로에 대한 제어를 생성할 수도 있다. 예시적인 설계에서, 프로세서는 타겟 바이어스 전류에 대응하는 타겟 Vgs 전압을 결정할 수도 있고, 측정된 Vgs 전압 및 타겟 Vgs 전압에 기초하여 바이어스 회로에 대한 제어를 생성할 수도 있다. 다른 예시적인 설계에서, 룩업 테이블은 제 2 트랜지스터에 대한 Vgs 전압에 대한 바이어스 전류를 저장할 수도 있다. 프로세서는 룩업 테이블로부터 측정된 Vgs 전압에 대한 측정된 바이어스 전류를 획득할 수도 있고, 측정된 바이어스 전류 및 타겟 바이어스 전류에 기초하여 바이어스 회로에 대한 제어를 생성할 수도 있다.

장치는, 예를 들어 도 5 에 도시된 바와 같이 리플리카 회로 및 제 2 감지 회로를 더 포함할 수도 있다. 리플리카 회로는 증폭기의 제 1 및 제 2 트랜지스터를 복제하고 스택으로 커플링된 제 3 및 제 4 트랜지스터 (예를 들어, NMOS 트랜지스터들 (432 및 434)) 를 포함할 수도 있다. 제 1 및 제 3 트랜지스터는 제 1 바이어스 전압 (Vbias1) 을 수신할 수도 있고, 제 2 및 제 4 트랜지스터는 제 2 바이어스 전압 (Vbias2) 을 수신할 수도 있다. 제 2 감지 회로 (예를 들어, op-amp (454)) 는 리플리카 회로에서 제 4 트랜지스터에 커플링될 수도 있고, 제 4 트랜지스터의 Vgs 전압을 측정할 수도 있다. 바이어스 회로는 제 2 및 제 4 트랜지스터의 측정된 Vgs 전압들에 기초하여 증폭기에서의 적어도 하나의 트랜지스터에 대해 적어도 하나의 바이어스 전압을 생성할 수도 있다. ADC 는 제 2 트랜지스터의 측정된 Vgs 전압을 디지털화하고, 제 1 디지털화된 전압을 제공할 수도 있다. ADC 는 또한, 제 4 트랜지스터의 측정된 Vgs 전압을 디지털화하고, 제 2 디지털화된 전압을 제공할 수도 있다. 프로세서는 제 1 및 제 2 디지털화된 전압에 기초하여 바이어스 회로에 대한 제어를 생성할 수도 있다. 프로세서는 공칭 값들을 갖는 제 1 및 제 2 바이어스 전압을 갖는 제 4 트랜지스터의 측정된 Vgs 전압에 대해 제 2 디지털화된 전압을 획득할 수도 있다. 프로세서는 제 2 트랜지스터의 측정된 Vgs 전압으로 하여금 제 4 트랜지스터의 측정된 Vgs 전압을 매칭하도록 하기 위해 바이어스 회로에 대한 제어를 생성할 수도 있다.

또 다른 예시적인 설계에서, 장치는, 예를 들어 도 6 에 도시된 바와 같이 증폭기, 리플리카 회로, 및 피드백 회로를 포함할 수도 있다. 증폭기는 적어도 하나의 트랜지스터를 포함할 수도 있다. 리플리카 회로는 증폭기에서의 적어도 하나의 트랜지스터를 복제하는 적어도 하나의 트랜지스터를 포함할 수도 있다. 피드백 회로는 증폭기 및 리플리카 회로에 커플링될 수도 있다. 피드백 회로는 증폭기에서의 제 1 전압을 감지하고, 리플리카 회로에서의 제 2 전압을 감지하며, 제 1 및 제 2 전압에 기초하여 증폭기에 대한 바이어스 전압을 생성할 수도 있다. 피드백 회로는 필터 및 감지 회로, 예를 들어 도 6 의 필터 (462) 및 op-amp (464) 를 포함할 수도 있다. 필터는 제 1 전압을 수신 및 필터링하여, 제 3 전압을 제공할 수도 있다. 감지 회로는 제 2 및 제 3 전압을 수신하고, 제 1 트랜지스터의 게이트에 대한 바이어스 전압을 생성할 수도 있다.

예를 들어, 도 6 에 도시된 바와 같이, 증폭기는 스택으로 커플링된 제 1 및 제 2 트랜지스터를 포함할 수도 있고, 리플리카 회로는 스택으로 커플링된 제 3 및 제 4 트랜지스터를 포함할 수도 있다. 제 1 전압은 제 1 트랜지스터의 드레인 전압일 수도 있고, 제 2 전압은 제 3 트랜지스터의 드레인 전압일 수도 있으며, 바이어스 전압은 제 1 트랜지스터의 게이트에 인가될 수도 있다. 제 2 및 제 4 트랜지스터는 제 2 바이어스 전압 (Vbias2) 을 수신할 수도 있고, 제 3 트랜지스터는 제 3 바이어스 전압 (Vbias3) 을 수신할 수도 있다. 제 2 및 제 3 바이어스 전압은 리플리카 회로에서 제 3 및 제 4 트랜지스터에 타겟 바이어스 전류를 제공할 수도 있다.

또 다른 예시적인 설계에서, 장치는, 예를 들어 도 7 또는 도 8 에 도시된 바와 같이 증폭기, SMPS, 및 바이어스 회로를 포함할 수도 있다. 증폭기는 입력 신호를 증폭시키고, 출력 신호를 제공할 수도 있다. SMPS 는 증폭기에 커플링될 수도 있고, 제 1 공급 전압을 수신하고 제 2 공급 전압을 증폭기에 제공할 수도 있다. 바이어스 회로는 증폭기에 커플링될 수도 있고, 증폭기에 대한 바이어스 전압을 생성하여 증폭기에 대한 타겟 바이어스 전류를 획득할 수도 있다. 바이어스 회로는 디스에이블된 SMPS 로 증폭기에 대한 측정된 바이어스 전류에 기초하여 결정된 제어를 수신할 수도 있고, 이 제어에 기초하여 증폭기에 대한 바이어스 전압을 생성할 수도 있다.

예를 들어, 도 7 에 도시된 바와 같이 장치는 저항기 및 감지 회로를 더 포함할 수도 있다. 저항기는 (예를 들어, SMPS 를 통해) 증폭기에 커플링될 수도 있고, SMPS 가 디스에이블되는 경우 증폭기에 바이어스 전류를 제공할 수도 있다. 감지 회로 (예를 들어, op-amp (756)) 는 저항기에 커플링될 수도 있고, 저항기 양단의 전압을 측정할 수도 있다. 바이어스 회로는 저항기 양단의 측정된 전압에 기초하여 결정된 제어를 수신할 수도 있고, 이 제어에 기초하여 증폭기에 바이어스 전압을 생성할 수도 있다. 장치는 ADC 및 프로세서를 더 포함할 수도 있다. ADC 는 저항기 양단의 측정된 전압을 디지털화할 수도 있고, 디지털화된 전압을 제공할 수도 있다. 프로세서는 디지털화된 전압에 기초하여 바이어스 회로에 대한 제어를 생성할 수도 있다. 프로세서는 디지털화된 전압 및 저항기의 기지의 값에 기초하여 증폭기에 대한 측정된 바이어스 전류를 결정할 수도 있다. 프로세서는 그 후, 측정된 바이어스 전류 및 타겟 바이어스 전류에 기초하여 바이어스 회로에 대한 제어를 생성할 수도 있다.

증폭기는 제 1 트랜지스터 (예를 들어, 도 8 에서 NMOS 트랜지스터 (712)) 를 포함할 수도 있다. 장치는 제 2 트랜지스터 및 감지 회로를 더 포함할 수도 있다. 제 2 트랜지스터 (예를 들어, NMOS 트랜지스터 (782)) 는 적어도 하나의 스위치를 통해 증폭기에서의 제 1 트랜지스터에 커플링될 수도 있다. 제 1 및 제 2 트랜지스터는, 적어도 하나의 스위치가 닫히는 경우 전류 미러를 형성할 수도 있다. 감지 회로 (예를 들어, PMOS 트랜지스터 (784) 및 op-amp (786)) 는 제 2 트랜지스터에 커플링될 수도 있고, 제 2 트랜지스터를 지나는 전류를 측정할 수도 있다. ADC 는 감지 회로로부터 감지된 전압을 디지털화할 수도 있는데, 감지 회로는 제 2 트랜지스터를 지나는 측정된 전류를 나타낼 수도 있다. 프로세서는 디지털화된 전압에 기초하여 바이어스 회로에 대한 제어를 생성할 수도 있다. 예를 들어, 프로세서는 디지털화된 전압에 기초하여 증폭기에 대한 측정된 바이어스 전류를 결정할 수도 있고, 측정된 바이어스 전류 및 타겟 바이어스 전류에 기초하여 바이어스 회로에 대한 제어를 생성할 수도 있다.

도 10 은 바이어스 전류를 조정하는 프로세스 (1000) 의 예시적인 설계를 나타낸다. (예를 들어, 도 3 에 도시된 바와 같은) 증폭기에서의 적어도 하나의 트랜지스터에 커플링된 인덕터 양단의 전압, 또는 (예를 들어, 도 2 에 도시된 바와 같은) 증폭기에서의 적어도 하나의 트랜지스터 중 하나로 형성된 전류 미러를 지나는 전류, 또는 (예를 들어, 도 4 또는 도 5 에 도시된 바와 같은) 증폭기에서의 적어도 하나의 트랜지스터 중 하나의 Vgs 전압, 또는 (예를 들어, 도 6 에 도시된 바와 같은) 증폭기를 복제하는 리플리카 회로에서의 전압, 또는 (예를 들어, 도 7 또는 도 8 에 도시된 바와 같은) SMPS 가 디스에이블된 상태에서 증폭기에 인가된 전류의 측정이 획득될 수도 있다 (블록 102). 증폭기에서의 적어도 하나의 트랜지스터에 대한 적어도 하나의 바이어스 전압은 이 측정에 기초하여 생성되어, 증폭기에 대한 타겟 바이어스 전류를 획득할 수도 있다 (블록 1014).

도 2 에 도시된 블록 1014 의 예시적인 설계에서, 증폭기에 대한 측정된 바이어스 전류는 증폭기에서의 적어도 하나의 트랜지스터 중 하나로 형성된 전류 미러를 지나는 전류에 기초하여 결정될 수도 있다. 적어도 하나의 바이어스 전압은 증폭기에 대한 타겟 바이어스 전류 및 측정된 바이어스 전류에 기초하여 생성될 수도 있다.

도 3 에 도시된 블록 1014 의 다른 예시적인 설계에서, 인덕터 양단의 전압은 디지털화되어, 디지털화된 전압을 획득할 수도 있다. 증폭기에 대한 측정된 바이어스 전류는 인덕터에 대한 저항 및 디지털화된 전압에 기초하여 결정될 수도 있다. 적어도 하나의 바이어스 전압은 증폭기에 대한 타겟 바이어스 전류 및 측정된 바이어스 전류에 기초하여 생성될 수도 있다.

도 4 에 도시된 블록 1014 의 또 다른 예시적인 설계에서, 증폭기에 대한 측정된 바이어스 전류는 증폭기에서의 적어도 하나의 트랜지스터 중 하나의 Vgs 전압에 기초하여 결정될 수도 있다. 적어도 하나의 바이어스 전압은 증폭기에 대한 타겟 바이어스 전류 및 측정된 바이어스 전류에 기초하여 생성될 수도 있다. 다르게는, 적어도 하나의 바이어스 전압은 증폭기에서의 적어도 하나의 트랜지스터의 Vgs 전압 및 타겟 Vgs 전압에 기초하여 생성될 수도 있다.

도 5 에 도시된 블록 1014 의 또 다른 예시적인 설계에서, 리플리카 회로에서의 적어도 하나의 트랜지스터 중 하나의 Vgs 전압의 제 2 측정이 획득될 수도 있다. 증폭기에서의 적어도 하나의 트랜지스터에 대한 적어도 하나의 바이어스 전압은 또한 제 2 측정에 기초하여 생성되어, 증폭기에 대한 타겟 바이어스 전류를 획득할 수도 있다.

도 6 에 도시된 블록 1014 의 또 다른 예시적인 설계에서, 증폭기에서의 전압이 감지될 수도 있다. 증폭기에 대한 바이어스 전압은 피드백 루프를 이용하여 증폭기에서의 전압 및 리플리카 회로에서의 전압에 기초하여 생성될 수도 있다.

도 7 에 도시된 블록 1012 의 예시적인 설계에서, 증폭기에 커플링된 저항기 양단의 전압은 디스에이블된 SMPS 로 측정될 수도 있다. 증폭기에 인가된 전류는 측정된 전압에 기초하여 결정될 수도 있다.

도 8 에 도시된 블록 1012 의 다른 예시적인 설계에서, 증폭기에서의 적어도 하나의 트랜지스터 중 하나로 형성된 전류 미러를 지나는 전류가 측정될 수도 있다. 증폭기에 인가된 전류는 전류 미러를 지나는 측정된 전류에 기초하여 결정될 수도 있다.

본원에 설명된 증폭기 및 회로는 IC, 아날로그 IC, RFIC, 혼합형 신호 IC, ASIC, 인쇄 회로 기판 (PCB), 전자 디바이스 등에서 구현될 수도 있다. 증폭기 및 회로들은 또한, 상보적 금속 산화물 반도체 (CMOS), NMOS, PMOS, 바이폴라 접합 트랜지스터 (BJT), 바이폴라-CMOS (BiCMOS), 실리콘 게르마늄 (SiGe), 갈륨 비화물 (GaAs) 등과 같은 각종 IC 프로세스 기술들로 제조될 수도 있다.

본원에 설명된 증폭기 및 회로를 구현하는 장치는 독립형 디바이스일 수도 있고, 또는 대형 디바이스의 일부분 일 수도 있다. 디바이스는, (i) 독립형 IC, (ii) 데이터 및/또는 명령들을 저장하기 위한 메모리 IC 를 포함할 수도 있는 하나 이상의 IC 들 세트, (iii) RF 수신기 (RFR) 또는 RF 송/수신기 (RTR) 와 같은 RFIC, (iv) 이동국 모뎀 (MSM) 과 같은 ASIC, (v) 다른 디바이스들 내에 임베딩될 수도 있는 모듈, (vi) 수신기, 셀룰러 폰, 무선 디바이스, 핸드셋, 또는 모바일 유닛, (vii) 등일 수도 있다.

하나 이상의 예시적인 실시형태에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수도 있다. 소프트웨어로 구현되면, 그 기능들은 컴퓨터 판독가능 매체 상에서 하나 이상의 명령들 또는 코드로 저장될 수도 있고 이를 통해 송신될 수도 있다. 컴퓨터 판독가능 매체는 일 장소로부터 다른 장소로 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하는 통신 매체 및 컴퓨터 저장 매체 양자 모두를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 가용 매체일 수도 있다. 한정이 아닌 예시로서, 이러한 컴퓨터 판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 기타 광학 디스크 스토리지, 자기 디스크 스토리지 또는 기타 자기 저장 디바이스, 또는 원하는 프로그램 코드를 컴퓨터에 의해 액세스가능한 명령들 또는 데이터 구조들의 형태로 반송하거나 저장하는데 이용될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속이 컴퓨터 판독가능 매체로 적절하게 지칭된다. 예를 들어, 동축 케이블, 광섬유 케이블, 트위스트 쌍, 디지털 가입자 라인 (DSL), 또는 적외선, 무선 및 마이크로파와 같은 무선 기술을 이용하여 소프트웨어가 웹사이트, 서버 또는 기타 원격 소스로부터 송신되면, 그 동축 케이블, 광섬유 케이블, 트위스트 쌍, DSL, 또는 적외선, 무선 및 마이크로파와 같은 무선 기술이 매체의 정의에 포함된다. 본원에 사용되는 바와 같이, 디스크 (disk) 및 디스크 (disc) 는 컴팩트 디스크 (CD), 레이져 디스크, 광 디스크, DVD, 플로피 디스크 및 블루 레이 디스크를 포함하며, 여기서 통상적으로 디스크 (disk) 는 데이터를 자기적으로 재생하는 한편 디스크 (disc) 는 레이져를 이용하여 데이터를 광학적으로 재생한다. 상기의 조합이 컴퓨터 판독가능 매체의 범주 내에 포함될 것이다.

본 개시물의 이전 설명은 당업자가 본 개시물을 제조 또는 이용하도록 제공된다. 본 개시물에 대한 각종 변형들이 당업자에게 자명할 것이고, 본원에 정의된 일반적 원리들은 본 개시물의 범위를 벗어나지 않고 다른 변형들에 적용될 수도 있다. 따라서, 본 개시물은 본원에 설명된 예들 및 설계들에 제한되지 않고 본원에 개시된 원리들 및 신규한 특성들에 일치하는 최광의 범위를 따르도록 의도된다.

Claims (39)

1. 바이어스 조정 장치로서,
   입력 신호를 증폭시키고, 출력 신호를 제공하기 위한 증폭기;
   상기 증폭기에 커플링되고, 제 1 공급 전압을 수신하고 상기 증폭기에 제 2 공급 전압을 제공하기 위한 스위칭 모드 전력 공급기 (switched mode power supply; SMPS); 및
   상기 증폭기에 커플링되고, 상기 증폭기에 대한 바이어스 전압을 생성하여 상기 증폭기에 대한 타겟 바이어스 전류를 획득하기 위한 바이어스 회로를 포함하고,
   상기 바이어스 회로는 상기 SMPS 가 디스에이블된 상태에서 상기 증폭기에 대해 측정된 바이어스 전류에 기초하여 결정된 제어를 수신하고, 상기 제어에 기초하여 상기 증폭기에 대한 상기 바이어스 전압을 생성하는, 바이어스 조정 장치.
2. 삭제
3. 제 1 항에 있어서,
   상기 증폭기에 동작 가능하게 커플링되고, 상기 SMPS 가 디스에이블될 때 상기 증폭기에 바이어스 전류를 제공하기 위한 저항기; 및
   상기 저항기에 커플링되고, 상기 저항기 양단의 전압을 측정하기 위한 감지 회로를 더 포함하고,
   상기 바이어스 회로는 상기 저항기 양단의 상기 측정된 전압에 기초하여 결정된 제어를 수신하고, 상기 제어에 기초하여 상기 증폭기에 대한 상기 바이어스 전압을 생성하는, 바이어스 조정 장치.
4. 제 3 항에 있어서,
   상기 저항기 양단의 상기 측정된 전압을 디지털화하여 디지털화된 전압을 제공하기 위한 아날로그-디지털 변환기 (ADC); 및
   상기 디지털화된 전압을 수신하고, 상기 디지털화된 전압에 기초하여 상기 바이어스 회로에 대한 상기 제어를 생성하기 위한 프로세서를 더 포함하는, 바이어스 조정 장치.
5. 제 4 항에 있어서,
   상기 프로세서는, 상기 디지털화된 전압 및 상기 저항기의 기지의 값에 기초하여 상기 증폭기에 대해 측정된 바이어스 전류를 결정하고, 상기 측정된 바이어스 전류 및 상기 타겟 바이어스 전류에 기초하여 상기 바이어스 회로에 대한 상기 제어를 생성하는, 바이어스 조정 장치.
6. 제 1 항에 있어서,
   상기 증폭기는 제 1 트랜지스터를 포함하고,
   상기 장치는,
   적어도 하나의 스위치를 통해 상기 증폭기의 상기 제 1 트랜지스터에 커플링된 제 2 트랜지스터로서, 상기 제 1 트랜지스터 및 제 2 트랜지스터는 상기 적어도 하나의 스위치가 클로징될 때 전류 미러를 형성하는, 상기 제 2 트랜지스터; 및
   상기 제 2 트랜지스터에 커플링되고, 상기 제 2 트랜지스터를 지나는 전류를 측정하기 위한 감지 회로를 더 포함하고,
   상기 바이어스 회로는 상기 증폭기에 대한 상기 타겟 바이어스 전류 및 상기 제 2 트랜지스터를 지나는 상기 측정된 전류에 기초하여 결정된 제어를 수신하는, 바이어스 조정 장치.
7. 제 6 항에 있어서,
   상기 감지 회로로부터 감지된 전압을 디지털화하기 위한 아날로그-디지털 변환기 (ADC) 로서, 상기 감지된 전압은 상기 제 2 트랜지스터를 지나는 상기 측정된 전류를 나타내는, 상기 ADC; 및
   상기 ADC 로부터 상기 디지털화된 전압을 수신하고, 상기 디지털화된 전압에 기초하여 상기 바이어스 회로에 대한 상기 제어를 생성하기 위한 프로세서를 더 포함하는, 바이어스 조정 장치.
8. 제 7 항에 있어서,
   상기 프로세서는, 상기 디지털화된 전압에 기초하여 상기 증폭기에 대해 측정된 바이어스 전류를 결정하고, 상기 측정된 바이어스 전류 및 상기 타겟 바이어스 전류에 기초하여 상기 바이어스 회로에 대한 상기 제어를 생성하는, 바이어스 조정 장치.
9. 바이어스 전류를 조정하는 방법으로서,
   스위칭 모드 전력 공급기 (switched mode power supply; SMPS) 가 디스에이블된 상태에서 증폭기에 인가된 전류의 측정을 획득하는 단계; 및
   상기 증폭기에 대한 타겟 바이어스 전류를 획득하기 위해, 상기 측정에 기초하여 상기 증폭기의 적어도 하나의 트랜지스터에 대한 적어도 하나의 바이어스 전압을 생성하는 단계를 포함하는, 바이어스 전류를 조정하는 방법.
10. 제 9 항에 있어서,
    상기 측정을 획득하는 단계는,
    상기 SMPS 가 디스에이블된 상태에서 상기 증폭기에 커플링된 저항기 양단의 전압을 측정하는 단계, 및
    상기 측정된 전압에 기초하여 상기 증폭기에 인가된 상기 전류를 결정하는 단계를 포함하는, 바이어스 전류를 조정하는 방법.
11. 바이어스 조정을 위한 장치로서,
    스위칭 모드 전력 공급기 (switched mode power supply; SMPS) 가 디스에이블된 상태에서 증폭기에 인가된 전류의 측정을 획득하기 위한 수단; 및
    상기 측정에 기초하여 상기 증폭기의 적어도 하나의 트랜지스터에 대한 적어도 하나의 바이어스 전압을 생성하여, 상기 증폭기에 대한 타겟 바이어스 전류를 획득하기 위한 수단을 포함하는, 바이어스 조정 장치.
12. 삭제
13. 삭제
14. 삭제
15. 삭제
16. 삭제
17. 삭제
18. 삭제
19. 삭제
20. 삭제
21. 삭제
22. 삭제
23. 삭제
24. 삭제
25. 삭제
26. 삭제
27. 삭제
28. 삭제
29. 삭제
30. 삭제
31. 삭제
32. 삭제
33. 삭제
34. 삭제
35. 삭제
36. 삭제
37. 삭제
38. 삭제
39. 삭제

Images