KR101392570B1 - 삼중층 레지스트 유기층 에칭 - Google Patents

삼중층 레지스트 유기층 에칭 Download PDF

Info

Publication number
KR101392570B1
KR101392570B1 KR1020070084189A KR20070084189A KR101392570B1 KR 101392570 B1 KR101392570 B1 KR 101392570B1 KR 1020070084189 A KR1020070084189 A KR 1020070084189A KR 20070084189 A KR20070084189 A KR 20070084189A KR 101392570 B1 KR101392570 B1 KR 101392570B1
Authority
KR
South Korea
Prior art keywords
etching
layer
organic planarization
gas
planarization layer
Prior art date
Application number
KR1020070084189A
Other languages
English (en)
Other versions
KR20080017287A (ko
Inventor
션 에스 강
상준 조
톰 최
태준 한
Original Assignee
램 리써치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 램 리써치 코포레이션 filed Critical 램 리써치 코포레이션
Publication of KR20080017287A publication Critical patent/KR20080017287A/ko
Application granted granted Critical
Publication of KR101392570B1 publication Critical patent/KR101392570B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

다공성 저유전율 유전체층에 이중 다마신 피처를 형성하는 방법이 제공된다. 다공성 저유전율 유전체층에 비아가 형성된다. 다공성 저유전율 유전체층 상에 상기 비아를 충전하는 유기 평탄화층이 형성된다. 유기 평탄화층 상에 포토레지스트 마스크가 형성된다. 유기 평탄화층으로 피처를 에칭하는 단계는 CO2 함유 에칭 가스를 제공하는 단계와 유기 평탄화층을 에칭하는 CO2 함유 에칭 가스로부터 플라즈마를 형성하는 단계를 포함한다. 유기 평탄화층을 마스크로서 이용하여 다공성 저유전율 유전체층으로 트렌치가 에칭된다. 유기 평탄화층이 스트립된다.
이중 다마신 피처, 피처 에칭, 에칭 가스, 유기층, 다공성 저유전율 유전체 층

Description

삼중층 레지스트 유기층 에칭{TRILAYER RESIST ORGANIC LAYER ETCH}
본 발명은 반도체 디바이스의 제조에 관한 것이다.
반도체 웨이퍼 프로세싱 동안, 반도체 디바이스의 피처는 잘 알려진 패터닝 및 에칭 프로세스를 이용하여 웨이퍼에서 정해진다. 이들 프로세스에서, 포토레지스트 (PR) 재료가 웨이퍼 상에 증착되고, 이후, 레티클에 의해 필터링된 광에 노출된다. 통상적으로, 레티클은, 레티클을 통해 광이 전파되는 것을 방지하는 대표적인 피처 기하로 패터닝된 유리기판이다.
레티클을 통과한 후, 광이 포토레지스트 재료의 표면에 접촉한다. 개발자가 포토레지스트 재료의 일부를 제거할 수 있도록, 광은 포토레지스트 재료의 화학적 구성을 변경시킨다. 포지티브 포토레지스트 재료의 경우, 노출된 영역이 제거되고, 네거티브 포토레지스트 재료의 경우, 노출되지 않은 영역이 제거된다. 따라서, 포토레지스트 재료에 의해 더 이상 보호되지 않는 영역에서 하부 재료가 제거되도록 웨이퍼가 에칭되어, 이것에 의해 웨이퍼 내에 원하는 피처를 정한다.
포토레지스트 패턴은 가장 작은 피처의 폭일 수도 있는 CD (Critical Dimension) 를 갖는다. 피처의 CD를 감소시키는 것이 바람직하다.
상술한 것을 성취하기 위해, 그리고 본 발명의 목적에 따라, 다공성 저유전율 유전체층에서 이중 다마신 피처를 형성하는 방법이 제공된다. 다공성 저유전율 유전체층에서 비아가 형성된다. 유기 평탄화층이 다공성 저유전율 유전체층 상에 형성되는데, 유기층이 비아를 충전한다. 포토레지스트 마스크가 유기 평탄화층 상에 형성된다. 유기 평탄화층으로 피처들을 에칭하는 단계는 CO2 함유 에칭 가스를 제공하는 단계와 유기 평탄화층을 에칭하는, CO2 함유 에칭 가스로부터 플라즈마를 형성하는 단계를 포함한다. 유기 평탄화층을 마스크로서 이용하여 다공성 저유전율 유전체층으로 트렌치가 에칭된다. 유기 평탄화층이 스트립된다.
본 발명의 다른 명시로, 다공성 저유전율 유전체층의 이중 다마신 피처를 형성하는 방법이 제공된다. 다공성 저유전율 유전체층에 비아가 형성된다. 유기 평탄화층이 다공성 저유전율 유전체층 상에 형성되는데, 유기층은 비아를 충전한다. 포토레지스트 마스크는 유기 평탄화층 상에 형성된다. 피처는 저유전율 유전체층을 손상시키지 않고 저유전율 유전체층의 일부를 노출하는 방식으 로 유기 평탄화층으로 에칭된다. 유기 평탄화층을 마스크로 이용하여 다공성 저유전율 유전체층으로 트렌치가 에칭된다. 유기 평탄화층이 스트립된다.
본 발명의 다른 명시로, 비아가 형성되고, 그 비아를 충전하고 산화물 캡, BARC, 및 트렌치 마스크가 상부에 형성되는 평탄화 표면을 형성하기 위해 유기 평탄화층이 상부에 형성되는 유전체층에 트렌치를 형성하는 장치가 제공된다. 플라즈마 프로세싱 챔버 인클로저를 형성하는 챔버 벽, 플라즈마 프로세싱 챔버 인클로저 내에 기판을 지지하는 기판 서포트, 플라즈마 프로세싱 챔버 인클로저 내의 압력을 조정하는 압력 레귤레이터, 플라즈마를 유지하기 위해 플라즈마 프로세싱 챔버 인클로저로 전력을 제공하는 하나 이상의 전극, 가스를 플라즈마 프로세싱 챔버 인클로저로 제공하는 가스 인렛, 및 플라즈마 프로세싱 챔버 인클로저에서 가스를 배출시키는 가스 아웃렛을 포함하는 플라즈마 프로세싱 챔버가 제공된다. 가스 소스는 가스 인렛과 유체 접속 중에 있고 CO2 가스 소스와 불소 함유 가스 소스를 포함한다. 제어기는 가스 소스 및 하나 이상의 전극과 제어 가능하게 접속되고 하나 이상의 프로세서 및 컴퓨터 판독 가능 매체를 포함한다. 컴퓨터 판독 가능 매체는 BARC 및 산화물 캡 층을 에칭하기 위한 컴퓨터 판독 가능 코드, 유기 평탄화층을 에칭하기 위한 컴퓨터 판독 가능 코드, 유기 평탄화층을 통해 유전체층으로 트렌치를 에칭하기 위한 컴퓨터 판독 가능 코드를 포함하는데, BARC 및 산화물 캡 층을 에칭하기 위한 컴퓨터 판독 가능 코드는 불소 함유 가스 소스로부터 플라즈마 프로세싱 챔버의 내부로 불소 함유 가스를 제공하기 위한 컴퓨터 판독 가능 코드, 불소 함유 가스를 플라즈마로 변형시키기 위한 컴퓨터 판독 가능 코드, 불소 함유 가스를 중단시키기 위한 컴퓨터 판독 가능 코드를 포함하고, 유기 평탄화층을 에칭하기 위한 컴퓨터 판독 가능 코드는 CO2 가스 소스로부터 CO2 함유 가스를 제공하기 위한 컴퓨터 판독 가능 코드, CO2 함유 가스로부터 플라즈마를 형성하기 위한 컴퓨터 판독 가능 코드, 및 CO2 함유 가스를 중단시키기 위한 컴퓨터 판독 가능 코드를 포함하고, 유기 평탄화층을 통해 트렌치를 유전체층으로 에칭하기 위한 컴퓨터 판독 가능 코드는 불소 함유 가스 소스로부터 플라즈마 프로세싱 챔버의 내부로 불소 함유 가스를 제공하기 위한 컴퓨터 판독 가능 코드, 및 불소 함유 가스를 플라즈마로 변형시키기 위한 컴퓨터 판독 가능 코드를 포함한다.
본 발명의 이들 특징 및 다른 특징은 다음 도면들과 함께 본 발명의 상세한 설명에서 아래에 보다 상세하게 설명된다.
첨부된 도면의 숫자 중 동일한 참조 번호는 유사한 구성 요소를 나타내는 본 발명은 예시적인 방식으로 설명되었지만 이것으로 한정되는 것은 아니다.
다공성 저유전율 유전체층에서 이중 다마신 피처를 형성하는 방법에 따르면 피처의 CD를 감소시킬 수 있다.
이제, 첨부된 도면에 도시된 바와 같은 몇몇 바람직한 실시 형태에 관하여 본 발명을 상세하게 설명한다. 다음 설명에서, 본 발명의 완전한 이해를 제공 하기 위해 다수의 세부적인 사항이 제시된다. 그러나, 본 발명은 이들 상세한 설명의 일부 또는 전부 없이 실행될 수도 있음을 당업자는 이해한다. 다른 예에서, 본 발명이 불필요하게 불명료해지지 않도록 잘 알려진 프로세스 단계 및/또는 구조는 상세하게 설명하지 않는다.
이해를 용이하게 하기 위해, 도 1은 본 발명의 실시 형태에서 사용될 수도 있는 프로세스의 흐름도이다. 다공성 저유전율 유전체층에 비아가 형성된다 (단계 104). 도 2a는 웨이퍼 기판 (204) 의 M-1층 일부의 단면도이다. 이 예에서, 웨이퍼 기판은 도전성 인터커넥트 (206) 를 구비한다. 베리어층 (208) 은 웨이퍼 기판 (204) 및 인터커넥트 (206) 상에 배치될 수도 있다. 다공성 저유전율 유전체층 (210) 은 베리어층 (208) 과 웨이퍼 기판 (204) 상에 배치되고, TEOS 산화물의 캡 층 (212) 은 다공성 저유전율 유전체층 (210) 상에 배치된다. 비아 (214) 는 다공성 저유전율 유전체층 (210) 에 형성된다.
도 2b에 도시된 바와 같이, 유기 평탄화층 (OPL; 216) 은 다공성 저유전율 유전체층 (210) 상에 형성되었다 (단계 108). 유기 평탄화층 (216) 은, DUV 포토레지스트, 또는 I-배선 포토레지스트일 수도 있는 폴리머와 같은 유기 재료이고, 이는 비아를 충전하고 매끄러운 (평탄화된) 상부 표면을 제공하는 프로세스에 의해 적용된다.
OPL (216) 상에 산화물 캡 (220) 이 형성되었다 (단계 112). 산화물 캡 (220) 은 TEOS와 같은 규소 산화물 재료로 만들어진다. BARC (Bottom AntiReflective Coating; 224) 는 산화물 캡 (220) 상에 형성되었다 (단계 116). 포토레지스트 마스크 (228) 는 BARC (224) 상에 형성되었다 (단계 120). OPL (216) 이 DUV 또는 I-배선과 같은 포토레지스트 재료라면, 바람직한 실시 형태에서, 포토레지스트 마스크는 OPL (216) 보다 높은 세대 포토레지스트로 만들어져, 포토레지스트 마스크에 대한 포토레지스트의 노출 동안, OPL을 패터닝되게 하는 주파수의 광에 OPL이 노출되지 않는다.
기판 웨이퍼 (204) 를 플라즈마 프로세싱 챔버에 넣었다 (단계 122). 도 4는 본 실시 형태에서 사용될 수도 있는 프로세싱 챔버 (400) 의 개략도이다. 플라즈마 프로세싱 챔버 (400) 는 한정 링 (402), 상부 전극 (404), 하부 전극 (408), 가스 소스 (410), 및 배기 펌프 (420) 를 포함한다. 가스 소스는 동일 챔버 내에서 수행될 에칭, 스트립, 및 다른 프로세스를 허용하기 위해, OPL 에칭 가스 소스 (412), 유전체 에칭 가스 소스 (416), 스트립 가스 소스 (418) 과 같은 가스 소스를 포함한다. 플라즈마 프로세싱 챔버 (400) 에서, 기판 (204) 은 하부 전극 (408) 상에 위치된다. 하부 전극 (408) 은 기판 (204) 을 홀딩하기 위해 적절한 기판 척킹 메커니즘 (예를 들어, 정전기, 기계적 클램핑 등) 을 포함한다. 리액터 탑 (428) 은 하부 전극 (408) 에 바로 대향하여 배치된 상부 전극 (404) 을 포함한다. 상부 전극 (404), 하부 전극 (408), 및 한정 링 (402) 은 한정된 플라즈마 볼륨 (440) 을 정한다. 가스 소스 (410) 에 의해 한정된 플라즈마 볼륨으로 가스가 공급되고, 한정 링 (402) 과 배기 펌프 (420) 에 의해 배기 포트를 통해 한정된 플라즈마 볼륨으로부터 가스가 배기된다. 제 1 RF 소스 (444) 는 상부 전극 (404) 에 전기적으로 접속된다. 제 2 RF 소스 (448) 는 하 부 전극 (408) 에 전기적으로 접속된다. 챔버 벽 (452) 은 한정 링 (402), 상부 전극 (404), 하부 전극 (408) 을 둘러싼다. 제 1 RF 소스 (444) 및 제 2 RF 소스 (448) 둘 다는 60 MHz 전원, 27 MHz 전원, 2 MHz 전원을 포함할 수도 있다. 전극에 RF 전력을 상이하게 접속하는 조합이 가능하다. 본 발명의 양호한 실시 형태에서 사용될 수도 있는 캘리포니아주 프리몬토의 LAM Research CorporationTM 에 의해 제조된 Lam Research Corporation의 2300Exelan Flex45의 경우, 60 MHz, 27 MHz, 및 2 MHz 전원은, 하부 전극에 접속된 제 2 RF 전원 (448) 을 구성하고, 상부 전극은 그라운드된다. 다른 실시 형태에서, RF 전원은 300 MHz 까지 주파수를 가질 수도 있다. 제어기 (435) 는 RF 소스 (444, 448), 배기 펌프 (420), 및 가스 소스 (410) 에 제어 가능하게 접속된다.
도 5a 및 도 5b는 본 발명의 실시 형태에 사용된 제어기 (435) 를 구현하는데 적합한 컴퓨터 시스템 (1300) 을 도시한다. 도 5a는 한 가능한 물리적 형태의 컴퓨터 시스템을 도시한다. 물론, 컴퓨터 시스템은 집적 회로, 인쇄 회로 기판, 및 소형 휴대용 디바이스에서 대용량 수퍼 컴퓨터에 이르기까지 많은 물리적 형태를 가질 수도 있다. 컴퓨터 시스템 (1300) 은 모니터 (1302), 디스플레이 (1304), 하우징 (1306), 디스크 드라이브 (1308), 키보드 (1310), 및 마우스 (1312) 를 포함한다. 디스크 (1314) 는 데이터를 컴퓨터 시스템 (1300) 으로/으로부터 송신하는데 사용된다.
도 5b는 컴퓨터 시스템 (1300) 에 대한 예시적인 블록 다이어그램이다. 시스템 버스 (1320) 는 폭넓은 다양한 서브시스템에 접속된다. 프로세서(들) (1322; 중앙 처리 유닛, 또는 CPU로도 칭함) 는 메모리 (1324) 를 포함하는 저장 디바이스에 접속된다. 메모리 (1324) 는 RAM (Random Access Memory) 과 ROM (Read-Only Memory) 을 포함한다. 본 기술에서 잘 알려진 바와 같이, ROM은 데이터와 명령을 단방향으로 CPU에 송신하도록 동작하고 RAM은 통상적으로 양방향 방식으로 데이터 및 명령을 송신하는데 사용된다. 이들 유형의 메모리 둘 다는 아래에 설명된 임의의 적절한 컴퓨터 판독 가능 매체를 포함할 수도 있다. 또한, 고정형 디스크 (1326) 는 부가적인 데이터 저장 용량을 제공하고, 또한, 아래에 설명된 임의의 컴퓨터 판독 가능 매체를 포함할 수도 있는 CPU (1322) 에 양방향으로 접속된다. 고정형 디스크 (1326) 는 프로그램, 데이터 등을 저장하는데 사용될 수도 있고, 통상적으로 1차 저장 보다 느린 (하드 디스크와 같은) 2차 저장 매체이다. 적절한 경우, 고정형 디스크 (1326) 내에 포함된 정보는 메모리 (1324) 내 가상 메모리와 같은 표준 방식에 포함됨을 이해한다. 착탈 가능 디스크 (1314) 는 아래에 설명된 컴퓨터 판독 가능 매체 중 임의의 형태를 취할 수도 있다.
또한, CPU (1322) 는 디스플레이 (1304), 키보드 (1310), 마우스 (1312), 및 스피커 (1330) 와 같은 다양한 입력/출력 디바이스에 접속된다. 일반적으로, 입/출력 디바이스는 비디오 디스플레이들, 트랙 볼들, 마우스들, 키보드들, 마이크로폰들, 접촉-감지 디스플레이들, 변환기 카드 판독기들, 마그네틱 또는 페이퍼 테이프 판독기들, 테이블릿들, 스타일러스들, 음성 또는 수기 (hand writing) 문자 인식기들, 생체 판독기들, 또는 다른 컴퓨터들 중 임의의 것일 수도 있다. 선택적으로, CPU (1322) 는 네트워크 인터페이스 (1340) 를 이용하여 다른 컴퓨터 또는 통신 네트워크에 접속될 수도 있다. 이러한 네트워크 인터페이스에서, CPU가 상기 설명된 방법의 단계들을 수행하는 과정에서 네트워크에 정보를 출력하거나 네트워크에서 정보를 수신할 수도 있다. 더욱이, 본 발명의 방법 실시 형태들은 단독으로 CPU (1322) 상에서 실행될 수도 있고, 또는 프로세싱의 일부를 공유하는 원격 CPU와 접속하여 인터넷과 같은 네트워크를 통해 실행될 수도 있다.
부가적으로, 본 발명의 실시 형태는 다양한 컴퓨터 구현 동작들을 수행하기 위한 컴퓨터 코드를 갖는 컴퓨터 판독 가능 매체가 있는 컴퓨터 저장 제품들에 관한 것이다. 매체 및 컴퓨터 코드는 본 발명의 목적을 위해 특별히 설계되고 지시된 것들 일 수도 있고, 또는 잘 알려진 방식이고 컴퓨터 소프트웨어 기술의 당업자가 이용 가능한 것일 수도 있다. 컴퓨터 판독 가능 매체의 예는 하드 디스크들, 플로피 디스크들, 및 마그네틱 테이프와 같은 자기 매체; CD-ROM들 및 홀로그래픽 디바이스들과 같은 광 매체; 플롭티컬 (floptical) 디스크들과 같은 광자기 매체; 및 주문형 반도체들 (ASIC들), 프로그래머블 로직 디바이스들 (PLD들) 과 ROM과 RAM 디바이스들과 같은, 프로그램 코드를 저장하고 실행하도록 특별히 구성된 하드웨어 디바이스들을 포함하나 이들로 제한되지 않는다. 컴퓨터 코드의 예는 컴파일러에 의해 제작된 바와 같은 기계 코드와, 인터프리터를 이용하여 컴퓨터에 의해 실행되는 고급 코드 (higher level code) 를 포함하는 파일들을 포함한다. 또한, 컴퓨터 판독 가능 매체는 반송파에서 구체화되고 프로세서에 의해 실행 가능한 지시들의 시퀀스를 나타내는 컴퓨터 데이터 신호에 의해 송신된 컴퓨터 코드일 수도 있다.
BARC (224) 및 산화물 캡 (220) 이 에칭되어 개구된다 (단계 124). 이것은 플라즈마로 형성되는 CF4 계 에칭 가스와 같은 불화탄소와 같은 가스를 포함하는 불소를 이용함으로써 완료될 수도 있다. 이 단일 CF4 계 에칭은 BARC (224) 및 산화물 캡 (220) 둘 다를 에칭하는데 이용될 수도 있다.
피처는 OPL로 에칭된다 (단계 126). 도 3은 본 발명의 바람직한 실시 형태에서 사용된 OPL로 피처를 에칭하는 보다 많은 단계를 갖는 더 상세한 흐름도이다.
CO2 에칭 가스가 챔버의 내부 (404) 로 제공된다 (단계 308). 바람직하게는, CO2 에칭 가스는 순수 또는 실질상 순수 CO2, 및 CO와 CO2로 구성된 혼합물 중 하나 이상이다. 따라서, CO2 에칭 가스는 02 및 03는 없다. 플라즈마는 CO2 에칭 가스로부터 생성된다 (단계 312). 예시적인 레서피로, 10 mTorr의 압력이 제공된다. 60 MHz에서 800 Watts가 제공된다. 본질적으로 150 sccm CO2로 구성되는 CO2 에칭 가스가 제공된다. RF 전력은 CO2 에칭 가스를 플라즈마로 변환시켜 충분한 전력으로 OPL을 에칭한다.
도 2c에 도시된 바와 같이, OPL의 에칭이 완료되었을 때, CO2 에칭 가스가 중단된다 (단계 316). 이 예에서, 포토레지스트 마스크 및 BARC는 OPL의 에칭 동안 에칭되어 떨어져 나간다. 바람직한 실시 형태에서, OPL 에칭 동안, OPL 층과 유사한 포토레지스트 마스크 및 BARC의 유기적 성질로 인해, 모든 포토레지스트 마스크 (228) 와 BARC (224) 가 에칭되어 떨어져 나가고 산화물 캡 (220) 만 남는다. 산화물 캡 (220) 은 OPL 에칭을 위한 새로운 마스크층으로서 역할한다. OPL 에칭 동안, 비아 내 OPL의 일부는 에칭되어 떨어져 나가므로, 일부 다공성 저유전율 유전체가 노출된다. 이것은 펜싱 (fencing) 방지를 돕는데 바람직하다.
도 2d에 도시된 바와 같이, 에칭 마스크로서 OPL (216) 을 이용하여 피처는 다공성 저유전율 유전체층 (210) 으로 에칭되었다 (단계 128). 바람직한 실시 형태에서, 다공성 저유전율 유전체층 (210) 으로 에칭된 피처는 이전에 형성된 비아에 대한 트렌치이다. 이 에칭을 위한 예시적인 레서피는 80 mTorr의 압력을 제공한다. 60 MHz 에서 400 Watts가 제공된다. 150 sccm CF4 및 50 sccm CHF3를 포함하는 다공성 저유전율 유전체층이 제공된다. 다공성 저유전율 유전체 에칭은 CO2 또는 CO2와 CO 혼합물 중 하나로 구성되지 않기 때문에, 다공성 저유전율 유전체층은 OPL 에칭 가스와 상이하다는 것을 주목한다. 다른 실시 형태에서, 다공성 저유전율 유전체층을 에칭하는데 다른 불소 함유 가스가 사용된다. 보다 일반적으로, 할로겐 함유 가스는 다공성 저유전율 유전체층을 에칭하는데 사용된다. 이 단계 동안, 산화물 캡 층이 에칭되어 떨어져 나간다.
이후, 도 2e에 도시된 바와 같이, OPL이 스트립되었다 (단계 132). CO2 함유 가스는 OPL을 스트립하는데 사용될 수도 있다. 베리어 층 (208) 이 개구되었다 (단계 136). 마스크로서 OPL을 이용하여 트렌치 (256) 가 에칭될 때, 결과적으로, 비어 (214) 및 트렌치 (256) 를 갖는 듀얼 다마신 구조가 형성되었다. 이후, 기판이 에칭 챔버로부터 제거된다. 이 실시 형태에서, BARC 및 산화물 캡 에칭, OPL층 에칭, 저유전율 유전체층 에칭, OPL 스트립, 및 베리어층 개구에 동일한 에칭 챔버가 사용된다.
종래 기술의 프로세스는 유전율 (k) 값을 증가시켜 다공성 저유전율 유전체층에 손상을 준다. 구조를 완료하기 위해 저유전율 유전체층 상에서 여러 단계가 수행되며, 저유전율 유전체층 손상을 발생시키는 단계는 알려지지 않았다. 이 손상이 OPL 에칭 동안 발생된 것이라는 것은 명백하지 않다. 본 발명은 OPL 에칭 동안 노출된 다공성 저유전율 유전체층을 손상시키는 에천트를 방지하기 위해 OPL을 에칭하는데 CO2 가스를 사용한다.
본 발명이 여러 가지 바람직한 실시 형태들에 관해 설명되었지만, 변경들, 수정들, 치환들, 및 다양한 대용 등가물들이 본 발명의 범위 내에 있다. 또한, 본 발명의 방법 및 장치들을 구현하는 많은 다른 방식이 존재한다는 것을 주목한다. 따라서, 첨부된 다음의 청구 범위는 본 발명의 사상 및 범위 내에서 모든 이러한 변경, 수정, 치환, 변환, 및 다양한 대체 등가물들을 포함하는 것으로 해석된다.
도 1은 본 발명의 실시 형태에서 사용될 수도 있는 프로세스의 흐름도이다.
도 2a 내지 도 2f는 본 발명의 실시 형태에 따라 프로세싱된 웨이퍼의 개략적인 단면도이다.
도 3은 피처를 유기층으로 에칭하는 단계의 보다 상세한 흐름도이다.
도 4는 본 발명에서 사용될 수도 있는 플라즈마 프로세싱 챔버의 개략적인 도면이다.
도 5a, 도 5b는 본 발명의 실시 형태에서 사용된 제어기를 구현하는데 적합한 컴퓨터 시스템을 도시한다.
※ 도면의 주요 부분에 대한 부호의 설명 ※
웨이퍼 기판 (204) 인터커넥트 (206)
베리어층 (208) 캡 층 (212)
저유전율 유전체층 (210) BARC (224)
OPL (216) 한정 링 (402)
상부 전극 (404) 하부 전극 (408)
가스 소스 (410) 배기 펌프 (420)
제 1 RF 소스 (444) 제 2 RF 소스 (448)

Claims (18)

  1. 다공성 저유전율 유전체층에 이중 다마신 피처를 형성하는 방법으로서,
    상기 다공성 저유전율 유전체층에 비아를 형성하는 단계;
    상기 다공성 저유전율 유전체층 상에 상기 비아를 충전하는 유기 평탄화층을 형성하는 단계;
    상기 유기 평탄화층 상에 포토레지스트 마스크를 형성하는 단계;
    상기 유기 평탄화층으로 피처를 에칭하는 단계로서,
    CO2 함유 에칭 가스를 제공하는 단계; 및
    상기 유기 평탄화층을 에칭하는 상기 CO2 함유 에칭 가스로부터 플라즈마를 형성하는 단계를 포함하는, 상기 피처 에칭 단계;
    상기 유기 평탄화층을 마스크로서 이용하여 상기 다공성 저유전율 유전체층으로 트렌치를 에칭하는 단계; 및
    상기 유기 평탄화층을 스트립하는 단계를 포함하는, 이중 다마신 피처 형성 방법.
  2. 제 1 항에 있어서,
    상기 CO2 함유 에칭 가스는 본질적으로 CO2 및 CO로 이루어지는, 이중 다마신 피처 형성 방법.
  3. 제 2 항에 있어서,
    상기 저유전율 유전체층으로 피처를 에칭하는 단계는 상기 CO2 함유 가스와 상이한 유전체 에칭 가스를 제공하는 단계를 포함하는, 이중 다마신 피처 형성 방법.
  4. 제 2 항에 있어서,
    상기 저유전율 유전체층으로 피처를 에칭하는 단계는 불소 함유 가스를 제공하는 단계와 상기 불소 함유 가스를 플라즈마로 변형시키는 단계를 포함하는, 이중 다마신 피처 형성 방법.
  5. 제 4 항에 있어서,
    상기 유기 평탄화층 상에 산화물 캡 층을 형성하는 단계; 및
    상기 산화물 캡 층 상에 BARC를 형성하는 단계로서, 상기 포토레지스트 마스크가 상기 BARC 상에 형성되는, 상기 BARC 형성 단계를 더 포함하는, 이중 다마신 피처 형성 방법.
  6. 제 5 항에 있어서,
    상기 다공성 저유전율 유전체층 아래의 베리어층을 개구시키는 단계를 더 포 함하는, 이중 다마신 피처 형성 방법.
  7. 제 6 항에 있어서,
    불소 함유 가스를 제공하는 단계; 및
    상기 불소 함유 가스를 플라즈마로 변형시키는 단계를 포함하는, 상기 유기 평탄화층으로 피처를 에칭하는 단계 이전에, 단일 단계로 상기 BARC 및 산화물 캡 층으로 피처를 에칭하는 단계를 더 포함하는, 이중 다마신 피처 형성 방법.
  8. 제 1 항에 있어서,
    상기 CO2 함유 에칭 가스는 본질적으로 CO2로 이루어지는, 이중 다마신 피처 형성 방법.
  9. 제 8 항에 있어서,
    상기 저유전율 유전체층으로 피처를 에칭하는 단계는 상기 CO2 함유 가스와 상이한 유전체 에칭 가스를 제공하는 단계를 포함하는, 이중 다마신 피처 형성 방법.
  10. 제 8 항에 있어서,
    상기 저유전율 유전체층으로 피처를 에칭하는 단계는 불소 함유 가스를 제공 하는 단계와 상기 불소 함유 가스를 플라즈마로 변형시키는 단계를 포함하는, 이중 다마신 피처 형성 방법.
  11. 제 10 항에 있어서,
    상기 유기 평탄화층 상에 산화물 캡 층을 형성하는 단계; 및
    상기 산화물 캡 층 상에 BARC를 형성하는 단계로서, 상기 포토레지스트 마스크는 상기 BARC 상에 형성되는, 상기 BARC 형성 단계를 더 포함하는, 이중 다마신 피처 형성 방법.
  12. 제 11 항에 있어서,
    상기 다공성 저유전율 유전체 층 아래의 베리어 층을 개구시키는 단계를 더 포함하는, 이중 다마신 피처 형성 방법.
  13. 제 12 항에 있어서,
    불소 함유 가스를 제공하는 단계; 및
    상기 불소 함유 가스를 플라즈마로 변형시키는 단계를 포함하는, 상기 유기 평탄화층으로 피처를 에칭하는 단계 이전에, 단일 단계로 상기 BARC 및 산화물 캡 층으로 피처를 에칭하는 단계를 더 포함하는, 이중 다마신 피처 형성 방법.
  14. 제 13 항에 있어서,
    상기 유기 평탄화층으로 피처를 에칭하는 단계는 상기 BARC를 제거하는, 이중 다마신 피처 형성 방법.
  15. 제 14 항에 있어서,
    상기 다공성 저유전율 유전체층으로 트렌치를 에칭하는 단계는 상기 산화물 캡을 제거하는, 이중 다마신 피처 형성 방법.
  16. 제 1 항에 있어서,
    상기 유기 평탄화층으로 피처를 에칭하는 단계는 상기 저유전율 유전체층의 일부를 노출시키는, 이중 다마신 피처 형성 방법.
  17. 다공성 저유전율 유전체층에 이중 다마신 피처를 형성하는 방법으로서,
    상기 다공성 저유전율 유전체층에 비아를 형성하는 단계;
    상기 다공성 저유전율 유전체층 상에 상기 비아를 충전하는 유기 평탄화층을 형성하는 단계;
    상기 유기 평탄화층 상에 포토레지스트 마스크를 형성하는 단계;
    상기 저유전율 유전체층을 손상시키지 않고 상기 저유전율 유전체층의 일부를 노출시키는 방식으로 상기 유기 평탄화층으로 피처를 에칭하는 단계로서, 상기 유기 평탄화층으로 피처를 에칭하는 단계는 순수 CO2, 및 CO 및 CO2의 혼합물 중 하나 이상을 이용하는, 상기 유기 평탄화층으로 피처를 에칭하는 단계;
    상기 유기 평탄화층을 마스크로서 이용하여 상기 다공성 저유전율 유전체층으로 트렌치를 에칭하는 단계; 및
    상기 유기 평탄화층을 스트립하는 단계를 포함하는, 이중 다마신 피처 형성 방법.
  18. 내부에 비아가 형성되고, 상기 비아를 충전하고 산화물 캡, BARC, 및 트렌치 마스크가 상부에 형성되는 평탄화 표면을 형성하도록 유기 평탄화층이 상부에 형성되는 유전체층에 트렌치를 형성하는 장치로서,
    플라즈마 프로세싱 챔버 인클로저를 형성하는 챔버 벽;
    상기 플라즈마 프로세싱 챔버 인클로저 내에 기판을 지지하는 기판 서포트;
    상기 플라즈마 프로세싱 챔버 인클로저 내의 압력을 조정하는 압력 레귤레이터;
    플라즈마를 유지하기 위해 상기 플라즈마 프로세싱 챔버 인클로저로 전력을 제공하는 하나 이상의 전극;
    가스를 상기 플라즈마 프로세싱 챔버 인클로저로 제공하는 가스 인렛; 및
    상기 플라즈마 프로세싱 챔버 인클로저에서 가스를 배출시키는 가스 아웃렛을 포함하는 플라즈마 프로세싱 챔버;
    CO2 가스 소스; 및
    불소 함유 가스 소스를 포함하는, 상기 가스 인렛과 유체 접속 중에 있는 가스 소스;
    하나 이상의 프로세서; 및
    컴퓨터 판독 가능 매체를 포함하는, 상기 가스 소스 및 상기 하나 이상의 전극과 제어 가능하게 접속된 제어기를 포함하고,
    상기 컴퓨터 판독 가능 매체는,
    상기 BARC 및 산화물 캡 층을 에칭하기 위한 컴퓨터 판독 가능 코드;
    상기 유기 평탄화층을 에칭하기 위한 컴퓨터 판독 가능 코드; 및
    상기 유기 평탄화층을 통해 상기 유전체층으로 트렌치를 에칭하기 위한 컴퓨터 판독 가능 코드를 포함하고,
    상기 BARC 및 산화물 캡 층을 에칭하기 위한 컴퓨터 판독 가능 코드는,
    상기 불소 함유 가스 소스로부터 상기 플라즈마 프로세싱 챔버의 내부로 불소 함유 가스를 제공하기 위한 컴퓨터 판독 가능 코드;
    상기 불소 함유 가스를 플라즈마로 변형시키기 위한 컴퓨터 판독 가능 코드; 및
    불소 함유 가스를 중단시키기 위한 컴퓨터 판독 가능 코드를 포함하고,
    상기 유기 평탄화층을 에칭하기 위한 컴퓨터 판독 가능 코드는,
    상기 CO2 가스 소스로부터 CO2 함유 가스를 제공하기 위한 컴퓨터 판독 가능 코드;
    상기 CO2 함유 가스로부터 플라즈마를 형성하기 위한 컴퓨터 판독 가능 코드; 및
    상기 CO2 함유 가스를 중단시키기 위한 컴퓨터 판독 가능 코드를 포함하고,
    상기 유기 평탄화층을 통해 상기 유전체층으로 트렌치를 에칭하기 위한 컴퓨터 판독 가능 코드는,
    상기 불소 함유 가스 소스로부터 상기 플라즈마 프로세싱 챔버의 내부로 불소 함유 가스를 제공하기 위한 컴퓨터 판독 가능 코드; 및
    상기 불소 함유 가스를 플라즈마로 변형시키기 위한 컴퓨터 판독 가능 코드를 포함하는, 트렌치 형성 장치.
KR1020070084189A 2006-08-21 2007-08-21 삼중층 레지스트 유기층 에칭 KR101392570B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/507,862 2006-08-21
US11/507,862 US8124516B2 (en) 2006-08-21 2006-08-21 Trilayer resist organic layer etch

Publications (2)

Publication Number Publication Date
KR20080017287A KR20080017287A (ko) 2008-02-26
KR101392570B1 true KR101392570B1 (ko) 2014-05-08

Family

ID=39101865

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070084189A KR101392570B1 (ko) 2006-08-21 2007-08-21 삼중층 레지스트 유기층 에칭

Country Status (7)

Country Link
US (1) US8124516B2 (ko)
JP (1) JP5165306B2 (ko)
KR (1) KR101392570B1 (ko)
CN (1) CN101131928B (ko)
MY (1) MY150187A (ko)
SG (1) SG140537A1 (ko)
TW (1) TWI427696B (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8193096B2 (en) 2004-12-13 2012-06-05 Novellus Systems, Inc. High dose implantation strip (HDIS) in H2 base chemistry
US7595005B2 (en) * 2006-12-11 2009-09-29 Tokyo Electron Limited Method and apparatus for ashing a substrate using carbon dioxide
US8435895B2 (en) 2007-04-04 2013-05-07 Novellus Systems, Inc. Methods for stripping photoresist and/or cleaning metal regions
US8003488B2 (en) * 2007-09-26 2011-08-23 International Business Machines Corporation Shallow trench isolation structure compatible with SOI embedded DRAM
WO2009085672A2 (en) 2007-12-21 2009-07-09 Lam Research Corporation Fabrication of a silicon structure and deep silicon etch with profile control
KR101791685B1 (ko) * 2008-10-14 2017-11-20 노벨러스 시스템즈, 인코포레이티드 수소 이용 화학 반응으로 고용량 주입 스트립(hdis) 방법 및 장치
US8173547B2 (en) * 2008-10-23 2012-05-08 Lam Research Corporation Silicon etch with passivation using plasma enhanced oxidation
US8394722B2 (en) * 2008-11-03 2013-03-12 Lam Research Corporation Bi-layer, tri-layer mask CD control
CN101958277B (zh) * 2009-07-16 2013-01-23 中芯国际集成电路制造(上海)有限公司 金属布线沟槽的形成方法
US7637269B1 (en) 2009-07-29 2009-12-29 Tokyo Electron Limited Low damage method for ashing a substrate using CO2/CO-based process
JP5532826B2 (ja) * 2009-11-04 2014-06-25 富士通セミコンダクター株式会社 半導体素子の製造方法
WO2011072061A2 (en) 2009-12-11 2011-06-16 Novellus Systems, Inc. Enhanced passivation process to protect silicon prior to high dose implant strip
US20110143548A1 (en) 2009-12-11 2011-06-16 David Cheung Ultra low silicon loss high dose implant strip
CN102208333A (zh) * 2011-05-27 2011-10-05 中微半导体设备(上海)有限公司 等离子体刻蚀方法
US9613825B2 (en) 2011-08-26 2017-04-04 Novellus Systems, Inc. Photoresist strip processes for improved device integrity
CN102364670B (zh) * 2011-09-15 2013-06-12 上海华力微电子有限公司 金属铜大马士革互联结构的制造方法
US9666414B2 (en) * 2011-10-27 2017-05-30 Applied Materials, Inc. Process chamber for etching low k and other dielectric films
CN103227108B (zh) * 2012-01-31 2016-01-06 中微半导体设备(上海)有限公司 一种有机物层刻蚀方法
CN102915959B (zh) * 2012-10-08 2015-06-17 上海华力微电子有限公司 一种简化存储器中字线介电质膜刻蚀成型工艺的方法
US9385000B2 (en) * 2014-01-24 2016-07-05 United Microelectronics Corp. Method of performing etching process
US9514954B2 (en) 2014-06-10 2016-12-06 Lam Research Corporation Peroxide-vapor treatment for enhancing photoresist-strip performance and modifying organic films

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005079192A (ja) 2003-08-28 2005-03-24 Ulvac Japan Ltd 有機膜のドライエッチング方法
KR100483838B1 (ko) 2003-02-28 2005-04-15 삼성전자주식회사 금속배선의 듀얼 다마신 방법
JP2005251901A (ja) 2004-03-03 2005-09-15 Ulvac Japan Ltd 層間絶縁膜のドライエッチング方法
US20060024968A1 (en) 2004-08-02 2006-02-02 Lam Research Corporation Method for stripping photoresist from etched wafer

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4376672A (en) 1981-10-26 1983-03-15 Applied Materials, Inc. Materials and methods for plasma etching of oxides and nitrides of silicon
US4484979A (en) 1984-04-16 1984-11-27 At&T Bell Laboratories Two-step anisotropic etching process for patterning a layer without penetrating through an underlying thinner layer
US4659426A (en) 1985-05-03 1987-04-21 Texas Instruments Incorporated Plasma etching of refractory metals and their silicides
US4772488A (en) * 1987-03-23 1988-09-20 General Electric Company Organic binder removal using CO2 plasma
US4791073A (en) 1987-11-17 1988-12-13 Motorola Inc. Trench isolation method for semiconductor devices
US4923828A (en) 1989-07-07 1990-05-08 Eastman Kodak Company Gaseous cleaning method for silicon devices
US5756256A (en) * 1992-06-05 1998-05-26 Sharp Microelectronics Technology, Inc. Silylated photo-resist layer and planarizing method
US5874201A (en) 1995-06-05 1999-02-23 International Business Machines Corporation Dual damascene process having tapered vias
US6037266A (en) * 1998-09-28 2000-03-14 Taiwan Semiconductor Manufacturing Company Method for patterning a polysilicon gate with a thin gate oxide in a polysilicon etcher
US6258732B1 (en) * 1999-02-04 2001-07-10 International Business Machines Corporation Method of forming a patterned organic dielectric layer on a substrate
JP3803528B2 (ja) * 2000-03-31 2006-08-02 株式会社東芝 半導体装置の製造方法及び半導体装置
US6794293B2 (en) * 2001-10-05 2004-09-21 Lam Research Corporation Trench etch process for low-k dielectrics
US7109119B2 (en) * 2002-10-31 2006-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Scum solution for chemically amplified resist patterning in cu/low k dual damascene
US6995087B2 (en) 2002-12-23 2006-02-07 Chartered Semiconductor Manufacturing Ltd. Integrated circuit with simultaneous fabrication of dual damascene via and trench
US6914007B2 (en) * 2003-02-13 2005-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ discharge to avoid arcing during plasma etch processes
JP2004253659A (ja) 2003-02-20 2004-09-09 Renesas Technology Corp 半導体装置の製造方法
JP4681217B2 (ja) * 2003-08-28 2011-05-11 株式会社アルバック 層間絶縁膜のドライエッチング方法
CN1282237C (zh) * 2003-08-29 2006-10-25 华邦电子股份有限公司 双镶嵌式开口结构的制作方法
JP2006128543A (ja) * 2004-11-01 2006-05-18 Nec Electronics Corp 電子デバイスの製造方法
US7651942B2 (en) * 2005-08-15 2010-01-26 Infineon Technologies Ag Metal interconnect structure and method
US20070134917A1 (en) * 2005-12-13 2007-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Partial-via-first dual-damascene process with tri-layer resist approach
JP4940722B2 (ja) * 2006-03-24 2012-05-30 東京エレクトロン株式会社 半導体装置の製造方法及びプラズマ処理装置並びに記憶媒体
US7695897B2 (en) * 2006-05-08 2010-04-13 International Business Machines Corporation Structures and methods for low-k or ultra low-k interlayer dielectric pattern transfer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100483838B1 (ko) 2003-02-28 2005-04-15 삼성전자주식회사 금속배선의 듀얼 다마신 방법
JP2005079192A (ja) 2003-08-28 2005-03-24 Ulvac Japan Ltd 有機膜のドライエッチング方法
JP2005251901A (ja) 2004-03-03 2005-09-15 Ulvac Japan Ltd 層間絶縁膜のドライエッチング方法
US20060024968A1 (en) 2004-08-02 2006-02-02 Lam Research Corporation Method for stripping photoresist from etched wafer

Also Published As

Publication number Publication date
MY150187A (en) 2013-12-13
CN101131928B (zh) 2011-11-02
KR20080017287A (ko) 2008-02-26
SG140537A1 (en) 2008-03-28
TW200830405A (en) 2008-07-16
JP2008060565A (ja) 2008-03-13
TWI427696B (zh) 2014-02-21
US8124516B2 (en) 2012-02-28
JP5165306B2 (ja) 2013-03-21
US20080044995A1 (en) 2008-02-21
CN101131928A (zh) 2008-02-27

Similar Documents

Publication Publication Date Title
KR101392570B1 (ko) 삼중층 레지스트 유기층 에칭
KR101209535B1 (ko) 에칭 프로파일 제어
KR101094681B1 (ko) 레지스트 박리 동안 다공성 로우-k 재료의 손상을방지하는 방법
KR101573954B1 (ko) 포토레지스트 더블 패터닝
KR101711669B1 (ko) 측벽 형성 공정
KR101083622B1 (ko) 피쳐 임계 치수의 감소
KR101274308B1 (ko) 임계 치수 감소 및 거칠기 제어
US7491647B2 (en) Etch with striation control
KR101442269B1 (ko) 무한 선택적 포토레지스트 마스크 식각
KR101144022B1 (ko) 에칭된 웨이퍼로부터 포토레지스트 스트립 방법
KR101318976B1 (ko) 자기 정렬된 피치 감소
KR101562408B1 (ko) Arc 레이어 개방을 이용한 라인 폭 거칠기 제어
KR20100028544A (ko) 하드마스크 개구 및 하드마스크 개구에 의한 에칭 프로파일 제어
KR20090091292A (ko) 탈불소화 프로세스
JP2008524851A (ja) エッチマスクの特徴部の限界寸法の低減
KR20100049491A (ko) 이중층, 삼중층 마스크 cd 제어
US8470715B2 (en) CD bias loading control with ARC layer open
KR101252878B1 (ko) 포토레지스트 마스크를 이용한 에칭
KR101155843B1 (ko) 균일성 제어에 의한 에칭
KR101155842B1 (ko) 개선된 이중층 포토레지스트 패턴을 제공하는 방법
KR20070046095A (ko) 유전층 에칭 방법
KR20110028276A (ko) 액침 포토레지스트에 대한 선택적 유기 arc 에칭

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170414

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190412

Year of fee payment: 6