CN101958277B - 金属布线沟槽的形成方法 - Google Patents

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Abstract

一种金属布线沟槽的形成方法，包括提供半导体衬底，所述半导体衬底上依次形成有层间介质层、介电层、底部抗反射层、低温氧化硅层和图案化光刻胶层；以图案化光刻胶层为掩膜，刻蚀低温氧化硅层至露出底部抗反射层，形成第一沟槽图形；以图案化光刻胶层和低温氧化硅层为掩膜，沿第一沟槽图形刻蚀底部抗反射层至露出介电层，形成第二沟槽图形，所述刻蚀气体为二氧化碳和一氧化碳混合气体；以低温氧化硅层和抗反射层为掩膜，沿第二沟槽图形刻蚀介电层，形成金属布线沟槽。本发明能有效控制在底部抗反射层形成的第二沟槽图形的临界尺寸达到预定值，进而使后续形成的金属布线沟槽的临界尺寸与预定值一致，提高半导体器件性能。

Description

金属布线沟槽的形成方法
技术领域
本发明涉及半导体制作技术领域，特别涉及一种金属布线沟槽的形成方法。
背景技术
通常，半导体制程是用淀积工艺、光刻工艺、刻蚀工艺等在硅晶片上形成集成电路的器件。为了连接各个部件构成集成电路，通常使用具有相对高导电率的金属材料例如铜进行布线，也就是金属布线。用于将半导体器件间电路连接起来的结构一般为金属布线沟槽结构，例如申请号为CN98118290的中国专利申请文件所提供的形成金属布线结构中沟槽插塞的方法。
在半导体器件的后段制作过程中，进行金属布线工艺前的刻蚀工艺如图1至图4所示。参考图1，提供一半导体衬底10，所述半导体衬底10具有隔离结构及位于隔离结构间的有源区，所述有源区上形成有诸如晶体管、电容器等半导体器件。随后，在半导体衬底10上形成层间介质层12，所述层间介质层12的材料可以是氧化硅或氮氧化硅等，其作用为用于器件间的隔离；在层间介质层12上形成介电层14，所述介电层14可以包含依次位于层间介质层12上的碳化硅层、低介电常数介质层和氧化硅保护层。接着，在介电层14上形成底部抗反射层16；在底部抗反射层16上形成低温氧化硅层18，所述低温所指的温度为210℃，其作用为作为硬掩膜层，在刻蚀过程中保护其下方的膜层；于低温氧化硅层上旋涂光刻胶层20，经过曝光显影工艺后，定义出金属布线沟槽图形。
参考附图2，以光刻胶层20为掩膜，沿金属布线沟槽图形刻蚀低温氧化硅层18至露出底部抗反射层16，形成第一沟槽图形22；所述刻蚀方法为干法刻蚀法。。
如图3所示，以光刻胶层20和低温氧化硅层18为掩膜，沿第一沟槽图形22刻蚀底部抗反射层16至露出介电层14，形成第二沟槽图形24；其中刻蚀底部抗反射层16的方法为干法刻蚀法，采用的刻蚀气体为四氟化碳、氧气和氩气的混合气体。
如图4所示，以底部抗反射层16为掩膜，沿第二沟槽图形24刻蚀介电层14露出介电层14中的碳化硅层，形成金属布线沟槽26。
采用现有技术中的四氟化碳、氧气和氩气的混合气体去刻蚀底部抗反射层时，很难控制刻蚀尺寸，在底部抗反射层内形成的第二沟槽图形的临界尺寸通常会大于预定值，使后续形成的金属布线沟槽的临界尺寸与预定值产生差距，造成半导体器件性能降低。
发明内容
本发明解决的问题是提供一种金属布线沟槽的形成方法，防止金属布线沟槽的临界尺寸与预定值产生差距，造成半导体器件性能降低。
为解决上述问题，本发明一种金属布线沟槽的形成方法，包括：提供半导体衬底，所述半导体衬底上依次形成有层间介质层、介电层、底部抗反射层、低温氧化硅层和图案化光刻胶层；以图案化光刻胶层为掩膜，刻蚀低温氧化硅层至露出底部抗反射层，形成第一沟槽图形；以图案化光刻胶层和低温氧化硅层为掩膜，沿第一沟槽图形刻蚀底部抗反射层至露出介电层，形成第二沟槽图形，所述刻蚀气体为二氧化碳和一氧化碳混合气体；以低温氧化硅层和抗反射层为掩膜，沿第二沟槽图形刻蚀介电层，形成金属布线沟槽。
可选的，所述刻蚀气体中二氧化碳和一氧化碳的流量比为3∶1。
可选的，所述刻蚀介电层所需要的压力为120毫托～180毫托，功率为300W～600W，采用的刻蚀气体为流量比为1∶1的四氟化碳和氩气。
可选的，所述形成底部抗反射层的方法为旋涂法。
可选的，所述底部抗反射层的厚度为2000埃～2500埃。
可选的，所述介电层包含依次位于层间介质层上的碳氮化硅层、低介电常数介质层和氧化硅保护层。
与现有技术相比，本发明具有以下优点：采用二氧化碳和一氧化碳作用刻蚀底部抗反射层的气体，能较好地控制刻蚀的速率和方向；尤其是一氧化碳，作为载气体能起到缓和刻蚀速率的作用，对底部抗反射层的外形有保护作用；因此采用上述刻蚀气体能有效控制在底部抗反射层形成的第二沟槽图形的临界尺寸达到预定值，进而使后续形成的金属布线沟槽的临界尺寸与预定值一致，提高半导体器件性能。
附图说明
图1至图4是金属布线工艺中形成金属布线沟槽的示意图；
图5是本发明形成金属布线沟槽的具体实施方式流程图。
具体实施方式
本发明在形成金属布线的过程中进行刻蚀工艺形成金属布线沟槽的工艺流程如下：执行步骤S11，提供半导体衬底，所述半导体衬底上依次形成有层间介质层、介电层、底部抗反射层、低温氧化硅层和图案化光刻胶层。
所述层间介质层的材料为氧化硅或氮氧化硅，用于半导体器件间的绝缘隔离。
所述介电层包括依次位于层间介质层上的厚度为300埃的碳氮化硅层、厚度为1550埃的低介电常数介质层和厚度为500埃的氧化硅保护层。
所述底部抗反射层的厚度为2500埃。
所述低温氧化硅层的厚度为550埃。
所述光刻胶层的厚度为1450埃，经过曝光显影工艺后，定义出临界尺寸为80nm的沟槽图形。
执行步骤S12，以图案化光刻胶层为掩膜，刻蚀低温氧化硅层至露出底部抗反射层，形成第一沟槽图形。
刻蚀低温氧化硅层的方法为干法刻蚀。
执行步骤S13，以图案化光刻胶层和低温氧化硅层为掩膜，沿第一沟槽图形刻蚀底部抗反射层至露出介电层，形成第二沟槽图形，所述刻蚀气体为二氧化碳和一氧化碳混合气体。
通常，刻蚀气体中二氧化碳和一氧化碳的具体流量可以是二氧化碳120sccm～150sccm，一氧化碳20sccm～50sccm；其中，优选流量比为3∶1。
执行步骤S14，以低温氧化硅层和抗反射层为掩膜，沿第二沟槽图形刻蚀介电层，形成金属布线沟槽。
刻蚀介电层的方法为干法刻蚀，其采用的气体为流量比为1∶1的四氟化碳和氩气。形成金属布线沟槽过程中，刻蚀介电层中的氧化硅保护层、低介电常数介质层至露出碳化硅层。
本发明的目的为采用二氧化碳和一氧化碳作用刻蚀底部抗反射层的气体，能较好地控制刻蚀的速率和方向；尤其是一氧化碳，作为载气体能起到缓和刻蚀速率的作用，对底部抗反射层的外形有保护作用；因此采用上述刻蚀气体能有效控制在底部抗反射层形成的第二沟槽图形的临界尺寸达到预定值，进而使后续形成的金属布线沟槽的临界尺寸与预定值一致，提高半导体器件性能。
下面结合附图对本发明的具体实施方式做详细的说明。
如图1所示，提供一半导体衬底10，所述半导体衬底10具有隔离结构及位于隔离结构间的有源区，所述有源区上形成有诸如晶体管、电容器等半导体器件。随后，用化学气相沉积法在半导体衬底10上形成层间介质层12，所述层间介质层12的材料可以是氧化硅或氮氧化硅等，其作用为用于器件间的隔离。
继续参考图1，在层间介质层12上形成介电层14，所述介电层14可以包含依次位于层间介质层12上的碳氮化硅层14a、低介电常数介质层14b和氧化硅保护层14c。具体形成介电层14的工艺如下：在层间介质层12上形成厚度为280埃～320埃的碳氮化硅层14a；在碳氮化硅层14a上形成厚度为2300埃～2700埃的低介电常数介质层14b，所述低介电常数介质层14b的材料可以是黑钻石；在低介电常数介质层14b上形成厚度为480埃～530埃的氧化硅保护层14c，所述氧化硅保护层14c的材料为正硅酸乙酯层。
再参考图1，接着，用旋涂法在介电层14上形成厚度为2000埃～2500埃的底部抗反射层16；在底部抗反射层16上形成厚度为500埃～600埃的低温氧化硅层18；于低温氧化硅层上旋涂光刻胶层20，经过曝光显影工艺后，定义出金属布线沟槽图形。
参考附图2，以光刻胶层20为掩膜，沿金属布线沟槽图形刻蚀低温氧化硅层18至露出底部抗反射层16711，形成第一沟槽图形22；所述刻蚀方法为干法刻蚀法。接着，灰化法去除光刻胶层20。
本实施例中，刻蚀低温氧化硅层18的方法为干法刻蚀。
如图3所示，以光刻胶层20和低温氧化硅层18为掩膜，沿第一沟槽图形22刻蚀底部抗反射层16至露出介电层14，形成第二沟槽图形24。在刻蚀过程中，光刻胶层20被刻蚀气体消耗掉。
本实施例中，刻蚀底部抗反射层16的方法为干法刻蚀法，采用的刻蚀气体为二氧化碳和一氧化碳的混合气体，其中二氧化碳与一氧化碳的流量比为3∶1。作为一个优选实施例，二氧化碳的流量为150sccm(标准状态毫升/分)，一氧化碳的流量为50sccm，气体反应腔的压力为20毫托(1托＝133.32帕斯卡)，功率为400W。
采用二氧化碳和一氧化碳作用刻蚀底部抗反射层16的气体，能较好地控制刻蚀的速率和方向；尤其是一氧化碳，作为载气体能起到缓和刻蚀速率的作用，对底部抗反射层16的外形有保护作用；因此在底部抗反射层形成的第二沟槽图形的临界尺寸达到预定值，进而使后续形成的金属布线沟槽的临界尺寸与预定值一致，提高半导体器件性能。
接着，用干法刻蚀方法，将低温氧化硅层18去除。
如图4所示，以底部抗反射层16为掩膜，沿第二沟槽图形24刻蚀介电层14露出介电层14中的碳氮化硅层14d，形成金属布线沟槽26。
本实施例中，刻蚀介电层14的方法为干法刻蚀。其中，刻蚀层所需要的压力为120毫托～180毫托，功率为300W～600W，采用的刻蚀气体是流量比为1∶1的四氟化碳和氩气。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (5)

1.一种金属布线沟槽的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上依次形成有层间介质层、介电层、底部抗反射层、低温氧化硅层和图案化光刻胶层；形成所述底部抗反射层的方法为旋涂法；
以图案化光刻胶层为掩膜，刻蚀低温氧化硅层至露出底部抗反射层，形成第一沟槽图形；
以图案化光刻胶层和低温氧化硅层为掩膜，沿第一沟槽图形刻蚀底部抗反射层至露出介电层，形成第二沟槽图形，所述刻蚀气体为二氧化碳和一氧化碳混合气体；
以低温氧化硅层和抗反射层为掩膜，沿第二沟槽图形刻蚀介电层，形成金属布线沟槽。
2.根据权利要求1所述的金属布线沟槽的形成方法，其特征在于，所述刻蚀气体中二氧化碳和一氧化碳的流量比为3：1。
3.根据权利要求1所述的金属布线沟槽的形成方法，其特征在于，所述刻蚀介电层所需要的压力为120毫托～180毫托，功率为300W～600W，采用的刻蚀气体为流量比为1：1的四氟化碳和氩气。
4.根据权利要求1所述的金属布线沟槽的形成方法，其特征在于，所述底部抗反射层的厚度为2000埃～2500埃。
5.根据权利要求1所述的金属布线沟槽的形成方法，其特征在于，所述介电层包含依次位于层间介质层上的碳氮化硅层、低介电常数介质层和氧化硅保护层。
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CN111554611A (zh) * 2020-04-29 2020-08-18 上海华虹宏力半导体制造有限公司 双大马士革结构的形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1235369A (zh) * 1998-05-12 1999-11-17 世界先进积体电路股份有限公司 形成多个不同深度接触窗的方法
CN1840323A (zh) * 2005-03-29 2006-10-04 精碟科技股份有限公司 盘片模版制作方法
US20080044995A1 (en) * 2006-08-21 2008-02-21 Lam Research Corporation Trilayer resist organic layer etch

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1235369A (zh) * 1998-05-12 1999-11-17 世界先进积体电路股份有限公司 形成多个不同深度接触窗的方法
CN1840323A (zh) * 2005-03-29 2006-10-04 精碟科技股份有限公司 盘片模版制作方法
US20080044995A1 (en) * 2006-08-21 2008-02-21 Lam Research Corporation Trilayer resist organic layer etch

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