KR101388715B1 - 두 금속 표면의 영구적 연결 방법 - Google Patents

두 금속 표면의 영구적 연결 방법 Download PDF

Info

Publication number
KR101388715B1
KR101388715B1 KR1020127023692A KR20127023692A KR101388715B1 KR 101388715 B1 KR101388715 B1 KR 101388715B1 KR 1020127023692 A KR1020127023692 A KR 1020127023692A KR 20127023692 A KR20127023692 A KR 20127023692A KR 101388715 B1 KR101388715 B1 KR 101388715B1
Authority
KR
South Korea
Prior art keywords
metal
metal surfaces
connection
diffusion
layer
Prior art date
Application number
KR1020127023692A
Other languages
English (en)
Other versions
KR20130025368A (ko
Inventor
마르쿠스 윔플린거
비오렐 드라고이
Original Assignee
에베 그룹 에. 탈너 게엠베하
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에베 그룹 에. 탈너 게엠베하 filed Critical 에베 그룹 에. 탈너 게엠베하
Publication of KR20130025368A publication Critical patent/KR20130025368A/ko
Application granted granted Critical
Publication of KR101388715B1 publication Critical patent/KR101388715B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/03011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/03015—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for aligning the bonding area, e.g. marks, spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/031—Manufacture and pre-treatment of the bonding area preform
    • H01L2224/0311—Shaping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/035—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/0355—Selective modification
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/03848—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/29124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H01L2224/8382—Diffusion bonding
    • H01L2224/8383—Solid-solid interdiffusion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0101—Neon [Ne]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0133—Ternary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Abstract

본 발명은 과정 중에 특히 다음의 방법 단계를 포함하는, 제1 기판의 제1 금속 표면과 제2 기판의 제2 금속 표면 사이의 영구적인 전기 전도성 연결의 생성을 위한 공정에 관한 것이다:
- 제1 및 제2 금속 표면들을 조절하여 상기 금속 표면들의 연결에서, 특히 조절 이후 수 분의 시간 기간 내에, 두 금속 표면의 특히 유사한, 바람직하게는 동일한 금속 이온 및/또는 금속 원자 사이에서 적어도 주로 치환 확산에 의해 생성된 영구적인 전기 전도성 연결이 생성될 수 있도록 하는 단계
- 제1 및 제2 금속 표면을 배향하고 연결하여, 이에 따라 조절, 배향 및 연결 동안, 최대 300℃, 특히 최대 260℃, 바람직하게는 230℃, 심지어 더욱 바람직하게는 200℃, 특히 바람직하게는 최대 180℃, 및 이상적으로 최대 160℃의 공정 온도가 초과되지 않는 단계.

Description

두 금속 표면의 영구적 연결 방법{METHOD FOR PERMANENTLY CONNECTING TWO METAL SURFACES}
설명
본 발명은 두 금속 표면 사이의 영구적 연결의 생성을 위한 청구항 1에 따른 방법에 관한 것이다.
두 금속 표면 사이의 영구적인, 전기 전도성, 금속성 연결의 생성은 반도체 산업에서 점진적으로 더욱 중요해 지고 있다. 주로 소위 "3D 집적 장치, 즉 IC (3D IC)"의 분야에서 새로운 유형의 패키징 기술에 대하여, 두 개의 기능성 평면 사이의 금속성 결합 연결은 결정적인 역할을 한다. 이러한 경우, 첫 번째 능동 또는 수동 회로가 두 개의 독립적인 기판상에 제조되며, 상기 두 개의 독립적인 기판은 결합 단계에서 서로 영구적으로 연결되며, 전기적 접촉이 달성된다. 이러한 연결 단계는 두 개의 웨이퍼를 연결시키거나(웨이퍼 투 웨이퍼 - W2W), 하나 또는 그 이상의 칩을 하나의 웨이퍼에 연결시키거나(칩 투 웨이퍼 - C2W), 또는 하나 또는 그 이상의 칩을 하나의 칩에 연결시키는 방법(칩 투 칩 - C2C) 중 어느 하나에 의해 달성될 수 있다. 이러한 연결 방법의 경우, 두 연결 표면 사이의 직접 연결이 주된 관심사이며, 이에 따라 두 표면 모두 상당한 정도로 동일한 물질(금속)로 구성된다. 여기서, 상당한 정도로 상기 연결 평면에서 추가 물질을 요구하지 않는 방법이 매우 특히 선호된다. 상기 연결에서, 구리(Cu) 또는 알루미늄(Al) 또는 금(Au)이 금속화(metallization)로서 흔히 사용된다. 그렇지만, 본 발명이 기본적으로 또 다른 금속과 상호작용하여 작동하며, 금속 선택은 칩 구조 및 예비-조절 단계의 요건에 주로 기초한다는 것을 명확히 하여야 한다. 따라서, 다른 금속이 또한 본 발명에서 청구되는 것으로 간주된다. 또한, 이러한 방법은 또한 소위 "하이브리드 결합 계면(hybrid bond interface)"에 대하여 사용될 수 있다. 이러한 하이브리드 계면은 금속 접촉 표면의 적절한 조합으로 구성되며, 상기 금속 접촉 표면은 비금속성 영역에 의해 둘러싸인다. 이러한 경우, 비-금속성 영역은, 개별 연결 단계에서, 금속성 접촉뿐만 아니라 비-금속성 영역 사이의 접촉이 생성되도록 구성된다. 이때, 이종 물질, 특히 이종 금속이 없는 이러한 연결은 소위 확산 결합법(diffusion bond method)에 의해 생성된다. 여기서, 접촉 표면은 서로 향하여 배향되고 접촉하게 된다. 접촉 표면은 적절한 방법(예컨대, "화학 기계적 연마(Chemical Mechanical Polishing)", 즉 약칭으로 "CMP")에 의해 예비처리되어 이에 따라 이들은 매우 평탄하며, 이들은 약간의 표면 거칠기를 가진다. 접촉 표면은 그 후 적절한 장치(예컨대, 웨이퍼 본더) 내에서 함께 압착되고 동시에 자유롭게 선택 가능한 공정 온도까지 가열된다. 여기서, 이러한 것이 예컨대 진공(예컨대, < 1 mbar, 바람직하게는 < 1-3 mbar)과 같은 최적화된 대기 또는 감소된 대기, 특히 높은 함량(> 1%, 바람직하게는 > 3%, 심지어 > 5%, 및 이상적으로 > 9%)의 수소(H2)를 갖는 대기에서 일어나는 경우 유리하다는 것이 입증될 수 있다. 이러한 공정 조건 하에서, 소위 확산 결합이 두 금속 표면 사이에서 지금 생성된다. 여기서, 공융 금속 조성물(eutectic metal composition)의 경우 금속 원자 또는 분자는 상기 두 표면 사이에서 이리저리(back and forth) 확산하며 이에 따라 표면들 사이의 영구적인, 금속적으로 전도성이며 기계적으로 매우 안정한 연결을 달성한다. 종종, 이러한 경우, 상기 연결은 금속 조직 내 최초 접촉 표면의 검출을 불가능하게 하는 품질이 된다. 한편, 상기 연결은 균질한 금속 조직으로서 제시되며, 이는 최초 접촉 표면 너머까지 연장된다. 오늘날 이러한 기술의 사용을 상당히 제한하는 한 가지 요인은 대부분의 경우 상대적으로 높은 온도이며, 이는 연결을 생성하기 위해 필요하며 특히 확산을 가능하게 하기 위해 필요하다. 많은 경우에, 상기 온도는 300℃ 초과, 많은 경우 350℃ 초과, 전형적으로 380 내지 400℃이며, 일부 경우 최대 450 또는 500℃이며, 이는 구성성분에 의해 견뎌질 수 있는 온도(전형적으로 < 260℃, 많은 경우 < 230℃, 일부 구성성분의 경우 < 200℃, 및 일부 경우 < 180 또는 심지어 < 150℃)보다 높으며 이에 따라 본 방법의 사용을 방지하거나 제한한다. 본 발명은 필수 공정 온도가 극적으로 감소되는 방법을 가능하게 함으로써 이러한 문제를 해결한다.
이러한 금속성 연결은 본 명세서의 이하에서 "진정 결합 연결(authentic bond connection)"이라 한다. 이 경우, 결합 연결은, 연결에 영구적으로 설치된 이종 물질의 사용 없이, 특히 다른 원소 조성을 갖는 이종 금속 B의 사용 없이, 금속 A로 구성된 두 금속성 접촉 표면 사이에서 연결이 생성되는 것으로 이해된다.
전술한 바와 같이, 현재 존재하는 방법은 확산 공정을 가능하게 하는 필수적인 공정 온도에 의해 제한된다. 원칙적으로, 확산 공정은 복수의 요인에 의존하는 활동으로 간주될 수 있다. 그렇지만, 낮은 온도에서의 상기 공정은 더욱 느리게 진행한다. 그렇지만 현실적으로, 이는 문제인데 왜냐하면 이러한 점이 이러한 공정의 경제적 효율성을 제한하거나, 또는 매우 지연된(drawn-out)(> 1h) 공정을 비경제적으로 만들기 때문이다. 따라서, 확산 결합 공정은 동일한 접촉 표면 사이에는 적용되지 않는다. 그 대신에, 이러한 경우, 솔더 접합(solder joint) 즉 공융 연결(eutectic connection)의 가장 광범위한 변형된 정의로서 소위 금속간 화합물 연결 적용이 사용된다. 예를 들면, 납/주석 솔더, 구리-은-주석 솔더, 인듐-기반 솔더 또는 그 밖에 금-주석 또는 금-실리콘 또는 알루미늄-게르마늄, 뿐만 아니라 구리-주석(금속간 화합물 Cu3Sn)에 기초한 솔더 접합이 여기서 인용될 수 있다. 이러한 방법들의 단점은 제조 물류 및 기술 둘 모두에 있어 문제점이 존재하는 것이다. 많은 경우에, 이러한 결합 연결은 단지 특정 금속화(예컨대, Cu)가 달성되고 정성화되는 제조 분야에서 생성될 것이다. 이러한 경우, 상기 금속화에 추가하여, 또 다른 금속화를 위한 인프라구조를 형성하고 또한 정성화하는 것은 상당한 추가 비용이 될 것이다. 기술적 관점에서, 공융 연결은 장기간의 안정성과 관련하여 중요한 것으로 간주될 것이다. 일부 연결은 매우 연약하며, 기계적 피로 현상이 야기될 수 있다. 또한, 일부 금속화에서, 공융 연결의 원하는 특성(예컨대, 녹는점, 기계적 및 전기적 특성)을 보장하기 위해, 혼합 비율과 관련하여 매우 좁은 허용오차(tolerance)가 관찰된다. 또한, 공융 연결과 관련하여 확산 효과는 문제점을 야기할 수 있다. 따라서, 예컨대, 주석이 전체 구리 접촉부를 통하여 두 개의 구리 접촉 표면 사이의 하나의 계면으로부터 확산되어 구리 접촉부와 하부 층 사이의 하부 장벽 층에 도달하는 경우 심각한 문제가 될 수 있다. 변화된 금속 조성으로 인하여, 이러한 계면에서 구리의 기계적 박리(delamination)를 유발할 수 있으며 이에 따라 구성성분의 기계적 결함을 야기할 수 있으며, 이는 현장에서 단지 수 년 이후에 일어날 것이다. 이러한 것은 단지 마이크로구조를 갖는 상기 형태에서 일어날 수 있는데, 왜냐하면 여기서, 이러한 효과가 단지 작용할 수 있는 매우 얇은 층이 사용되기 때문이다.
따라서 본 발명의 목적은 감소된 공정 온도 및/또는 감소된 공정 시간이 금속성 결합 연결에서 달성될 수 있는 방법을 제시하는 것이다.
이러한 목적은 청구항 1의 특징에 의해 달성된다.
본 발명의 유리한 추가적인 개선점은 종속항에서 제시된다. 또한, 상세한 설명, 청구범위 및/또는 도면에 제시된 특징들 중 적어도 두 가지로 구성된 모든 조합들이 본 발명의 범위에 포함된다. 제시된 수치 범위에 있어서, 언급된 한계 이내의 수치는 또한 경계값으로서 제시되며 임의 조합으로 청구될 수 있다.
본 발명은 이제 방법 및 공정을 제시하는데 이들에 의해 진정 결합 연결에 대한 결합 온도가 극적으로 감소될 수 있으며, 이에 따라 사용자의 광범위한 영역을 위하여, 이종 금속을 요구하지 않는, 연결의 사용을 가능하게 한다. 본 발명의 모든 추가적인 용도는 또한 공정을 가속화시키는 것이며, 이는 이상적인, 선택된 공정 파라미터의 경우 달성될 수 있으며 이는 공정의 경제적인 효율성을 증가시킨다.
확산은 일반적으로 치환형 확산(substitutional diffusion) 및 격자간 확산(interstitial diffusion)으로 분류된다.
치환형 확산의 경우, 개별 원자의 확산 점프가 그리드 내 각 포인트를 따라 일어나며, 상기 포인트에는 다른 원자가 위치할 수 있다. 그 결과, 이러한 확산 점프는, 필요한 경우, 상기 원자는 해당 위치로 점프하지만 다른 원자는 해당 위치에 위치할 수 없는 해당 위치에서 실제로 일어날 수 있다(예외가 존재함: 직접 원자 교환 메커니즘, 이는 과학적으로는 논의되나 아직 탐지되지 않았으며, 만약 존재한다면, 다른 원자 교환 메커니즘과 비교하여 매우 드물게 일어나며 이는 무시할 수 있음). 원자가 위치하지 않는 위치를 공극(void)이라 한다. 상기 공극은 본 특허의 추가 설명에서 기본적으로 중요한 관점을 차지한다.
격자간 확산에서, 더 작은 원자가 결정의 격자 구멍(hole) 내에 확산한다. 우리는 주로 본 특허에서 동종원자 확산(homoatomic diffusion)을 다루기 때문에, 격자간 확산은 더 이상 고려하지 않는다.
Si 결정 그리드의 격자 구멍 내에 확산하는 수소가 격자간 확산의 한 예가 될 수 있다. Si와 비교하여, 수소는 "작으며(small)" 이에 따라 격자 구멍 내에서 공간을 가진다.
본 발명에 따르면, 단지 치환 확산이 동일한 금속 화학종의 동종원자 확산의 경우에 적합하다. 또한, 표면, 입자 경계 및 부피 확산(volume diffusion)이 구별될 수 있다. 다른 원자가 거의 불가능한 것에 의해 제한되는 곳에서 원자들이 최대로 확산한다. 이러한 상태는 주로 표면에 존재하며, 이에 의해 표면 상의 원자의 높은 이동도가 또한 명확해진다. 심지어 입자 경계에서, 원자는 일반적으로 결정 그리드 자체 내에서보다 더 많은 공간을 가진다. 따라서 확산하는 화학종의 속도는 표면 확산의 속도와 부피 확산의 속도 사이에 있다. 물론 입자 경계 확산의 조건은 입자 경계의 존재이다.
이러한 다결정 금속 표면의 경우에 대하여, 이하의 문제점이 직접 결합에서 일어난다.
첫째, 다결정 물질은 결합될 표면에 대하여 서로 다르게 배향된 수 개의 입자로 구성된다. 이는 표면이 서로 다른 결정학적 표면으로 구성되는 것을 유발한다. 개별 입자 표면의 서로 다른 물리적 특성은 일반적으로 서로 다른 산화, 확산, 접착 특성 등을 가진다.
둘째, 입자는 또한 옹스트롬 내지 나노미터 범위의 소위 입자 경계, 즉 무-원자 영역(atom-free area)을 가지며, 이는 상기 입자 경계는 입자를 다른 것으로부터 분리시키며, 여기서 원자는 입자 부피에서보다 더 큰 확산성(diffusivity)을 가진다.
셋째, 결합될 표면은 가장 드문 경우에서 산화 생성물이 없다.
다결정 표면이 최악의 경우 산화 생성물 및 영(zero)이 아닌 표면 거칠기를 가지면서 존재한다는 사실이 어떠한 직접 용접도 가능하게 하지 않는다. 표면은 접촉 할 때 완전하게 평탄하지 않으며 오히려 계면에 기공(pore)을 형성한다. 이러한 "미세 구멍(microscopic hole)"은 확산을 위하여 기본적으로 중요한 전술한 공극과 혼동되지 않으며, 계면 내 "미세 구멍"은 원자가 "다른 쪽 측면"으로 점프하는 것을 방지한다.
요컨대, 두 개 표면의 수정(modification )은 가능한 가장 낮은 온도에서, 원자의 서로 간의 확산이 가능한 한 단순하게 실행되어야 하는 방식으로 본 발명에 따라 실행된다는 것을 기술할 수 있다.
확산은 예컨대, 표면에 인접하는 층들, 또는 이상적으로는 표면으로부터 시작하여 물질 내 일정 깊이 "d"(층 두께)에 도달하는 하나의 층이 활용 가능하게 구성되도록 연결될 금속 표면에 의해 촉진될 수 있으며, 상기 층은 연결될 표면들 사이에서 확산, 특히 주로 치환 확산을 생성하는 구조를 가진다. 이하에서, 표면에 인접하는 이러한 층을 생성하는 것을 가능하게 하는 방법이 개시된다. 주로, 표면에 인접하고 덜 타이트하게 적층되는 층을 활용 가능하게 하는 장점을 입증한다. 따라서 공극 농도가 그 결과 높다는 것을 의미한다. 이러한 표면 결함은 온도 처리에서, 구조의 재조직화가 일어나서 최종적으로 더욱 타이트한 적층(및 표면 결함의 제거)을 유발하는 장점을 가진다. 이러한 온도 단계가 일어날 때, 두 개의 금속성 접촉 표면이 근접 접촉을 하고 있을 때, 이러한 금속성 접촉 표면은 가소적(plastically)으로 변형될 수 있으며 이에 따라 또한 계면 내 빈 공간을 폐쇄할 수 있으며; 이에 따라, 더욱 우수한 접촉을 가능하게 하며 이러한 두 개의 표면 사이의 확산 결합의 개선을 촉진할 수 있다. 일련의 변수가 이러한 층이 생성될 수 있는 표면의 조건화를 위하여 제공된다.
후속하는 표면 결함의 생성
본 방법에 있어서, 금속성 접촉 표면이 선행 기술로부터 공지된 방법으로 생성된다.
본 양상에서 공통 공정 단계는 소위 "씨드 층(seed layer)"의 증착인데 이는 금속(예컨대, 구리)의 전기화학적 증착을 가능하게 하기 위해 사용된다. 이러한 경우, 금속화는 리소그라피 및 소위 도금 마스크의 정의에 의해 (접촉 영역에서 그리고 접촉 영역의 주변에 위치하는 비-금속성 인접 영역에서) 필요한 구조를 획득한다. 금속의 전기화학적 증착 이후, 금속은 대부분의 경우 화학 기계적 연마(CMP)에 의해 연마되어 평탄 표면 및 매우 낮은 표면 거칠기(< 2 nm, 이상적으로는 < 1 nm, 심지어 더욱 바람직하게는 < 0.5 nm 제곱평균제곱근[rms], 2 x 2 ㎛의 AFM 스캔으로 측정)를 보장한다. 이러한 방법은 산업에서 충분히 공지되어 있다. 결합 계면의 구성에 따라서, 금속 패드 주위에 위치하는 비-금속성 영역은 이산화 실리콘 또는 유기 절연 물질 또는 또 다른 적절한 물질로 구성될 수 있다. 이러한 경우, 금속 영역과 주변 영역 사이의 토포그라피(topography )는, 금속 영역 및 비-금속 영역 둘 모두가 동시에 접촉하여 이에 따라 토포그라피가 존재하지 않도록 하거나, 또는 그 대신에, 비-금속성 영역이 금속성 영역에 비하여 조금 함몰되어(예컨대, 약 100A, 바람직하게는 1,000A 또는 2,000A) 이에 따라 단지 금속성 영역이 서로 접촉하도록, 선택될 수 있다. 금속의 전기화학적 증착에 대신하여, 예컨대 스퍼터링 등과 같은 또 다른 방법이 적합하다.
종래 확산 결합 방법에 상당한 정도로 대응하는 표면 품질을 갖도록 생성되는 금속성 접촉 표면으로부터 시작하여, 적절한 이러한 방법은 후속하는 표면 결함을 포함하게 된다.
한 구체 예에서, 이러한 표면 결함은 기체 이온을 주입함으로써 생성된다. 이와 관련하여 더욱 바람직하게는, 대응하는 금속 원자 또는 금속 분자의 "전이(dislocation)"에 의해 구조 내에 표면 결함을 생성하기에 충분한 질량을 갖도록 이온이 선택된다. 금속과 반응하지 않는 기체, 특히 아르곤과 같은 희가스(noble gas)가 본 양상에서 특히 적합한 것으로 고려된다. 그렇지만, 일부 응용분야에서, 질소 또는 충분한 질량을 갖는 또 다른 기체가 또한 적합하다. 여기서 결정적인 요인은 금속 원자의 질량에 대한 기체 이온의 질량의 비율이다. 원칙적으로, 이러한 실행 공정은 기체 이온에 의한 금속성 표면의 충돌(bombardment)을 허용하는 임의 장치에서 달성될 수 있다. 그렇지만, 이러한 것은 바람직하게는 플라즈마-기반 시스템에서 발견된다. 이러한 카테고리에 있어서, 소위 유도 결합 플라즈마 시스템(inductively coupled plasma system, TCP) 또는 소위 용량성 결합 플라즈마 시스템(capacitively coupled plasma system, CCP)이 바람직하다. 상기 두 시스템 특히 TCP 시스템에 대하여, 이온에 대한 가속 에너지가 표면에 근접하는 금속 층의 원하는 특성을 달성하도록 올바르게 선택되는 것이 중요하다. TCP 시스템에 대하여, 이러한 가속 에너지는 가변 장력(variable field strength)에 의해 설정될 수 있다. CCP 시스템에 대하여, 이러한 가속 에너지는 일련의 변수에 의해 최적화될 수 있다. 본 발명에 따르면, 이러한 목적을 위하여, 자기-바이어스 전압(self-bias voltage)이 웨이퍼 수용부 상에 제공될 수 있으며, 바람직하게는 상기 웨이퍼 수용부는 이온의 가속 에너지에 영향을 미치도록 구체적으로 설정될 수 있다. 그렇지만, 소위 "이중 주파수 플라즈마(dual frequency plasma)" 설정을 사용하는 것이 더욱 이상적이다. 따라서 두 개 주파수 중 하나로 플라즈마 밀도 및 온도를 제어하는 것이 가능하며, 한편 가속 에너지는 두 번째 것(웨이퍼 수용부에 인가되는 주파수)에 의해 영향을 받을 수 있다. 웨이퍼에 인가되는 주파수가 (산업에서 통상적인 13.56 MHz의 작업 주파수를 갖는 플라즈마 시스템과 비교하여) 상대적으로 낮게 선택될 때 설정이 더욱 이상적으로 작동한다. 더욱 바람직하게는, 상기 주파수는 1 MHz 미만이며; < 500 kHz의 주파수에 의해 더욱 우수한 결과가 달성되며, 최적의 결과는 < 200 kHz의 주파수에 의해 달성되며, 최고의 결과는 < 50 kHz의 주파수에 의해 달성된다.
바람직한 구체 예에서, 경계 층(시쓰(sheath)) 내 더 강한 전기장이 특히 추가 DC 전압에 의해 생성되며, 이에 의해 이온이 기판 표면에서 더욱 강하게 가속화된다.
플라즈마 생성을 위하여 선택된 기체가 표면 결함의 생성을 위한 이온으로 구성된 것뿐만 아니라 공정에 유리한 영향을 미치는 추가 부분을 포함할 때 특히 우수한 결과가 달성된다. 예컨대, 여기서, 수소의 첨가가 특히 적절한데 왜냐하면 수소가 환원 작용을 가져서 이에 따라 금속 표면의 산화를 방지하거나, 또는 이미 존재하는 산화물 층을 제거할 수 있기 때문이다. 특히, 금속 표면에 주입되는 수소 이온은 수분 동안(예컨대, 적어도 1분, 3분, 또는 5 내지 10분) 동안 지속하는 영구적인 산화-방지 작용을 가질 수 있다. 따라서, 적절한 시간 윈도우(time window)을 활용하여 예컨대 웨이퍼를 서로에 대해 배향시키고 후속하여 결합 챔버 내에서 결합을 위해 웨이퍼를 도포할 수 있다. 여러 이온을 주입하는 것은 본 경우에 있어서 사용되는 대응하는 선택된 기체 혼합물에 의해 전술한 바와 같이 더욱 이상적인 요건을 달성하기 위해 병행적으로(in parallel) 수행되거나, 또는 다양한 고정 기체의 사용에 의해 수행되는 연속적인 주입 단계에 의해 순차적으로 수행된다. 이러한 것은 동일한 챔버 또는 서로 다른 챔버 내에서 일어날 수 있다.
오늘날, 표면 결함의 생성에 후속하여, 표면의 접촉 및 결합이 일반적으로 일어난다. 단지 공정 파라미터가 유리하게 일치될 수 있다. 특히, 결합은 이제 상당히 감소된 공정 온도에서 수행될 수 있다. 여기서, 매우 우수한 결과가 < 300℃의 온도에서 이미 달성될 수 있다. 표면 근처의 최적화된 층에 대하여, < 260℃까지, 이상적으로는 < 230℃까지, 많은 경우에 < 200℃까지, 그리고 개별적인 경우 심지어 < 180℃ 또는 < 160℃까지의 온도 감소가 가능하다. 그 대신에, 공정 윈도우는, 공정 시간이 다소 더 높은 공정 온도의 경우 감소되도록 선택될 수 있다.
표면 근처의 결함을 갖는 층의 생성
대응하는 금속 증착 공정의 선택에 있어서, 열등한 품질의 금속 층을 생성하는 것이 가능하다. 대부분의 경우, 이러한 것은 바람직하지 않은데 왜냐하면 이러한 층의 전기 전도도가 제한되기 때문이다. 이는 금속 구조의 최적-이하의 구성에 기인하다. 이러한 효과가 본 발명에 따라 사용된다. 이러한 경우, 먼저 산업분야에서 통상적으로 사용되는 방법으로 금속 표면을 생성한다. 여기서 전술한 구체 예를 참조할 수 있다. 이러한 층을 생성하면서, 열등한 품질의 매우 얇은 금속 층을 이제 도포한다. 전형적으로, 이러한 층의 두께는 < 3 nm, 더욱 우수하게는 < 2 nm, 그리고 심지어 더욱 이상적으로는 < 1 nm 또는 < 0.5 nm으로 선택된다. 상기 층은 양쪽 접촉 표면에 도포되거나, 또는 그 대신에, 표면의 단지 한쪽에 도포될 수 있다. 이러한 경우, 두께가 이에 따라 최적화된다. 그 후, 접촉 표면을 접촉시키고 통상적인 실시와 같이 가열시킨다. 이러한 경우, 표면 결함이 이제 제거되고, 확산 결합이 두 표면 사이의 접촉 표면상에 생성된다. 이러한 경우 열등한 품질을 갖는 금속 층은 이러한 확산 결합의 개선을 촉진시킨다. 이러한 층(층들)의 생성은 증착 공정에서 공지된 공정 파라미터에 의해 제어될 수 있다. 이러한 경우 층의 품질에 영향을 미치는 파라미터는 산업분야에서 공지되어 있으며 적절한 문헌에서 찾을 수 있다. 대부분의 경우, 여기서, 이들은 증착 온도, 증착 시스템의 공정 챔버 내 주변 압력, 뿐만 아니라 증착 시스템의 증착 챔버 내의 기체 및 주변 조건의 선택이다. 이러한 양상에 대하여 적절한 방법은 예컨대 스퍼터링 공정일 수 있으며, 이는 최적-이하(예컨대 너무 낮은 공정 온도)로 통상 간주되는 공정 조건 하에서 수행된다.
그 대신에, 층은 또한 전기도금에 의해 생성될 수 있다. 이러한 경우, 먼저 평면 형태로 표면을 생성하고(전술한 바와 같이) 그 후 전기도금에 의해 박막(층 두께는 전술한 사항 참고)을 생성하는 것을 고려할 수 있다. 전기도금 공정의 최적화된 선택에 기초하여(화학 조성, 전류 값, 온도 등), 원하는 특성을 갖는 층이 생성될 수 있다.
본 발명에 있어서, 표면 결함은 이상적인 경우, 구(sphere) 또는 이와 동등한 형상의 공극에 대하여, 1 이상의 원자 값, 특히 < 10 nm, 바람직하게는 < 5 nm, 심지어 더욱 바람직하게는 < 3 nm, 심지어 더욱 바람직하게는 < 1 nm, 그리고 심지어 더욱 바람직하게는 < 0.5 nm의 값을 갖는 크기이다.
금속 나노입자의 도포
과학 문헌에 의하면, < 100 nm, 이상적으로는 < 70 nm, 더욱 우수하게는 < 50 내지 30 nm, 바람직하게는 < 20 또는 < 10 nm의 크기인 금속 입자(예컨대, 금, 및 또한 구리)가 입자의 크기에 의존하여 녹는점 이하뿐만 아니라 녹는점 훨씬 아래의 온도에서 열 처리시 균질한 연속 금속 조직에 대한 연결 특성을 가지는 것이 이미 알려져 있다. 이러한 특성은 이제 금속성 접촉 표면의 양쪽 또는 한쪽에 박막 형태로 도포되는 이러한 입자에 의한 결합 공정을 위해 사용될 수 있다. 그 후 접촉 표면은 접촉되고 열처리된다. 이러한 열처리 동안, 이러한 나노입자는 서로간의 결합뿐만 아니라 금속성 접촉 표면과의 결합을 가능하게 하며, 최종 결과로서, 두 금속성 접촉 표면의 서로간의 완전한 결합을 가능하게 한다. 이러한 것은, 나노입자가 그 자체로서 매우 반응성이고, 특히 동일 금속으로 구성된 금속 표면과의 이상적인 연결의 특성을 가지고 있는 점에서 가능하다. 작은 입자를 사용하면, 이러한 연결은 매우 작은 입자의 경우 < 250℃, 이상적으로는 < 200℃, 심지어 더욱 바람직하게는 < 150℃, 및 심지어 < 120℃의 온도에서 수행될 수 있다.
표면 거칠기 최적화
특히 매우 감소된 온도에서 확산 결합 및 결합의 유사한 가속화가 또한 표면 거칠기에 관하여 표면을 이에 대응하도록 최적화시키는 또 다른 가능성이다. 기본적인 원리는 표면 파상도 및 마이크로-거칠기의 평탄화에 있다. 제곱평균제곱근(RMS) 거칠기는 나노미터 범위 이내에 있다. 설정되는 거칠기는 균질하여야 한다. 이는 원자력간현미경(atomic-force microscope, AFM)에 의해 측정되는, 봉우리-계곡 프로파일(ridge-valley profile)의 평균 파장, 뿐만 아니라 평균 진폭이 전체 표면에서 동일하여야 함을 의미한다. 이는, 접촉시에 한 표면의 봉우리가 다른 표면의 계곡을 채우거나 또는 그 반대가 되도록 표면이 서로 중첩될 수 있다는 점에서 필수적인 요건이다. 이러한 최적의 접촉에 기초하여, 확산 결합의 개선점이 상당히 증진되며, 심지어 더 낮은 온도에서도 가능하게 된다.
본 양상에서 필수적인 표면 거칠기는 특정하게 선택된 CMP 공정에 의해 달성될 수 있다. 한편으로, CMP 공정은 매우 평탄한 표면의 생성을 가능하게 하지만, 표면 거칠기는 또한 슬러리의 적절한 선택에 의해 영향을 받을 수 있다. 원하는 표면 조성의 생성은 이러한 경우 하나의 개별 CMP 단계에서 수행될 수 있거나 또는 서로 뒤따르는 두 단계에서 수행될 수 있다. 이러한 경우, 첫 번째 단계는 표면의 평탄도를 보장하기 위해 사용되며, 한편 두 번째 단계는 원하는 국지적 표면 거칠기를 생성하기 위해 사용된다. 선택사항으로서, 표면 거칠기는 특정한 에칭 단계에 의해 생성될 수 있다. 또한, 전기도금과 CMP 사이의 상호작용으로 원하는 거칠기를 생성하거나 또는 특별하게 수행된 전기도금 단계의 결과로서 원하는 거칠기를 생성하는 것을 고려할 수 있다. 이러한 경우, 먼저 평면 형태로 표면을 생성하고 그 후 전기도금에 의해 박막(층 두께에 대하여는 표면에 인접하는 결함을 갖는 층의 다양한 생성을 참고하라)을 생성하는 것을 고려할 수 있다. 전기도금 공정의 최적화된 선택에 기초하여(화학적 조성, 전류 값, 온도 등), 원하는 특성을 갖는 층이 생성될 수 있다.
표면 거칠기(2 x 2 ㎛ 표면에 대하여 AFM으로 측정)는 < 20 nm, 특히 < 10 nm, 바람직하게는 < 5 nm, 심지어 더욱 바람직하게는 < 3 nm, 심지어 더욱 바람직하게는 < 1 nm, 더욱 바람직하게는 < 0.5 nm이어야 한다.
특별하게 최적화된 공정 결과를 달성하기 위하여, 전술한 변수들은 원하는 바에 따라 서로 조합될 수 있다. 주로, 다른 기재된 방법과의 상호작용에서 산화를 방지하기 위한 수단으로서 수소의 주입은 특히 최적화된 결과를 산출할 수 있다.
이러한 방법이 소위 "하이브리드 결합 계면"에 또한 적용될 수 있다는 것을 여기서 한번 더 언급한다. 이러한 하이브리드 계면은 금속성 접촉 표면의 적절한 조합으로 구성되며, 비-금속성 영역으로 둘러싸인다. 이러한 경우, 비-금속성 영역은, 개별 결합 단계에서 금속성 접촉 및 비-금속성 영역들 사이의 접촉이 생성될 수 있도록 구성된다.
여기서, 낮은 온도에서의 금속성 연결 및 금속성 영역에 인접하는 비-금속성 영역들 사이의 연결이 생성될 수 있도록 플라즈마 주입 단계를 구성하는 것이 특히 유리하다고 할 수 있다. 이러한 경우, 이러한 비-금속성 영역은 이산화 실리콘으로 구성될 수 있으며, 또한 플라즈마 처리에 의해 수정되어 결합이 매우 낮은 온도에서 일어날 수 있다.
본 발명은 특히 다음의 방법 단계를 포함하는, 제1 기판의 제1 금속 표면과 제2 기판의 제2 금속 표면 사이의 영구적인 전기 전도성 연결의 생성을 위한 공정 흐름이다:
- 제1 및 제2 금속 표면들을 조절하여 상기 금속 표면들의 연결에서, 특히 조절 이후 수 분의 시간 기간 내에, 두 금속 표면의 특히 유사한, 바람직하게는 동일한 금속 이온 및/또는 금속 원자 사이에서 적어도 주로 치환 확산에 의해 생성된 영구적인 전기 전도성 연결이 생성될 수 있도록 하는 단계
- 제1 및 제2 금속 표면을 배향하고 연결하여, 이에 따라 조절, 배향 및 연결 동안, 최대 300℃, 특히 최대 260℃, 바람직하게는 230℃, 심지어 더욱 바람직하게는 200℃, 특히 바람직하게는 최대 180℃, 및 이상적으로 최대 160℃의 공정 온도가 초과되지 않는 단계.

Claims (8)

  1. 제1 기판의 제1 금속 표면과 제2 기판의 제2 금속 표면 사이의 영구적인 전기 전도성 연결 생성 방법에 있어서, 상기 방법은
    - 기체 이온 주입 또는 열등한 품질의 금속 층의 증착에 의해 생성된 표면 결함이 있는 표면에 인접한 층의 생성에 의하거나 또는 금속성 나노입자의 도포에 의해 제1 및 제2 금속 표면을 조절하여, 상기 금속 표면들의 연결에서, 두 금속 표면의 유사한 금속 이온들 사이에서, 또는, 금속 원자들 사이에서, 또는, 금속 이온 및 금속 원자 사이에서, 적어도 50% 이상을 치환 확산에 의해 생성하는, 영구적인 전기 전도성 연결이 생성될 수 있도록 하는 단계,
    - 제1 및 제2 금속 표면들을 배향하고 연결하여, 이에 따라 조절, 배향 및 연결 동안, 최대 300℃의 공정 온도가 초과되지 않는 단계
    를 포함하는, 영구적인 전기 전도성 연결 생성 방법.
  2. 제 1 항에 있어서, 상기 제1 및 제2 금속 표면 중 적어도 하나의 층 두께 S가 S < 5 nm임을 특징으로 하는, 영구적인 전기 전도성 연결 생성 방법.
  3. 제 1 항에 있어서, 상기 제1 및 제2 금속 표면 중 적어도 하나의 층 두께 S가 S < 3 nm임을 특징으로 하는, 영구적인 전기 전도성 연결 생성 방법.
  4. 제 1 항에 있어서, 상기 제1 및 제2 금속 표면 중 적어도 하나의 층 두께 S가 S < 2 nm임을 특징으로 하는, 영구적인 전기 전도성 연결 생성 방법.
  5. 제 1 항에 있어서, 상기 제1 및 제2 금속 표면 중 적어도 하나의 층 두께 S가 S < 1 nm임을 특징으로 하는, 영구적인 전기 전도성 연결 생성 방법.
  6. 제 1 항에 있어서, 상기 제1 및 제2 금속 표면 중 적어도 하나의 층 두께 S가 S < 0.5 nm을 특징으로 하는, 영구적인 전기 전도성 연결 생성 방법.
  7. 제 1 항 또는 제 2 항에 있어서, 수소가 주입되어 산화를 방지함을 특징으로 하는, 영구적인 전기 전도성 연결 생성 방법.
  8. 제 1 항 또는 제 2 항에 있어서, 상기 조절은, 표면 파상도(surface waviness) 및 마이크로-거칠기(micro-roughness)의 평탄화에 의해, 상기 금속 표면들 중 적어도 하나의 표면 거칠기를 최적화하는 과정을 포함함을 특징으로 하는, 영구적인 전기 전도성 연결 생성 방법.
KR1020127023692A 2010-03-31 2011-02-23 두 금속 표면의 영구적 연결 방법 KR101388715B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP10003568A EP2372755B1 (de) 2010-03-31 2010-03-31 Verfahren zum permanenten Verbinden zweier Metalloberflächen
EP10003568.2 2010-03-31
PCT/EP2011/000849 WO2011120611A1 (de) 2010-03-31 2011-02-23 Verfahren zum permanenten verbinden zweier metalloberflächen

Publications (2)

Publication Number Publication Date
KR20130025368A KR20130025368A (ko) 2013-03-11
KR101388715B1 true KR101388715B1 (ko) 2014-04-25

Family

ID=43466688

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127023692A KR101388715B1 (ko) 2010-03-31 2011-02-23 두 금속 표면의 영구적 연결 방법

Country Status (8)

Country Link
US (3) US9478518B2 (ko)
EP (5) EP2654075B1 (ko)
JP (7) JP5802736B2 (ko)
KR (1) KR101388715B1 (ko)
CN (5) CN105405779B (ko)
SG (7) SG10201911341RA (ko)
TW (5) TWI590348B (ko)
WO (1) WO2011120611A1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG186759A1 (en) * 2012-01-23 2013-02-28 Ev Group E Thallner Gmbh Method and device for permanent bonding of wafers, as well as cutting tool
CN110310896B (zh) 2013-07-05 2023-08-15 Ev 集团 E·索尔纳有限责任公司 用于接合基板的接触表面的方法
EP3057123B1 (en) 2013-10-07 2021-12-08 Furukawa Electric Co., Ltd. Joining structure comprising layers with different average crystal grain sizes for a semiconductor chip
DE102014106231A1 (de) * 2014-05-05 2015-11-05 Ev Group E. Thallner Gmbh Verfahren und Vorrichtung zum permanenten Bonden
US9633971B2 (en) 2015-07-10 2017-04-25 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
WO2017090279A1 (ja) 2015-11-24 2017-06-01 住友電気工業株式会社 炭化珪素単結晶基板、炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
CN108470755B (zh) 2017-03-21 2020-07-24 京东方科技集团股份有限公司 一种薄膜封装结构、薄膜封装方法及显示装置
CN109545766B (zh) * 2018-11-14 2020-08-21 长江存储科技有限责任公司 三维存储器及其制造方法
CN110773859A (zh) * 2019-11-04 2020-02-11 深圳市汇城精密科技有限公司 金属材料焊接方法
US11495557B2 (en) 2020-03-20 2022-11-08 Advanced Semiconductor Engineering, Inc. Semiconductor device and method of manufacturing the same
CN114080146B (zh) * 2021-11-02 2023-12-05 中国电子科技集团公司第三十八研究所 一种低温无压的传感器金属外壳密封方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2300375A (en) 1994-08-01 1996-11-06 Nippon Denso Co Bonding method for electric element
EP1748480A1 (en) * 2005-07-28 2007-01-31 Infineon Technologies AG Connection structure for attaching a semiconductor chip to a metal substrate, semiconductor chip and electronic component including the connection structure and methods for producing the connection structure
US20090134501A1 (en) 2007-11-26 2009-05-28 Infineon Technologies Ag Device and method including a soldering process

Family Cites Families (87)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4452389A (en) 1982-04-05 1984-06-05 The Bendix Corporation Method for welding with the help of ion implantation
US4706870A (en) 1984-12-18 1987-11-17 Motorola Inc. Controlled chemical reduction of surface film
US4774196A (en) * 1987-08-25 1988-09-27 Siliconix Incorporated Method of bonding semiconductor wafers
US4849247A (en) * 1987-12-14 1989-07-18 Sundstrand Corporation Enhanced adhesion of substrate materials using ion-beam implantation
US5611140A (en) * 1989-12-18 1997-03-18 Epoxy Technology, Inc. Method of forming electrically conductive polymer interconnects on electrical substrates
JPH04111982A (ja) 1990-08-29 1992-04-13 Ishikawajima Harima Heavy Ind Co Ltd 拡散接合方法
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
US5503704A (en) * 1993-01-06 1996-04-02 The Regents Of The University Of California Nitrogen based low temperature direct bonding
WO1994017551A1 (en) * 1993-01-19 1994-08-04 Hughes Aircraft Company Intermediate-temperature diffusion welding
JP3215008B2 (ja) 1995-04-21 2001-10-02 株式会社日立製作所 電子回路の製造方法
JP3368140B2 (ja) * 1996-03-22 2003-01-20 太陽誘電株式会社 電子部品の実装方法及びその構造
US6326241B1 (en) * 1997-12-29 2001-12-04 Visteon Global Technologies, Inc. Solderless flip-chip assembly and method and material for same
US6108210A (en) * 1998-04-24 2000-08-22 Amerasia International Technology, Inc. Flip chip devices with flexible conductive adhesive
US6335535B1 (en) * 1998-06-26 2002-01-01 Nissin Electric Co., Ltd Method for implanting negative hydrogen ion and implanting apparatus
US6342442B1 (en) * 1998-11-20 2002-01-29 Agere Systems Guardian Corp. Kinetically controlled solder bonding
KR100316029B1 (ko) 1998-12-30 2002-01-12 박종섭 반도체 소자의 제조방법
EP1126517B1 (en) * 2000-02-09 2007-01-17 Interuniversitair Micro-Elektronica Centrum Method for flip-chip assembly of semiconductor devices using adhesives
JP2001274368A (ja) * 2000-03-27 2001-10-05 Shin Etsu Handotai Co Ltd 貼り合わせウエーハの製造方法およびこの方法で製造された貼り合わせウエーハ
US6563133B1 (en) * 2000-08-09 2003-05-13 Ziptronix, Inc. Method of epitaxial-like wafer bonding at low temperature and bonded structure
FR2817395B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
JP4656275B2 (ja) 2001-01-15 2011-03-23 日本電気株式会社 半導体装置の製造方法
JP2002222832A (ja) 2001-01-29 2002-08-09 Nec Corp 半導体装置及び半導体素子の実装方法
US6537846B2 (en) * 2001-03-30 2003-03-25 Hewlett-Packard Development Company, L.P. Substrate bonding using a selenidation reaction
US6887769B2 (en) * 2002-02-06 2005-05-03 Intel Corporation Dielectric recess for wafer-to-wafer and die-to-die metal bonding and method of fabricating the same
DE10208635B4 (de) * 2002-02-28 2010-09-16 Infineon Technologies Ag Diffusionslotstelle, Verbund aus zwei über eine Diffusionslotstelle verbundenen Teilen und Verfahren zur Herstellung der Diffusionslotstelle
US6727587B2 (en) * 2002-04-30 2004-04-27 Infineon Technologies Ag Connection device and method for producing the same
JP4255652B2 (ja) * 2002-06-21 2009-04-15 株式会社オクテック 固体接合方法
US6979630B2 (en) * 2002-08-08 2005-12-27 Isonics Corporation Method and apparatus for transferring a thin layer of semiconductor material
KR20050040812A (ko) 2002-09-18 2005-05-03 가부시키가이샤 에바라 세이사꾸쇼 본딩물질 및 본딩방법
FR2845523B1 (fr) * 2002-10-07 2005-10-28 Procede pour realiser un substrat par transfert d'une plaquette donneuse comportant des especes etrangeres, et plaquette donneuse associee
US6962835B2 (en) 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
US6821878B2 (en) * 2003-02-27 2004-11-23 Freescale Semiconductor, Inc. Area-array device assembly with pre-applied underfill layers on printed wiring board
TW584934B (en) * 2003-03-05 2004-04-21 Au Optronics Corp Method of forming a contact and structure thereof
JP4283567B2 (ja) * 2003-03-07 2009-06-24 株式会社オクテック 金属薄膜の接合方法
US7109092B2 (en) * 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
US20050003652A1 (en) 2003-07-02 2005-01-06 Shriram Ramanathan Method and apparatus for low temperature copper to copper bonding
US7420083B2 (en) 2003-09-25 2008-09-02 Wyeth Substituted aryloximes
CN100564726C (zh) * 2003-10-01 2009-12-02 邱则有 一种模壳构件
GB0329460D0 (en) 2003-12-19 2004-01-28 Oxford Instr Plasma Technology Apparatus and method for plasma processing
US7784670B2 (en) 2004-01-22 2010-08-31 Bondtech Inc. Joining method and device produced by this method and joining unit
US20080211061A1 (en) * 2004-04-21 2008-09-04 California Institute Of Technology Method For the Fabrication of GaAs/Si and Related Wafer Bonded Virtual Substrates
US7442992B2 (en) * 2004-05-19 2008-10-28 Sumco Corporation Bonded SOI substrate, and method for manufacturing the same
US7750487B2 (en) * 2004-08-11 2010-07-06 Intel Corporation Metal-metal bonding of compliant interconnect
US20060270192A1 (en) * 2005-05-24 2006-11-30 International Business Machines Corporation Semiconductor substrate and device with deuterated buried layer
EP1732116B1 (en) * 2005-06-08 2017-02-01 Imec Methods for bonding and micro-electronic devices produced according to such methods
JP4728755B2 (ja) 2005-09-22 2011-07-20 ハリマ化成株式会社 導電性接合の形成方法
JP2007090394A (ja) * 2005-09-29 2007-04-12 Tokyo Institute Of Technology 金属の接合方法
DE102005052563B4 (de) * 2005-11-02 2016-01-14 Infineon Technologies Ag Halbleiterchip, Halbleiterbauteil und Verfahren zu deren Herstellung
JP2007149723A (ja) * 2005-11-24 2007-06-14 Sumco Corp 貼り合わせウェーハの製造方法
DE102005058654B4 (de) * 2005-12-07 2015-06-11 Infineon Technologies Ag Verfahren zum flächigen Fügen von Komponenten von Halbleiterbauelementen
EP1798764A1 (en) * 2005-12-14 2007-06-20 STMicroelectronics S.r.l. Process for manufacturing wafers usable in the semiconductor industry
US20070148917A1 (en) * 2005-12-22 2007-06-28 Sumco Corporation Process for Regeneration of a Layer Transferred Wafer and Regenerated Layer Transferred Wafer
JP2007184408A (ja) 2006-01-06 2007-07-19 Nec Corp 電極接合方法
DE102006017115B4 (de) * 2006-04-10 2008-08-28 Infineon Technologies Ag Halbleiterbauteil mit einem Kunststoffgehäuse und Verfahren zu seiner Herstellung
JP5028845B2 (ja) * 2006-04-14 2012-09-19 株式会社Ｓｕｍｃｏ 貼り合わせウェーハ及びその製造方法
US8013342B2 (en) * 2007-11-14 2011-09-06 International Business Machines Corporation Double-sided integrated circuit chips
US7385283B2 (en) * 2006-06-27 2008-06-10 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional integrated circuit and method of making the same
US7750488B2 (en) * 2006-07-10 2010-07-06 Tezzaron Semiconductor, Inc. Method for bonding wafers to produce stacked integrated circuits
TWI302372B (en) * 2006-08-30 2008-10-21 Polytronics Technology Corp Heat dissipation substrate for electronic device
JP2008066500A (ja) * 2006-09-07 2008-03-21 Sumco Corp 貼り合わせウェーハおよびその製造方法
US7811900B2 (en) 2006-09-08 2010-10-12 Silicon Genesis Corporation Method and structure for fabricating solar cells using a thick layer transfer process
JP2008066603A (ja) * 2006-09-08 2008-03-21 Toshiba Corp 半導体記憶装置及びその製造方法
US8241995B2 (en) * 2006-09-18 2012-08-14 International Business Machines Corporation Bonding of substrates including metal-dielectric patterns with metal raised above dielectric
CN101295753B (zh) * 2007-04-24 2011-04-20 中国科学院上海微系统与信息技术研究所 用于Ⅲ-V族化合物器件的低温Au-In-Au键合方法
JP2008294098A (ja) * 2007-05-23 2008-12-04 Nikon Corp 表面清浄活性化装置および電極接合装置
US20090278233A1 (en) * 2007-07-26 2009-11-12 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
JP4992604B2 (ja) * 2007-08-15 2012-08-08 株式会社ニコン 接合装置、接合方法
DE102007043360A1 (de) * 2007-09-12 2009-03-19 Forschungszentrum Karlsruhe Gmbh Elektronisches Bauelement, Verfahren zu seiner Herstellung und seine Verwendung
US7888782B2 (en) * 2007-10-26 2011-02-15 Infineon Technologies Ag Apparatus and method configured to lower thermal stresses
EP2067525A1 (en) * 2007-12-04 2009-06-10 Sony Corporation A method of preparing a nanoparticle film having metal ions incorporated
EP2067532A1 (en) * 2007-12-04 2009-06-10 Sony Corporation A method of producing a nanoparticle film on a substrate
KR100855404B1 (ko) * 2007-12-21 2008-08-29 주식회사 동부하이텍 이미지센서 및 그 제조방법
JP2008098683A (ja) * 2008-01-10 2008-04-24 Ebara Corp 電極配設基体の電極接合方法
JP4471002B2 (ja) 2008-01-23 2010-06-02 セイコーエプソン株式会社 接合体の形成方法
JP2009177078A (ja) * 2008-01-28 2009-08-06 Olympus Corp 実装構造
US7872357B2 (en) * 2008-03-05 2011-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Protection for bonding pads and methods of formation
JP2009260818A (ja) 2008-04-18 2009-11-05 Nec Corp サーバ装置とコンテンツ配信方法とプログラム
US8304324B2 (en) * 2008-05-16 2012-11-06 Corporation For National Research Initiatives Low-temperature wafer bonding of semiconductors to metals
KR101458213B1 (ko) * 2008-07-09 2014-11-04 삼성전자주식회사 나노구조 박막 및 나노 구조 박막의 표면특성 제어방법
JP5401661B2 (ja) * 2008-08-22 2014-01-29 株式会社ムサシノエンジニアリング 原子拡散接合方法及び前記方法により接合された構造体
WO2010031845A1 (en) * 2008-09-18 2010-03-25 Imec Methods and systems for material bonding
US8159060B2 (en) * 2009-10-29 2012-04-17 International Business Machines Corporation Hybrid bonding interface for 3-dimensional chip integration
US8748288B2 (en) 2010-02-05 2014-06-10 International Business Machines Corporation Bonded structure with enhanced adhesion strength
US9048283B2 (en) * 2012-06-05 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding systems and methods for semiconductor wafers
US8916448B2 (en) * 2013-01-09 2014-12-23 International Business Machines Corporation Metal to metal bonding for stacked (3D) integrated circuits
US9953941B2 (en) * 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
CN112164688B (zh) * 2017-07-21 2023-06-13 联华电子股份有限公司 芯片堆叠结构及管芯堆叠结构的制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2300375A (en) 1994-08-01 1996-11-06 Nippon Denso Co Bonding method for electric element
EP1748480A1 (en) * 2005-07-28 2007-01-31 Infineon Technologies AG Connection structure for attaching a semiconductor chip to a metal substrate, semiconductor chip and electronic component including the connection structure and methods for producing the connection structure
US20090134501A1 (en) 2007-11-26 2009-05-28 Infineon Technologies Ag Device and method including a soldering process

Also Published As

Publication number Publication date
SG10201810251SA (en) 2018-12-28
CN105513981A (zh) 2016-04-20
US9478518B2 (en) 2016-10-25
EP2372755B1 (de) 2013-03-20
JP2020004999A (ja) 2020-01-09
TW201612998A (en) 2016-04-01
EP2654075B1 (de) 2016-09-28
EP2597670A2 (de) 2013-05-29
CN105405779A (zh) 2016-03-16
EP2654075A2 (de) 2013-10-23
JP6272806B2 (ja) 2018-01-31
US20160322318A1 (en) 2016-11-03
TWI590348B (zh) 2017-07-01
JP6272807B2 (ja) 2018-01-31
EP2654074A2 (de) 2013-10-23
EP2597670B1 (de) 2016-03-30
TW201612997A (en) 2016-04-01
SG10201805587TA (en) 2018-08-30
JP2015228517A (ja) 2015-12-17
JP2016015508A (ja) 2016-01-28
EP2372755A1 (de) 2011-10-05
JP5802736B2 (ja) 2015-11-04
CN105513980A (zh) 2016-04-20
EP2654074B1 (de) 2016-10-26
EP2597671A3 (de) 2013-09-25
EP2654075A3 (de) 2014-08-20
WO2011120611A1 (de) 2011-10-06
EP2654074A3 (de) 2014-08-27
TW201142966A (en) 2011-12-01
SG10201911341RA (en) 2020-02-27
JP2013524494A (ja) 2013-06-17
TWI587417B (zh) 2017-06-11
US20130040451A1 (en) 2013-02-14
SG189802A1 (en) 2013-05-31
SG190563A1 (en) 2013-06-28
CN102822954B (zh) 2016-02-03
TW201613000A (en) 2016-04-01
US11282801B2 (en) 2022-03-22
JP2018078325A (ja) 2018-05-17
JP2015228516A (ja) 2015-12-17
TWI593034B (zh) 2017-07-21
EP2597671A2 (de) 2013-05-29
CN105489513A (zh) 2016-04-13
EP2597670A3 (de) 2013-09-11
TW201612999A (en) 2016-04-01
US20220165690A1 (en) 2022-05-26
SG183818A1 (en) 2012-10-30
SG10201911321YA (en) 2020-02-27
CN105489513B (zh) 2020-10-27
JP6625674B2 (ja) 2019-12-25
TWI593033B (zh) 2017-07-21
CN105405779B (zh) 2019-05-14
KR20130025368A (ko) 2013-03-11
JP6272805B2 (ja) 2018-01-31
JP2015228518A (ja) 2015-12-17
JP6272804B2 (ja) 2018-01-31
CN102822954A (zh) 2012-12-12
TWI521617B (zh) 2016-02-11

Similar Documents

Publication Publication Date Title
KR101388715B1 (ko) 두 금속 표면의 영구적 연결 방법
TWI606491B (zh) 塗佈及接合基板之方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170412

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180410

Year of fee payment: 5