KR101308577B1 - 자기 터널 접합 디바이스 및 제조 - Google Patents

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Abstract

자기 터널 접합(MTJ) 디바이스 및 제조 방법이 개시된다. 특정한 실시예에서, 수직축을 갖는 저부 금속 충진된 트렌치 및 저부 캡 층을 포함하는 구조 상에 자기 터널 접합(MTJ) 디바이스를 형성하는 단계를 포함하는 방법이 개시되며, 자기 터널 접합 디바이스는, 저부 전극, 자기 터널 접합 층들, 자기 터널 접합 시일 층, 상부 전극, 및 로직 캡 층을 포함하고, 자기 터널 접합 디바이스는 수직축으로부터 오프셋된 MTJ 축을 갖는다.

Description

자기 터널 접합 디바이스 및 제조{MAGNETIC TUNNEL JUNCTION DEVICE AND FABRICATION}
본원은 일반적으로, 자기 터널 접합(MTJ) 디바이스들 및 제조에 관한 것이다.
자기 랜덤 액세스 메모리(MRAM: Magnetic Random Access Memory)를 생성하기 위해 MTJ(Magnetic Tunnel Junction) 엘리먼트들이 사용될 수 있다. MTJ 엘리먼트는 일반적으로, 피닝(pin)된 층(또는 고정층), 자기 터널 장벽, 및 자유층을 포함하며, 자유층에서의 자기 모멘트에 의해 비트 값이 표현된다. MTJ 엘리먼트에 의해 저장된 비트 값은, 피닝된 층에 의해 보유된 고정된 자기 모멘트의 방향에 대한 자유층의 자기 모멘트의 방향에 의해 결정된다. 피닝된 층의 자화는 고정되지만, 자유층의 자화는 스위칭될 수 있다.
동일한 웨이퍼 상에서, MTJ 엘리먼트들을 포함하는 MRAM 영역들, 및 로직 및 제어 엘리먼트들을 포함하는 로직 영역들이 제조될 수 있다. MTJ 엘리먼트들을 형성하기 위해 사용되는 구조들 및 프로세스 시퀀스들은 일반적으로, 로직 및 제어 엘리먼트들을 형성하기 위해 사용되는 구조들 및 프로세스 시퀀스들과 상이하다. MRAM 영역들 및 로직 영역들 양자 모두에 부정적으로 영향을 끼치지 않으면서, 양자의 타입의 프로세스들을 함께 통합하는 것은 어려울 수 있다. 예컨대, 특정 MRAM 프로세스들은, 프로세스 단계들의 시퀀스에서 조기에 수행되는 경우에, 로직 영역들의 층간 유전체(interlayer dielectric; ILD) 또는 IMD(inter metal layer) 부분들에서 리세스(recess)들을 야기할 수 있다. 유사하게, 특정 로직 프로세스들은, 프로세스 단계들의 시퀀스에서 조기에 수행되는 경우에, MRAM 영역들에 표면 거칠기(surface roughness)를 부가할 수 있다. MTJ 엘리먼트들은, 예컨대, 아래 놓인(underlying) 구리 층의 표면 거칠기에 의해 영향을 받을 수 있다. 부가하여, 종래의 MTJ 엘리먼트들에 대해 사용되는 저부 비아들(bottom vias, 또는 저부 비아들)은 MTJ 엘리먼트들에 직렬 저항을 부가할 수 있으며, 이는, MTJ 엘리먼트들의 터널링 자기 저항(TMR)을 저하시킬 수 있다.
MTJ 디바이스들에 대한 표면 거칠기 우려들을 제거하고, 로직 영역들의 층간 유전체(ILD) 부분들 내의 리세스들의 형성을 회피하면서, MRAM 및 로직 프로세스들이 함께 통합될 수 있다. MRAM 프로세싱으로 인한 로직 영역들에서의 로직 층들에 대한 손상은, 구리 다마신(damascene) 프로세스가 수행되기 전에 형성되는 저부 캡(bottom cap) 층을 구현함으로써 회피될 수 있다. 구리 표면 거칠기 영향은, 구리 패드로부터 떨어지도록 MTJ 디바이스를 이동시킴으로써 회피될 수 있다. 저부 비아의 부가된 직렬 저항은, MTJ의 저부 전극을 구리 패드에 직접 접촉시킴으로써 회피될 수 있다. 저부 캡 층의 표면 거칠기는, 먼저, 저부 캡 층 상에 저부 전극을 증착하고, 그 후, 저부 전극 상에 MTJ 막들을 부가함으로써 감소될 수 있다. MRAM 프로세스들은, 로직 프로세스들이 수행되기 전에 수행될 수 있다. MTJ 디바이스의 상부를 선택적으로 오프닝(open)하기 위해, 상부 비아가 부가될 수 있다. 상부 비아의 높이는 조정 가능할 수 있다.
특정한 실시예에서, 수직축을 갖는 저부 금속-충진된 트렌치 및 저부 캡 층을 포함하는 구조 상에 자기 터널 접합(MTJ) 디바이스를 형성하는 단계를 포함하는 방법이 개시된다. 자기 터널 접합 디바이스는, 저부 전극, 자기 터널 접합 층들(반강자성 층, 고정된 층, 터널 장벽, 자유층 등), 자기 터널 접합 시일(seal) 층, 상부 전극, 및 로직 캡 층을 포함한다. 자기 터널 접합 디바이스는 수직축으로부터 오프셋(offset)된 MTJ 축을 갖는다. 방법은 또한, 로직 캡 층 위에 절연층을 형성하고 평탄화하는 단계를 포함한다. 방법은, 절연층 내에 상부 트렌치를 오프닝하고, 상부 전극까지 상부 비아를 오프닝하거나, 저부 금속-충진된 트렌치 내의 금속까지 로직 비아를 오프닝하거나, 또는 상부 비아 및 로직 비아를 오프닝하고, 상부 트렌치 내에 구리를 증착하고, 상부 비아 내에 구리를 증착하거나, 로직 비아 내에 구리를 증착하거나, 또는 상부 비아 및 로직 비아 내에 구리를 증착하며, 그리고 증착된 구리의 구리 화학적 기계적 평탄화를 수행하기 위해, 구리 다마신 프로세스를 수행하는 단계를 더 포함한다.
다른 특정한 실시예에서, 금속 패드를 둘러싸는 저부 캡 층을 포함하는 구조를 포함하는 장치가 개시된다. 장치는 또한, 구조에 커플링된 저부 전극을 포함하는 자기 터널 접합(MTJ) 디바이스를 포함한다. MTJ 디바이스는, 자기 터널 접합 층들(반강자성 층, 고정된 층, 터널 장벽층, 자유층, MTJ 캡 층 등), 상부 전극, 및 로직 캡 층을 포함하며, MTJ 디바이스는 금속 패드에 대하여 오프셋된다.
다른 특정한 실시예에서, 기판 위에 제 1 절연층을 형성하는 단계를 포함하는 방법이 개시된다. 방법은 또한, 제 1 절연층 위에 저부 캡 층을 형성하는 단계를 포함한다. 방법은, 제 1 절연층 내에 저부 트렌치들 및 저부 비아들을 오프닝하고, 저부 트렌치들 및 저부 비아들 내에 구리를 도금하며, 그리고 구리 화학적 기계적 평탄화를 수행하기 위해, 제 1 구리 다마신 프로세스를 수행하는 단계를 더 포함한다. 구리-충진된 저부 트렌치들은 각각 수직축을 갖는다. 방법은 또한, 저부 캡 층 및 구리-충진된 저부 트렌치들 위에 저부 전극을 형성하는 단계, 저부 전극 위에 자기 터널 접합 층들을 형성하는 단계, 자기 터널 접합 층들 위에 하드마스크를 형성하는 단계, 및 인접한 구리-충진된 저부 트렌치의 수직축으로부터 오프셋된 MTJ 축을 각각 갖는 자기 터널 접합(MTJ) 구조들을 패터닝하는 단계를 포함한다. 방법은, 자기 터널 접합 구조들에 인접하게, 그리고, 자기 터널 접합 구조들 및 저부 전극 위에, 자기 터널 접합 시일 층을 형성하는 단계를 더 포함한다. 방법은 또한, 자기 터널 접합 시일 층 위에 제 2 절연층을 형성하는 단계, 및 제 2 절연층을 평탄화하고, 자기 터널 접합 구조들의 상부들을 오프닝하는 단계를 포함한다. 방법은, 자기 터널 접합 구조들의 상부들 및 평탄화된 제 2 절연층 위에 상부 전극을 형성하는 단계, 및 상부 전극 및 저부 전극을 패터닝하는 단계를 더 포함한다. 방법은 또한, 저부 캡 층 위에 로직 캡 층을 형성하는 단계를 포함하며, 로직 캡 층은, 자기 터널 접합 시일 층에 인접하고, 제 2 절연층에 인접하며, 패터닝된 상부 전극 위에 있다. 방법은, 로직 캡 층 위에 제 3 절연층을 형성하고 평탄화하는 단계, 및 제 3 절연층 내에 상부 트렌치를 오프닝하고, 구리-충진된 저부 트렌치들 중 하나까지의 로직 비아 및 패터닝된 상부 전극까지의 상부 비아 중 적어도 하나를 오프닝하고, 상부 트렌치 내에 구리를 도금하고, 상부 비아 및 로직 비아 중 적어도 하나 내에 구리를 도금하며, 그리고 구리 화학적 기계적 평탄화를 수행하기 위해, 제 2 구리 다마신 프로세스를 수행하는 단계를 더 포함한다.
개시된 실시예들 중 적어도 하나에 의해 제공되는 일 특정한 이점은, MTJ 디바이스들에 대한 표면 거칠기 우려들을 제거하고, 로직 영역들의 층간 유전체(ILD) 부분들에서의 리세스들의 형성을 회피하면서, MRAM 및 로직 프로세스들이 매끄럽게 함께 통합될 수 있다는 것이다. MRAM 프로세싱으로 인한 로직 영역들에서의 로직 층들에 대한 손상은, 구리 다마신 프로세스가 수행되기 전에 형성되는 저부 캡 층을 구현함으로써 회피될 수 있다. 저부 캡 층의 표면 거칠기는, 먼저, 저부 캡 층 상에 저부 전극을 증착하고, 저부 전극 상에 MTJ 막들을 증착함으로써 감소될 수 있다. 본 개시의 다른 양상들, 이점들, 및 특징들은, 다음의 섹션들: 도면의 간단한 설명, 상세한 설명, 및 청구 범위를 포함하는 전체 명세서의 검토 후에 명백하게 될 것이다.
도 1은 제 1 절연층 상에 저부 캡 층을 형성한 후에, 자기 터널 접합(MTJ) 디바이스를 제조하는 프로세스의 적어도 하나의 스테이지의 제 1 예시도이다.
도 2는 제 1 절연층 내에 저부 금속-충진된 트렌치들 및 저부 비아들을 형성한 후에, 자기 터널 접합(MTJ) 디바이스를 제조하는 프로세스의 적어도 하나의 스테이지의 제 2 예시도이다.
도 3은 MTJ 구조들을 패터닝하기 위해 하드마스크 층 상에 포토레지스트를 형성한 후에, 자기 터널 접합(MTJ) 디바이스를 제조하는 프로세스의 적어도 하나의 스테이지의 제 3 예시도이다.
도 4는 MTJ 구조들 상에 제 2 절연층을 형성한 후에, 자기 터널 접합(MTJ) 디바이스를 제조하는 프로세스의 적어도 하나의 스테이지의 제 4 예시도이다.
도 5는 상부 전극 및 저부 전극을 패터닝하기 위해 하드마스크 및 포토레지스트를 형성한 후에, 자기 터널 접합(MTJ) 디바이스를 제조하는 프로세스의 적어도 하나의 스테이지의 제 5 예시도이다.
도 6은 제 3 절연층을 형성하고 평탄화한 후에, 자기 터널 접합(MTJ) 디바이스를 제조하는 프로세스의 적어도 하나의 스테이지의 제 6 예시도이다.
도 7은 제 3 절연층 내에 상부 구리-충진된 트렌치 및 상부 비아 및 로직 비아를 형성한 후에, 자기 터널 접합(MTJ) 디바이스를 제조하는 프로세스의 적어도 하나의 스테이지의 제 7 예시도이다.
도 8은 제 3 절연층 내에 상부 구리-충진된 트렌치 및 상부 비아 및 로직 비아를 형성한 후에, 자기 터널 접합(MTJ) 디바이스를 제조하는 프로세스의 적어도 하나의 스테이지의 제 8 예시도이며, 상부 비아 및 로직 비아는 도 7의 상부 비아 및 로직 비아와 상이한 높이들을 갖는다.
도 9는 자기 터널 접합(MTJ) 디바이스를 형성하는 방법의 제 1 예시적인 실시예의 흐름도이다.
도 10은 자기 터널 접합(MTJ) 디바이스를 형성하는 방법의 제 2 예시적인 실시예의 제 1 부분의 흐름도이다.
도 11은 자기 터널 접합(MTJ) 디바이스를 형성하는 방법의 제 2 예시적인 실시예의 제 2 부분의 흐름도이다.
도 12는 오프셋된 MTJ 축을 갖는 MTJ 구조들을 갖는 모듈을 포함하는 휴대용 통신 디바이스의 특정한 실시예의 블록도이다.
도 13은 자기 터널 접합(MTJ) 디바이스들에 대해 사용하기 위한 제조 프로세스를 예시하는 데이터 흐름도이다.
도면들을 참조하여 아래에서 본 개시의 특정한 실시예들이 설명된다. 설명에서, 도면들 전반에 걸쳐, 공통 참조 번호들에 의해 공통 피쳐들이 지정된다. 도 1을 참조하면, 자기 터널 접합(MTJ) 디바이스를 제조하는 프로세스의 적어도 하나의 스테이지의 제 1 예시도가 도시되고, 일반적으로 참조 번호(100)가 지정된다. 기판(102) 위에 제 1 절연층(104)이 형성될 수 있다. 기판(102)은, 다른 아래 놓인 층들에 대한 캡 층과 같은 임의의 아래 놓인 층을 표현한다. 예컨대, 제 1 절연층(104)은, 기판(102) 상에 증착된 재료로 형성될 수 있다. 제 1 절연층(104) 위에 저부 캡 층(106)이 형성될 수 있다. 예컨대, 저부 캡 층(106)은, 제 1 절연층(104) 상에 증착된 재료로 형성될 수 있다. 특정한 실시예에서, 저부 캡 층(106)은 탄화 실리콘(SiC) 또는 질화 실리콘(SiN 등)을 포함한다. 웨이퍼의 MRAM 영역(108)이 도시되며, 웨이퍼의 로직 영역(110)이 도시된다. 저부 캡 층(106)은, MRAM 영역(108) 및 로직 영역(110)에서의 절연층들 내의 리세스들의 형성을 방지한다.
도 2를 참조하면, 자기 터널 접합(MTJ) 디바이스를 제조하는 프로세스의 적어도 하나의 스테이지의 제 2 예시도가 도시되고, 일반적으로 참조 번호(200)가 지정된다. 제 1 절연층(104) 내에 저부 트렌치들(202) 및 저부 비아들(204)을 오프닝하고, 저부 트렌치(bottom trench)들(202) 및 저부 비아들(204) 내에 구리를 도금하거나 또는 그렇지 않으면 증착하며, 그리고 구리 화학적 기계적 평탄화를 수행하기 위해, 제 1 구리 다마신 프로세스가 수행될 수 있다. 예컨대, 로직 프로세스는, 로직 영역(110)에서의 저부 트렌치(202) 및 저부 비아(204) 내의 구리의 배치를 정의할 수 있다. 대안적인 실시예에서, 구리 이외의 다른 전도성 금속이 사용될 수 있다. 구리-충진된 저부 트렌치들(202)은 각각 수직축(220)을 갖는다. 구리-충진된 저부 트렌치들(202)의 각각의 표면은 구리 패드(230)를 형성한다.
도 3을 참조하면, 자기 터널 접합(MTJ) 디바이스를 제조하는 프로세스의 적어도 하나의 스테이지의 제 3 예시도가 도시되고, 일반적으로 참조 번호(300)가 지정된다. 저부 트렌치들(202) 내의 구리 및 저부 캡 층(106) 위에 저부 전극(302)이 형성될 수 있다. 예컨대, 저부 전극(302)은, 저부 트렌치들(202) 내의 구리 및 저부 캡 층(106) 상에 증착된 재료로 형성될 수 있다. 특정한 실시예에서, 저부 전극(302)은 탄탈 및 질화 탄탈 중 적어도 하나를 포함한다. 저부 트렌치들(202)내의 구리 상에 저부 전극(302)을 직접적으로 형성하는 것은, 저부 트렌치들(202)내의 구리와 저부 전극(302) 사이에 저부 비아를 사용하는 것과 비교하여, 후속하여 형성되는 MTJ 디바이스의 직렬 저항을 감소시킨다.
저부 전극(302) 위에 자기 터널 접합 층들(304)이 형성될 수 있다. 예컨대, 자기 터널 접합 층들(304)은, 저부 전극(302) 상에 증착된 재료들로 형성될 수 있다. 저부 전극(302) 및 자기 터널 접합 층들(304)은, 저부 트렌치들(202) 내의 구리를 임시로 시일(seal)하고 보호할 수 있다. 특정한 실시예에서, 자기 터널 접합 층들(304) 중 적어도 하나의 자기 터널 접합 층의 이지(easy) 축 자기 터널 접합 자기 어닐링(anneal)은, 도 4에서 도시된 후속하여 형성되는 자기 터널 접합 구조들(402)의 자기장 배향(orientation)을 정렬시킨다. 자기 터널 접합 층들(304) 위에 하드마스크(306)가 형성될 수 있다. 예컨대, 하드마스크(306)는, 자기 터널 접합 층들(304) 상에 증착된 재료로 형성될 수 있다. 포토레지스트(308)가, 하드마스크(306) 위에 형성될 수 있고, 도 4에서 도시된 자기 터널 접합 구조들(402)을 패터닝하기 위해 패터닝될 수 있다. 예컨대, 포토레지스트(308)는, 하드마스크(306) 상에 증착된 재료로 형성될 수 있고, 포토리소그래피(photolithography) 기술들에 의해 패터닝될 수 있다.
도 4를 참조하면, 자기 터널 접합(MTJ) 디바이스를 제조하는 프로세스의 적어도 하나의 스테이지의 제 4 예시도가 도시되고, 일반적으로 참조 번호(400)가 지정된다. 자기 터널 접합(MTJ) 구조들(402)이, 저부 전극(302) 위에 형성될 수 있고, 또한, 저부 트렌치들(202) 내의 구리를 오버랩(overlap)하지 않도록 저부 트렌치들(202) 내의 구리로부터 오프셋되어 형성될 수 있다. 자기 터널 접합 구조들(402)은 각각, 인접한 구리-충진된 저부 트렌치(202)의 수직축(220)으로부터 오프셋(430) 만큼 오프셋된 MTJ 축(420)을 가질 수 있다. MTJ 축(420)은, 구조축이고, MTJ 자화 축(422)과 일치할 수 있거나 또는 일치하지 않을 수 있다. 면내(in-plane) 자화에 있어서, MTJ 자화 축(422)은 장벽층(406)에 실질적으로 수평하고 실질적으로 평행할 수 있으며, MTJ 자화 축(422)은, 도시된 바와 같이 면(page)과 평행할 수 있거나, 또는 면에 수직할 수 있다. 수직한 MTJ(미도시)의 면외(out-of-plane) 자화에 있어서, MTJ 자화 축(422)은 MTJ 축(420)에 실질적으로 평행할 수 있다. 저부 트렌치들(202) 내의 구리로부터 오프셋되고 저부 트렌치들(202) 내의 구리를 오버랩하지 않는 자기 터널 접합 구조들(402)을 형성하는 것은, 저부 트렌치들(202) 내의 구리의 표면 거칠기의 영향으로부터 자기 터널 접합 구조들(402)을 보호할 수 있다. 특정한 실시예에서, 수직축(220)으로부터의 MTJ 축(420)의 오프셋(430)은 자기 터널 접합 구조(402)의 폭보다 더 크다. 오프셋(430)은, 자기 터널 접합 구조(402)가 저부 캡 층(106) 위에 형성되며 구리 패드(230) 위로 연장되지 않는 것을 보장하도록 선택될 수 있다. 자기 터널 접합 구조들(402)은, 반강자성 층(AFM)(미도시), 고정된 층(404), 장벽층(406), 자유층(408), 및 MTJ 캡 층(미도시)을 포함할 수 있다.
자기 터널 접합 구조들(402)에 인접하게, 그리고, 자기 터널 접합 구조들(402) 및 저부 전극(302) 위에, 자기 터널 접합 시일 층(410)이 형성될 수 있다. 예컨대, 자기 터널 접합 시일 층(410)은, 자기 터널 접합 구조들(402)에 인접하게, 그리고, 자기 터널 접합 구조들(402) 및 저부 전극(302) 상에 증착된 재료로 형성될 수 있다. 특정한 실시예에서, 자기 터널 접합 시일 층(410)은 질화 실리콘(SiN) 또는 탄화 실리콘(SiC 등)을 포함한다. 자기 터널 접합 시일 층(410) 위에 제 2 절연층(412)이 형성될 수 있다. 예컨대, 제 2 절연층(412)은, 자기 터널 접합 시일 층(410) 위에 증착된 재료로 형성될 수 있다.
도 5를 참조하면, 자기 터널 접합(MTJ) 디바이스를 제조하는 프로세스의 적어도 하나의 스테이지의 제 5 예시도가 도시되고, 일반적으로 참조 번호(500)가 지정된다. 제 2 절연층(412)이 평탄화될 수 있으며, 자기 터널 접합 구조들(402)의 상부들(504)이 오프닝될 수 있다. 자기 터널 접합 구조들(402)의 상부들(504) 및 평탄화된 제 2 절연층(412) 위에 상부 전극(502)이 형성될 수 있다. 예컨대, 상부 전극(502)은, 자기 터널 접합 구조들(402)의 상부들(504) 및 평탄화된 제 2 절연층(412) 상에 증착된 재료로 형성될 수 있다. 특정한 실시예에서, 상부 전극(502)은 탄탈 및 질화 탄탈 중 적어도 하나를 포함한다.
하드마스크 및 포토레지스트(506)가, 상부 전극(502) 위에 형성될 수 있고, 상부 전극(502) 및 저부 전극(302)을 패터닝하기 위해 패터닝될 수 있다. 예컨대, 하드마스크 및 포토레지스트(506)는, 상부 전극(502) 상에 증착된 재료들로 형성될 수 있고, 포토리소그래피 기술들에 의해 패터닝될 수 있다.
도 6을 참조하면, 자기 터널 접합(MTJ) 디바이스를 제조하는 프로세스의 적어도 하나의 스테이지의 제 6 예시도가 도시되고, 일반적으로 참조 번호(600)가 지정된다. 도 5의 하드마스크 및 포토레지스트(506)의 패터닝에 따라, 상부 전극(502) 및 저부 전극(302)이 패터닝될 수 있다. MRAM 영역(108)에서, 도 5의 하드마스크 및 포토레지스트(506)에 의해 보호되지 않은 영역들에서, 모든 층들이 아래로 저부 캡 층(106)까지 제거되었을 수 있다. 로직 영역(110)에서, 모든 층들이, 아래로 저부 트렌치(202) 내의 구리 및 저부 캡 층(106)까지 제거되었을 수 있다.
저부 캡 층(106) 위에 로직 캡 층(602)이 형성될 수 있으며, 로직 캡 층(602)은, 자기 터널 접합 시일 층(410)에 인접하고, 제 2 절연층(412)에 인접하며, 패터닝된 상부 전극(502) 위에 있다. 예컨대, 로직 캡 층(602)은, 저부 캡 층(106) 상에, 자기 터널 접합 시일 층(410)에 인접하게, 제 2 절연층(412)에 인접하게, 그리고, 패터닝된 상부 전극(502) 상에 증착된 재료로 형성될 수 있다. MRAM 영역(108)에서, 로직 캡 층(602)은 자기 터널 접합 구조들(402)을 시일할 수 있다. 로직 영역(110)에서, 저부 트렌치(202) 내의 구리 및 저부 캡 층(106) 위에, 로직 캡 층(602)이 형성될 수 있다. 예컨대, 로직 영역(110)에서, 로직 캡 층(602)은, 저부 트렌치(202) 내의 구리 및 저부 캡 층(106) 상에 증착된 재료로 형성될 수 있다. 로직 영역(110)에서, 로직 캡 층(602)은 저부 트렌치(202) 내의 구리를 시일할 수 있다. 특정한 실시예에서, 로직 캡 층(602)은 탄화 실리콘(SiC) 또는 질화 실리콘(SiN 등)을 포함한다. 로직 캡 층(602) 위에 제 3 절연층(604)이 형성되고 평탄화될 수 있다. 예컨대, 제 3 절연층(604)은, 로직 캡 층(602) 상에 증착된 재료로 형성되고 평탄화될 수 있다.
도 7을 참조하면, 자기 터널 접합(MTJ) 디바이스를 제조하는 프로세스의 적어도 하나의 스테이지의 제 7 예시도가 도시되고, 일반적으로 참조 번호(700)가 지정된다. 제 3 절연층(604) 내에 상부 트렌치들(702)을 오프닝하고, 패터닝된 상부 전극(502)까지의 상부 비아(704) 및 저부 트렌치(202) 내의 구리까지의 로직 비아(706) 중 적어도 하나를 오프닝하고, 상부 트렌치들(702) 내에 구리를 도금하거나 또는 그렇지 않으면 증착하고, 상부 비아(704) 및 로직 비아(706) 중 적어도 하나 내에 구리를 도금하거나 또는 그렇지 않으면 증착하며, 그리고 구리 화학적 기계적 평탄화를 수행하기 위해, 제 2 구리 다마신 프로세스가 수행될 수 있다. 특정한 실시예에서, 공통 프로세스 스테이지에서, 상부 비아(704) 및 로직 비아(706)가 함께 형성될 수 있다. 공통 프로세스 스테이지에서 상부 비아들(704) 및 로직 비아들(706)을 함께 형성하는 것은, 별개의 프로세스 스테이지들에서 상부 비아들(704) 및 로직 비아들(706)을 형성하는 것과 비교하여, 추가의 포토리소그래피 마스킹 단계를 줄인다. 대안적인 실시예에서, 상부 비아들(704)은, 로직 비아들(706)과 독립적으로, 자기 터널 접합 구조들(402)의 로직 캡 층(602)까지 선택적으로 오프닝될 수 있다. 특정한 실시예에서, 상부 트렌치들(702) 내의 구리 및 제 3 절연층(604) 위에, 최종 캡 층(708)이 형성될 수 있다. 예컨대, 최종 캡 층(708)은, 상부 트렌치들(702) 내의 구리 및 제 3 절연층(604) 상에 증착된 재료로 형성될 수 있다.
구리 패드(230)와 같은 금속 패드를 둘러싸는 저부 캡 층(106)을 포함하는 구조(712)를 포함하는 장치(710)가 형성될 수 있다. 장치(710)는 또한, 자기 터널 접합(MTJ) 디바이스(714)를 포함하며, MTJ 디바이스(714)는 구조(712)에 커플링된 저부 전극(302)을 포함하고, MTJ 디바이스(714)는 자기 터널 접합 구조(402) 내의 자기 터널 접합 층들, 상부 전극(502), 및 로직 캡 층(602)을 포함하며, MTJ 디바이스(714)는 구리 패드(230)와 같은 금속 패드에 대하여 오프셋된다. 특정한 실시예에서, 오프셋(430)은, 기판(102)에 실질적으로 평행하고 기판(102)으로부터 가장 멀리 떨어진 구리 패드(230)의 표면과 같은 금속 패드의 표면에 평행한 방향에서 거리를 정의한다. 특정한 실시예에서, 구리-충진된 저부 트렌치들(202)이 형성되기 전에, 저부 캡 층(106)이 형성된다. 자기 터널 접합 구조(402) 내의 자기 터널 접합 층들은 구리 패드(230)를 오버랩하지 않을 수 있다. 특정한 실시예에서, MTJ 디바이스(714)의 자기 터널 접합 구조(402) 내의 자기 터널 접합 층들은 구리 패드(230) 위에 직접적으로 존재하지 않는다.
도 8을 참조하면, 자기 터널 접합(MTJ) 디바이스를 제조하는 프로세스의 적어도 하나의 스테이지의 제 8 예시도가 도시되고, 일반적으로 참조 번호(800)가 지정된다. 특정한 실시예에서, 상부 비아(704)의 높이가 조정 가능하다. 도 7 및 도 8은, 프로세싱 요건들 및 층 두께들에 따라 조정될 수 있는 상이한 높이들을 갖는 상부 비아들(704)을 도시한다. 식각에 의한 상부 비아들(704)의 형성은, 예컨대, 자기 터널 접합 구조들(402)의 로직 캡 층(602)에서 중지된다. 유사하게, 식각에 의한 로직 비아들(706)의 형성은, 예컨대, 저부 트렌치(202) 내의 구리 상의 로직 캡 층(602)에서 중지된다. 금속 트렌치 식각은, 상부 비아들(704) 및 로직 비아들(706)의 로직 캡 층(602)을 돌파(break through)할 것이다. 그 후, 금속 도금 또는 증착이, 상부 비아들(704), 로직 비아들(706), 및 상부 트렌치들(702) 내에 금속을 충진할 수 있다. 금속 화학적 기계적 평탄화(CMP) 프로세스가 상부 트렌치들(702) 위의 여분의 금속 막을 제거할 것이다.
도 9는 자기 터널 접합(MTJ) 디바이스를 형성하는 방법의 제 1 예시적인 실시예(900)의 흐름도이다. 제 1 예시적인 실시예(900)에서, 방법은, 참조 번호(902)에서, 수직축을 갖는 저부 금속-충진된 트렌치 및 저부 캡 층을 포함하는 구조 상에 자기 터널 접합(MTJ) 디바이스를 형성하는 단계를 포함하며, 자기 터널 접합 디바이스는, 저부 전극, 자기 터널 접합 층들, 자기 터널 접합 시일 층, 상부 전극, 및 로직 캡 층을 포함하고, 자기 터널 접합 디바이스는 수직축으로부터 오프셋된 MTJ 축을 갖는다. 특정한 실시예에서, 금속-충진된 저부 트렌치(202)는 실질적으로 구리로 충진된다. 특정한 실시예에서, 금속-충진된 저부 트렌치(202)는 구리 패드(230)를 형성하며, 구리 패드(230) 상에 저부 전극(302)의 적어도 일부가 형성된다.
예컨대, 도 1의 저부 캡 층(106) 및 수직축(220)을 갖는 구리로 충진된 도 2의 저부 트렌치(202)를 포함하는 도 7의 구조(712) 상에, 도 7의 자기 터널 접합 디바이스(714)가 형성될 수 있다. 도 7의 자기 터널 접합 디바이스(714)는, 도 3의 저부 전극(302), 도 4의 자기 터널 접합 구조(402) 내의 자기 터널 접합 층들, 도 4의 자기 터널 접합 시일 층(410), 도 5의 상부 전극(502), 및 도 6의 로직 캡 층(602)을 포함할 수 있다. 도 7의 자기 터널 접합 디바이스(714)는, 수직축(220)으로부터 오프셋(430) 만큼 오프셋된 MTJ 축(420)을 가질 수 있다. 특정한 실시예에서, 도 2의 구리-충진된 저부 트렌치(202)가 형성되기 전에, 도 1의 저부 캡 층(106)이 형성된다.
방법은 또한, 참조 번호(904)에서, 로직 캡 층 위에 절연층을 형성하고 평탄화하는 단계를 포함한다. 예컨대, 도 6의 로직 캡 층(602) 위에 도 6의 제 3 절연층(604)이 형성되고 평탄화될 수 있다.
방법은, 참조 번호(906)에서, 절연층 내에 상부 트렌치를 오프닝하고, 상부 전극까지 상부 비아를 오프닝하거나, 저부 금속-충진된 트렌치 내의 금속까지 로직 비아를 오프닝하거나, 또는 상부 비아 및 로직 비아를 오프닝하고, 상부 트렌치 내에 구리를 증착하고, 상부 비아 내에 구리를 증착하거나, 로직 비아 내에 구리를 증착하거나, 또는 상부 비아 및 로직 비아 내에 구리를 증착하며, 그리고 증착된 구리의 구리 화학적 기계적 평탄화를 수행하기 위해, 구리 다마신 프로세스를 수행하는 단계를 더 포함한다. 예컨대, 도 6의 제 3 절연층(604) 내에 도 7의 상부 트렌치들(702)을 오프닝하고, 도 5의 상부 전극(502)까지 도 7의 상부 비아(704)를 오프닝하거나, 도 2의 저부 트렌치(202) 내의 구리까지 도 7의 로직 비아(706)를 오프닝하거나, 또는 상부 비아(704) 및 로직 비아(706)를 오프닝하고, 상부 트렌치(702) 내에 구리를 도금하고, 상부 비아(704) 내에 구리를 도금하거나, 로직 비아(706) 내에 구리를 도금하거나, 또는 상부 비아(704) 및 로직 비아(706) 내에 구리를 도금하며, 그리고 구리의 구리 화학적 기계적 평탄화를 수행하기 위해, 제 2 구리 다마신 프로세스가 수행될 수 있다.
도 10은 자기 터널 접합(MTJ) 디바이스를 형성하는 방법의 제 2 예시적인 실시예의 제 1 부분(1000)의 흐름도이다. 제 2 예시적인 실시예의 제 1 부분(1000)에서, 방법은, 참조 번호(1002)에서, 기판 위에 제 1 절연층을 형성하는 단계를 포함한다. 예컨대, 도 1의 기판(102) 위에 도 1의 제 1 절연층(104)이 형성될 수 있다. 방법은 또한, 참조 번호(1004)에서, 제 1 절연층 위에 저부 캡 층을 형성하는 단계를 포함한다. 예컨대, 도 1의 제 1 절연층(104) 위에 도 1의 저부 캡 층(106)이 형성될 수 있다.
방법은, 참조 번호(1006)에서, 제 1 절연층 내에 저부 트렌치들 및 저부 비아들을 오프닝하고, 저부 트렌치들 및 저부 비아들 내에 구리를 도금하며, 그리고 구리 화학적 기계적 평탄화(CMP)를 수행하기 위해, 제 1 구리 다마신 프로세스를 수행하는 단계를 더 포함하며, 구리-충진된 저부 트렌치들은 각각 수직축을 갖는다. 예컨대, 도 1의 제 1 절연층(104) 내에 도 2의 저부 금속 트렌치들(202) 및 도 2의 저부 비아들(204)을 오프닝하고, 저부 금속 트렌치들(202) 및 저부 비아들(204) 내에 구리를 도금하며, 그리고 구리 화학적 기계적 평탄화를 수행하기 위해, 제 1 구리 다마신 프로세스가 수행될 수 있으며, 구리-충진된 저부 트렌치들은 각각 수직축(220)을 갖는다. 방법은 또한, 참조 번호(1008)에서의, 저부 캡 층 및 구리-충진된 저부 트렌치들 위에 저부 전극을 형성하는 단계, 참조 번호(1010)에서의, 저부 전극 위에 자기 터널 접합 층들을 형성하는 단계, 참조 번호(1012)에서의, 자기 터널 접합 층들 위에 하드마스크를 형성하는 단계, 및 참조 번호(1014)에서의, 인접한 구리-충진된 저부 트렌치의 수직축으로부터 오프셋된 MTJ 축을 각각 갖는 자기 터널 접합(MTJ) 구조들을 패터닝하는 단계를 포함한다. 예컨대, 도 1의 저부 캡 층(106) 및 도 2의 구리-충진된 저부 트렌치(202) 위에, 도 3의 저부 전극(302)이 형성될 수 있고, 도 3의 저부 전극(302) 위에 도 3의 자기 터널 접합 층들(304)이 형성될 수 있고, 자기 터널 접합 층들(304) 위에 도 3의 하드마스크(306)가 형성될 수 있으며, 구리-충진된 저부 트렌치들(202)을 오버랩하지 않도록 도 4의 자기 터널 접합 구조들(402)을 패터닝하기 위해 도 3의 하드마스크(306) 및 포토레지스트(308)가 사용될 수 있다. 자기 터널 접합 구조들(402)의 각각은, 인접한 구리-충진된 저부 트렌치(202)의 수직축(220)으로부터 오프셋(430)된 MTJ 축(420)을 가질 수 있다.
방법은, 참조 번호(1016)에서, 자기 터널 접합 구조들에 인접하게, 그리고, 자기 터널 접합 구조들 및 저부 전극 위에, 자기 터널 접합 시일 층을 형성하는 단계를 더 포함한다. 예컨대, 도 4의 자기 터널 접합 구조들(402)에 인접하게, 그리고, 도 4의 자기 터널 접합 구조들(402) 및 도 3의 저부 전극(302) 위에, 도 4의 자기 터널 접합 시일 층(410)이 형성될 수 있다. 방법은 또한, 참조 번호(1018)에서, 자기 터널 접합 시일 층 위에 제 2 절연층을 형성하는 단계를 포함한다. 예컨대, 도 4의 자기 터널 접합 시일 층(410) 위에 도 4의 제 2 절연층(412)이 형성될 수 있다.
도 11은 자기 터널 접합(MTJ) 디바이스를 형성하는 방법의 제 2 예시적인 실시예의 제 2 부분(1100)의 흐름도이다. 제 2 예시적인 실시예의 제 2 부분(1100)에서, 방법은, 참조 번호(1102)에서의, 제 2 절연층을 평탄화하고, 자기 터널 접합 구조들의 상부들을 오프닝하는 단계, 참조 번호(1104)에서의, 자기 터널 접합 구조들의 상부들 및 평탄화된 제 2 절연층 위에, 상부 전극을 형성하는 단계, 및 참조 번호(1106)에서의, 상부 전극 및 저부 전극을 패터닝하는 단계를 포함한다. 예컨대, 도 4의 제 2 절연층(412)이 평탄화될 수 있고, 도 4의 자기 터널 접합 구조들(402)의 도 5의 상부들(504)이 오프닝될 수 있고, 도 4의 평탄화된 제 2 절연층(412) 및 도 4의 자기 터널 접합 구조들(402)의 도 5의 상부들(504) 위에, 도 5의 상부 전극(502)이 형성될 수 있으며, 도 5의 상부 전극(502) 및 도 3의 저부 전극(302)을 패터닝하기 위해, 도 5의 하드마스크 및 포토레지스트(506)가 패터닝되고 사용될 수 있다. 방법은, 참조 번호(1108)에서, 저부 캡 층 위에 로직 캡 층을 형성하는 단계를 더 포함하며, 로직 캡 층은, 자기 터널 접합 시일 층에 인접하고, 제 2 절연층에 인접하며, 패터닝된 상부 전극 위에 있다. 예컨대, 도 1의 저부 캡 층(106) 위에, 도 4의 자기 터널 접합 시일 층(410)에 인접하게, 도 4의 제 2 절연층(412)에 인접하게, 그리고, 도 5의 패터닝된 상부 전극(502) 위에, 도 6의 로직 캡 층(602)이 형성될 수 있다.
방법은 또한, 참조 번호(1110)에서의, 로직 캡 층 위에 제 3 절연층을 형성하고 평탄화하는 단계, 및 참조 번호(1112)에서의, 구리-충진된 저부 트렌치들 중 하나까지의 로직 비아 및 패터닝된 상부 전극까지의 상부 비아 중 적어도 하나를 오프닝하고, 제 3 절연층 내에 상부 트렌치를 오프닝하고, 상부 트렌치 내에 구리를 도금하고, 상부 비아 및 로직 비아 중 적어도 하나 내에 구리를 도금하며, 그리고 구리 화학적 기계적 평탄화를 수행하기 위해, 제 2 구리 다마신 프로세스를 수행하는 단계를 포함한다. 예컨대, 도 6의 로직 캡 층(602) 위에 도 6의 제 3 절연층(604)이 형성되고 평탄화될 수 있으며, 도 5의 패터닝된 상부 전극(502)까지의 도 7의 상부 비아(704) 및 도 2의 구리-충진된 저부 트렌치(202)까지의 도 7의 로직 비아(706) 중 적어도 하나를 오프닝하고, 도 6의 제 3 절연층(604) 내에 도 7의 상부 트렌치들(702)을 오프닝하고, 상부 트렌치들(702) 내에 구리를 도금하고, 상부 비아(704) 및 로직 비아(706) 중 적어도 하나 내에 구리를 도금하며, 그리고 구리 화학적 기계적 평탄화를 수행하기 위해, 제 2 구리 다마신 프로세스가 수행될 수 있다.
도 12는 로직 캡 층 및 오프셋된 MTJ 축을 갖는 MTJ 구조들을 갖는 모듈(1264)을 포함하는 시스템(1200)의 특정한 실시예의 블록도이다. 시스템(1200)은, 휴대용 전자 디바이스 내에 구현될 수 있고, 소프트웨어(1266)와 같은 컴퓨터 판독가능 명령들을 저장하는 메모리(1232)와 같은 컴퓨터 판독가능 매체에 커플링된 디지털 신호 프로세서(DSP)와 같은 프로세서(1210)를 포함한다. 시스템(1200)은, 로직 캡 층 및 오프셋된 MTJ 축을 갖는 MTJ 구조들을 갖는 모듈(1264)을 포함한다. 예시적인 예에서, 로직 캡 층 및 오프셋된 MTJ 축을 갖는 MTJ 구조들을 갖는 모듈(1264)은, 도 9 내지 도 11의 실시예들 중 임의의 실시예 또는 이들의 임의의 조합에 따라 생산된 도 7의 MTJ 구조를 포함한다. 로직 캡 층 및 오프셋된 MTJ 축을 갖는 MTJ 구조들을 갖는 모듈(1264)은 프로세서(1210) 내에 있을 수 있거나, 또는 별개의 디바이스 또는 회로(미도시)일 수 있다. 특정한 실시예에서, 도 12에서 도시된 바와 같이, 로직 캡 층 및 오프셋된 MTJ 축을 갖는 MTJ 구조들을 갖는 모듈(1264)은 디지털 신호 프로세서(DSP)(1210)에 액세스 가능하다. 다른 특정한 실시예에서, 메모리(1232)는, 로직 캡 층 및 오프셋된 MTJ 축을 갖는 MTJ 구조들을 갖는 모듈(1264)을 포함하는 STT-MRAM 메모리 어레이를 포함한다.
카메라 인터페이스(1268)가, 프로세서(1210)에 커플링되고, 또한, 비디오 카메라(1270)와 같은 카메라에 커플링된다. 프로세서(1210) 및 디스플레이 디바이스(1228)에 디스플레이 제어기(1226)가 커플링된다. 프로세서(1210)에 코더/디코더(CODEC)(1234)가 또한 커플링될 수 있다. CODEC(1234)에 스피커(1236) 및 마이크로폰(1238)이 커플링될 수 있다. 프로세서(1210) 및 무선 안테나(1242)에 무선 인터페이스(1240)가 커플링될 수 있다.
특정한 실시예에서, 시스템-인-패키지(system-in-package) 또는 시스템-온-칩(system-on-chip) 디바이스(1222) 내에, 프로세서(1210), 디스플레이 제어기(1226), 메모리(1232), CODEC(1234), 무선 인터페이스(1240), 및 카메라 인터페이스(1268)가 포함된다. 특정한 실시예에서, 시스템-온-칩 디바이스(1222)에 입력 디바이스(1230) 및 전원(1244)이 커플링된다. 게다가, 특정한 실시예에서, 도 12에서 예시된 바와 같이, 시스템-온-칩 디바이스(1222) 외부에, 디스플레이 디바이스(1228), 입력 디바이스(1230), 스피커(1236), 마이크로폰(1238), 무선 안테나(1242), 비디오 카메라(1270), 및 전원(1244)이 존재한다. 그러나, 디스플레이 디바이스(1228), 입력 디바이스(1230), 스피커(1236), 마이크로폰(1238), 무선 안테나(1242), 비디오 카메라(1270), 및 전원(1244) 각각은, 인터페이스 또는 제어기와 같은, 시스템-온-칩 디바이스(1222)의 컴포넌트에 커플링될 수 있다.
(도 7의 디바이스, 도 9, 도 10, 또는 도 11의 방법들, 또는 이들의 임의의 조합과 같은) 전술한 개시된 디바이스들 및 기능들은, 컴퓨터 판독가능 매체 상에 저장된 컴퓨터 파일들(예컨대, RTL, GDSII, GERBER 등)로 설계되고 구성될 수 있다. 그러한 파일들에 기초하여 디바이스들을 제조하는 제조 핸들러(fabrication handler)들에게, 그러한 파일들의 일부 또는 전부가 제공될 수 있다. 결과적인 제품들은, 이어서 반도체 다이로 커팅되고 반도체 칩으로 패키징되는 반도체 웨이퍼들을 포함한다. 그 후, 반도체 칩들은 전자 디바이스들에서 채용된다. 도 13은 전자 디바이스 제조 프로세스(1300)의 특정한 예시적인 실시예를 도시한다.
제조 프로세스(1300)에서, 예컨대 리서치 컴퓨터(1306)에서 물리적인 디바이스 정보(1302)가 수신된다. 물리적인 디바이스 정보(1302)는, 도 7의 MTJ 디바이스(714)와 같은 반도체 디바이스의 적어도 하나의 물리적인 특성을 표현하는 설계 정보를 포함할 수 있다. 예컨대, 물리적인 디바이스 정보(1302)는, 리서치 컴퓨터(1306)에 커플링된 사용자 인터페이스(1304)를 통해 입력되는 구조 정보, 물리적인 파라미터들, 및 재료 특성들을 포함할 수 있다. 리서치 컴퓨터(1306)는, 메모리(1310)와 같은 컴퓨터 판독가능 매체에 커플링된 하나 이상의 프로세싱 코어들과 같은 프로세서(1308)를 포함한다. 메모리(1310)는, 프로세서(1308)로 하여금, 물리적인 디바이스 정보(1302)를 파일 포맷에 따르도록 변환하게 하고, 라이브러리 파일(1312)을 생성하게 하도록 실행 가능한 컴퓨터 판독가능 명령들을 저장할 수 있다.
특정한 실시예에서, 라이브러리 파일(1312)은, 변환된 설계 정보를 포함하는 적어도 하나의 데이터 파일을 포함한다. 예컨대, 라이브러리 파일(1312)은, 전자 설계 자동화(electronic design automation; EDA) 툴(1320)과의 사용을 위해 제공되는, 도 7의 MTJ 디바이스(714)를 포함하는 반도체 디바이스들의 라이브러리를 포함할 수 있다.
라이브러리 파일(1312)은, 메모리(1318)에 커플링된 하나 이상의 프로세싱 코어들과 같은 프로세서(1316)를 포함하는 설계 컴퓨터(1314)에서 EDA 툴(1320)과 함께 사용될 수 있다. EDA 툴(1320)은, 설계 컴퓨터(1314)의 사용자로 하여금, 라이브러리 파일(1312)의 도 7의 MTJ 디바이스(714)를 사용하여 회로를 설계하게 할 수 있게 하기 위해, 프로세서 실행가능 명령들로서 메모리(1318)에 저장될 수 있다. 예컨대, 설계 컴퓨터(1314)의 사용자는, 설계 컴퓨터(1314)에 커플링된 사용자 인터페이스(1324)를 통해 회로 설계 정보(1322)를 입력할 수 있다. 회로 설계 정보(1322)는, 도 7의 MTJ 디바이스(714)와 같은 반도체 디바이스의 적어도 하나의 물리적인 특성을 표현하는 설계 정보를 포함할 수 있다. 예컨대, 회로 설계 특성은, 특정한 회로들 및 회로 설계에서의 다른 엘리먼트들에 대한 관계들의 식별, 포지셔닝 정보, 피쳐 사이즈 정보, 상호 접속 정보, 또는 반도체 디바이스의 물리적인 특성을 표현하는 다른 정보를 포함할 수 있다.
설계 컴퓨터(1314)는, 회로 설계 정보(1322)를 포함하는 설계 정보를 파일 포맷에 따르도록 변환하도록 구성될 수 있다. 예컨대, 파일 포맷은, 그래픽 데이터 시스템(GDSII) 파일 포맷과 같은 계층적 포맷으로, 평면 기하학적인 형상들, 텍스트 라벨들, 및 회로 레이아웃에 관한 다른 정보를 표현하는 데이터베이스 바이너리 파일 포맷을 포함할 수 있다. 설계 컴퓨터(1314)는, 다른 회로들 또는 정보에 부가하여, 도 7의 MTJ 디바이스(714)를 설명하는 정보를 포함하는 GDSII 파일(1326)과 같은 변환된 설계 정보를 포함하는 데이터 파일을 생성하도록 구성될 수 있다. 예컨대, 데이터 파일은, 도 7의 MTJ 디바이스(714)를 포함하고 또한 시스템-온-칩(SOC) 내의 부가적인 전자 회로들 및 컴포넌트들을 포함하는 시스템-온-칩(SOC)에 대응하는 정보를 포함할 수 있다.
GDSII 파일(1326)에서의 변환된 정보에 따라, 도 7의 MTJ 디바이스(714)를 제조하기 위해, 제조 프로세스(1328)에서 GDSII 파일(1326)이 수신될 수 있다. 예컨대, 디바이스 제조 프로세스는, 전형적인 마스크(1332)로서 예시된, 포토리소그래피 프로세싱에 대해 사용될 마스크들과 같은 하나 이상의 마스크들을 생성하기 위해, 마스크 제조자(1330)에게 GDSII 파일(1326)을 제공하는 것을 포함할 수 있다. 테스트되고 전형적인 다이(1336)와 같은 다이들로 분리될 수 있는 하나 이상의 웨이퍼들(1334)을 생성하기 위해, 제조 프로세스 동안에, 마스크(1332)가 사용될 수 있다. 다이(1336)는, 도 7의 MTJ 디바이스(714)를 포함하는 회로를 포함한다.
예컨대, 제조 프로세스(1328)는, 도 9의 방법 또는 도 10 및 도 11의 방법을 수행하기 위해, 메모리 디바이스와 같은 컴퓨터 판독가능 유형 저장 매체에 저장된 프로세스 실행가능 명령들을 통합하는 적어도 하나의 컴퓨터를 포함할 수 있다. 컴퓨터는, 하나 이상의 반도체 제조 디바이스들에 커플링될 수 있고, 수직축을 갖는 저부 금속-충진된 트렌치 및 저부 캡 층을 포함하는 구조 상의 자기 터널 접합(MTJ) 디바이스의 형성을 개시하기 위한 명령들을 실행하도록 구성될 수 있다. 자기 터널 접합 디바이스는, 저부 전극, 자기 터널 접합 층들, 자기 터널 접합 시일 층, 상부 전극, 및 로직 캡 층을 포함한다. 자기 터널 접합 디바이스는, 수직축으로부터 오프셋된 MTJ 축을 갖는다. 컴퓨터는 또한, 로직 캡 층 위의 절연층의 형성 및 평탄화를 개시하기 위해, 컴퓨터 판독가능 매체에 저장된 명령들을 실행하도록 구성될 수 있다. 컴퓨터는 또한, 절연층 내에 상부 트렌치를 오프닝하고, 상부 전극까지 상부 비아를 오프닝하거나, 저부 금속-충진된 트렌치 내의 금속까지 로직 비아를 오프닝하거나, 또는 상부 비아 및 로직 비아를 오프닝하고, 상부 트렌치 내에 구리를 증착하고, 상부 비아 내에 구리를 증착하거나, 로직 비아 내에 구리를 증착하거나, 또는 상부 비아 및 로직 비아 내에 구리를 증착하며, 그리고 증착된 구리의 구리 화학적 기계적 평탄화를 수행하기 위해, 구리 다마신 프로세스를 개시하도록, 컴퓨터 판독가능 매체에 저장된 명령들을 실행하도록 구성될 수 있다.
전형적인 패키지(1340)에 다이(1336)가 통합되는 패키징 프로세스(1338)에 다이(1336)가 제공될 수 있다. 예컨대, 패키지(1340)는, 시스템-인-패키지(SiP) 배열과 같이, 단일의 다이(1336) 또는 다수의 다이들을 포함할 수 있다. 패키지(1340)는, JEDEC(Joint Electron Device Engineering Council)와 같은 하나 이상의 표준들 또는 사양들에 따르도록 구성될 수 있다.
패키지(1340)에 관한 정보는, 예컨대 컴퓨터(1346)에 저장된 컴포넌트 라이브러리를 통해, 다양한 제품 설계자들에게 배포될 수 있다. 컴퓨터(1346)는, 메모리(1350)에 커플링된 하나 이상의 프로세싱 코어들과 같은 프로세서(1348)를 포함할 수 있다. 인쇄 회로 보드(PCB : printed circuit board) 툴은, 사용자 인터페이스(1344)를 통해 컴퓨터(1346)의 사용자로부터 수신된 PCB 설계 정보(1342)를 프로세싱하기 위해, 프로세서 실행가능 명령들로서 메모리(1350)에 저장될 수 있다. PCB 설계 정보(1342)는, 회로 보드 상의 패키징된 반도체 디바이스의 물리적인 포지셔닝 정보를 포함할 수 있으며, 패키징된 반도체 디바이스는 도 7의 MTJ 디바이스(714)를 포함하는 패키지(1340)에 대응한다.
컴퓨터(1346)는, 회로 보드 상의 패키징된 반도체 디바이스의 물리적인 포지셔닝 정보, 뿐만 아니라, 트레이스들 및 비아들과 같은 전기 접속들의 레이아웃을 포함하는 데이터를 갖는, GERBER 파일(1352)과 같은 데이터 파일을 생성하기 위해, PCB 설계 정보(1342)를 변환하도록 구성될 수 있으며, 패키징된 반도체 디바이스는 도 7의 MTJ 디바이스(714)를 포함하는 패키지(1340)에 대응한다. 다른 실시예들에서, 변환된 PCB 설계 정보에 의해 생성된 데이터 파일은 GERBER 포맷과 다른 포맷을 가질 수 있다.
GERBER 파일(1352)은, 보드 어셈블리 프로세스(1354)에서 수신될 수 있고, GERBER 파일(1352) 내에 저장된 설계 정보에 따라 제조된 전형적인 PCB(1356)와 같은 PCB들을 생성하기 위해 사용될 수 있다. 예컨대, GERBER 파일(1352)은 PCB 생산 프로세스의 다양한 단계들을 수행하기 위한 하나 이상의 머신들에 업로딩될 수 있다. PCB(1356)는 전형적인 인쇄 회로 어셈블리(PCA : printed circuit assembly)(1358)를 형성하기 위해, 패키지(1340)를 포함하는 전자 컴포넌트들로 채워질 수 있다.
PCA(1358)는, 제품 제조 프로세스(1360)에서 수신될 수 있고, 제 1 전형적인 전자 디바이스(1362) 및 제 2 전형적인 전자 디바이스(1364)와 같은 하나 이상의 전자 디바이스들에 통합될 수 있다. 예시적인 비-한정 예로서, 제 1 전형적인 전자 디바이스(1362), 제 2 전형적인 전자 디바이스(1364), 또는 양자 모두는, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인용 휴대 정보 단말(PDA), 고정 위치 데이터 유닛(fixed location data unit), 및 컴퓨터의 그룹에서 선택될 수 있다. 다른 예시적인 비-한정 예로서, 전자 디바이스들(1362 및 1364) 중 하나 이상은, 이동 전화들, 핸드헬드(hand-held) 개인 통신 시스템(PCS) 유닛들, 개인용 휴대 정보 단말들과 같은 휴대용 데이터 유닛들, 글로벌 포지셔닝 시스템(GPS) 인에이블드 디바이스들, 네비게이션 디바이스들, 미터 판독 장비와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장하거나 또는 리트리브(retrieve)하는 임의의 다른 디바이스와 같은 원격 유닛들, 또는 이들의 임의의 조합일 수 있다. 도 13이 본 개시의 교시들에 따른 원격 유닛들을 예시하지만, 본 개시는 이들 예시적인 예시된 유닛들에 한정되지 않는다. 본 개시의 실시예들은, 온-칩 회로 및 메모리를 포함하는 능동 집적 회로를 포함하는 임의의 디바이스에서 적합하게 채용될 수 있다.
따라서, 도 7의 MTJ 디바이스(714)는, 예시적인 프로세스(1300)에서 설명된 바와 같이, 제조되고, 프로세싱되고, 전자 디바이스에 통합될 수 있다. 도 1 내지 도 11에 대하여 개시된 실시예들의 하나 이상의 양상들은, 예컨대, 라이브러리 파일(1312), GDSII 파일(1326), 및 GERBER 파일(1352) 내의 다양한 프로세싱 스테이지들에 포함될 수 있을 뿐만 아니라, 리서치 컴퓨터(1306)의 메모리(1310), 설계 컴퓨터(1314)의 메모리(1318), 컴퓨터(1346)의 메모리(1350), 보드 어셈블리 프로세스(1354)와 같은 다양한 스테이지들에서 사용되는 하나 이상의 다른 컴퓨터들 또는 프로세서들(미도시)의 메모리에 저장될 수 있고, 또한, 마스크(1332), 다이(1336), 패키지(1340), PCA(1358), 프로토타입 회로들 또는 디바이스들(미도시)과 같은 다른 제품들, 또는 이들의 임의의 조합과 같은 하나 이상의 다른 물리적인 실시예들에 통합될 수 있다. 예컨대, GDSII 파일(1326) 또는 제조 프로세스(1328)는, 컴퓨터에 의해 실행 가능한 명령들을 저장하는 컴퓨터 판독가능 유형 매체를 포함할 수 있으며, 명령들은, 도 7의 MTJ 디바이스(714)의 형성을 개시하도록 컴퓨터에 의해 실행 가능한 명령들을 포함한다. 물리적인 디바이스 설계로부터 최종 제품까지의 생산의 다양한 전형적인 스테이지들이 도시되었지만, 다른 실시예들에서, 더 적은 스테이지들이 사용될 수 있거나, 또는 부가적인 스테이지들이 포함될 수 있다. 유사하게, 프로세스(1300)는, 단일 엔티티, 또는 프로세스(1300)의 다양한 스테이지들을 수행하는 하나 이상의 엔티티들에 의해 수행될 수 있다.
여기서 개시된 실시예들과 관련하여 설명된 다양한 예시적인 논리 블록들, 구성들, 모듈들, 회로들, 및 방법 단계들은 전자 하드웨어, 프로세싱 유닛에 의해 실행되는 컴퓨터 소프트웨어, 또는 이들의 조합들로서 구현될 수 있다는 것을 당업자는 추가로 인식할 것이다. 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들, 및 단계들은 이들의 기능적 관점에서 일반적으로 상술되었다. 이러한 기능이 하드웨어로 구현되는지, 또는 실행 가능한 프로세싱 명령들로 구현되는지는 특정한 애플리케이션 및 전체 시스템에 부가된 설계 제약들에 의존한다. 당업자는 설명된 기능을 각각의 특정한 애플리케이션에 대해 다양한 방식들로 구현할 수 있지만, 그러한 구현 판정들이 본 개시의 범위로부터 벗어나게 하는 것으로서 해석되서는 안된다.
여기서 개시된 실시예들과 관련하여 설명된 방법 또는 알고리즘의 단계들은 하드웨어로 직접 실시되거나, 프로세서에 의해 실행되는 소프트웨어 모듈로 실시되거나, 또는 이들 양자의 조합으로 실시될 수 있다. 소프트웨어 모듈은, 랜덤 액세스 메모리(RAM), 자기 저항 랜덤 액세스 메모리(MRAM), 스핀-토크-전달 자기 저항 랜덤 액세스 메모리(STT-MRAM), 플래쉬 메모리, 판독 전용 메모리(ROM), 프로그래머블 판독 전용 메모리(PROM), 삭제가능한 프로그래머블 판독 전용 메모리(EPROM), 전기적 삭제가능한 프로그래머블 판독 전용 메모리(EEPROM), 레지스터들, 하드디스크, 탈착식 디스크, 컴팩트 디스크 판독 전용 메모리(CD-ROM), 또는 기술 분야에서 공지된 저장 매체의 임의의 다른 형태 내에 상주할 수 있다. 예시적인 저장 매체가 프로세서에 커플링되어, 프로세서는 저장매체로부터 정보를 판독하고 저장매체에 정보를 기록할 수 있다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장매체는 주문형 집적 회로(ASIC) 내에 상주할 수 있다. ASIC는 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말에서 이산 컴포넌트들로서 상주할 수 있다.
개시된 실시예들의 이전의 설명은 당업자로 하여금 개시된 실시예들을 실시하거나 또는 사용할 수 있게 하기 위해 제공된다. 이들 실시예들에 대한 다양한 변형들은 당업자에게 쉽게 명백할 것이며, 여기서 정의된 원리들은 본 개시의 범위로부터 벗어나지 않으면서 다른 실시예들에 적용될 수 있다. 따라서, 본 개시는 여기서 나타낸 실시예들에 한정되도록 의도되지 않으며, 다음의 청구항들에 의해 정의되는 원리들 및 신규한 특징들과 일치하는 가능한 최광의 범위가 부여되어야 한다.

Claims (42)

  1. 방법으로서,
    수직축(normal axis)을 갖는 저부 금속-충진된 트렌치(202) 및 저부 캡 층(106)을 포함하는 구조 상에 자기 터널 접합(MTJ) 디바이스를 형성하는 단계 ― 상기 자기 터널 접합 디바이스는:
    저부 전극(302),
    자기 터널 접합 층들(304; 404, 406, 408),
    자기 터널 접합 시일(seal) 층(410),
    상기 자기 터널 접합 시일 층(410) 위의 절연층(412),
    상부 전극(502), 및
    상기 저부 캡 층(106) 위의 로직 캡 층(602)을 포함하고, 상기 로직 캡 층(602)은 자기 터널 접합 시일 층(410)에 인접하고 상기 절연층(412)에 인접하며 상기 상부 전극(502) 위에 있고, 상기 자기 터널 접합 디바이스는 상기 수직축으로부터 오프셋(offset)된 MTJ 축을 가짐 - ;
    상기 로직 캡 층(602) 위에 다른 절연층(604)을 형성하고 평탄화하는 단계; 및
    상기 다른 절연층(604) 내에 상부 트렌치(702)를 오프닝(open)하고, 상기 상부 전극(502)까지 상부 비아(704)를 오프닝하거나, 상기 저부 금속-충진된 트렌치 내의 금속까지 로직 비아(706)를 오프닝하거나, 또는 상기 상부 비아(704) 및 상기 로직 비아(706)를 오프닝하고, 상기 상부 트렌치(702) 내에 구리를 증착하고, 상기 상부 비아(704) 내에 구리를 증착하거나, 상기 로직 비아(706) 내에 구리를 증착하거나, 또는 상기 상부 비아(704) 및 상기 로직 비아(706) 내에 구리를 증착하며, 상기 증착된 구리의 구리 화학적 기계적 평탄화를 수행하기 위해, 구리 다마신(damascene) 프로세스를 수행하는 단계
    를 포함하는,
    방법.
  2. 제 1 항에 있어서,
    상기 수직축으로부터의 상기 MTJ 축의 오프셋은 상기 자기 터널 접합 층들(304; 404, 406, 408)의 폭보다 더 큰, 방법.
  3. 제 1 항에 있어서,
    상기 저부 금속-충진된 트렌치(202)는 구리 패드(230)를 형성하며, 상기 구리 패드(230) 상에 상기 저부 전극(302)의 적어도 일부가 형성되는, 방법.
  4. 제 1 항에 있어서,
    상기 상부 비아(704) 및 상기 로직 비아(706)는 공통 프로세스 스테이지에서 형성되는, 방법.
  5. 제 1 항에 있어서,
    상기 자기 터널 접합 층들(304; 404, 406, 408) 중 적어도 하나의 자기 터널 접합 층의 이지(easy) 축 자기 터널 접합 자기 어닐링(anneal)은, 상기 자기 터널 접합 디바이스의 자기장 배향(orientation)을 정렬시키는, 방법.
  6. 제 1 항에 있어서,
    상기 저부 캡 층(106)은 탄화 실리콘 또는 질화 실리콘을 포함하는, 방법.
  7. 제 1 항에 있어서,
    상기 저부 금속-충진된 트렌치(202)가 형성되기 전에, 상기 저부 캡 층(106)이 형성되는, 방법.
  8. 제 1 항에 있어서,
    상기 자기 터널 접합 시일 층(410)은 질화 실리콘 또는 탄화 실리콘을 포함하는, 방법.
  9. 제 1 항에 있어서,
    상기 로직 캡 층(602)은 탄화 실리콘 또는 질화 실리콘을 포함하는, 방법.
  10. 제 1 항에 있어서,
    상기 상부 비아(704)의 높이는 조정 가능한, 방법.
  11. 장치로서,
    금속 패드(230)를 둘러싸는 저부 캡 층(106)을 포함하는 구조; 및
    상기 구조에 커플링된 저부 전극(302)을 포함하는 자기 터널 접합(MTJ) 디바이스를 포함하고, - 상기 MTJ 디바이스는:
    자기 터널 접합 층들(304; 404, 406, 408),
    자기 터널 접합 시일 층(410),
    상기 자기 터널 접합 시일 층(410) 위의 절연층(412),
    상부 전극(502), 및
    상기 저부 캡 층(106) 위의 로직 캡 층(602)을 더 포함하고, 상기 로직 캡 층(602)은 상기 절연층(412)에 인접하고 상기 상부 전극(502) 위에 있음 -
    상기 MTJ 디바이스는 상기 금속 패드(230)에 대하여 오프셋되는,
    장치.
  12. 제 11 항에 있어서,
    상기 오프셋은 상기 금속 패드(230)의 표면에 평행한 방향에서 거리를 정의하는, 장치.
  13. 제 11 항에 있어서,
    상기 자기 터널 접합 층들(304; 404, 406, 408) 중 적어도 하나의 자기 터널 접합 층의 이지 축 자기 터널 접합 자기 어닐링은, 상기 자기 터널 접합 디바이스의 자기장 배향을 정렬시키는, 장치.
  14. 제 11 항에 있어서,
    상기 저부 캡 층(106)은 탄화 실리콘 또는 질화 실리콘을 포함하는, 장치.
  15. 제 11 항에 있어서,
    상기 로직 캡 층(602)은 탄화 실리콘 또는 질화 실리콘을 포함하는, 장치.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
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  21. 삭제
  22. 삭제
  23. 삭제
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