KR101270484B1 - 어레이 기판 및 그 제조 방법 - Google Patents

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Abstract

어레이 기판 및 그 제조 방법을 제공한다.
어레이 기판은 회로 패턴이 배치된 베이스 기판; 상기 회로 패턴의 상면 및 측면을 덮음과 동시에 접한 클래드층;을 구비한다.

Description

어레이 기판 및 그 제조 방법{Array substrate and manufacturing method thereof}
본 발명은 어레이 기판 및 그 제조 방법에 관한 것이다.
박막 트랜지스터 액정 디스플레이(Thin Film Transistor Liquid Crystal Display, 이하 TFT-LCD라고 함)는 현재 주류의 평판 디스플레이로서, 그 액정 패널은 셀화하여 배치된 어레이 기판과 컬러 필터 기판을 구비한다. 구조 설계의 수요에 따라, 게이트 스캔 라인, 데이터 라인, 공통 전극 등의 회로 구조를 어레이 기판과 컬러 필터 기판 각각에 배치할 수 있다.
크기가 크고, 또한 해상도가 높은 TFT-LCD의 경우, 선 저항에 따른 신호 지연은 표시의 효과에 크게 영향을 주고 있다. 따라서, 저저항률의 재료를 이용하는 것은 이 문제를 해결하기 위한 유효한 방법이 된다. 활성 금속의 저항률은 통상 다른 비활성 금속의 저항률보다 낮다. 예를 들면, 활성 금속인 구리(Cu)의 도전율은 약 1.7×10- 6옴/센티(Ω/cm)인 것에 대해, 비활성 금속인 몰리브덴(Mo)의 저항률은 약 5.7×10- 6옴/센티(Ω/cm)이다. 그 때문에, Cu 등의 활성 금속은 기판에서의 회로 패턴의 재료로서 자주 이용된다. 그러나, Cu는 좋은 도전성을 갖고 있지만, 몇 가지의 결점도 있다. 예를 들면, ① Cu와 유리 기판 또는 질화 실리콘의 점착력이 약하고, ② Cu는 질화 실리콘과 직접 접촉한 경우 용이하게 확산되기 때문에, 질화 실리콘의 절연 특성에 영향을 줌과 동시에, 실리콘과 반응하여 규화 구리를 생성하며, ③ 후속의 플라즈마 화학 기상 증착법(Plasma-Enhanced Chemical Vapor Deposition, 이하 PECVD라고 함) 공정에서 설비를 오염시키고, 성막의 성질에 영향을 준다.
따라서, 현재 자주 사용되고 있는 것은, 하부 배리어층, Cu 또는 Cu합금, 상부 배리어층으로 이루어지는 3층의 구리 배선 구조를 형성하는 방법이다. 이러한 기술에 의해, Cu의 확산에 따른 TFT 특성의 열화를 감소시킬 수 있지만, 구리 배선의 측면은 배리어층에 보호되지 않고 여전히 밖으로 노출되기 때문에, 역시 질화 실리콘의 절연 재료층에 영향을 준다.
본 발명은, 베이스 기판과, 상기 베이스 기판에 배치된 회로 패턴과, 상기 회로 패턴의 상면 및 측면을 덮음과 동시에 접한 클래드층을 구비하는 어레이 기판을 제공한다.
상기 목적을 실현하기 위해, 본 발명은 베이스 기판에 회로 패턴 박막을 퇴적함과 동시에, 상기 회로 패턴 박막에 대해 패터닝을 행하여 상기 회로 패턴을 형성하는 단계; 상기 회로 패턴이 형성된 베이스 기판에 클래드층 박막을 퇴적함과 동시에, 상기 클래드층 박막에 대해 패터닝을 행하여 상기 회로 패턴의 상면 및 측면을 덮는 클래드층의 패턴을 형성하는 단계;를 구비하는 어레이 기판의 제조 방법을 제공한다.
도 1은 본 발명의 실시예 1에 관한 어레이 기판의 일부의 상면에서 본 구조의 개략도이다.
도 2는 도 1의 A-A선으로 단면한 측면도이다.
도 3은 본 발명의 실시예 2에 관한 어레이 기판의 단면한 측면도이다.
도 4는 본 발명의 실시예 3에 의해 제조된 어레이 기판의 일부의 상면에서 본 구조의 개략도의 하나이다.
도 5는 도 4의 B-B선의 단면한 측면도이다.
도 6은 본 발명의 실시예 3에 의해 제조된 어레이 기판의 일부의 상면에서 본 구조의 개략도의 다른 하나이다.
도 7은 도 6의 C-C선의 단면한 측면도이다.
도 8은 본 발명의 실시예 3에 의해 제조된 어레이 기판의 일부의 상면에서 본 구조의 개략도의 또 다른 하나이다.
도 9는 도 8의 D-D선의 단면한 측면도이다.
이하, 도면을 참조하면서 본 발명의 실시예를 더 상세하게 설명한다.
본 발명의 각 실시예에 관한 어레이 기판은, 회로 패턴이 배치된 베이스 기판을 구비한다. 회로 패턴에는 게이트 스캔 라인, 게이트 전극, 공통 전극 라인, 데이터 라인, 활성층, 소스 전극, 드레인 전극 등을 구비해도 된다. 각 회로 패턴과의 사이의 절연을 확보하기 위해, 통상은 간격을 두고 각 회로 패턴을 배치하거나 또는 절연층으로 각 회로 패턴을 격리한다. 예를 들면, 게이트 절연층에 의해 게이트 스캔 라인, 게이트 전극, 공통 전극 라인을 덮고, 패시베이션층에 의해 데이터 라인, 활성층, 소스 전극, 드레인 전극을 덮는다. 게이트 절연층과 패시베이션층에는, 보통 질화 실리콘 등의 절연 재료가 채용된다. 본 발명의 실시예에 관한 어레이 기판은, 회로 패턴의 상면 및 측면의 일부를 덮는 클래드층을 더 구비한다. 예를 들면, 클래드층(covering layer)은, 게이트 스캔 라인과 게이트 전극의 상면 및 측면을 덮고, 또한 어레이 기판에 게이트 스캔 라인과 같은 재료에 의해 동시에 형성된 공통 전극 라인이 있으면, 공통 전극 라인의 상면 및 측면도 덮는 제1 클래드 및 데이터 라인, 소스 전극, 드레인 전극의 상면 및 하면을 덮는 제2 클래드층을 포함한다. 클래드층이 형성된 TFT 스위치는, 게이트 전극에 활성층이 형성되고, 활성층에 소스 전극과 드레인 전극의 단부가 마주하도록 배치되며, 소스 전극과 드레인 전극의 상면 및 측면은 제2 클래드층으로 덮히고, 또한 제2 클래드층은 소스 전극과 드레인 전극의 단부에서 절단되어 활성층에서의 TFT 채널을 노출시키도록 구성되었다.
본 발명의 실시예에 따르면, 도전 재료에 의해 작성되는 회로 패턴은 구리, 알루미늄(Al) 등의 도전성이 좋고, 또한 절연 재료에 있어서 용이하게 확산되는 저저항의 금속 재료로 작성될 수 있다. 회로 패턴의 상면 및 측면에는 클래드층에 의해 차폐가 되기 때문에, 잘 확산되는 금속이 절연층 재료에 있어서 확산되는 것을 방지할 수 있고, 절연층의 절연 성능에의 영향을 방지할 수 있다. 여기서, 저저항의 금속 재료란, 통상 저항이 10μΩ/cm보다도 작은 금속을 가리킨다.
회로 패턴이 형성된 각종 어레이 기판에 있어서, 모두 클래드층에 의해 회로 패턴을 덮을 수 있고, 회로 패턴은 적어도 구리 또는 알루미늄 등의 재료로 이루어진 기초 도전층을 포함하며, 또 하부 배리어층 및/또는 상부 배리어층을 포함해도 된다. 하부 배리어층은, 기초 도전층과 동시에 형성된 적층 구조이고, 또한 기초 도전층의 하면에 접하며, 기초 도전층과 하층 기판 사이의 점착력을 강화하는 역할을 한다. 상부 배리어층은, 기초 도전층과 동시에 형성된 적층 구조이고, 또한 기초 도전층의 상면에 접함과 동시에 클래드층 하에 있으며, 기초 도전층의 상층에 대한 영향을 저지하는 역할을 한다. 상부 배리어층과 하부 배리어층도 저지의 역할을 할 수 있지만, 기초 도전층과는 1회의 패터닝 공정에서 동시에 형성되기 때문에, 패턴은 완전히 겹치고 기초 도전층의 측면을 보호할 수 없게 된다.
본 실시예의 기술안에 있어서, 클래드층을 배치함으로써, 또한 클래드층이 기초 도전층의 측면까지 연장될 수 있기 때문에, 하층의 베이스 기판 구조에 직접적으로 접할 수 있고, 기초 도전층과 베이스 기판 사이의 점착력을 강화하여 분리되는 것을 방지할 수 있다. 또한, 화소 전극은 드레인 전극에 직접 오버랩할 수 있기 때문에, 공정의 신뢰성이 향상되었다.
기초 도전층의 재료로는 Cu, Al, Cu합금 또는 Al합금이 바람직하다. 클래드층의 재료로는 InSn산화물(ITO), InZn산화물(IZO), Mo, Mo-Nb합금, Mo-Ti합금, Ti 또는 질화 티탄(TiN)이 바람직하다. 하부 배리어층 및/또는 상부 배리어층의 재료로는 Mo, Mo-Nb합금, Mo-Ti합금, Ti 또는 질화 티탄 등이 바람직하다.
ITO, IZO 등의 투명 도전 재료에 의해 클래드층을 작성함으로써, TFT의 특성에 영향을 주지 않고 Cu, Al 등의 금속이 질화 실리콘 등의 절연층으로 확산되는 것을 방지할 수 있는 반면, ITO, IZO와 유리 베이스 기판의 점착력이 보다 강하기 때문에, Cu, Al 등의 회로 패턴이 후속 공정에서 쉽게 분리되지 않는다.
예를 들면, Al으로부터 기초 도전층을 작성하고, 산화물을 채용하여 클래드층으로 하는 경우, Al은 산화물로 산화되어 절연성의 산화 알루미늄을 생성하기 때문에, 하부 배리어층과 상부 배리어층을 동시에 작성하는 것이 바람직하다. 또한, 기초 도전층의 측면에 산화 알루미늄을 형성할 수 있고, 도전성에 영향을 주지 않는다. 기초 도전층의 상면은 통상 비어 홀을 개재하여 상층의 다른 회로 패턴과 접하기 때문에, 기초 도전층의 상면의 도전성을 확보하는 것이 바람직하다.
본 발명의 실시예의 클래드층에 회로 패턴이 덮이는 기술안은, 각종 어레이 기판의 구조에 폭넓게 응용할 수 있다. 공정을 간소화하기 위해, 본 발명은 FFS(Fringe Field Switching)형 TFT-LCD를 바람직한 실시예로서 설명한다.
실시예 1
도 1은 본 발명의 실시예 1에 관한 어레이 기판의 일부의 상면에서 본 구조의 개략도이다. 도 2는 도 1의 A-A선의 단면한 측면도이다.
해당 어레이 기판의 베이스 기판(1)에서의 회로 패턴은, 화소 유닛을 형성하는 게이트 스캔 라인(2)과 데이터 라인(3)을 구비하고, 또 각 화소 유닛에 형성된 박막 트랜지스터(TFT) 스위치, 공통 전극(5), 공통 전극 라인(6), 화소 전극(12)을 구비한다. TFT 스위치는 게이트 전극(4), 활성층(7), 소스 전극(8), 드레인 전극(9)을 가지며, 공통 전극(5)은 화소 유닛을 덮는 블록형상의 패턴이고, 화소 전극(12)은 간극을 가지는 빗형상의 패턴이다. 도 2에 도시된 바와 같이, 클래드층은 게이트 스캔 라인(2), 게이트 전극(4) 및 공통 전극 라인(6)을 덮는 제1 클래드층(13)과, 데이터 라인(3), 소스 전극(8) 및 드레인 전극(9)을 덮는 제2 클래드층(14)을 가진다. 제1 클래드층(13)은 게이트 스캔 라인(2), 게이트 전극(4), 공통 전극 라인(6)의 상면 및 측면을 덮고, 또한 제1 클래드층(13)은 공통 전극(5)과 같은 재료에 의해 동시에 형성할 수 있다. 제2 클래드층(14)은 데이터 라인(3), 소스 전극(8), 드레인 전극(9)의 상면 및 측면을 덮고, 또한 제2 클래드층(14)은 화소 전극(12)과 같은 재료에 의해 동시에 형성할 수 있다. 또한, 드레인 전극(9)에 형성된 화소 전극 재료는, 하나는 제2 클래드층으로 하고, 다른 하나는 화소 전극과 드레인 전극(9)의 오버랩부로서 기능하고 있다.
상기 기술안에, 소스 전극(8)과 드레인 전극(9) 사이의 활성층(7)을 보호하기 위해, 클래드층과 화소 전극(12)이 형성된 베이스 기판(1)에 보호막(11)을 형성할 수도 있다. 해당 보호막층(11)은 패시베이션층에 상당하고, 보호 기능을 발휘하는데, 비어 홀 에칭의 패터닝 공정을 행할 필요가 없고, 평탄화된 표면을 실현할 수 있어 후속의 셀화 공정의 실현에 유리하다.
또한, 게이트 전극(4), 활성층(7), 공통 전극 라인(6)의 계층 구조 및 데이터 라인(3), 소스 전극(8), 드레인 전극(9)의 계층 구조는 모두 하부 배리어층(15a), 기초 도전층(15b), 상부 배리어층(15c)을 포함할 수 있다. 상부 배리어층(15c)과 하부 배리어층(15a)은 Mo, Mo-Nb합금, Mo-Ti합금, Ti 또는 질화 티탄으로 작성할 수 있고, 기초 도전층(15b)은 Cu 또는 Cu합금으로 작성할 수 있다.
제1 클래드층(13)은 공통 전극(5)과 같이 ITO를 채용하여 동일한 에칭 공정으로 성형할 수 있고, 제2 클래드층(14)은 화소 전극(12)과 같이 ITO를 채용하여 동일한 에칭 공정으로 성형할 수 있으며, 이 기술안은 FFS형 어레이 기판에 있어서 공통 전극(5)과 화소 전극(12)의 패턴을 작성하는 종래의 단계를 이용하여 제1 클래드층(13)과 제2 클래드층(14)을 형성함으로써, Cu, Al 등의 재료의 회로 패턴이 게이트 절연층(10)과 보호막층(11)으로 확산되는 문제를 해결함과 동시에, 에칭에 의해 클래드층의 패턴을 형성하는 단계를 별도로 추가할 필요도 없다. 이 때문에, 공정의 복잡성을 늘리지 않고 종래의 생산 공정에 있어서 보급하기 쉽다.
본 실시예에 있어서, 게이트 스캔 라인(2), 게이트 전극(4), 공통 전극 라인(6)의 기초 도전층(15b)을 위해 하부 배리어층(15a)을 배치함으로써, 기초 도전층(15b)과 기판(1)의 점착력을 강화하여 회로 패턴이 분리되는 것을 방지할 수 있다. 또한, 상부 배리어층(15c)을 배치함으로써, 기초 도전층(15b)의 상면과 제1 클래드층(13) 사이의 반응을 방지할 수 있다. 바람직하게는 Al으로부터 기초 도전층(15b)을 작성하는 경우, 본 실시예의 구조는 특히 최적이다.
데이터 라인(3), 소스 전극(8), 드레인 전극(9)을 위해 하부 배리어층(15a)을 배치함으로써, 데이터 라인(3), 소스 전극(8), 드레인 전극(9)이 하층의 활성층(7)으로 확산되는 것을 방지할 수 있고, 또한 활성층(7)과의 사이의 점착력을 강화할 수 있어 회로 패턴이 분리되는 것을 방지할 수 있다. 그러나, 채용된 공정이 다르기 때문에, 데이터 라인은 게이트 절연층과 직접적으로 접촉되고, 소스 드레인 전극은 활성층과 직접적으로 접촉되는 경우가 있으며, 이 경우, 데이터 라인과 소스 드레인 전극의 하방에 하부 배리어층을 배치하면, 활성 금속이 게이트 절연층과 활성층으로 확산되는 것을 방지할 수 있다. 또한, 상부 배리어층(15c)을 배치함으로써 기초 도전층(15b)의 상면과 제2 클래드층(14) 간의 반응을 방지할 수 있다. 특히, Al으로부터 기초 도전층(15b)을 작성하는 경우, 본 실시예의 구조는 특히 최적이다.
실시예 2
본 발명의 실시예 2에 관한 어레이 기판의 상면에서 본 구조는 도 1에 도시된 바와 같다. 도 3은 본 발명의 실시예 2에 관한 어레이 기판의 단면한 측면도로서, 실시예 1과의 구별은 이하와 같다. 즉, 본 실시예에서의 회로 패턴은, 하부 배리어층(15a)과 기초 도전층(15b)만을 구비하는 것이다. 실시예 1에 비해 본 실시예에 따르면, 재료가 더 생략되고, 상부 배리어층 박막을 퇴적하는 공정이 감소된다.
동일한 층에 형성된 회로 패턴, 예를 들면 게이트 스캔 라인, 게이트 전극, 공통 전극 라인 또는 데이터 라인, 소스 전극, 드레인 전극으로서, 그 구체적인 층 구조는 필요에 따라 설계될 수 있다. 예를 들면, 게이트 스캔 라인, 게이트 전극, 공통 전극 라인을 베이스 기판에 직접적으로 형성하고, 하부 배리어층을 배치할 필요는 없어, 기초 도전층의 재료가 하방의 절연층으로 확산되는 것을 방지할 수 있다. 또한, 클래드층은 회로 패턴의 측면을 덮고, 측면을 따라 연장되는 부분을 베이스 기판에 접함으로써, 기초 도전층과 기판의 점착력을 강화할 수 있다. 또한, 데이터 라인, 소스 전극, 드레인 전극은 그 채용되는 재료에 의해 하부 배리어층과 상부 배리어층을 선택적으로 배치할 수 있다.
본 발명의 다른 하나의 실시예에 의해 어레이 기판의 제조 방법이 제공된다. 이 방법은, 베이스 기판에 회로 패턴 박막을 퇴적함과 동시에, 회로 패턴 박막에 대해 패터닝을 행하여 회로 패턴을 형성하는 단계와, 회로 패턴이 형성된 베이스 기판에 클래드층 박막을 퇴적함과 동시에, 클래드층 박막에 대해 패터닝을 행하여 회로 패턴의 상면 및 측면을 덮는 클래드층의 패턴을 형성하는 단계를 구비한다.
본 발명에 제공되는 어레이 기판의 제조 방법은, 본 발명의 어레이 기판의 제조에 이용할 수 있고, 종래의 어레이 기판의 제조 방법에 비해 클래드층 박막을 퇴적함과 동시에 에칭하여 클래드층의 패턴을 형성하는 단계가 추가되었다. 본 발명의 제조 방법의 특징은, 2회의 패터닝 공정에 의해 클래드층의 회로 패턴이 포함된 패턴을 형성하는 것으로, 그 중에서 제1회 패터닝 공정으로 회로 패턴을 형성하고, 제2회 패터닝 공정으로 회로 패턴의 상면과 측면을 덮는 클래드층의 패턴을 형성한다. 또한, 회로 패턴이 클래드층의 패턴의 범위에 들어가 회로 패턴의 상면과 측면을 덮도록, 제2회 패터닝 공정에 사용되는 마스크는 제1회 패터닝 공정에 사용되는 마스크의 패턴의 폭보다도 넓어도 된다. 이에 의해, Cu, Al 등의 금속 재료가 절연층으로 확산되는 것을 방지한다.
상기 제1회 패터닝 공정 전에, 회로 패턴 박막을 퇴적하는 단계는 구체적으로 이하의 몇 개의 형식을 구비해도 된다.
베이스 기판에 하부 배리어층 박막, 기초 도전층 박막, 상부 배리어층 박막을 연속적으로 퇴적하여 회로 패턴 박막으로 하고, 에칭에 의해 형성된 회로 패턴은 겹쳐 있는 하부 배리어층, 기초 도전층, 상부 배리어층을 구비한다.
또는, 베이스 기판에 기초 도전층 박막, 상부 배리어층 박막을 연속적으로 퇴적하여 회로 패턴 박막으로 하고, 에칭에 의해 형성된 회로 패턴은 겹쳐 있는 기초 도전층과 상부 배리어층을 구비한다.
또는, 베이스 기판에 하부 배리어층 박막, 기초 도전층 박막을 연속적으로 퇴적하여 회로 패턴 박막으로 하고, 에칭에 의해 형성된 회로 패턴은 겹쳐 있는 하부 배리어층과 기초 도전층을 구비한다.
또는, 베이스 기판에 기초 도전층 박막만을 퇴적하여 회로 패턴 박막으로 하고, 에칭에 의해 형성된 회로 패턴은 기초 도전층만을 구비한다.
어레이 기판의 구체적인 구조 설계에 따라, 본 발명에 제공되는 어레이 기판의 제조 방법은 다종의 형식을 가진다. 공정과 재료를 생략하기 위해, 어레이 기판의 기존의 회로 패턴의 재료와 공정에 의해 클래드층을 실현하는 것이 바람직하다. 기초 도전층의 재료로는 Cu, Al, Cu합금 또는 Al합금이 바람직하다. 클래드층의 재료로는 InZn산화물, InSn산화물, Mo, Mo-Nb합금, Mo-Ti합금, Ti 또는 질화 티탄이 바람직하다. 하부 배리어층 및/또는 상부 배리어층의 재료로는 Mo, Mo-Nb합금, Mo-Ti합금, Ti 또는 질화 티탄 등이 바람직하다.
다음은, FFS형 TFT-LCD의 바람직한 실시 방법에 대해서 설명한다.
실시예 3
본 발명의 실시예 3에 어레이 기판의 제조 방법이 제공된다. 이 방법은 이하의 단계를 구비한다. 즉,
단계 110: 베이스 기판(1)에 마그네트론 스퍼터링법에 의해 게이트 금속 박막을 퇴적하고, 게이트 금속 박막에 있어서 기초 도전층(15b)을 제조하기 위한 재료는 Cu 또는 Al 또는 그 합금이어도 된다.
단계 120: 도 4와 도 5에 도시된 바와 같이, 게이트 금속 박막에 대해 패터닝 공정을 행함으로써, 게이트 스캔 라인(2), 게이트 전극(4), 공통 전극 라인(6)의 패턴을 형성하여 회로 패턴으로 한다.
단계 130: 상기 패턴이 형성된 베이스 기판(1)에 공통 전극 박막을 퇴적하여 클래드층 박막으로 한다.
단계 140: 도 6과 도 7에 도시된 바와 같이, 공통 전극 박막에 대해 패터닝 공정을 행함으로써, 클래드층과 공통 전극(5)의 패턴을 형성하고, 클래드층은 게이트 스캔 라인(2), 게이트 전극(4), 공통 전극 라인(6)의 상면 및 측면을 덮는다.
상기 단계 110~140은 게이트 스캔 라인(2), 게이트 전극(4), 공통 전극 라인(6), 그 위의 클래드층을 형성하는 과정으로, 해당 클래드층은 제1 클래드층(13)이라고 하고, 공통 전극(5)을 형성하는 재료와 패터닝 공정에 의해 형성되며, 공정의 복잡성을 늘리지 않는다.
이어서, 후속의 회로 패턴을 작성한다.
단계 210: 게이트 스캔 라인(2), 게이트 전극(4), 공통 전극 라인(6)이 형성된 베이스 기판(1)에 게이트 절연층(10)을 형성한다.
단계 220: 게이트 절연층(10)에 활성층 박막과 데이터 라인 금속 박막을 연속적으로 퇴적한다.
단계 230: 도 8과 도 9에 도시된 바와 같이, 데이터 라인 금속 박막과 활성층 박막에 대해 패터닝 공정을 행하여, 활성층(7), 데이터 라인(3), 소스 전극(8), 드레인 전극(9)을 포함하는 패턴을 형성한다.
단계 240: 상기 패턴이 형성된 베이스 기판(1)에 화소 전극 박막을 퇴적하여 클래드층 박막으로 한다.
단계 250: 도 1과 도 2에 도시된 바와 같이, 화소 전극 박막에 대해 패터닝 공정을 행하여 클래드층과 화소 전극(12)을 포함하는 패턴을 형성하며, 클래드층은 데이터 라인(3), 소스 전극(8), 드레인 전극(9)의 상면 및 측면을 덮고, 해당 클래드층의 TFT 채널에 대응하는 부분은 에칭된다.
상기 단계 210~250은 활성층(7), 데이터 라인(3), 소스 전극(8), 드레인 전극(9), 그 위의 클래드층을 형성하는 과정이다. 해당 클래드층은 제2 클래드층(14)이라고 하고, 화소 전극(12)을 형성하는 재료와 패터닝 공정에 의해 형성되며, 공정의 복잡성을 늘리지 않는다.
본 실시예의 단계 110~140과 단계 210~250은 독립적으로 실시할 수 있고, 동일한 어레이 기판의 제조 공정에 있어서 실시하는 것이 바람직하다. 또한, 회로 패턴 박막을 퇴적하는 경우에, 다른 계층 구조를 퇴적하면, 하부 배리어층(15a) 및/또는 상부 배리어층(15c) 및 기초 도전층(15b)을 가지는 회로 패턴을 형성할 수 있다.
소스 전극(8)과 드레인 전극 사이의 활성층(7)을 보호하기 위해, 클래드층과 화소 전극(12)이 형성된 베이스 기판(1)에 보호막층(11)을 형성할 수도 있다. 해당 보호막층(11)은 비어 홀 에칭의 패터닝 공정을 행할 필요가 없고, 평탄화된 표면을 실현할 수 있어 후속의 셀화 공정의 실현에 유리하다.
마지막으로 이하를 설명한다. 상기 실시예는 본 발명의 기술안을 설명하는 것으로, 한정하는 것이 아니다. 상기 실시예를 참조하여 본 발명을 상세하게 설명하였지만, 당업자는 상기 각 실시예에 기재된 기술안을 수정하거나 또는 그 중의 일부의 기술적 특징을 균등하게 교환해도 된다고 이해해야 한다. 이들 수정 또는 교환은 대응하는 기술안의 본질을 본 발명의 각 실시예의 기술안의 정신과 범위에서 벗어나게 하지 않는다.

Claims (20)

  1. 어레이 기판으로서,
    베이스 기판과,
    상기 베이스 기판에 복수의 화소 유닛을 에둘러 형성하는 게이트 스캔 라인 및 데이터 라인과,
    상기 복수의 화소 유닛의 각각에 형성되는 게이트 전극, 활성층, 소스 전극 및 드레인 전극을 가진 TFT 스위치 및 화소 전극과,
    상기 베이스 기판의 각 화소 영역 중의 공통 전극; 및
    클래드층;을 포함하고,
    상기 공통 전극은 상기 화소 유닛을 덮는 블록 형상의 패턴이고, 상기 화소 전극은 간극을 가지는 빗 형상의 패턴이며, 상기 화소 전극은 상기 공통 전극 상에 형성되며,
    상기 클래드층은 상기 게이트 스캔 라인 및 게이트 전극을 가진 회로 패턴의 상면 및 측면을 덮음과 동시에 접하며, 또한 상기 클래드층과 상기 공통 전극은 같은 재료에 의해 동일한 단계에서 형성되는 것을 특징으로 하는 어레이 기판.
  2. 제1항에 있어서,
    상기 회로 패턴은 적어도 기초 도전층을 구비하는 것을 특징으로 하는 어레이 기판.
  3. 제2항에 있어서,
    상기 회로 패턴은, 상기 기초 도전층의 하면 하에 배치된 하부 배리어층을 더 구비하고, 상기 하부 배리어층은 상기 기초 도전층의 하면에 접하는 것을 특징으로 하는 어레이 기판.
  4. 제2항에 있어서,
    상기 회로 패턴은, 상기 기초 도전층의 상면 상에 배치된 상부 배리어층을 더 구비하고, 상기 상부 배리어층은 상기 기초 도전층의 상면에 접하며, 상기 클래드층의 아래에서 상기 기초 도전층의 상면을 덮는 것을 특징으로 하는 어레이 기판.
  5. 제3항에 있어서,
    상기 회로 패턴은, 상기 기초 도전층의 상면 상에 배치된 상부 배리어층을 더 구비하고, 상기 상부 배리어층은 상기 기초 도전층의 상면에 접하며, 상기 클래드층의 아래에서 상기 기초 도전층의 상면을 덮는 것을 특징으로 하는 어레이 기판.
  6. 제2항에 있어서,
    상기 기초 도전층의 재료는 Cu, Al, Cu합금 또는 Al합금인 것을 특징으로 하는 어레이 기판.
  7. 제1항에 있어서,
    상기 클래드층의 재료는 InSn산화물, InZn산화물, Mo, Mo-Nb합금, Mo-Ti합금, Ti 또는 질화 티탄인 것을 특징으로 하는 어레이 기판.
  8. 제3항에 있어서,
    상기 하부 배리어층의 재료는 Mo, Mo-Nb합금, Mo-Ti합금, Ti 또는 질화 티탄인 것을 특징으로 하는 어레이 기판.
  9. 제4항에 있어서,
    상기 상부 배리어층의 재료는 Mo, Mo-Nb합금, Mo-Ti합금, Ti 또는 질화 티탄인 것을 특징으로 하는 어레이 기판.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제1항에 있어서,
    상기 데이터 라인, 상기 소스 전극 및 상기 드레인 전극을 포함한 제2 회로 패턴의 상면 및 측면을 덮음과 동시에 접하는 제2 클래드층을 구비하고,
    상기 제2 클래드층과 상기 화소 전극은 같은 재료에 의해 동일한 단계에서 형성되는 것을 특징으로 하는 어레이 기판.
  14. 삭제
  15. 제1항에 있어서,
    상기 베이스 기판에 공통 전극을 더 구비하고, 상기 클래드층은 상기 공통 전극 라인의 상면 및 측면을 덮는 것을 특징으로 하는 어레이 기판.
  16. 어레이 기판의 제조 방법으로서,
    베이스 기판에 게이트 금속 박막을 퇴적함과 동시에, 상기 게이트 금속 박막에 대해 패터닝을 행하여 게이트 스캔 라인 및 게이트 전극을 포함한 회로 패턴을 형성하는 단계;
    상기 회로 패턴이 형성된 베이스 기판에 클래드층 박막을 퇴적함과 동시에, 상기 클래드층 박막에 대해 패터닝을 행하여 상기 회로 패턴의 상면 및 측면을 덮는 클래드층 및 화소 유닛을 덮는 블록 형상의 공통 전극의 패턴을 형성하는 단계;
    상기 게이트 스캔 라인 및 상기 게이트 전극이 형성된 상기 베이스 기판에 게이트 절연층을 형성하고, 상기 게이트 절연층에 활성층, 데이터 라인, 소스 전극 및 드레인 전극을 포함한 회로 패턴을 형성하는 단계;
    상기 활성층, 데이터 라인, 소스 전극 및 드레인 전극이 형성된 상기 베이스 기판에 화소 전극 박막을 퇴적하고, 상기 화소 전극 박막에 대해 패터닝을 행하여 간극을 가지는 빗 형상의 패턴인 화소 전극을 형성하는 단계를 구비하고,
    상기 게이트 전극, 활성층, 소스 전극 및 드레인 전극이 포함된 박막 트랜지스터(TFT)를 형성하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  17. 제16항에 있어서,
    상기 베이스 기판에 퇴적한 회로 패턴은,
    상기 베이스 기판에 하부 배리어층 박막, 기초 도전층 박막 및 상부 배리어층 박막을 연속적으로 퇴적하여 이루어진 상기 회로 패턴, 또는
    상기 베이스 기판에 기초 도전층 박막, 상부 배리어층 박막을 연속적으로 퇴적하여 이루어진 상기 회로 패턴, 또는
    상기 베이스 기판에 하부 배리어층 박막, 기초 도전층 박막을 연속적으로 퇴적하여 이루어진 상기 회로 패턴, 또는
    상기 베이스 기판에 기초 도전층 박막을 퇴적하여 이루어진 상기 회로 패턴을 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  18. 삭제
  19. 제16항에 있어서,
    상기 화소 전극 박막에 대해 패터닝을 행할 때, 상기 데이터 라인, 소스 전극, 드레인 전극의 상면 및 측면을 덮는 제2 클래드층을 형성하는 것을 특징으로 하는 어레이 기판의 제조 방법.
  20. 제19항에 있어서,
    상기 제2 클래드층과 화소 전극이 형성된 후, 상기 제2 클래드층과 화소 전극이 형성된 베이스 기판에 보호막층을 더 형성하는 공정을 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
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