KR101221232B1 - 반도체 적층 다이/웨이퍼 구조와 패키징 및 그 패키징 방법 - Google Patents

반도체 적층 다이/웨이퍼 구조와 패키징 및 그 패키징 방법 Download PDF

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로버트 이. 잔스
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Abstract

역디자인 대칭성은 적층된 웨이퍼(120, 122) 또는 웨이퍼 상의 다이(154)가 동일한 디자인 또는 소수 층들(예컨대, 금속 상호접속층들)만을 변경시키는 디자인을 사용하게 해준다. 하나의 다이 또는 웨이퍼를 뒤집기 또는 회전시키면 적층된 다이는 서로에 대해 역 방위를 갖게 되어, 수직으로 적층된 다이 및/또는 웨이퍼들 사이에서 요구된 상호접속부(270-279, 89-80)를 감소시키는데 사용될 수 있다. 뒤집기 및/또는 회전하기는 또한 웨이퍼 및/또는 다이가 적층될 때 열손실을 개선하는데 사용될 수 있다. 그리고 나서, 적층된 웨이퍼 또는 다이는 패키지될 수 있다.
Figure R1020087006183
적층된 웨이퍼, 적층된 다이, 역디자인 대칭성, 역 방위, 회전, 뒤집기

Description

반도체 적층 다이/웨이퍼 구조와 패키징 및 그 패키징 방법{SEMICONDUCTOR STACKED DIE/WAFER CONFIGURATION AND PACKAGING AND METHOD THEREOF}
본 발명은 반도체에 관한 것으로, 특히, 적층된 다이/웨이퍼 구조 및 패키징에 관한 것이다.
적층 다이들 사이에서 직접적으로 전기적 접속을 갖도록 다이를 서로의 위에 수직으로 집적하게 되면 기판 상에 다이를 병렬 배열(side-by-side placement)하는 방식에 비해 또는 외부의 와이어 본드에 의해 접속된 적층 다이에 비해서도 다이간 상호접속 길이가 실질적으로 줄어드는 결과를 가져올 수 있다. 그러나, 하나 이상의 웨이퍼 및/또는 다이 중 하나가 다른 것 위에 적층될 때 많은 문제가 일어난다. 열 방출이 상당히 줄어들 수 있어서, 다이의 온도를 상승시키게 되고, 그래서 동작 속도가 느려지고, 누설 전력 소비가 증가되며, 잠재적으로 신뢰성이 떨어진다. 만일 두 개의 다이가 서로 중첩되는 국부적인 핫 스팟들(hot spots)과 수직으로 집적되면, 이러한 열의 문제는 더 심화될 수 있다. 또 다른 문제는 수직으로 집적되는 다이 마다 개별적인 디자인과 레티클 세트(reticle set)를 필요로 할 수 있으며, 그래서 비용과 제조 복잡도가 증가한다는 것이다.
본 발명은 수직으로 집적 다이가 동일한 레티클 세트 또는 실질적으로 동일한 레티클 세트를 이용하여 제조될 수 있도록 역디자인 대칭성(reciprocal design symmetry)을 이용한다. 본 명세서에서 사용된 '역디자인 대칭성'이라는 용어는 그러한 디자인 레이아웃을 갖는 제1 집적 회로가 동일한(또는 실질적으로 동일한) 디자인 레이아웃의 제2 집적 회로를 회전 또는 뒤집은 다음 이것을 상기 제1 집적 회로의 (원래 방위의) 상부에 배치하여 상기 제1 및 제2 집적 회로의 표면들 상의 인접한 접촉부들의 접속이 상기 제1 및 제2 집적 회로 모두의 회로 소자들을 포함한 원하는 회로를 완성하도록 상기 제2 집적 회로와 조합될 수 있는 특성을 갖는 디자인을 지칭한다. 그리고 나서, 제1 및 제2 집적 회로들의 레이아웃은 서로 '역 회로 레이아웃(reciprocal circuit layouts)'이 된 것으로 규정된다. 더욱이, 회전 또는 뒤집은 제2 집적 회로는 제1 다이에 '역 방위(reciprocal orientation)'에 있는 것으로 규정된다. 본 발명의 또 다른 장점은 서로 수직으로 집적 다이의 방위를 제공함으로써 다이의 특정 부분에 관련한 국부적인 핫 스팟이 서로의 상부에 적층되지 않는다.
발명은 예를 들어 설명되고 첨부 도면으로 국한되지는 않으며, 유사한 참조부호는 유사한 구성요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 집적 회로 다이(10)의 평면도를 블럭도의 형태로 예시한다.
도 2는 본 발명의 일 실시예에 따른 도 1의 집적 회로 다이(10)의 단면도를 블럭도의 형태로 도시한다.
도 3은 본 발명의 일 실시예에 따른 도 1의 집적 회로 다이의 제2의 단면도를 블럭도의 형태로 예시한다.
도 4는 본 발명의 일 실시예에 따른 180도 회전된 도 1의 집적 회로 다이(10)의 평면도를 블럭도의 형태로 예시한다.
도 5는 본 발명의 일 실시예에 따른 도 4의 집적 회로 다이(10)의 단면도를 블럭도의 형태로 예시한다.
도 6은 본 발명의 일 실시예에 따른 도 3의 제1 집적 회로 다이(10) 및 도 5의 집적 회로 다이(10)의 단면도를 블럭도의 형태로 예시한다.
도 7은 본 발명의 일 실시예에 따른도 2의 집적 회로 다이(10) 및 180도 뒤집은 도 2의 집적 회로 다이(10)의 단면도를 블럭도의 형태로 예시한다.
도 8 내지 도 15는 본 발명의 복수의 실시예에 따른 여러 방위에서의 집적 회로 웨이퍼 및 다이의 평면도를 블럭도의 형태로 예시한다.
도 16은 본 발명의 일 실시예에 따라서 회전 역디자인 대칭성을 갖는 집적 회로 다이의 평면도를 블럭도의 형태로 예시한다.
도 17은 본 발명의 일 실시예에 따라서 도 16의 다이에 대해 역 방위에서 회전 역디자인 대칭성을 갖는 집적 회로의 평면도를 블럭도의 형태로 예시한다.
도 18은 본 발명의 일실시예에 따라서 뒤집음 역디자인 대칭성을 갖는 집적 회로 다이의 평면도를 블럭도의 형태로 예시한다.
도 19는 본 발명의 일실시예에 따라서 도18의 다이에 대해 역 방위에서 뒤집 음 역디자인 대칭성을 갖는 집적 회로 다이의 평면도를 블럭도의 형태로 예시한다.
본 기술 분야에서 통상의 지식을 가진 자들은 도면에서의 구성요소들이 간략하고 분명하게 보이기 위한 것이며 반드시 축척대로 도시되지 않았음을 인식할 것이다. 예를 들어, 도면에서 구성요소들의 일부의 치수는 본 발명의 실시예의 이해를 증진시키기 위하여 다른 구성요소들에 비해 강조될 수 있다.
도 1은 본 발명의 일 실시예에 따른 집적 회로 다이(10)의 평면도를 블럭도의 형태로 예시한다. 예시된 실시예에서, 다이(10)는 로직(12), 메모리(14), 외부 입력/출력 (I/O)(16 및 18), 및 상호접속부(20)를 포함한다. 뒤집기(flipping)를 위한 축(21)은 플립-칩 패키징 용도로 사용되는 바와 동일한 방식으로 다이(10)를 뒤집기 위한 제1 축을 나타낸다. 외부 I/O(16 및 18)는 다이(10)를 패키지(예컨대, 도 6의 11과, 도 7의 13)에 결합하는데 사용될 수 있다. 대안의 실시예에서, 하나, 또는 그 이상의 메모리(14) 및 로직(12)은 하나 이상의 외부 I/O(16 및 18)를 가질 수 있고, 또는 아무것도 갖지 않을 수 있다. 상호접속부(20)의 대안의 실시예는 외부 I/O(16 및 18)를 가질 수 있다. 예시된 실시예에서, 상호접속부(20)는 하나 이상의 다이를 다이에, 웨이퍼를 웨이퍼에, 다이를 웨이퍼에, 다이를 패키지에, 및/또는 웨이퍼를 패키지에 접속하는데 사용될 수 있다. 상호접속부(20)의 레이아웃은 임의의 바람직하고 적절한 형태를 가질 수 있음을 주목하자. 게다가, 대안의 실시예에서, 상호접속부(20)는 복수의 부분으로 분리될 수 있으며, 이들 부분들은 다이(10)의 주변 또는 내부의 어떤 희망하는 위치에 배치된다. 메 모리(14)는 임의 형태의 메모리일 수 있다.
로직(12)은, 예를 들어, 코어 프로세서와 같은 임의 형태의 로직을 포함할 수 있다. 본 발명의 대안의 실시예는 로직(12) 및 메모리(14) 용도로 어떤 회로라도 사용할 수 있다. 예를 들어, 메모리(14)는 단지 비-메모리 회로를 포함하여 어떤 다른 형태의 회로일 수 있다. 본 발명의 대안의 실시예에서는 로직(12) 및 메모리(14)를 몇 개라도 분리하여 사용할 수 있다. 예를 들어, 도 1의 다이(10)는 제1 로직부, 그 옆에 제1 메모리부, 그 옆에 제2 로직부, 그리고 그 옆에 제2 메모리부를 포함할 수 있다. 또한, 다이(10) 상에서 하나 이상의 로직(12), 메모리(14) 및 다른 회로를 형성하기 위하여, 예를 들어, CMOS, NMOS, PMOS, 및/또는 바이폴라 기술과 같이 어떤 형태의 처리 기술이라도 사용될 수 있다. 도 1의 다이(10)는 패드(40-49, 200-203, 240-249)를 갖는다. 패드(40-49, 200-203, 240-249)는 하나 이상의 다이와 다이, 웨이퍼와 웨이퍼, 다이와 웨이퍼, 다이와 패키지와의 접속용도로 사용될 수 있다. 대안의 실시예에서, 다이(10)는 임의 개수의 패드를 가질 수 있다. 다이(10)는 또한 어떠한 접속 용도로도 사용되지 않는 더미 패드를 가질 수 있다. 도 1은 다이(10)의 평면도와 직교하는 제2 회전축(24)을 도시한다. 회전축(24)을 중심으로 하여, 다이(10)는 평면도의 평면에서 시계방향 또는 반시계 방향으로 회전될 수 있다. 뒤집기축(21) 및 회전축(24)은 평면도의 평면에서 각기 수평과 수직으로 위치됨을 주목하자.
도 2는 본 발명의 일 실시예에 따른 도 1의 집적 회로 다이(10)의 단면도를 블럭도의 형태로 예시한다. 도 2를 참조하면, 대칭축(22)은 패드(40-49 및 50-59) 의 대칭을 위한 제1 축을 예시한다. 축(22)은 축(21)(도 1 참조)에 직각임을 주목하자. 대칭축(23)은 패드(40-49)와 패드(50-59)의 대칭을 위한 제2 축을 예시한다. 다이(10)는 페이스(face)(30)와, 페이스에 중첩하는 인테리어(interior)(32)와, 이 인테리어에 중첩하는 백(back)(34)을 포함한다. 예시된 실시예에서, 인테리어(32)는 회로(12, 14, 16, 18 및 20)의 부품으로서 사용될 수 있는 트랜지스터 및 다른 회로를 포함한다. 본 명세서에서 사용된 바와 같이, 다이의 "페이스"라는 용어는 다이의 대부분의 트랜지스터 소자들과 가장 가까운 다이의 표면을 지칭한다. 다이의 "백"이라는 용어는 벌크 또는 다이의 기판에 가장 가까운 다이의 표면을 지칭한다. 몇몇 형태에서, 트랜지스터들은 다이의 페이스 및 백을 통해 구현될 수 있지만, 대부분의 트랜지스터 소자들은 백이라기 보다는 페이스에 가장 가까이 배치된다. 이러한 페이스와 백의 정의는 임의의 웨이퍼를 얇게 하기 전 트랜지스터 소자를 형성한 다음의 다이에 대한 것임은 물론이다. 다이를 수직으로 집적하여 백 표면을 페이스의 표면보다 트랜지스터 소자에 가깝게 하는 경우에도 표면에는 이러한 정의가 적용된다.
예시된 실시예에서, 페이스(30)는 패드(40-44 및 46-49)를 각기 전기적으로 결합하는데 사용된 상호접속 구조(70-74 및 76-79)를 포함하는 층이다. 패드(45)는 인테리어(32)에 전기적으로 결합되지 않으며 그래서 기계적인 부착 지점으로서 작용함을 주목하자. 예시된 실시예에서, 백(34)은 패드(50-59)를 각기 전기적으로 결합하는데 사용된 상호접속 구조(80-89)를 포함하는 층이다. 만일 백(34)이 웨이퍼 또는 다이의 배면에 형성된다면, 상호접속 구조(80-89)는, 예를 들어, 웨이퍼 또는 다이의 배면에 에칭, 또는 미리 만들어진 또는 임베디드 구조(80-89)에 이르기까지 웨이퍼 또는 다이의 배면을 갈아내는 것과 같은 임의의 바람직하고 공지된 방식으로 형성될 수 있다.
도 3은 본 발명의 일 실시예에 따른 도 1의 집적 회로 다이(10)의 제2의 단면도를 블럭도의 형태로 예시한다. 도 3을 참조하면, 대칭축(25)은 패드(240-249 및 250-259)의 대칭을 위한 제1 축을 나타낸다. 축(25)은 축(21)(도 1 참조)에 직각임을 주목하자. 대칭축(26)은 패드(240-249)와 패드(250-259)의 대칭을 위한 제2 축이다. 예시된 실시예에서, 페이스(30)는 패드(240-249)를 각기 전기적으로 결합하는데 사용되는 상호접속 구조(270-279)를 포함하는 층이다. 예시된 실시예에서, 백(34)은 패드(250-259)를 각기 전기적으로 결합하는데 사용되는 상호접속 구조(280-289)를 포함하는 층이다.
도 4는 본 발명의 일 실시예에 따른 180도 회전된 도 1의 집적 회로 다이(10)의 평면도를 블럭도의 형태로 예시한다. 도 1의 다이(10)가 제조된 후 물리적으로 회전되었다는 것을 제외하고는 도 1의 다이(10)에 대한 전술한 설명은 도 4의 다이(10)에도 그대로 적용된다.
그러나, 예시된 실시예에서, 두 다이가 적층된다면, 도 1의 다이(10)의 상호접속부(20)의 적어도 일부분은 도 4의 다이(10)의 상호접속부(20)의 적어도 일부분에 중첩할 것이다. 도 12 내지 도 15는 다이(10)(도 12의 다이(142), 도 13의 다이(146), 도 14의 다이(150) 및 도 15의 다이(154)를 참조)를 적층하는 다양한 방식을 예시한다. 상호접속부(20)는 복수의 다이를 적층(도 12 내지 도 15의 다 이(142, 146, 150 및 154)를 참조)하는 한 가지 이상의 방식으로 적층시킨 다이(10) 간에 중첩이 이루어지게 하는 방식으로 다이(10) 상에서 물리적으로 전개될 수 있고 배치될 수 있다.
도 5는 본 발명의 일 실시예에 따른 180도 회전된 도 1의 집적 회로 다이(10)의 단면도를 블럭도의 형태로 예시한다. 180도 회전은 다이(10)를 제조한 후에 축(24)(도 1 참조)을 중심으로 수행된 것임을 알아야 한다. 도 1의 다이(10)가 제조된 후 물리적으로 회전되었다는 것 이외에는 도 1의 다이(10)에 대한 전술한 설명은 도 5의 다이(10)에도 그대로 적용된다. 도 5에 예시된 다이(10)의 단면은 도 2에 예시된 다이(10)의 단면을 반전한 이미지이다.
도 6은 본 발명의 일 실시예에 따른 도 3의 제1 집적 회로 다이(10) 및 도 5의 제2 집적 회로 다이(10)의 단면도를 블럭도의 형태로 예시한다. 수직으로 집적된 다이는 패키지(11) 내에 배치된다. 패키지된 소자(17)는 도 10 및 도 14에 예시된 적층 방법을 이용한다. 그래서 하부 다이(10)는 도 1 및 도 3의 다이(10)와 동일하게 방위되어 있다. 그러나, 상부 다이(10)는 도 10 및 도 14에 예시된 바와 같이, 180도 회전되었다. 그래서, 상부 다이(10)는 도 4 및 도 5의 다이와 동일하게 방위된다. 페이스와 백의 접합(face to back bonding)은 상부 다이(10)의 백(34)에 하부 다이(10)의 페이스(30)를 접합하는데 사용될 수 있음을 주목하자. 하부 다이(10) 상의 패드(240-249)는 각기 상부 다이(10) 상의 패드(59-50)에 전기적으로 결합 및/또는 물리적으로 접속된다. 본 발명에 있어서, 다이(10)의 회로 디자인은 회전된 상부 다이(10) 및 원래의 방위에서의 하부 다이(10)가 원하는 완 전한 회로를 형성하도록 역디자인 대칭성(reciprocal design symmetry)을 갖는다.
도 6의 상부 다이(10)를 180도 회전시킴으로써, 상부 다이(10)의 메모리(14)는 하부 다이의 로직(12)과 더욱 가깝게 위치되며, 상부 다이(10)의 로직(12)은 하부 다이의 메모리(14)에 더욱 가까이 위치됨을 주목하자. 상부 및 하부 다이(10)의 메모리(14) 및 로직(12)은 (회전으로 인해) 더욱 가까워지며, 이러한 사실은 다른 다중 다이 패키지와 비교하여 하부 다이(10)와 상부 다이(10) 사이에서 상호접속 구조(예를 들어, 270-279, 89-80)의 길이가 줄어든다는 장점을 갖는다. 또한, 상부 다이의 메모리(14)와 하부 다이의 로직(12)과의 상호접속 거리는 하부 다이의 메모리(14)와 상부 다이의 로직(12) 간의 상호접속 길이와 마찬가지로 최소화된다. 메모리와 로직을 수직으로 인접하게 배치하는 또 다른 장점은 전형적으로 메모리가 로직보다 열을 덜 발생하기 때문에 핫 스팟(hot spot)이 저감된다는 것이다. 부가적으로, 몇몇 실시예에서, 상부 다이(10) 상의 외부 I/O(18 및 16)는 상호접속 구조(예컨대, 88)를 통해 하부 다이(10)의 입력/출력으로서 사용될 수 있다. 이와 반대로, 하부 다이(10) 상의 외부 I/O(18 및 16)는 상호접속 구조(예컨대, 271)를 통해 상부 다이(10)의 입력/출력으로서 사용될 수 있다. 다이(10)를 페이스(30)와 백(34)으로 수평으로 가로지르는데 필요한 상호접속부의 길이를 최소화하기 위하여 다이(10)의 주변 및 내부에 복수의 불연속 상호접속부(20)의 부분을 배치하여 사용하는 것이 유리할 수 있을 것이다.
도 7은 본 발명의 일 실시예에 따른 도 2의 제1 집적 회로 다이(10) 및 도 1에 도시된 축(21)을 중심으로 180도 뒤집은 도 2의 제2 집적회로 다이(10)의 단면 도를 블럭도의 형태로 예시한다. 수직으로 집적된 다이는 패키지(13) 내에 배치된다. 패키지된 소자(19)는 도 8 및 도 12에 예시된 적층 방법을 이용함을 주목하자. 그래서, 하부 다이(10)는 도 1, 도 2 및 도 3의 다이(10)와 동일하게 방위되어 있다. 그러나, 하부 다이(10)는 도 8 및 도 12에 예시된 바와 같이 (회전되지 않고) 뒤집어져있다. 그래서, 상부 다이(10)는 뒤집어진 다음에 도 1, 도 2 및 도 3의 다이(10)와 동일하게 방위된다. 페이스와 페이스의 접합은 하부 다이(10)의 페이스(30)를 상부 다이(10)의 페이스(30)에 접합하는데 사용될 수 있음을 주목하자. 하부 다이(10) 상의 패드(40-49)는 각기 상부 다이(10) 상의 패드(49-40)에 전기적으로 결합 및/또는 물리적으로 접속된다. 하부 다이(10) 상의 패드(45) 및 상부 다이(10) 상의 패드(45)는 단지 물리적 접속 및 기계적 지지 용도로 사용될 뿐이며 전기적 접속용도로는 사용되지 않음을 주목하자. 본 실시예에서, 다이(10)의 디자인은 뒤집은 상부 다이(10) 및 원래의 방위에 있는 하부 다이(10)가 완성된 회로를 형성하도록 역디자인 대칭성을 갖는다. 더욱이, 본 실시예에서, 다이는 수직으로 집적된 다이가 서로의 위에 수직으로 적층되는 메모리 및 로직 부분을 갖도록 메모리 및 로직을 분리된 부분에 배치하도록 설계될 수 있다. 동일한 하부 다이 또는 실질적으로 동일한 하부 다이가 도 6 및 도 7에 각기 예시된 적층된 소자(17 및 19)의 상부 다이(10) 및 하부 다이(10)을 형성하는데 사용됨을 주목하자. 도 6에 예시된 실시예에서 다이(10)의 디자인은 회전 역디자인 대칭성을 가지며 도 7에 예시된 실시예에서 다이(10)의 다자인은 뒤집은 상부 다이(10) 및 원래의 방위를 갖는 하부 다이(10)가 완성된 회로를 형성하도록 뒤집음 역디자인 대칭성을 갖 는다. 이로써 적층된 구성에서 사용된 복수의 다이에는 단지 하나의 하부 다이만이 필요하기 때문에 효율이 커지는 결과를 가져온다.
간략성을 기하기 위하여, 상호접속 구조는 상호접속 구조(72)를 예외로 하고는 도면들에서 인테리어(32)와의 인터페이스에서 끝나는 모양으로 예시됨을 주목하자. 대안의 실시예는 인테리어(32) 내에서 임의의 희망하는 층에 전기적으로 결합되는 하나 이상의 상호접속 구조(70-74, 76-79, 80-89, 270-279, 280-289)를 포함한다. 대안의 실시예는 또한 백층(34)에서 상호접속 구조들을 형성하지 않고 전기적으로 패드들과 결합되지도 않음으로써 다이(10) 중의 한 다이의 공정을 간략히 할 수 있다. 이것은 다이 중의 한 다이에 대해서만이며 또한 수직으로 집적된 다이의 쌍의 외부 표면인 백층에 대해서만이다. 예를 들어, 일 실시예는 상호접속 구조(280-289) 및 패드(250-259)가 존재하지 않는다는 것 이외에는 도 6에 도시된 단면도와 유사할 것이다. 또 다른 예는 상부 다이의 상호접속 구조(89-80) 및 (59-50)가 생략된 도 7의 단면도로 표현되는 실시예일 것이다. 대안으로, 또 다른 실시예는 하부 다이의 상호접속 구조(80-89) 및 패드(50-59)가 생략되었을 수 있다. 또한, 본 기술 분야에서 숙련된 자라면 페이스(30)와 인테리어(32) 사이의 경계가 도 2, 3, 5, 6, 및 7에 예시된 바와 같이 평면일 필요가 없음을 인식할 것이다.
도 6 및 도 7의 소자(17 및 19)는 모든 희망하는 방식으로 패키지될 수 있음을 주목하자. 예를 들어, 플립-칩 BGA(ball grid array), 와이어-본드 BGA, 리드-프레임 패키지(예컨대, QFP(quad flat package), QFN (quad flat no-lead)), DIP (dual inline package). 하나 이상의 이용가능한 패드들(예컨대, 도 6의 40-49, 250-259) 사이의 상호접속부는 패키지 형태로 요구되는 것처럼 임의의 희망하는 또는 표준 방식으로 형성될 수 있다. 예를 들어, 패드들(40-49, 250-259)과 패키지 사이에 재분배(redistribution)층이 삽입될 수 있다. 대안으로, 볼 부착(ball attach), 핀 부착, 또는 와이어 부착이 사용될 수 있다. 또한, 패드(40-49, 250-259)는 임의의 희망하는 물질 및 임의의 희망하는 형태로 형성될 수 있다.
비록 도 6 및 도 7에 예시된 실시예가 두개의 적층된 다이를 도시하고 있지만, 대안의 실시예들은 몇 개가 적층된 다이라도 사용할 수 있다. 예를 들어, 도 3에 예시된 바와 같이 방위된 다이(10)는 도 6에 예시된 상부 다이(10)의 상부에 적층될 수 있고, 또는 대안으로 도 2에 예시된 바와 같이 방위된 다이(10)는 도 7에 예시된 상부 다이의 상부에 적층될 수 있다. 다이(10)의 디자인은 필요한 추가적인 역대칭성을 고려할 필요가 있을 것이다.
도 8-15는 본 발명의 복수의 실시예에 따라서 여러 방위에서 집적 회로 웨이퍼 및 다이의 평면도를 블럭도의 형태로 예시한다. 노치(170)는 웨이퍼를 방위시키는데 사용된다. 도 8-11은 복수의 웨이퍼를 적층시키는 방법을 예시한다. 도 12-15는 웨이퍼 상에 다이를 적층하는 방법을 예시한다. 웨이퍼 상의 다이는 다양한 목적을 위해 사용될 수 있다. 그 목적 중의 하나는 양호한 다이의 수율이 웨이퍼에 웨이퍼를 적층하는데 사용하기에 충분하게 높지 않은 상황에서 양호한 다이의 상부에 양호한 다이를 적층하는 것이다. 도 6 및 도 7은 다이 위에 다이를 적층하는 방법을 예시한다. 대안의 실시예들은 적층되는 다이들 간에 원하는 역 방위를 성취하기 위하여 뒤집기, 회전, 뒤집지 않기, 및 회전 않기의 적절한 조합을 이용할 수 있다.
도 8은 웨이퍼(122)를 뒤집고 웨이퍼(120)의 상부에 페이스를 페이스에 적층하는 방법(100)을 예시한다. 도 9는 웨이퍼(126)의 백이 웨이퍼(124)의 페이스의 상부에 놓이도록 웨이퍼(126)를 적층하는 방법을 예시한다. 도 10은 웨이퍼(130)를 먼저 180도 회전하고, 그 다음에 웨이퍼(130)의 백이 웨이퍼(128)의 페이스의 상부에 놓이도록 적층하는 방법(104)을 예시한다. 도 11은 웨이퍼(134)를 먼저 180도 회전하고, 뒤집고 나서, 웨이퍼(132)의 상단에 페이스를 페이스에 적층하는 방법(106)을 예시한다.
도 12는 다이(142)를 뒤집고 웨이퍼(140)의 상부에 페이스를 페이스에 적층하는 방법(110)을 예시한다. 도 13은 다이(146)의 백이 웨이퍼(144)의 페이스의 상부에 놓이도록 다이(146)를 적층하는 방법(112)을 예시한다. 도 14는 다이(150)를 먼저 180도 회전시킨 다음 다이(150)의 백이 웨이퍼(148)의 페이스의 상부에 놓이도록 적층하는 방법(114)을 예시한다. 도 15는 다이(154)를 먼저 180도 회전시키고 뒤집은 다음 웨이퍼(152)의 상부에 페이스를 페이스에 적층하는 방법(116)을 예시한다.
도 11에 도시된 방법(106)은 실제로 사용된 뒤집기축에 직각인 웨이퍼의 평면에 있는 축을 중심으로 뒤집기(134)함으로써 웨이퍼(134)와 동일한 방위를 갖게 됨을 주목하자. 이와 유사한 상황은 도 15에 도시된 방법(116)에서도 이루어진다. 회전과 뒤집기는 상이한 축을 중심으로 뒤집기 하는 것과 같다.
도 8 및 도 12에서와 같이 다이를 적층하면 한 다이의 메모리(14)가 또 다른 다이의 로직(12)의 상부 또는 하부에서 배치되는 도 7의 소자(19)에서 도시된 바와 동일한 회로 적층 방위를 갖는 결과를 갖게 될 것이다. 만일 도 9 및 도 13의 웨이퍼(126) 또는 다이(146) 내에 다이(10)를 제조하기 전에 레티클 세트를 180도 회전시킨다면 도 9 및 도 13에서와 동일한 회로 적층 방위가 달성될 수 있다. 회전된 레티클 세트를 이용하여 다이(10)를 제조하면 웨이퍼 또는 다이(10) 세트 이외에도 원래의 레티클 세트로 또 다른 웨이퍼 또는 다이 세트를 만들게 될 것이다. 그러나, 제조비용은 새로운 레티클 세트를 필요로 하지 않는 만큼 줄어든다. 이러한 절차의 한가지 장점은 도 9에서의 접합된 웨이퍼의 노치들이 정렬된다는 것이다. 이러한 장점은 도 13에 예시된 웨이퍼 위에 다이를 적용하는 상황에는 적용되지 않는다.
대안의 실시예들은 소수의 마스크층들에 의해 변경될 수 있는 다이(10)를 이용할 수 있으며, 예를 들어, 다이(10)의 몇몇 실시예는 하나 이상의 금속 상호접속층(예컨대, 도 7의 상호접속층(15)을 참조)에 의해 변경될 수 있다. 도 1 내지 도 6의 다이(10) 역시 상호접속층(15)(미도시)을 갖고 있음을 주목하자. 이 실시예는 다이를 3차 적층하는데 사용되는 복수의 다이를 형성하는데 대부분 동일한 마스크를 이용하는 비용과 손쉬운 제조 장점을 그대로 유지한다. 그러나, 적층된 다이(10)를 하나 또는 몇 개의 층에 의해 변화시킴으로써, 적은 비용으로 마스크 및 제조 복잡도에서 추가적인 기능을 달성할 수 있다. 또한, 소자(17 및 19)(도 6 및 도 7 참조)는 복수의 다이(10)로 만들어지기 때문에, 소자(17 및 19)는 다이(10) 자체를 제조하고 테스트를 거치는 것에 비해 약간의 추가 비용으로 제조되고 테스트될 수 있다. 또한, 몇몇 실시예에서, 다이(10)에서의 상호접속부(20)는, 예를 들어, 특정 다이(10)의 부가적인 기능을 선택적으로 결정하는데 사용될 수 있는 프로그램가능 퓨즈와 같은 프로그램가능 회로를 포함할 수 있다. 다른 다이(10)는 상이한 기능을 선택하도록 프로그램될 수 있다. 이러한 방식으로, 상부 다이(10) 및 하부 다이(10)는 상이한 기능을 갖도록 프로그램될 수 있다. 도 7의 상호접속층(15)은 인테리어(32)의 하나 이상의 층들이 다이 적층에서 상부 다이(10)와 하부 다이(10) 사이에서 변경될 수 있음을 보여주기 위해 예시되었음을 주목하자. 대안의 실시예들은 인테리어(32)에서 하나 이상의 부가 층들에 의해(예컨대, 상이한 확산 마스크를 이용함으로써, 상이한 에칭 마스크 등을 이용함으로써) 변경될 수 있다.
본 발명의 또 다른 실시예는 도 16에 도시되며, 이 도면에서는 회전 역디자인 대칭성을 갖는 다이(300)를 블럭도의 형태로 예시한다. 접속 패드 레이아웃뿐만 아니라 회로 디자인은 역디자인 대칭성을 제공하기 위하여 조합된다. 다이(300)는 로직부(312) 및 메모리부(314)를 갖는다. 다이(300)의 로직부(312)는 각기 데이터 버스 라인 기능부(DO, Dl, D2, Dn-2 및 Dn-1)와의 접속부를 나타내는 패드(340-344)를 갖는 데이터 버스(332)를 구비한다. 로직부는 또한 각기 데이터 버스 라인 기능부(A0, A1, Am-2, 및 Am-1)와의 접속부를 나타내는 패드(360, 361, 363, 및 364)를 갖는 어드레스 버스(336)를 구비한다. 다이(300)의 메모리부(314)는 각기 데이터 버스 라인 기능부(Dn-1, Dn-2, D2, D1 및 D0)와의 접속부를 나타내 는 패드(365-369)를 갖는 데이터 버스(338)를 구비한다. 메모리부는 또한 각기 어드레스 버스 라인 기능부(Am-1, Am-2, A1 및 A0)를 나타내는 패드(345, 346, 348, 및 349)를 갖는 어드레스 버스(334)를 갖는다. 다이(300)는 또한 전원, 접지, 및 각종 부가 로직 및 메모리 접속부일 수 있는 패드(310, 311, 313, 315, 320 및 330)를 갖는다. 다이(300)는 본 도면에 도시되지 않은 부가 패드를 가질 수 있음은 물론이다.
도 17은 다이(300)에 대하여 역디자인 대칭성을 갖는 다이(400)를 도시한다. 더욱이, 다이(400)는 수직축(424)을 중심으로 회전되어서 다이(300)에 대해 역 방위에 있게 된다. 다이(400)는 로직부(412) 및 메모리부(414)를 갖는다. 다이(400)의 로직부(412)는 각기 데이터 버스 라인 기능부(D0, D1, D2, Dn-2 및 Dn-1)와의 접속부를 나타내는 패드(440-444)를 갖는 데이터 버스(432)를 구비한다. 로직부는 또한 각기 어드레스 버스 라인 기능부(A0, A1, Am-2, 및 Am-1)와의 접속부를 나타내는 패드(460, 461, 463, 및 464)를 갖는 어드레스 버스(436)를 구비한다. 다이(400)의 메모리부(414)는 각기 데이터 버스 라인 기능부(Dn-1, Dn-2, D2, Dl, 및 DO)와의 접속부를 나타내는 패드(465-469)를 갖는 데이터 버스(438)를 구비한다. 메모리부는 또한 각기 어드레스 버스 라인 기능부(Am-1, Am-2, A1 및 A0)를 나타내는 패드(445, 446, 448, 및 449)를 갖는 어드레스 버스(434)를 구비한다. 다이(400)는 또한 전원, 접지, 및 각종 부가 로직 및 메모리 접속부일 수 있는 패드(410, 411, 413, 415, 420 및 430)를 갖는다. 다이(400)는 본 도면에서 예시되지 않은 추가 패드를 가질 수 있음은 물론이다.
만일 다이(400)가 다이(300)의 상부에 적층된다면, 다이(400)의 메모리부(414)는 다이(300)의 로직부(312)의 적어도 일부에 중첩한다. 더욱이, 다이(400)의 메모리(414)의 데이터 버스(438)는 다이(300)의 로직(312)의 데이터 버스(332)에 중첩한다. 본 실시예에서, 다이(400)는 다이(400)의 페이스 상의 패드(예컨대, 패드(410, 411, 413, 415, 420, 430) 및 데이터 버스(432), 어드레스 버스(434), 어드레스 버스(436) 및 데이터 버스(438)의 패드)와 동일한 레이아웃을 갖는 백 상에서 복수의 패드를 갖는다. 또한, 다이(400)의 페이스 상에서 패드들 중의 하나에 직접 중첩하는 다이(400)의 백 상의 각각의 패드는 중첩하는 패드에 전기적으로 결합된다. 그리고 나서 다이(400)의 백 패드가 하부에 놓여있는 다이(300)의 패드에 접속될 때, 다이(400)의 메모리(414)의 데이터 버스(438)는 패드(340-344)에 각기 접속되는 패드(469-465)에 의해 다이(300)의 로직(312)의 데이터 버스(332)에 접속된다. 또한, 다이(400)의 메모리(414)의 어드레스 버스(434)는 패드(360, 361, 363, 및 364)에 각기 접속된 패드(449, 448, 446, 및 445)에 의해 다이(300)의 어드레스 버스(336)에 접속된다. 그래서, 상부 다이의 메모리(414)와 하부 다이의 로직(312) 사이에서 어드레스 버스 및 데이터 버스를 완성하는 적절한 접속이 이루어진다. 더욱이, 상부 다이(400)의 로직(412)은 하부 다이(300)의 메모리(314)의 적어도 일부분에 중첩한다. 다이(400)의 백 패드가 하부에 놓여있는 다이(300)의 패드에 접속될 때, 상부 다이(400)의 로직(412)의 어드레스 버스(436)는 패드(464, 463, 461, 및 460)와 패드(345, 346, 348, 및 349)의 각각의 접속에 의해 하부 다이(300)의 메모리(314)의 어드레스 버스(334)에 접속된 다. 또한, 다이(400)의 로직(412)의 데이터 버스(432)는 패드(444-440)와 패드(365-369)의 각각의 접속에 의해 다이(300)의 메모리(314)의 데이터 버스(338)에 접속된다. 그래서, 상부 다이의 로직(412)과 하부 다이의 메모리(314) 사이에서 어드레스 버스 및 데이터 버스를 완성하는 적절한 접속이 이루어진다. 부가적으로, 패드(413, 415, 411 및 410)는 각기 패드(310, 311, 315, 및 313)에 접속되며, 패드(430)는 패드(320)에 접속되며, 패드(420)는 패드(330)에 접속되어 부가 회로 또는 상호접속 기능을 완성한다. 본 실시예에서, 다이(300) 및 다이(400)는 회전 역디자인 대칭성을 갖지만, 뒤집음 역디자인 대칭성을 갖지 않는다.
본 발명의 또 다른 실시예는 도 18에 도시되며, 이 도면에서는 뒤집음 역디자인 대칭성을 갖는 다이(500)를 블럭도의 형태로 도시한다. 역디자인 대칭성을 제공하기 위해 연결 패드 레이아웃뿐만 아니라 회로 디자인을 조합한다. 다이(500)는 로직부(512) 및 메모리부(514)를 갖는다. 다이(500)의 로직부(512)는 각기 데이터 버스 라인 기능부(D0, D1, D2, Dn-2 및 Dn-I)와의 접속을 나타내는 패드(540-544)를 갖는 데이터 버스(532)를 구비한다. 로직부는 또한 각기 어드레스 버스 라인 기능부(A0, A1, Am-2, 및 Am-I)와의 접속부를 나타내는 패드(560, 561, 563 및 564)를 갖는 어드레스 버스(536)를 구비한다. 다이(500)의 메모리부(514)는 각기 데이터 버스 라인 기능부(Dn-I, Dn-2, D2, D1, 및 D0)와의 접속부를 나타내는 패드(545-549)를 갖는 데이터 버스(534)를 구비한다. 메모리부는 또한 각기 어드레스 버스 라인 기능부(Am-1, AM-2, A1, 및 A0)를 나타내는 패드(565, 566, 568, 및 569)를 포함한다. 다이(500)는 또한 전원, 접지, 및 각종 부가 로직 및 메모리 접속부일 수 있는 패드(510, 511, 513, 515, 520 및 530)를 갖는다. 다이(500)는 본 도면에서 예시되지 않은 추가 패드를 가질 수 있음은 물론이다.
도 19는 다이(500)에 대하여 역디자인 대칭성을 갖는 다이(600)를 도시한다. 더욱이, 다이(600)는 수평축(621)을 중심으로 뒤집어져서 다이(500)에 대해 역 방위에 있게 된다. 도 19에 도시된 다이(600)의 도면은 다이를 역 방위로 뒤집은 다음 다이(600)의 하부에서 본 단면의 톱다운 도면이다. 다이(600)는 로직부(612) 및 메모리부(614)를 갖는다. 다이(600)의 로직부(612)는 각기 데이터 버스 라인 기능부(D0, D1, D2, Dn-2 및 Dn-I)와의 접속을 나타내는 패드(640-644)를 갖는 데이터 버스(632)를 구비한다. 로직부는 또한 각기 어드레스 버스 라인 기능부(A0, A1, Am-2, 및 Am-1)와의 접속부를 나타내는 패드(660, 661, 663 및 664)를 갖는 어드레스 버스(636)를 구비한다. 다이(500)의 메모리부(614)는 각기 데이터 버스 라인 기능부(D0, D1, D2, Dn-2, 및 Dn-1)와의 접속을 나타내는 패드(649-645)를 갖는 데이터 버스(634)를 갖는다. 메모리부는 또한 각기 어드레스 버스 라인 기능부(A0, A1, Am-2, 및 Am-1)를 나타내는 패드(669, 668, 666, 및 665)를 포함한다. 다이(600)는 또한 전원, 접지, 및 각종 부가 로직 및 메모리 접속부일 수 있는 패드(610, 611, 613, 615, 620 및 630)를 갖는다. 다이(600)는 본 도면에서 예시되지 않은 추가 패드를 가질 수 있음은 물론이다.
만일 다이(600)가 다이(500)의 상부에 적층된다면, 다이(600)의 메모리부(614)는 다이(500)의 로직부(512)의 적어도 일부에 중첩한다. 더욱이, 다이(600)의 메모리(614)의 데이터 버스(634)는 다이(500)의 로직(512)의 데이터 버 스(532)에 중첩한다. 다이(600)를 뒤집은 다음 다이(600)의 하부 표면상의 패드가 하부에 있는 다이(500)의 패드에 접속될 때, 다이(600)의 메모리(614)의 데이터 버스(634)는 각기 패드(540-544)에 접속된 패드(649-645)에 의해 다이(500)의 로직(512)의 데이터 버스(532)에 접속된다. 또한, 다이(600)의 메모리(614)의 어드레스 버스(638)는 패드(560, 561, 563, 및 564)에 각기 접속된 패드(669, 668, 666, 및 665)에 의해 다이(500)의 어드레스 버스(536)에 접속된다. 그래서, 상부 다이의 메모리(614)와 하부 다이의 로직(512) 사이에서 어드레스 버스 및 데이터 버스를 완성하는 적절한 접속이 이루어진다. 더욱이, 상부 다이(600)의 로직(612)은 하부 다이(500)의 메모리(514)의 적어도 일부분에 중첩한다. 다이(600)의 패드가 하부에 놓여있는 다이(500)의 패드에 접속될 때, 상부 다이(600)의 로직(612)의 어드레스 버스(636)는 패드(664, 663, 661, 및 660)와 패드(565, 566, 568, 및 569)의 접속에 의해 하부 다이(500)의 메모리(514)의 어드레스 버스(53S)에 접속된다. 또한, 다이(600)의 로직(612)의 데이터 버스(632)는 패드(644-640)와 패드(545-549)의 접속에 의해 다이(500)의 메모리(514)의 데이터 버스(534)에 접속된다. 그래서, 상부 다이의 로직(612)과 하부 다이의 메모리(514) 사이에서 어드레스 버스 및 데이터 버스를 완성하는 적절한 접속이 이루어진다. 부가적으로, 패드(610, 611, 613 및 615)는 각기 패드(510, 511, 513, 및 515)에 접속되며, 패드(630)는 패드(520)에 접속되며, 패드(620)는 패드(530)에 접속되어 부가 회로 또는 상호접속 기능을 완성한다. 다이(500) 또는 다이(600) 중의 하나 또는 둘 다의 회로의 일부는 본 기술 분야에서 공지된 바와 같이 제공된 외부 접속부, 예를 들 어, 비아 접속부를 적절히 사용함으로써 외부 접속부를 가질수 있음을 주목하자. 본 실시예에서, 다이(500) 및 다이(600)는 뒤집음 역디자인 대칭성을 갖지만, 회전 역디자인 대칭성을 갖지 않는다.
전술한 명세서에서, 본 발명은 특정 실시예를 참조하여 설명되었다. 그러나, 본 기술 분야에서 통상의 지식을 가진 자라면 아래의 특허청구범위에서 기술된 바와 같이 본 발명의 범주를 일탈함이 없이도 다양한 변형 및 변경이 있을 수 있음을 인식할 것이다. 따라서, 명세서 및 도면은 제한적인 의미라기보다는 예시적인 의미로서 간주되며, 그러한 모든 변형은 본 발명의 범주 내에 포함되는 것으로 의도된다.
이득, 다른 장점 및 문제에 대한 해결책이 전술한 특정 실시예에 대하여 설명되었다. 그러나, 어떤 이익, 장점, 또는 해결책을 만드는 또는 더욱 명백해질 수 있는 이익, 장점 및 문제에 대한 해결책은 어떤 특허청구범위 또는 모든 특허청구범위의 중요한, 필요한 또는 본질적인 특징 또는 요소로서 해석되어서는 안된다. 본 명세서에서 사용된 바와 같은, 용어 "포함하다", "포함하는" 또는 이것의 모든 다른 변형 용어는 배타적이 아닌 포함하는 것을 망라하는 것으로 의도되며, 구성요소들의 리스트를 포함하는 공정, 방법, 물품, 또는 장치가 단지 이들 구성요소들만을 포함하지 않고, 명백히 리스트되지 않은 또는 그러한 공정, 방법, 물품 또는 장치에 내재하는 다른 구성요소를 포함할 수 있도록 한다.

Claims (20)

  1. 반도체로서,
    기설정된 기능들을 구현하기 위한 기설정된 회로 레이아웃을 가지며 제1 축을 중심으로 역 디자인 대칭성(reciprocal design symmetry)을 갖는 제1 회로층;
    상기 제1 회로층 위에 놓이는 제1 복수의 접촉 패드들 - 상기 제1 복수의 접촉 패드들 중 적어도 일부는 상기 제1 회로층에 전기적으로 접속됨 -;
    상기 제1 복수의 접촉 패드들 중 적어도 일부와 전기적으로 접촉하는 제2 복수의 접촉 패드들; 및
    상기 제1 회로층의 상기 기설정된 회로 레이아웃의 역 회로 레이아웃을 가지며 상기 제1 회로층 위에 역 배향(reciprocal orientation)으로 놓이는 제2 회로층 - 상기 제2 회로층은 상기 제2 복수의 접촉 패드들 중 적어도 일부에 전기적으로 접속됨 -,
    을 포함하며,
    상기 제2 회로층은, 제2 축을 중심으로 상기 역 회로 레이아웃을 회전시키고 그 결과로 회전된 제2 회로층 및 상기 제2 복수의 접촉 패드들을 상기 제1 복수의 접촉 패드들 위에 놓음(overlie)으로써, 상기 역 회로 레이아웃의 역 배향을 갖게 되는 반도체.
  2. 제1항에 있어서,
    상기 제2 회로층은, 상기 역 회로 레이아웃을 회전시키는 것에 더하여 상기 역 회로 레이아웃을 뒤집음으로써(flipping), 상기 역 배향을 갖게 되는 반도체.
  3. 제1항에 있어서,
    상기 제1 회로층과 상기 제1 복수의 접촉 패드들은 제1 마스크 세트를 이용하여 형성되며, 상기 제2 회로층과 상기 제2 복수의 접촉 패드들은 제2 마스크 세트를 이용하여 형성되며, 상기 제1 마스크 세트와 상기 제2 마스크 세트는 단지 4개의 마스크 레티클(reticle)만큼 차이가 나는 반도체.
  4. 제1항에 있어서,
    상기 제1 회로층은 로직 회로를 포함하며, 상기 제2 회로층은 메모리 회로를 포함하는 반도체.
  5. 제4항에 있어서,
    상기 로직 회로의 버스 신호는 상기 제1 복수의 접촉 패드들 중 제1 접촉 패드에 결합되며, 상기 메모리 회로의 버스 신호는 상기 제2 복수의 접촉 패드들 중 제1 접촉 패드에 결합되며, 상기 제2 복수의 접촉 패드들 중 상기 제1 접촉 패드는 상기 제2 복수의 접촉 패드들 중 상기 제1 접촉 패드 위에 놓이며 상기 로직 회로의 버스 신호와 상기 메모리 회로의 버스 신호를 전기적으로 접속시키는 반도체.
  6. 반도체를 제공하는 방법으로서,
    기설정된 기능들을 구현하기 위한 기설정된 회로 레이아웃을 가지며 제1 축을 중심으로 역 디자인 대칭성을 갖는 제1 회로층을 제공하는 단계;
    상기 제1 회로층 위에 놓이는 제1 복수의 접촉 패드들을 제공하는 단계 - 상기 제1 복수의 접촉 패드들 중 적어도 일부는 상기 제1 회로층에 결합됨 -;
    상기 제1 복수의 접촉 패드들 중 적어도 일부에 결합되는 제2 복수의 접촉 패드들을 제공하는 단계; 및
    상기 제1 회로층의 상기 기설정된 회로 레이아웃의 역 회로 레이아웃을 가지며 상기 제1 회로층 위에 역 방향으로 놓이는 제2 회로층을 제공하는 단계 - 상기 제2 회로층은 상기 제2 복수의 접촉 패드들 중 적어도 일부에 결합됨 -,
    를 포함하며,
    상기 제2 회로층은, 상기 역 회로 레이아웃을 제2 축을 중심으로 회전시키고 그 결과로 회전된 제2 회로층 및 상기 제2 복수의 접촉 패드들을 상기 제1 복수의 접촉 패드들 위에 놓음(overlie)으로써, 상기 역 회로 레이아웃의 역 배향을 갖게 되는 반도체 제공 방법.
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