TWI648817B - 使用熱與機械強化層的裝置及其製造方法 - Google Patents

使用熱與機械強化層的裝置及其製造方法 Download PDF

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陳英儒
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陳憲偉
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Abstract

本揭露提供的方法包含附接一第一階裝置晶粒至一啞晶粒，囊封該第一階裝置晶粒於一第一囊封材料中，形成貫穿通路於該第一階裝置晶粒上方並且電耦合至該第一階裝置晶粒，附接一第二階裝置晶粒於該第一階裝置晶粒上方，以及囊封該貫穿通路與該第二階裝置晶粒於一第二囊封材料中。重佈線形成於該貫穿通路與該第二階裝置晶粒上方並且電耦合至該貫穿通路與該第二階裝置晶粒。該啞晶粒、該第一階裝置晶粒、該第一囊封材料、該第二階裝置晶粒、以及該第二囊封材料形成一複合晶圓的部分。

Description

使用熱與機械強化層的裝置及其製造方法
本揭露係關於一種使用熱與機械強化層的裝置及其製造方法。
堆疊晶粒通常是用於三維(3D)積體電路中。經由晶粒的堆疊，降低封裝的覆蓋區(尺寸架構)。此外，經由堆疊晶粒的形成，顯著簡化於晶粒中繞線的金屬線。 在一些習知的應用中，堆疊複數個晶粒，形成晶粒堆疊，其中該複數個晶粒包含貫穿基板通路(TSV，有時稱為貫穿矽通路)。堆疊的晶粒總數有時可達到八或更多。當形成此一晶粒堆疊時，在封裝基板上，經由覆晶接合，先接合第一晶粒，其中回焊焊料區/球以結合第一晶粒至封裝基板。第一底膠填充分散於第一晶粒與封裝結構之間的間隙。而後，硬化第一底膠填充。而後進行測試，確保第一晶粒適當連接至封裝基板，以及第一晶粒與封裝基板具有所欲之功能。 接著，第二晶粒經由覆晶接合而接合至第一晶粒上，其中回焊焊料區/球以結合第二晶粒至第一晶粒。第二底膠填充分散於第二晶粒與第一晶粒之間的間隙中。而後，硬化第二底膠填充。而後，進行測試，以確保第二晶粒正確連接至第一晶粒與封裝基板，以及第一晶粒、第二晶粒、以及封裝基板具有所欲之功能。接著，第三晶粒經由與接合第一晶粒及第二晶粒相同的製程步驟接合至第二晶粒上。重複該等製程直到所有晶粒被接合。
本揭露的一些實施例係提供一種方法，其包括附接第一階裝置晶粒至一啞晶粒；囊封該第一階裝置晶粒於一第一囊封材料中；形成位於該第一階裝置晶粒上方並且電耦合至該第一階裝置晶粒的複數個第一貫穿通路；附接一第二階裝置晶粒於該第一階裝置晶粒上方；囊封該第一貫穿通路與該第二階裝置晶粒於一第二囊封材料中；以及形成複數個重佈線於該等第一貫穿通路與該第二階裝置晶粒上方，該等重佈線電耦合至該等第一貫穿通路與該第二階裝置晶粒，該啞晶粒、該第一階裝置晶粒、該第一囊封材料、該第二階裝置晶粒、以及該第二囊封材料係一複合晶圓的部分。 本揭露的一些實施例係提供一種方法，其包括附接一檔片於一載體上方，其中該檔片係無積體電路裝置；薄化該檔片；附接複數個第一階裝置晶粒至該薄化的檔片；堆疊複數個第二階裝置晶粒於該等第一階裝置晶粒上方；形成複數個貫穿通路電耦合至該等第一階裝置晶粒；形成複數個重佈線於該等貫穿通路與該等第二階裝置晶粒上方並且該等重佈線電耦合至該等貫穿通路與該等第二階裝置晶粒；以及進行一晶粒切割，以分離該檔片、該等第一階裝置晶粒、以及該等第二階裝置晶粒成為複數個封裝，該複數個封裝各自包括一啞晶粒於該檔片中、該等第一階裝置晶粒其中之一、以及該等第二階裝置晶粒其中之一。 本揭露的一些實施例係提供一種封裝，其包括一啞晶粒；一第一階裝置晶粒，位於該啞晶粒上方並且附接至該啞晶粒；一第一囊封材料，囊封該第一階裝置晶粒；一第二階裝置晶粒，位於該第一階裝置晶粒上方；複數個貫穿通路，重疊且電連接至該第一階裝置晶粒，其中該等貫穿通路係與該第二階裝置晶粒同階層；一第二囊封材料，囊封該第二階裝置晶粒與該等貫穿通路於其中；以及複數個重佈線，位於該等貫穿通路與該第二階裝置晶粒上方並且電耦合至該等貫穿通路與該第二階裝置晶粒。
本揭露提供了數個不同的實施方法或實施例，可用於實現本發明的不同特徵。為簡化說明起見，本揭露也同時描述了特定零組件與佈置的範例。請注意提供這些特定範例的目的僅在於示範，而非予以任何限制。舉例而言，在以下說明第一特徵如何在第二特徵上或上方的敘述中，可能會包括某些實施例，其中第一特徵與第二特徵為直接接觸，而敘述中也可能包括其他不同實施例，其中第一特徵與第二特徵中間另有其他特徵，以致於第一特徵與第二特徵並不直接接觸。此外，本揭露中的各種範例可能使用重複的參考數字和/或文字註記，以使文件更加簡單化和明確，這些重複的參考數字與註記不代表不同的實施例與配置之間的關聯性。 另外，本揭露在使用與空間相關的敘述詞彙，如“在...之下”，“低”，“下”，“上方”，“之上”，“下”，“頂”，“底”和類似詞彙時，為便於敘述，其用法均在於描述圖示中一個元件或特徵與另一個（或多個）元件或特徵的相對關係。除了圖示中所顯示的角度方向外，這些空間相對詞彙也用來描述該裝置在使用中以及操作時的可能角度和方向。該裝置的角度方向可能不同（旋轉90度或其它方位），而在本揭露所使用的這些空間相關敘述可以同樣方式加以解釋。 根據各種例示實施例，提供整合的多重堆疊扇出封裝及其形成方法。說明形成多重堆疊釋出封裝的中間階段。討論一些實施例的一些變化。縱觀各種圖式與說明的實施例，相同的元件符號係用於表示相同的元件。 圖1至10係根據一些實施例說明多重堆疊扇出封裝之形成中的中間階段之剖面圖。圖1至10所示之步驟亦概示說明於圖23所示之流程圖200中。 參閱圖1，晶圓24係黏附至載體20。個別步驟係如圖23所示之流程圖中的步驟202所說明。根據本揭露的一些實施例，載體20係玻璃載體。根據其他的實施例，載體20係由其他堅硬(rigid)的材料形成。可使用黏著膜22用於附接晶圓24至載體20。晶圓24可具有圓形俯視形狀。在全文中，晶圓24係指檔片(dummy wafer)，這是由於其可為不具有主動裝置(例如電晶體與二極體)與被動裝置(例如電阻器、電容器、以及電感)形成於其中的空白晶圓。晶圓24係由堅硬材料形成，其楊氏模數(Young’s modulus)可等於或大於矽的楊氏模數(約165 GPa至約179 GPa)。據此，檔片24的楊氏模式可等於或大於約165 GPa。 此外，檔片24可具有良好的熱傳導性。檔片24的熱傳導性可接近(例如，大於百分之90的)上覆裝置晶粒中的半導體基板(例如矽基板)的熱傳導性。例如，矽具有等於約148 W/(m*K)的熱傳導性，因而檔片24的熱傳導性可大於約135 W/(m*K)或更高。由於檔片24具有高熱傳導性，因而改良所得結構中的散熱。 根據本揭露的一些實施例，檔片24係由金屬或金屬合金、半導體材料、或介電材料所形成。例如，當包含金屬時，檔片24可由銅、鋁、鎳、或類似物形成時，並且因而根據一些實施例為金屬薄膜/板。當由半導體材料形成時，晶圓24可為矽晶圓，其可為相同形式的晶圓，其上形成主動裝置。當由介電材料形成時，檔片24可由陶瓷形成。此外，檔片24的材料可為同質性的。例如，整個檔片24可由相同材料形成，其包含相同元素，並且在整個檔片24中，元素的原子比例是一致的。根據一些例示實施例，檔片24係由矽形成，具有p型或n型雜質摻雜於檔片24中。根據其他的實施例，檔片24中沒有p型雜質與n型雜質摻雜於檔片24中。 參閱圖2，例如，在研磨製程中，可薄化檔片24。個別步驟係如圖23所示之製程流程中的步驟204所說明。檔片24之所得厚度T1係夠好，使得檔片24可對於後續步驟中所形成的上覆結構提供適當的機械支撐。 參閱圖3，裝置晶粒26(包含26A與26B)係藉由晶粒附接膜(Die Attach Film，DAF)32黏附至檔片24。個別步驟係如圖23所示之製程流程中的步驟206所說明。在全文中，裝置晶粒26係指第一階裝置晶粒。DAF 32的邊緣係與裝置晶粒26的個別邊緣共終端(co-terminus)(對齊)。根據本揭露的一些實施例，裝置晶粒26係記憶體晶粒，其可為動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)晶粒、負-AND(Negative-AND，NAND)晶粒、靜態隨機存取記憶體(Static Random Access Memory，SRAM)晶粒、雙資料速度(Double-Data-Rate，DDR)晶粒、或類似物。裝置晶粒26亦可為邏輯裝置晶粒、或是整合的被動裝置晶粒(無主動裝置於其中)。各個裝置晶粒26可為單一記憶體晶粒或是記憶體晶粒堆疊。再者，裝置晶粒26亦包含半導體基板25，其中在半導體基板的頂部表面上，形成主動裝置(未繪示)，例如電晶體與/或二極體。裝置晶粒26的背面，其亦可為半導體基板25的背面，係接觸DAF 32。 裝置晶粒26具有厚度T2，以及裝置晶粒26中的半導體基板25具有厚度T3。根據一些實施例，檔片24的厚度T1係等於或大於半導體基板25的厚度T3。厚度T1亦可等於或大於裝置晶粒26的厚度T2。檔片24具有對上覆結構提供機械支撐的功能。據此，檔片24的材料選為厚的且足夠堅硬的。例如，檔片24的厚度T1理想是大於厚度T3或T2，以提供足夠的機械支撐。 根據一些實施例，裝置晶粒26包含電連接體28，其具有金屬柱或金屬墊。電連接體28係電耦合至裝置晶粒26內部的積體電路(未繪示)。電連接體28可為銅柱，並且亦可包含其他傳導性/金屬材料，例如鋁、鎳、或類似者。根據本揭露的一些例示實施例，電連接體28係在介電層30中，介電層30的頂部表面係高於電連接體28的頂部表面或與電連接體28的頂部表面共平面。介電層30進一步延伸至電連接體28之間的間隙。根據一些例示實施例，介電層30可由聚合物形成，例如聚苯并噁唑(PBO)或聚亞醯胺。 電連接體28可自個別裝置晶粒26的中心偏移。例如，左側裝置晶粒26(標示為26A)的電連接體28係位於裝置晶粒26A的左側，而無電連接體28不是形成於接近裝置晶粒26A的中心就是在裝置晶粒26A的右側上。另一方面，右側裝置晶粒26(標示為26B)的電連接體係位於裝置晶粒26B的右側上，而無電連接體28不是形成於接近裝置晶粒26B的中心就是裝置晶粒26B的左側上。 圖4係根據一些實施例說明囊封材料33的囊封，其可為模塑料、塑封底膠填充(molding underfill)、樹脂、或類似物。個別步驟係如圖23所示之製程流程中的步驟208所說明。囊封材料33係分散為液體，並且而後例如在熱硬化製程中，被壓縮與硬化。囊封材料33填充裝置晶粒26之間的間隙。在囊封製程之後，囊封材料33的頂部表面係高於電連接體28的頂端。接著，進行平坦化步驟，例如機械研磨、化學機械拋光(CMP)以及/或二者的組合，以平坦化囊封材料33與電連接體28。 根據一些實施例，如圖4所示，在裝置晶粒26與囊封材料33上方，形成介電層35。介電層35可由聚合物形成，例如PBO、聚亞醯胺、或類似物。而後，圖案化介電層35，以暴露下方的電連接體28。接著，形成晶種層36。晶種層36可包含鈦層以及位於鈦層上方的銅層。晶種層36延伸至介電層35的開口中，以接觸且電耦合至電連接體28。 圖4至6進一步說明貫穿通路34的形成。個別步驟係如圖23所示之製程流程中的步驟210所說明。參閱圖4，在晶種層36上方，形成遮罩層38，而後圖案化遮罩層38以形成開口40，經由該開口40暴露晶種層36的一些部分。 如圖5所示，經由鍍，在開口40中形成貫穿通路34。而後，移除遮罩層38，造成圖6的結構。根據本揭露的一些實施例，在移除遮罩層38之後，以蝕刻製程移除未直接在貫穿通路34下方之晶種層36的部分。因而，晶種層36的剩餘部分成為貫穿通路34的底部部分。在全文中，貫穿通路34係指突出高於介電層35之頂部表面的被鍍材料的部分與晶種層36。延伸至介電層35中的被鍍傳導材料與晶種層係稱為通路，其連接上覆的貫穿通路34至下方的電連接體28。 接著，參閱圖7，裝置晶粒42係經由DAF 44附接至介電層35，其中裝置晶粒42的背面係附接至裝置晶粒26的前面。在全文中，裝置晶粒42係稱為第二階裝置晶粒。個別步驟係如圖23所示之製程流程中的步驟212所說明。裝置晶粒42可包含包埋在個別介電層48中的電連接體46，其中介電層48可由聚合物形成，例如PBO、聚亞醯胺、BCB、或類似物。 裝置晶粒42可為DRAM晶粒、NAND晶粒、SRAM晶粒、DDR晶粒、或類似物。裝置晶粒42亦可為邏輯裝置晶粒或整合的被動裝置晶粒(無主動裝置於其中)。再者，裝置晶粒42與裝置晶粒26可為相同型式的晶粒(例如，皆為DRAM晶粒)，或是可為不同型式的晶粒。如圖7所示，第一階裝置晶粒26可具有自個別晶粒的中心偏移之電連接體28，因而第二階裝置晶粒42可重疊裝置晶粒26。使用圖7左側上的裝置晶粒42作為範例，裝置晶粒42重疊個別下方之裝置晶粒26A的右部以及個別下方之裝置晶粒26B的左部。 在後續步驟中，在貫穿通路34與裝置晶粒42上，囊封囊封材料50，其可為模塑料、塑封底膠填充、樹脂、或類似物。個別步驟係如圖23所示之製程流程中的步驟214所說明。接著，進行平坦化步驟，例如機械研磨、CMP、或二者的組合，以平坦化囊封材料50與裝置晶粒42，因而暴露電連接體46與貫穿通路34。在所得的結構中，貫穿通路34穿過囊封材料50。 圖8係說明介電層52與貫穿通路54的形成。個別步驟係如圖23所示之製程流程中的步驟216所說明。在個別的形成製程中，先形成介電層52，而後圖案化介電層52以暴露下方的電連接體46與貫穿通路34。介電層52可由PBO、聚亞醯胺、BCB、或類似物形成。接著，形成貫穿通路54。貫穿通路54的形成步驟可類似於圖4、5與6所示的製程步驟，因而不再於本文中重述。 亦如圖8所示，裝置晶粒56係經由DAF 58附接至介電層52。在本文中，裝置晶粒56係稱為第三階裝置晶粒。個別步驟係如圖23所示之製程流程中的步驟216所說明。根據本揭露的一些實施例，裝置晶粒56係晶片上系統(SoC)晶粒。裝置晶粒56可為邏輯晶粒，其可為中央處理單元(CPU)晶粒、微控制單元(MCU)晶粒、輸入-輸出(IO)晶粒、基帶(BB)晶粒、或應用處理器(AP)晶粒。雖未繪示，裝置晶粒56包含半導體基板，其中在半導體基板的頂部表面上，形成主動裝置，例如電晶體與/或二極體。再者，在互連結構(未繪示)中，形成金屬線與通路(未繪示)，其係位於個別的半導體基板上方，以互連裝置晶粒56中的積體電路裝置。裝置晶粒56進一步包含包埋於個別介電層62中的電連接體60，其中電連接體60與介電層62的材料可分別類似於電連接體28與介電層30的材料。 參閱圖9，在貫穿通路54與裝置晶粒56上，囊封囊封材料59，其可為模塑料、塑封底膠填充、樹脂、或類似物。個別步驟係如圖23所示之製程流程中的步驟218所說明。接著，進行平坦化，以平坦化囊封材料59與裝置晶粒56，因而暴露電連接體60與貫穿通路54。 再者，參閱圖9，在囊封材料59、貫穿通路54、以及裝置晶粒56上方，形成一或多個介電層64與個別的重佈線(RDL)66。根據本揭露的一些實施例，介電層64係由聚合物形成，例如PBO、聚亞醯胺、BCB、或類似物。 RDL 66形成於介電層64中。個別步驟係如圖23所示之製程流程中的步驟220所說明。RDL 66係連接至個別下方之電連接體60與/或貫穿通路54。RDL 66亦可連接一些電連接體60至貫穿通路54。RDL 66可包含金屬跡線(金屬線)與在金屬跡線下方且連接至金屬跡線的通路。根據本揭露的一些實施例，經由鍍製程形成RDL 66，其中各個RDL 66包含晶種層(未繪示)與位於該晶種層上方之被鍍的金屬材料。晶種層與被鍍的金屬材料可由相同材料或不同材料形成。 圖9根據本揭露的一些例示實施例進一步說明電連接體68的形成。個別步驟係如圖23所示之製程流程中的步驟220所說明。電連接體68係電耦合至RDL 66、電連接體60、以及/或貫穿通路54。電連接體68的形成可包含置放焊球於RDL 66上方，而後回焊該焊球。根據本揭露的其他實施例，電連接體68的形成包含進行鍍步驟以於RDL 66上方形成焊料區，而後回焊該焊料區。電連接體68亦可包含金屬柱、或金屬柱與焊料帽(solder cap)，其亦可經由鍍而形成。在全文中，在黏著模33上方的結構之部分係組合稱為複合晶圓70。 在後續步驟中，自複合晶圓70脫離載體20。個別步驟係如圖23所示之製程流程中的步驟222所示。切割複合晶圓70分為複數個封裝72，其中封裝72其中之一係如圖10所示。個別步驟係如圖23所示之製程流程中的步驟224所說明。 參閱圖10，封裝72係多階(多重堆疊)封裝，其包含兩階、三階、或更多階的裝置晶粒。再者，可有多階的貫穿通路與囊封材料。檔片24與DAF 22被分別切割為啞晶粒(dummy die)24’與DAF 22’。 圖11至14係根據本揭露的一些實施例說明多階封裝形成中的中間階段之剖面圖。除非特別說明，否則這些實施例中的元件之材料與形成方法係與圖1至10所示實施例中以相同元件符號所標示之相同元件本質上相同。因此，可在圖1至10所示實施例之討論中找到關於圖11A至14(以及圖15至21)所示元件之形成製程與材料的細節。 圖11A至14所示之實施例係類似於圖1至10中的實施例，差別在於未使用載體，以及可經由直接接合而非經由DAF將第一階裝置晶粒26接合至檔片24。圖11A係說明裝置晶粒26接合至檔片24上。檔片24係厚晶圓，其尚未被薄化。因此，根據一些實施例可不使用載體，然而亦可使用載體。裝置晶粒26包含半導體基板25，其可為矽基板。根據本揭露的一些實施例，基板25的背面係與檔片24直接接合，該檔片24可為矽晶圓。該接合可形成Si-Si接合。圖11B係根據其他實施例說明接合，其中形成氧化矽層23作為檔片24的頂部表面部分，例如經由檔片24的熱氧化作用。裝置晶粒26的半導體基板25係經由熔融接合而接合至介電層23(其可為氧化矽層)。根據一些實施例，形成Si-O-Si以接合基板25至介電層23。 根據這些實施例，後續製程步驟係類似於圖4至9所示之製程步驟，並且該製程與材料可參閱圖4至9之實施例而找到。所得結構係如圖12所示。在圖12中，使用虛線說明介電層23，表示其可存在或不存在。因此，形成複合晶圓70，其包含檔片24與上覆裝置晶粒、囊封材料、貫穿通路等。 圖13係說明例如經由機械研磨薄化檔片24。在後續的步驟中，複合晶圓70被切割為封裝72，其中封裝72之一係如圖14所示。 圖15至21係根據本揭露的一些實施例說明多階封裝形成中的中間階段之剖面圖。這些實施例類似於圖1至10所示之實施例，差別在於使用分離的啞晶粒(dummy die)取代使用檔片。 參閱圖15，啞晶粒24’係經由DAF 22’而附接至載體20。啞晶粒24’與個別下方的黏著膜22’係預先切割為小片。啞晶粒24’的材料可選自與檔片24相同的候選材料。根據一些實施例，藉由切割檔片24而得到啞晶粒24’，其可使用於圖1至10所示之實施例中。載體10可具有圓形俯視圖形，以及啞晶粒24’可配置為陣列。根據一些實施例，如圖16、17、18與19所示之後續的製程步驟係類似於圖4至9所示之製程步驟，並且參閱圖4至9所示之實施例可找到個別的製程與材料。所得結構係如圖20所示。在圖20中，於載體20上方的結構之部分組合於後續內容中稱為複合晶圓70。 接著，自複合晶圓70脫離載體20，而後在複合晶圓70上進行晶粒切割。在所得到的封裝72中，如圖21所示，囊封材料33延伸至低於啞晶粒24’之底部表面的階層，並且包圍啞晶粒24’。囊封材料33亦可包圍DAF 22’。根據本揭露的一些實施例，囊封材料33的底部表面係與DAF 22’的底部表面共平面。根據一些實施例，在脫離載體20之後以及晶粒切割之前，進行背側研磨以移除黏著劑22’，因而可暴露啞晶粒24’。在所得到的封裝72中，囊封材料33的底部表面係與啞晶粒24’的底部表面共平面。 圖22係根據一些實施例說明封裝72的俯視圖。囊封材料33包圍第一階裝置晶粒26，並且延伸至裝置晶粒26A與26B之間的間隙中。囊封材料50包圍第二階裝置晶粒(或裝置晶粒)42以及貫穿通路34。囊封材料56包圍第三階裝置晶粒(或裝置晶粒)56以及貫穿通路54。當採用圖1至14所示之實施例時，在所得到的封裝72中，啞晶粒24’一直延伸至封裝72的邊緣。因此，啞晶粒24’的邊緣係與囊封材料33、50與59的邊緣共終端。或者，當採用圖15至21所示之實施例時，在所得到的封裝72中，啞晶粒24’延伸超出裝置晶粒26、42與56的邊緣，並且啞晶粒24’的邊緣未達到封裝72的邊緣。 本揭露的實施例具有一些有利的特徵。為了符合嚴苛的應用需求，例如行動應用，即使可有多階的裝置晶粒，多重堆疊封裝可變得非常薄。因而薄的多重堆疊封裝受到翹曲。當使用細長的裝置晶粒(係指圖22中的裝置晶粒26之俯視形狀)時，該翹曲更加惡化。因此，在多重堆疊封裝中加入堅硬的啞晶粒，以提供機械支撐，因而減少翹曲。該啞晶粒亦由具有良好熱傳導性的材料所形成，因而該啞晶粒可輕易將熱傳導出封裝外，並且改良多重堆疊封裝的散熱。 根據本揭露的一些實施例，方法包含附接第一階裝置晶粒至啞晶粒，囊封該第一階裝置晶粒於第一囊封材料中，形成貫穿通路於該第一階裝置晶粒上方，該貫穿通路電耦合至該第一階裝置晶粒，附接第二階裝置晶粒於該第一階裝置晶粒上方，以及囊封該貫穿通路與該第二階裝置晶粒於第二囊封材料中。在該貫穿通路與該第二階裝置晶粒上方形成重佈線，該重佈線電耦合至該貫穿通路與該第二階裝置晶粒。該啞晶粒、該第一階裝置晶粒、該第一囊封材料、該第二階裝置晶粒、以及該第二囊封材料形成一複合晶圓的部分。 根據本揭露的一些實施例，方法包含附接檔片於載體上方。該檔片係無積體電路裝置。該方法進一步包含薄化該檔片，附接第一階裝置晶粒至該薄化的檔片，堆疊第二階裝置晶粒於該第一階裝置晶粒上方，形成貫穿通路電耦合至該第一階裝置晶粒，以及形成重佈線於該貫穿通路與該第二階裝置晶粒上方並且該重佈線電耦合至該貫穿通路與該第二階裝置晶粒。進行晶粒切割，以分離該檔片、該第一階裝置晶粒、以及第二階裝置晶粒成為複數個封裝。該複數個封裝各自包含一啞晶粒於該檔片中、該第一階裝置晶粒其中之一、以及該第二階裝置晶粒其中之一。 根據本揭露的一些實施例，一封裝包含一啞晶粒、一第一階裝置晶粒於該啞晶粒上方並且附接至該啞晶粒、囊封該第一階裝置晶粒的一第一囊封材料、位於該第一階裝置晶粒上方的一第二階裝置晶粒，以及重疊於該第一階裝置晶粒上方並且電連接至該第一接裝置晶粒的複數個貫穿通路。該複數個貫穿通路係與第二階裝置晶粒同階層。第二囊封材料囊封該第二階裝置晶粒與該複數個貫穿通路於其中。重佈線係位於該複數個貫穿通路與該第二階裝置晶粒上方並且電耦合至該複數個貫穿通路與該第二階裝置晶粒。 前述內容概述一些實施方式的特徵，因而熟知此技藝之人士可更加理解本揭露之各方面。熟知此技藝之人士應理解可輕易使用本揭露作為基礎，用於設計或修飾其他製程與結構而實現與本申請案所述之實施例具有相同目的與/或達到相同優點。熟知此技藝之人士亦應理解此均等架構並不脫離本揭露揭示內容的精神與範圍，並且熟知此技藝之人士可進行各種變化、取代與替換，而不脫離本揭露之精神與範圍。
20‧‧‧載體
22‧‧‧黏著膜
22’‧‧‧晶粒附接膜
23‧‧‧介電層
24‧‧‧晶圓
24’‧‧‧啞晶粒
25‧‧‧半導體基板
26‧‧‧裝置晶粒
26A‧‧‧裝置晶粒
26B‧‧‧裝置晶粒
28‧‧‧電連接體
30‧‧‧介電層
32‧‧‧晶粒附接膜
33‧‧‧囊封材料
35‧‧‧介電層
36‧‧‧晶種層
38‧‧‧遮罩層
40‧‧‧開口
42‧‧‧裝置晶粒
44‧‧‧晶粒附接膜
46‧‧‧電連接體
48‧‧‧介電層
50‧‧‧囊封材料
52‧‧‧介電層
54‧‧‧貫穿通路
56‧‧‧裝置晶粒
58‧‧‧晶粒附接膜
59‧‧‧囊封材料
60‧‧‧電連接體
62‧‧‧介電層
64‧‧‧介電層
66‧‧‧重佈線
68‧‧‧電連接體
70‧‧‧晶圓
72‧‧‧封裝
為協助讀者達到最佳理解效果，建議在閱讀本揭露時同時參考附件圖示及其詳細文字敘述說明。請注意為遵循業界標準作法，本專利說明書中的圖式不一定按照正確的比例繪製。在某些圖式中，尺寸可能刻意放大或縮小，以協助讀者清楚了解其中的討論內容。 圖1至10係根據一些實施例說明多重堆疊扇出封裝之形成的中間階段之剖面圖。 圖11A、11B以及12至14係根據一些實施例說明多重堆疊扇出封裝之形成中的中間階段之剖面圖。 圖15至21係根據一些實施例說明多重堆疊扇出裝置之行程中的中間階段之剖面圖。 圖22係根據一些實施例說明多重堆疊扇出封裝之俯視圖。 圖23係根據一些實施例說明形成多重堆疊扇出封裝之流程圖。

Claims (9)

  1. 一種製造半導體元件的方法，其包括：附接一啞晶粒至一載體；附接一第一第一階裝置晶粒及一第二第一階裝置晶粒至該啞晶粒；囊封該第一第一階裝置晶粒及該第二第一階裝置晶粒於一第一囊封材料中；形成複數個第一貫穿通路，其中該等第一貫穿通路包括一貫穿通路電耦合至該第一第一階裝置晶粒的一電連接體；附接一第二階裝置晶粒於該第一第一階裝置晶粒及該第二第一階裝置晶粒上方，其中該第二階裝置晶粒包括一第一部分及一第二部分，該第一部分與該第一第一階裝置晶粒重疊，該第二部分與該第二第一階裝置晶粒重疊；囊封該等第一貫穿通路與該第二階裝置晶粒於一第二囊封材料中；形成複數個重佈線於該等第一貫穿通路與該第二階裝置晶粒上方，該等重佈線電耦合至該等第一貫穿通路與該第二階裝置晶粒，該啞晶粒、該第一第一階裝置晶粒、該第二第一階裝置晶粒、該第一囊封材料、該第二階裝置晶粒、以及該第二囊封材料係一複合晶圓的部分；以及自該啞晶粒將該載體脫離。
  2. 如申請專利範圍第1項的方法，其中該啞晶粒係一未切割檔片之一部分，以及該方法進一步包括：薄化該未切割的檔片，該第一第一階裝置晶粒及該第二第一階裝置晶粒附接至該薄化的未切割檔片中的該啞晶粒；以及切割該複合晶圓成為複數個封裝，該薄化的檔片被切割為複數個啞晶粒，其中該複數個啞晶粒包括該啞晶粒。
  3. 如申請專利範圍第1項的方法，其中該啞晶粒係一分離的晶粒，以及該方法進一步包括切割該複合晶圓，以形成包括該啞晶粒的一封裝，其中該啞晶粒的邊緣係與該封裝的個別最近邊緣相隔。
  4. 如申請專利範圍第1項的方法，進一步包括：形成複數個第二貫穿通路於該第一第一階裝置晶粒與該等第一貫穿通路上方並且電耦合至該第一第一階裝置晶粒與該等第一貫穿通路；附接一第三階裝置晶粒於該第二階裝置晶粒上方；以及囊封該等第二貫穿通路與該第三階裝置晶粒於一第三囊封材料中，其中該等重佈線係形成於該第三囊封材料上方。
  5. 一種製造半導體元件的方法，其包括：附接一檔片於一載體上方，其中該檔片係無積體電路裝置；薄化該檔片；附接複數個第一階裝置晶粒至該薄化的檔片，其中該等第一階裝置晶粒包括一第一第一階裝置晶粒及一第二第一階裝置晶粒；堆疊複數個第二階裝置晶粒於該等第一階裝置晶粒上方，其中該等第二階裝置晶粒其中之一包括一第一部分及一第二部分，該第一部分與該第一第一階裝置晶粒重疊，該第二部分與該第二第一階裝置晶粒重疊；形成複數個貫穿通路電耦合至該等第一階裝置晶粒，其中該等貫穿通路包括一貫穿通路電耦合至該第一第一階裝置晶粒的一電連接體；形成複數個重佈線於該等貫穿通路與該等第二階裝置晶粒上方並且該等重佈線電耦合至該等貫穿通路與該等第二階裝置晶粒；以及進行一晶粒切割，以分離該檔片、該等第一階裝置晶粒、以及該等第二階裝置晶粒成為複數個封裝，該複數個封裝各自包括一啞晶粒於該檔片中、該等第一階裝置晶粒其中之一、以及該等第二階裝置晶粒其中之一。
  6. 如申請專利範圍第5項的方法，進一步包括：囊封該等第一階裝置晶粒於一第一囊封材料中；形成一介電層於該第一囊封材料與該等第一階裝置晶粒上方；以及囊封該等第二階裝置晶粒與該等貫穿通路於一第二囊封材料中，其中該第二囊封材料係位於該介電層上方。
  7. 如申請專利範圍第5項的方法，進一步包括：在附接該等第一階裝置晶粒之前，附接該檔片至一載體，該薄化係在該檔片附接至該載體之後進行；以及在形成該等重佈線之後，自該檔片將該載體脫離。
  8. 一種半導體元件的封裝，其包括：一啞晶粒；一第一第一階裝置晶粒及一第二第一階裝置晶粒，位於該啞晶粒上方並且附接至該啞晶粒；一第一囊封材料，囊封該第一第一階裝置晶粒及該第二第一階裝置晶粒，該第一囊封材料包括一部分，其包圍該啞晶粒，並且該第一囊封材料的該部分係與該啞晶粒齊平；一第二階裝置晶粒，位於該第一第一階裝置晶粒及該第二第一階裝置晶粒上方，其中該第二階裝置晶粒包括一第一部分及一第二部分，該第一部分與該第一第一階裝置晶粒重疊，該第二部分與該第二第一階裝置晶粒重疊；複數個貫穿通路，重疊於該第一第一階裝置晶粒且電連接至該第一第一階裝置晶粒，其中該等貫穿通路係與該第二階裝置晶粒同階層；一第二囊封材料，囊封該第二階裝置晶粒與該等貫穿通路於其中；以及複數個重佈線，位於該等貫穿通路與該第二階裝置晶粒上方並且電耦合至該等貫穿通路與該第二階裝置晶粒。
  9. 一種半導體元件的封裝，其包括：一啞晶粒，其係無積體電路裝置；一第一第一階裝置晶粒及一第二第一階裝置晶粒，位於該啞晶粒上方並且附接至該啞晶粒；一第一囊封材料，囊封該第一第一階裝置晶粒及該第二第一階裝置晶粒；一第二階裝置晶粒，位於該第一第一階裝置晶粒及該第二第一階裝置晶粒上方，其中該第二階裝置晶粒包括一第一部分及一第二部分，該第一部分與該第一第一階裝置晶粒重疊，該第二部分與該第二第一階裝置晶粒重疊；複數個貫穿通路，重疊於該第一第一階裝置晶粒且電連接至該第一第一階裝置晶粒，其中該等貫穿通路係與該第二階裝置晶粒同階層；一第二囊封材料，囊封該第二階裝置晶粒與該等貫穿通路於其中；以及複數個重佈線，位於該等貫穿通路與該第二階裝置晶粒上方並且電耦合至該等貫穿通路與該第二階裝置晶粒。
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