KR101194527B1 - Ｔｅｄ를 감소시키기 위한 이온 주입 방법 - Google Patents

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Abstract

이온 주입 방법으로서, 반도체 기판을 제공하는 단계; 반도체 기판 표면의 법선에 대하여 20 내지 60°범위의 각도에서 주입 방향으로 반도체 기판에서 예비-비정질화 주입을 수행하는 단계; 및 얕은 접합부를 제공하기 위하여 반도체 기판에서 도펀트의 주입을 수행하는 단계를 포함한다. 본 발명의 특징에 있어서, 상기 방법은 제1 주입 에너지로 반도체 기판에서 예비-비정질화 주입을 수행하는 단계 및 제2 주입 에너지로 반도체 기판에서 결함 트랩핑 원소의 주입을 수행하는 단계를 더 포함하며, 제2 주입 에너지에 대한 제1 주입 에너지의 비율은 10 내지 40%의 범위이다.

Description

ＴＥＤ를 감소시키기 위한 이온 주입 방법{A METHOD OF ION IMPLANTATION TO REDUCE TRANSIENT ENHANCED DIFFUSION}
본 발명은 일시적 강화 확산(TED: transient enhanced diffusion)을 감소시키기 위한 이온 주입 방법에 관한 것이다.
특히 반도체 소자의 실리콘 기판에서 붕소층과 같은 얕게 도핑된 층의 일시적 강화 확산(TED)은 공지된 문제점이다.
붕소층과 같은 얕게 도핑된 층 또는 영역이 이온 주입에 의해 반도체 기판에 형성될 때, 접합부 깊이는 단지 이온 주입 에너지에 의존하는 것이 아니라, 주입된 이온들이 후속하는 열처리 동안 결정 격자를 통해 이동할 때 TED와 같은 현상 및 채널링에도 의존할 수 있다. 채널링을 제거하기 위하여, 예를 들어, 실리콘, 게르마늄 및 불소와 같이 전기적으로 활성화되지 않는 이온들을 사용하는 이온 주입에 의해 반도체 기판을 비정질화하도록 예비-비정질화(pre-amorphisation) 기술들을 사용하는 것이 공지되어 있다. 그러나, 예비-비정질화 이온 주입은 하부 결정성 반도체 재료에 인접한 비정질 표면층을 기판에 생성하고, 비정질/결정(a/c) 계면 너머에(beyond) 다수의 결함(defect)들을 생성한다. 이러한 결정 결함들은 일반적으로 엔드 오브 레인지(EOR: End of Range) 결함들로 불린다. 이러한 종류의 결함들은 반도체 소자의 활성화 및 어닐링의 이어지는 열처리들 동안 이전에 주입된 도펀트 이온들의 확산을 향상시키는 것으로 공지되었다. 열처리 동안(어닐링 및 활성화에 대한), 비정질화된 층은 재결정화되고, EOR 결함들은 구조물의 표면을 향해 효과적으로 이동하는 반도체 간극을 분해시켜, EOR 결함들은 TED에 대한 메커니즘을 제공하도록 표면 도핑된 층에 존재하게 된다.
공지된 바와 같이, TED는 도핑된 층내의 도펀트 확산력을 증가시키며 결과적으로 얕게 도핑된 층의 깊이가 증가된다. 반도체 소자의 크기를 감소시키는 것이 요구됨에 따라, EOR 결함들을 감소시킴으로써 도핑된 층의 깊이를 감소시키도록 TED의 효과를 감소시키는 다수의 기술들이 제안되어 왔다.
WO 03/049163호는 표면 주입된 붕소 층과 비정질/결정(a/c) 계면 너머에 있는 EOR 결함들 사이에 위치된 트랩 원소(element)가 풍부한 층을 제공함으로써 TED를 감소 또는 제거하는 것을 개시한다. 그 후, 열처리 동안, 이동하는 결함들은 본질적으로 원소 풍부 층에 의해 멈춰서거나 또는 트랩되어, 상기 표면으로 이동할 수 없어 붕소층에 TED 메커니즘이 제공된다. 결과적으로, 기판에 더 얕고 보다 경사진 프로파일(steeper profile)을 가질 수 있는 접합부가 형성될 수 있다.
상기 PCT 공보는 트랩핑 원소(일반적으로 탄소 원자들)의 층이 비정질화 이온 주입 이전 또는 이후의 이온 주입에 의해 삽입될 수 있음을 시사하였으나, 상기 공보에 개시된 실시예는 실리콘 기판상에 탄소가 풍부한(carbon enriched) 실리콘층을 성장시키기 위하여 분자 빔 에피택시(MBE: molecular beam epitaxi)를 사용하며, 실리콘 기판은 그 후, 부가적인 순수한 실리콘층으로 커버된다. 상기 PCT 출원은 또한 접합부의 전기적 특성들의 손상을 피하기 위하여 활성 붕소 접합 영역에 탄소 원자들의 존재를 방지하는 것이 중요하다는 것을 시사한다.
본 발명은 순수하게 이온 주입 기술들에 의해 TED를 감소시키는 장점을 제공하는 이온 주입 공정을 제안한다.
본 발명의 일 양상에 따라, 반도체 기판을 제공하는 단계, 제1 주입 에너지로 상기 반도체 기판에서 예비-비정질화 주입을 수행하는 단계, 제2 주입 에너지로 상기 반도체 기판에서 결함 트랩핑 원소의 주입을 수행하는 단계 및 얕은 접합부를 제공하기 위하여 상기 반도체 기판에서 도펀트의 주입을 수행하는 단계를 포함하는 주입 방법이 제공되며, 여기서 제2 주입 에너지에 대한 제1 주입 에너지의 비율은 10 내지 40%의 범위이다.
본 발명에 따라, 기판에는 제1 에너지에서의 예비-비정질화 주입(통상적으로 게르마늄), 제2 에너지에서의 결함 트랩핑 원소, 통상적으로 탄소의 주입, 및 원하는 도펀트, 통상적으로 붕소의 주입이 이루어져 얕은 접합부가 제공된다. 명백하게, 예비-비정질화 주입의 에너지는 비정질/결정 계면이 얕은 붕소층의 상당히 아래에 있기에 충분해야만 한다. 본 발명자들은 주입의 후속 열처리 동안, TED를 최소화하는 것과 관련하여, 게르마늄 비정질화 주입 에너지의 약 1/4에서 탄소가 주입된다면 최상의 결과가 얻어질 수 있음을 발견하였다. 그 후, 깊이를 갖는 탄소 밀도의 최대치(peak)는 비정질/결정(a/c) 계면 이상이다. 또한, 탄소 최대치는 붕소층보다 깊어야만 한다. 비정질화 주입이 더 깊은 a/c 계면을 형성하는 더 높은 에너지로 이루어진다면, 게르마늄 비정질화 주입 에너지에 대한 탄소 주입 에너지의 비율은 1/4 미만일 수 있다.
요약해서 말하면, 비정질화 주입과 트랩핑 원소의 주입간의 에너지 비율은 기판의 표면으로 이동하는 간극을 트랩핑하기 위해, 반도체 기판의 비정질화 반도체 재료와 결정성 반도체 재료 사이의 계면(즉, a/c 계면)과 얕은 접합부 사이에 트랩핑 원소가 위치되도록 선택된다. 트랩핑 원소의 주입과 비정질화 주입 사이의 에너지들의 유사한 비율은 다른 재료들에 대해서도 유도될 수 있다. 비정질화에 대한 대안은 실리콘 이온들의 주입이다. 결함 트랩핑 원소들로서 다른 가능한 원소들로는 질소 및 불소가 있다.
본 발명의 제2 양상에 따라, 반도체 기판을 제공하는 단계, 상기 반도체 기판의 표면의 법선에 대하여 20 내지 60°의 범위의 각도의 주입 방향으로 상기 반도체 기판에서 예비-비정질화 주입을 수행하는 단계 및 얕은 접합부를 제공하기 위하여 상기 반도체 기판에 도펀트의 주입을 수행하는 단계를 포함하는 주입 방법이 제공된다.
상기 제2 양상에 따른 방법은 반도체 기판에 결함 트랩핑 원소의 주입을 수행하는 단계를 더 포함할 수 있다.
본 발명의 제2 양상의 특징은 상기 각도가 35 내지 40°의 범위라는 것이다.
얕은 접합부를 제공하기 위한 반도체 기판의 도펀트 주입은 주입의 방향이 반도체 기판 표면의 법선에 대하여 20 내지 60°의 범위의 각도가 되도록 주입을 수행하는 단계를 포함할 수 있다.
상기 개시된 제2 양상이 상기 개시된 제1 양상과 함께 또는 개별적으로 사용될 수 있음을 알 수 있을 것이다.
본 발명의 제3 양상에 따라, 실리콘 기판을 제공하는 단계; 제1 주입 에너지로 상기 반도체 기판에 제1 예비-비정질화 주입을 수행하는 단계; 제2 주입 에너지로 상기 반도체 기판에서 제2 예비-비정질화 주입을 수행하는 단계; 및 얕은 접합부를 제공하기 위하여 상기 반도체 기판에 도펀트 주입을 수행하는 단계를 포함하는 주입 방법이 제공되며, 여기서, 제1 주입 에너지는 제2 주입 에너지보다 크다.
대안적으로, 제3 양상에 따른 방법은, 실리콘 기판을 제공하는 단계; 제1 주입량으로 상기 반도체 기판에서 제1 예비-비정질화 주입을 수행하는 단계; 제2 주입량으로 상기 반도체 기판에서 제2 예비-비정질화 주입을 수행하는 단계; 및 얕은 접합부를 제공하기 위하여 상기 반도체 기판에 도펀트 주입을 수행하는 단계를 포함하며, 여기서 제1 주입량은 제2 주입량보다 크다.
또한, 제1 예비-비정질화 주입 단계의 주입 에너지 및 주입량(dose)은 제2 예비-비정질화 주입 단계의 주입 에너지 및 주입량보다 더 클 수 있음을 이해할 수 있을 것이다.
상기 개시된 제3 양상은 상기 개시된 제1 양상 및/또는 상기 개시된 제2 양상 또는 그들의 조합과 함께 또는 개별적으로 사용될 수 있음을 이해할 수 있을 것이다.
본 발명에 따른 주입 방법이 다음의 첨부 도면들을 참조로 하여 단지 실시예로서 설명될 것이다.
도 1은 열 처리 이전에 상이한 주입 에너지들에 대한 탄소 트랩핑 원소의 위치들 및 반도체 기판의 일부의 상이한 층들을 보이는 개략적인 단면도;
도 2는 상이한 탄소 트랩핑 원소 에너지에 대한 붕소층 SIMS 프로파일들을 나타내는 그래프;
도 3은 상이한 게르마늄 예비-비정질화 에너지에 대응하는 상이한 a/c 계면들에 대한 붕소층 SIMS 프로파일을 나타내는 그래프;
도 4는 상이한 탄소 트랩핑 원소 에너지들에 대한 붕소층 SIMS 프로파일들을 도시하는 그래프;
도 5는 열처리 이전에 반도체 기판의 표면의 법선에 대한 0°의 각도에서 예비-비정질화 주입 후에 반도체 기판의 일부분의 상이한 층들을 나타내는 개략적인 단면도;
도 6은 열 처리 후에 반도체 기판의 표면의 법선에 대한 30°의 각도에서 예비-비정질화 주입 후에 반도체 기판의 일부분의 상이한 층들을 나타내는 개략적인 단면도;
도 7은 열처리 이전에 반도체 기판의 표면의 법선에 대한 40°의 각도에서 예비-비정질화 주입 후에 반도체 기판의 일부분의 상이한 층들을 나타내는 개략적인 단면도;
도 8은 어닐링 처리를 수반하는, 반도체 기판의 표면의 법선에 대해 0°의 각도에서의 예비-비정질화 주입 후에 반도체 기판의 횡단면을 나타내는 투과형 전자 현미경(TEM: transmission electron microscope)의 도면;
도 9는 어닐링 처리를 수반하는, 반도체 기판의 표면의 법선에 대해 30°의 각도에서 예비-비정질화 주입 후에 반도체 기판의 횡단면을 나타내는 TEM 도면;
도 10은 어닐링 처리를 수반하는, 반도체 기판의 표면의 법선에 대해 40°의 각도에서 예비-비정질화 주입 후에 반도체 기판의 횡단면을 나타내는 TEM 도면;
도 11은 상이한 경사 각도에 대하여, 상이한 어닐링 온도에 대한 시트 저항(sheet resistance)을 나타내는 그래프이다.
이제 본 발명의 장점들을 증명하는 실험들이 도면들을 참조로 하여 개시될 것이다.
설명된 바와 같이, 본 발명의 제1 양상은 예를 들어, Ge, C 및 B를 공동-주입(co-implanting)하고 스파이크 어닐링을 이용함으로써 가장 얇고 가장 급격한 접합부(abrupt junction)를 형성하기 위한 비정질화(게르마늄) 주입 에너지와 트랩핑 원소(탄소) 사이의 비율에 대한 것이다. 상기 언급된 PCT 출원의 저자들은 비정질 층 내에서 탄소층의 배치에 대한 붕소 TED 감소의 임의의 의존성을 논의하지 않고도 비정질 깊이 내의 탄소의 배치를 기재한다.
본 발명자들은 가장 얇고 가장 급격한 접합부를 형성하고 붕소 TED를 효과적으로 감소시키도록 탄소가 주입되고 탄소의 배치가 최적화되는 것을 제안한다.
본 발명자들은 탄소 에너지가 게르마늄 에너지의 10 내지 40%의 범위, 바람직하게는 25% 여야만 하며, 그렇지 않으면 붕소의 감소는 최적화되지 않음을 발견하였다. 본 발명자들은 이것을 두 개의 상이한 비정질 층들(300Å및 1100Å)로 실험적으로 증명하였다.
도 1은 어닐링 단계 이전의 반도체 기판(45)(실험에서 실리콘 기판이 사용되었다)의 일부를 나타내며, 상기 기판은, 표면(15)을 통해 주입이 이루어지는 표면(15), 예비-비정질화 공정에 의해 형성된 실리콘 기판(45)내의 비정질 실리콘 영역또는 층(25), 및 실리콘 기판(45) 내의 결정 실리콘 영역(35)을 갖는다. 1100Å의 깊은 비정질 층을 획득하기 위하여, 본 발명자들은 1E15 도즈량으로 80keV에서 주입되는 게르마늄을 사용하였다. 본 발명자들은 1keV, 10keV, 37keV 및 60keV에서 2E14, 1E15, 3E15, 4E15 ions/cm2의 도즈량으로 탄소를 주입하였다. 실리콘 기판에서 탄소 트랩핑 원소의 결과적인 위치들이 도 1에 도시된다: 위치(10)는 2E14 ions/cm2의 도즈량의 1keV의 탄소 주입 에너지에 대응하고, 위치(20)는 1E15 ions/cm2의 도즈량의 10keV의 탄소 주입 에너지에 대응하고, 위치(30)는 3E15 ions/cm2의 도즈량의 37keV의 탄소 주입 에너지에 대응하며, 위치(40)는 4E15 ions/cm2의 도즈량의 60keV의 탄소 주입 에너지에 대응한다.
탄소 에너지 증가와 함께 상기 도즈량을 증가시킴으로써, 본 발명자들은 0.5at%의 탄소의 일정한 최대치 원자 농도를 유지했다.
1keV, 10keV, 37keV 및 60keV의 탄소 에너지들은 0.5keV 붕소 Rp에, 붕소와 a/c 계면 사이에, a/c 계면 너머에 EOR 결함이 발생되는 a/c 계면에, 그리고 a/c 계면 훨씬 너머에 있는 결정 실리콘 내부에, 각각 탄소를 위치시킬 것이다.
모든 샘플들은 0.5keV, 1E15 ions/cm2에서 붕소로 주입되고, 1050℃ 스파이크에서 어닐링된다.
4개의 상이한 탄소 에너지들로 획득된 붕소 SIMS 프로파일들이 도 2에 나타나진다. 다음과 같은 사실은 명백하다:
1 - 최적 탄소 에너지는 붕소 TED를 효율적으로 감소시키기 위해 10keV일 필요가 있다.
2 - 탄소는 비정질화층 내부에 위치될 필요가 있으며, a/c 계면에 또는 그 너머에 있지 않을 필요가 있다.
3 - 탄소는 붕소와 오버래핑되면 안 된다.
질의될 필요가 있는 질문은 다음과 같다: 10keV C가 비정질 층 내에 위치될 탄소에 대한 최적 탄소 에너지라면, 비정질 층의 최소 깊이는 1100Å인가? 또는 최소 깊이 임계치 위에서 10keV 탄소 에너지가 붕소 TED를 완전히 감소시키지 않을 최소 깊이 임계치가 존재하는가?
이러한 질문에 답하기 위하여, 본 발명자들은 붕소 및 탄소 에너지들 각각을 0.5keV 및 10keV로 변하지 않도록 유지시켰으며, 5keV, 10keV 및 40keV 및 80keV에서 게르마늄을 주입함으로써 비정질 깊이를 변경하였다.
대응 접합부의 붕소 SIMS 프로파일들이 도 3에 나타내지며, 주입된 10keV 탄소 및 상이한 Ge 에너지들에 대응하는 상이한 a/c 계면들의 배치가 또한 도시된다.
5 및 10keV 게르마늄을 사용함으로써, 최대 탄소 농도(주입된 최대치로서)는 각각 100 및 180Å에 대응하는 두 개의 Ge 에너지에 의해 생성되는 a/c 계면들 너머에 있을 400Å에 위치될 것임이 명백하다.
40keV 또는 80keV에서 게르마늄 에너지를 사용함으로써, 거의 동일한 접합부가 획득되어, 최소 게르마늄 에너지는 약 580Å의 비정질 깊이에 대응하는 40keV이다.
이러한 40keV의 최소 게르마늄 에너지는 탄소 에너지의 4배이다.
최소 게르마늄 에너지와 탄소 에너지 사이의 에너지 비율이 4라는 것을 증명하기 위하여, 본 발명자들은 20keV 1E15 도즈에서의 게르마늄, 0.5keV, 1E15 ions/cm2에서의 붕소로 웨이퍼들의 세트를 주입하였다. 탄소는 2keV, 5keV, 6keV, 7keV, 8keV 및 10keV의 상이한 에너지로 주입된다.
도 4에 도시된 붕소 SIMS 프로파일로부터 다음이 명백해진다:
1 - 탄소 공동-주입 처리는 탄소 에너지에 대하여 매우 민감하다: 즉, 단지 1keV만큼 탄소 에너지를 증가시킴으로써 접합부가 변화한다.
2 - 10keV에서 탄소를 사용할 때, 최대 탄소 농도(주입된 최대치로서)는 약 400Å에서 위치되고, 이는 20keV 게르마늄에 의해 생성된 a/c 계면 (300Å의 비정질 깊이) 너머에 위치된다. 이것은 8keV와 10keV 탄소 사이에 발생되는 가역 반응(reverse behavior)을 설명한다.
3 - 최적 탄소 에너지는 80keV 게르마늄 예비-비정질화를 이용한 이전 실험에서 보여지는 탄소와 게르마늄 사이의 1 내지 4의 에너지 비율을 입증하는 5keV이다.
본 발명의 제1 양상이 탄소 트랩핑 원소, 예비-비정질화 게르마늄 주입, 실리콘 기판 및 붕소의 얕은 접합부와 관련하여 위에서 논의되었으나, 이것은 단지 설명의 편리성을 위한 것이며, 제한하도록 의도된 것이 아님을 이해할 수 있을 것이다. 본 기술 분야의 당업자들은 다양한 재료들이 사용될 수 있음을 본 명세서에 주어진 설명에 기초하여 이해할 수 있을 것이다. 예를 들어, 예비-비정질화 주입 처리는 반도체 기판으로 다음의 반도체 재료들 중 임의의 재료를 주입하는 단계를 포함할 수 있다: 게르마늄, 실리콘, 안티모니, 불소 또는 그런 종류의 다른 것들. 결함 트랩핑 원소는 다음의 재료들 중 임의의 재료일 수 있다: 탄소, 질소 및 불소 또는 그런 종류의 다른 것들. 도펀트는 다음의 재료들 중 임의의 재료일 수 있다: 붕소, 비소 및 인 또는 그런 종류의 다른 것들. 반도체 기판은 실리콘 기판, 갈륨 비소 기판 또는 유사한 기판일 수 있다.
또한 주입 단계들이 임의의 특정 순서대로 수행될 수 있음이 이해될 수 있다.
본 발명자들은 예를 들어, Ge, Xe, Ar, Sb, In, Si, As, As2 등의 예비-비정질화 주입에 대해 틸트(tilt)를 사용하는 방법을 고안하였다. 틸트 주입을 사용하는 장점은 EOR 결함들이 제거되거나 또는 적어도 실질적으로 감소된다는 것이다. 이것은 상기 틸트 방법이 예를 들어, 레이저 어닐링과 같은 비평형 어닐링 공정과 공동으로 사용될 수 있다는 것을 의미한다.
아래에서 설명될 틸트 방법은 상기 개시된 방법과 공동으로 또는 개별적으로 사용될 수 있다.
본 발명에 따른 주입의 틸트 방법은 반도체 기판을 제공하는 단계, 반도체 기판의 표면의 법선에 대하여 20 내지 60° 범위의 각도의 주입 방향으로 반도체 기판에서 예비-비정질화 주입을 수행하는 단계 및 얕은 접합부를 제공하기 위하여 반도체 기판에 도펀트의 주입을 수행하는 단계를 포함한다.
반도체 기판에서 결함 트랩핑 원소의 주입을 수행하는 단계가 또한 사용될 수 있다.
본 발명의 제2 양상에 따른 틸트 방법의 특징은 주입의 각도에 의존하는 에너지로 예비-비정질화 재료를 주입하는 단계를 더 포함하는 예비-비정질화 주입을 수행하는 단계를 포함할 수 있다.
이제 어닐링 이전의 반도체 기판(100)(실험에서 실리콘 기판이 사용되었다)의 일부를 나타내는 도 5 내지 도 7을 참조하며, 상기 기판(100)은, 표면(102)을 통해 주입이 이루어지는 표면(102), 예비-비정질화 공정에 의해 형성된 실리콘 기판(100) 내의 비정질 실리콘 영역 또는 층(104), 및 실리콘 기판(100) 내의 결정 실리콘 영역(106)을 갖는다. 비정질 실리콘 영역(104)과 결정 실리콘 영역(106) 사이의 a/c 계면이 참조 번호 110으로 지정된다. EOR 결함들(108)이 주입 처리 동안 생성되고, a/c 계면(110) 아래에 결정 실리콘 영역(106)에 결집한다.
도 5는 기판(100)의 표면의 법선 방향으로 예비-비정질화 주입이 발생할 때 EOR 결함들(108) 및 a/c 계면(110)의 위치를 도시한다: 즉, 틸트 각도 θ = 0°.
도 6은 기판(100)의 표면의 법선에 대하여 30°의 각도에서 주입 방향으로 예비-비정질화 주입이 발생할 때 EOR 결함들(108) 및 a/c 계면(110)의 위치를 도시한다: 즉, 틸트 각도 θ = 30°.
도 7은 기판(100)의 표면의 법선에 대하여 40°의 각도에서 주입 방향으로 예비-비정질화 주입이 발생할 때 EOR 결함들(108) 및 a/c 계면(110)의 위치를 도시한다: 즉, 틸트 각도 θ = 40°.
도 5 내지 도 7에서 보여지는 바와 같이, 틸트 각도를 증가시키는 효과는 a/c 계면(110)과 기판의 표면(102) 사이에 거리를 감소시키는 것이다. 이것은 단순한 삼각법으로부터 기인한다. 주입 이온들은 주입 방향으로 일정 거리를 침투한다(penetrate). 주입 방향이 실리콘 기판에 수직한 표면에 대하여 기울여질 때(이러한 각도 = 틸트 각도), 비 틸트(no tilt)와 비교할 때 침투 깊이는 cosθ만큼 감소되며, 여기서, θ는 틸트 각도이다.
또한, EOR 결함들(108)과 a/c 계면(110) 사이의 거리는 감소된다. a/c 계면 깊이는 틸트 없이 주입된 동일한 비정질화 주입 에너지에 대하여 감소될 것이나, EOR의 a/c 계면 아래의 깊이 또한 감소된다. EOR 결함들은 a/c 계면에 더 근접하기 때문에, EOR 결함들은 통계적으로 어닐링 처리와 같은 이어지는 열 처리 동안에 비정질층의 재-결정화 기판상에서 더욱 재-결정화될 가능성이 높다. 따라서, 열 처리시에 에피택셜하게 재성장될 때, EOR 결함들은 우수한 품질의 결정 재료를 남기며 비정질 층으로 용해/흡수될 것이며, EOR 결함들은 제거되거나 또는 적어도 실질적으로 감소된다. 예를 들어, 20keV 1E15 게르마늄 예비-비정질화 주입은 기판 표면으로부터 a/c 계면의 30nm 깊이를 산출하며, EOR 결함들의 위치는 기판 표면으로부터 약 50 내지 55nm에 있을 것이다.
틸트 각도는 20 내지 60°의 범위에 있을 수 있고, 여전히 상기 개시된 장점들을 제공할 수 있다. 그러나, 35 내지 40°의 틸트 각도가 선호된다.
틸트 각도(θ)가 비정질화 실리콘 영역(106)의 전체 두께가 틸트 각도 θ = 0°에 대한 것과 동일하도록(즉, a/c 계면(110) 위치가 동일) 증가됨에 따라 주입 에너지는 (예를 들어, cosθ만큼) 증가될 수 있다. 그러나, 이러한 시나리오에서, EOR 결함들이 a/c 계면(110)에 근접하는 현상은(틸트 주입 없는 EOR 결함들의 위치와 비교하여) 여전히 발생하여, EOR 결함들이 a/c 계면(110)에 근접하고, 따라서 통계적으로 더욱 a/c 계면에 의해 흡수되기 쉽다. 결과적으로, EOR 결함들은 제거되거나 또는 적어도 실질적으로 감소된다.
도 8 내지 도 10은 각각 20, 23, 26keV에서 그리고 1E15 도즈로 게르마늄을 실리콘 기판에 주입하는 것 및 후속하는 각각 0° 주입 틸트, 30° 주입 틸트 및 40° 주입 틸트에 대한 1325℃에서의 레이저 어닐링 이후에 반도체 기판의 단면의 TEM 도면을 도시한다. 실리콘 기판의 표면은 참조 번호 102로 나타난다. EOR 결함들은 참조 번호 108로 나타난다. 도 10에서 보여지는 바와 같이, 더 큰 틸트 각도로, EOR 결함들은 실질적으로 보이지 않게 된다.
틸트 주입 ― 여기서, 주입 방향은 기판 표면에 대한 각도임 ― 예를 들어, Ge/Xe 예비-비정질화 주입(PAI: Pre-Amorphisation Implant)은 심하게 손상된 또는 비정질/결정(a/c) 계면의 에지에 인접한 EOR 결함들을 초래한다. 이러한 EOR 결함은 비정질 층에 결합될 것이다. EOR 결함들을 제거하거나 또는 실질적으로 감소시킴으로써, EOR 결함들의 존재와 관련된 접합부 누출(leakage)을 감소시킬 수 있고, 이는 장치 성능을 개선한다.
예비-비정질화 주입을 위한 틸트 방법을 사용하는 추가의 이점은 틸트 각도가 증가되면서 EOR 결함들의 개수가 감소됨에 따라, 도핑 영역 TED가 감소된다는 것이다. 이는 더 나은 장치 성능을 초래하는 감소된 시트 저항(Rs), 도핑된 영역의 더 나은 활성화를 초래한다. 이것은 레이저 어닐링 처리의 상이한 온도 및 상이한 틸트 각도에 대한 상이한 시트 저항(Rs)을 보여주는 도 11에 보여질 수 있다.
틸트 각도에서의 주입을 규정하는 것은 또한 (삼각법에 기초하여) 이온의 측방 스트래글(lateral straggle)을 감소시킬 수 있으며, 이것은 주입 프로파일의 "폭"을 감소시키고, 상기 프로파일의 트레일링 에지(trailing edge)의 가파름(steepness)을 증가시킨다. 이러한 효과들은 모두 접합 영역을 주입하기 위하여 틸트 각도가 사용될 때 형성된 접합부의 개선에 도움을 준다.
레이저 또는 플래시 어닐링 등의 종래의 금속 열 어닐링 또는 비평형/비확산 어닐링과 같은 어닐링 처리는 짧은 시간 동안 고온을 사용하고, 따라서 일반적으로 EOR 결함들이 재결정화에서 흡수되기에 시간이 충분하지 않음에 따라 도핑된 영역의 열악한 활성화를 제공한다. 하나의 각도에서 예비-비정질화 주입을 수행하는 방법은 EOR 결함들을 감소시키기 때문에, 이러한 접근법은 레이저 또는 플래시 어닐링 또는 그외의 것들과 같은 종래의 급속 열 어닐링 또는 비평형/비확산 어닐링과 공동으로 사용될 수 있다. 이러한 어닐링 처리의 장점은 장치 성능을 향상시키도록 장치 활성화가 개선되는 것이다.
상기 접근법은 하나 이상의 주입들이 틸트 각도에서 수행될 수 있는 두 개 이상의 주입들(예를 들어, 예비-비정질화 틸트 주입 및 도핑 영역 틸트 주입 및/또는 트랩핑 원소 틸트 주입)의 공동-주입 방식의 일부로서 사용될 수 있다.
본 문헌의 리포트들은 탄소가 사이에서 흡수함으로써 EOR 손상을 제거하는 것을 돕도록 제안한다. 탄소 및 붕소뿐만 아니라 예비-비정질화 주입의 에너지 및 도즈량을 최적화함으로써, 실리콘에서 붕소의 고체 용해성을 조정하는 것이 가능하다. 레이저 어닐링과 최적 PAI/C/B 주입들을 결합함으로써, 현저한 확산 없이 매우 높은 활성화 레벨을 획득하는 것이 가능하다.
본 발명의 제3 양상에 따른 방법은 다음 단계들을 포함한다:
실리콘 기판을 제공하는 단계;
제1 주입 에너지로 상기 반도체 기판의 제1 예비-비정질화 주입을 수행하는 단계;
제2 주입 에너지로 상기 반도체 기판의 제2 예비-비정질화 주입을 수행하는 단계; 및
얕은 접합부를 제공하기 위하여 상기 반도체 기판의 도펀트 주입을 수행하는 단계 -상기 제1 주입 에너지는 상기 제2 주입 에너지보다 큼-
두 개 이상의 예비-비정질화 주입 단계가 존재할 수 있으며, 상기 제1 및 제2 예비-비정질화 단계들은 임의의 순서로 일어날 수 있음을 이해할 것이다.
상이한 예비-비정질화 단계들의 주입 에너지를 변경함으로써, 상이한 단계들의 EOR 결함들은 결정 실리콘 영역의 상이한 위치들에 위치된다. EOR 결함들을 생성하는 더 낮은 에너지 주입 단계는 더 높은 에너지 주입 단계(또는 단계들)보다 a/c 계면에 인접한다. 더 낮은 에너지 EOR 결함들은 더 높은 에너지 EOR 결함들을 a/c 계면에 결합한다. 결론은, 가장 원거리의 EOR 결함들(즉, a/c 계면으로부터 가장 먼 것들)과 어닐링과 같은 열 처리시에 a/c 계면에 의한 EOR 결함들의 흡수를 용이하게 하는 a/c 계면 사이에 EOR 결함 통로가 제공된다는 것이다. 상기 개시된 바와 같이, 이러한 것은 EOR 결함들을 제거하거나 또는 실질적으로 감소시키게 된다. EOR 결함들을 제거하거나 감소시키는 것의 장점들은 위에 기재되어 있다.
제1 및 제2 주입 에너지 값은 이들의 조합이 하나의 일반적인 예비-비정질화 주입 단계의 에너지와 실질적으로 동일하도록 배열된다. 즉, 일반적인 예비-비정질화 주입 단계는 제3 양상에 따라 제1 및 제2 주입 단계로 쪼개진다. 예를 들어, 에너지(E1) 및 도즈량(D)을 갖는 일반적인 예비-비정질화 단계에 대하여, 제1 예비-비정질화 주입 단계는 제1 에너지(E1)에 있고, 도즈량은 0.5D 내지 1D의 범위에 있으며, 제2 주입 단계는 제2 에너지(E2)에 있고, 여기서 E2는 0.7E1 내지 0.95E1의 범위이며, 도즈량은 0.3D 내지 0.5D의 범위에 있다. 따라서, 제1 및 제2 도즈량의 총계는 D의 100 내지 150%일 수 있다.
일 예로서, 제1 예비-비정질화 주입 단계는 18keV 7E14 도즈량으로 게르마늄의 주입을 포함하고, 제2 예비-비정질화 주입 단계는 16keV 5E14 도즈량으로 게르마늄의 주입을 포함한다.
이러한 본 발명의 제3 양상은 상기 개시된 제1 양상에 따른 방법 및/또는 상기 개시된 제2 양상에 따른 방법 또는 그들의 임의의 조합과 함께 또는 개별적으로 사용될 수 있다.
상이한 주입 에너지를 갖는 상이한 예비-비정질화 주입 단계들을 갖는 대신, 본 발명의 제3 양상은 상이한 주입 도즈량들을 갖는 상이한 예비-비정질화 주입 단계들을 가질 수 있음을 이해할 수 있을 것이다. EOR 결함들의 위치에 대한 영향은 상이한 주입 에너지들과 동일하다: EOR 결함 통로는 가장 원격의 EOR 결함들과 a/c 계면 사이에 형성된다.
제1 및 제2 주입 도즈량들의 값들은 그 조합이 하나의 일반적인 예비-비정질화 주입 단계의 도즈량과 실질적으로 동일하도록 배열된다. 즉, 일반적인 예비-비정질화 주입 단계는 제3 양상에 따라 제1 및 제2 주입 단계로 쪼개진다. 예를 들어, 도즈량(D)을 갖는 일반적인 예비-비정질화 단계에 있어서, 제1 주입 도즈량은 D의 50 내지 100%의 범위에 있고, 제2 주입 단계는 D의 30 내지 50% 이다. 따라서, 제1 및 제2 도즈량의 총계는 D의 100 내지 150%일 수 있다.

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  26. 이온 주입 방법으로서,
    반도체 기판을 제공하는 단계;
    제1 주입 에너지로 상기 반도체 기판에 제1 예비-비정질화 주입을 수행하는 단계;
    제2 주입 에너지로 상기 반도체 기판에 제2 예비-비정질화 주입을 수행하는 단계; 및
    상기 제1 예비-비정질화 주입 및 제2 예비-비정질화 주입을 수행한 이후에, 얕은 접합부를 제공하기 위하여 상기 반도체 기판에 도펀트의 주입을 수행하는 단계
    를 포함하며,
    상기 제1 주입 에너지는 상기 제2 주입 에너지보다 크고,
    상기 제1 예비-비정질화 주입을 수행하는 단계 및 제2 예비-비정질화 주입을 수행하는 단계는 임의의 순서로 수행될 수 있고,
    상기 제1 예비-비정질화 주입을 수행하는 단계 및 제2 예비-비정질화 주입을 수행하는 단계의 각각에 대하여, 예비-비정질화 주입을 수행하는 단계는 주입 방향이 상기 반도체 기판의 표면의 법선에 대하여 20 내지 60°범위의 각도에 있도록 주입을 수행하는 단계를 포함하고, 상기 주입 에너지는 주입의 상기 각도에 의존하며, 상기 각도가 증가됨에 따라 상기 주입 에너지가 증가되는,
    이온 주입 방법.
  27. 이온 주입 방법으로서,
    반도체 기판을 제공하는 단계;
    제1 주입 도즈량(dose)으로 상기 반도체 기판에 제1 예비-비정질화 주입을 수행하는 단계;
    제2 주입 도즈량으로 상기 반도체 기판에 제2 예비-비정질화 주입을 수행하는 단계; 및
    상기 제1 예비-비정질화 주입 및 제2 예비-비정질화 주입을 수행한 이후에, 얕은 접합부를 제공하기 위하여 상기 반도체 기판에 도펀트의 주입을 수행하는 단계
    를 포함하며,
    상기 제1 주입 도즈량은 상기 제2 주입 도즈량보다 크고,
    상기 제1 예비-비정질화 주입을 수행하는 단계 및 제2 예비-비정질화 주입을 수행하는 단계는 임의의 순서로 수행될 수 있고,
    상기 제1 예비-비정질화 주입을 수행하는 단계 및 제2 예비-비정질화 주입을 수행하는 단계의 각각에 대하여, 예비-비정질화 주입을 수행하는 단계는 주입 방향이 상기 반도체 기판의 표면의 법선에 대하여 20 내지 60°범위의 각도에 있도록 주입을 수행하는 단계를 포함하고, 주입 에너지는 주입의 상기 각도에 의존하며, 상기 각도가 증가됨에 따라 상기 주입 에너지가 증가되는,
    이온 주입 방법.
  28. 제26항에 있어서,
    제3 주입 에너지로 상기 반도체 기판에 결함 트랩핑(defect trapping) 원소의 주입을 수행하는 단계를 더 포함하며,
    상기 제1 주입 에너지에 대한 상기 제3 주입 에너지의 비율은 10 내지 40%의 범위인, 이온 주입 방법.
  29. 제28항에 있어서,
    상기 비율은 실질적으로 25%인, 이온 주입 방법.
  30. 제28항에 있어서,
    예비-비정질화 주입을 수행하는 단계는, 게르마늄, 실리콘, 불소, 안티몬 중 어느 하나의 반도체 재료를 상기 반도체 기판으로 주입하는 단계를 포함하는, 이온 주입 방법.
  31. 제28항에 있어서,
    상기 결함 트랩핑 원소는 탄소, 질소 및 불소 중 어느 하나의 재료인, 이온 주입 방법.
  32. 제28항에 있어서,
    상기 예비-비정질화 주입을 수행하는 단계는 게르마늄을 상기 반도체 기판으로 주입하는 단계를 포함하고, 상기 결함 트랩핑 원소는 탄소이며, 상기 제1 주입 에너지에 대한 상기 제3 주입 에너지의 비율은 실질적으로 25%인, 이온 주입 방법.
  33. 제28항에 있어서,
    상기 도펀트는 붕소, 비소 및 인 중 임의의 하나의 재료인, 이온 주입 방법.
  34. 삭제
  35. 삭제
  36. 삭제
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  38. 삭제
  39. 삭제
  40. 제26항에 있어서,
    상기 도펀트의 주입을 수행하는 단계는 주입 방향이 상기 반도체 기판의 표면의 법선에 대하여 20 내지 60° 범위의 각도에 있도록 주입을 수행하는 단계를 포함하는, 이온 주입 방법.
  41. 제26항에 있어서,
    상기 예비-비정질화 주입을 수행하는 단계의 각도는 35 내지 40°범위인, 이온 주입 방법.
  42. 삭제
  43. 제26항에 있어서,
    상기 반도체 기판에서 결함 트랩핑 원소의 주입을 수행하는 단계를 더 포함하는, 이온 주입 방법.
  44. 제26항에 있어서,
    어닐링 처리를 수행하는 단계를 더 포함하는, 이온 주입 방법.
  45. 제44항에 있어서,
    상기 어닐링 처리는 급속 열 어닐링 및 비평형 어닐링 중 하나를 포함하는, 이온 주입 방법.
  46. 제27항에 있어서,
    상기 제1 예비-비정질화 주입은 제1 주입 에너지에서 수행되고, 상기 제2 예비-비정질화 주입은 제2 주입 에너지에서 수행되며,
    상기 방법은 제3 주입 에너지로 상기 반도체 기판에 결함 트랩핑 원소의 주입을 수행하는 단계를 더 포함하고,
    상기 제1 주입 에너지에 대한 상기 제3 주입 에너지의 비율은 10 내지 40%의 범위인, 이온 주입 방법.
  47. 제46항에 있어서,
    상기 예비-비정질화 주입을 수행하는 단계는 게르마늄을 상기 반도체 기판으로 주입하는 단계를 포함하고, 상기 결함 트랩핑 원소는 탄소이며, 상기 제1 주입 에너지에 대한 상기 제3 주입 에너지의 비율은 실질적으로 25%인, 이온 주입 방법.
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