KR19990045244A - 얕은 접합 형성 방법, 반도체 구조체 및 전계 효과 트랜지스터 - Google Patents

얕은 접합 형성 방법, 반도체 구조체 및 전계 효과 트랜지스터 Download PDF

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Abstract

고 에너지 합동 이온 주입 단계와, 저 에너지 도판트 이온 주입 단계와, 고속 등온 어닐링 단계(fast isothermal annealing step)를 사용하여 극히 얕은 반도체 접합을 형성하는 방법이 제공된다. 상기 극히 얕은 반도체 접합을 포함하는 FET와 CMOS 디바이스와 같은 마이크로전자 디바이스들이 또한 본 명세서에 제시된다.

Description

얕은 접합 형성 방법, 반도체 구조체 및 전계 효과 트랜지스터
본 발명은 마이크로전자장치(microelectronics)에 관한 것으로서, 특히 상보형 금속 산화물 반도체(Complemenary Metal Oxide Semiconductor)(CMOS) 디바이스와 같은 전계 효과 트랜지스터(Field Effect Transistor)(FET) 디바이스내에 극히 얕은 접합(ultra-shallow junction)을 제조하는 방법에 관한 것이다.
CMOS 디바이스가 소형화됨에 따라, ASIC 고속 마이크로프로세서 및 메모리와, 저전력 핸드헬드(hand-held) 계산 장치와, 케이블 모뎀과, 진보된 멀티미디어 오디오 및 비디오 장치와 같은 여러가지 네트워크 중심 계산 제품들이 폭발적으로 증가하게 되었다. 보다 작은 CMOS 디바이스는 전형적으로, 보다 고속이고 보다 양호한 성능의 단말 사용자 시스템을 가능하게 하는 보다 빠른 스위칭 시간을 보이고 있다.
CMOS 디바이스의 소형화 과정에는, CMOS 디바이스 구조의 여러 수평 및 수직 치수의 축소 스케일링이 수반된다. 특히, P 타입 혹은 n 타입 트랜지스터의 이온 주입된 소스/드레인 접합의 두께는 기판 채널 도핑(substrate channel doping)의 대응하는 확대 스케일링에 따라 축소 스케일링된다. 이러한 방식으로, 일정한 전계가 트랜지스터 채널내에서 유지되며, 이로써 축소 스케일링된 CMOS 트랜지스터에 대하여 보다 고속의 성능이 가능하게 된다. 예컨대, 0.1 ㎛ CMOS 디바이스의 경우, 트랜지스터 채널에 가장 가까운 소스/드레인 확장 접합은 50 ㎚ 디바이스 만큼 얕고, 1×1018/cm3만큼의 채널 도핑 농도를 가진다.
임계 게이트 치수가 0.25 ㎛ 보다 작은 CMOS 디바이스의 경우, 얕은 접합이 유일한 필요 조건은 아니다. 소스/드레인 확장 접합에 있어서, 보다 중요한 필요 조건은 트랜지스터 채널에 인접한 접합/도판트 프로파일 기울기가 가팔라야 한다는 것이다. 도 1a에 도시한 바와 같이, 접합/프로파일 기울기가 점점 덜 가파르게 됨에 따라, 소스/드레인 도판트가 점점 더 트랜지스터 채널내로 침투하게 된다. 그 결과, 0.25 마이크론 이하의 CMOS 디바이스에 대한 임계 전압 롤오프(roll-off) 특성이 불량하게 된다(예컨대, 도 1b를 보라). 따라서, 소형의 진보된 CMOS 디바이스의 경우, 소스/드레인 확장 접합 프로파일이 얕고, 가파르며, 높은 표면 농도를 구비하는 것이 필수적이다.
CMOS 디바이스내에 소스/드레인 확장 접합의 형성은, 종래 기술에 있어서 통상 도판트 실리콘 기판의 알맞게 마스킹된 소스/드레인 영역내에 붕소(p 타입) 혹은 비소 및 인(n 타입) 으로써 이온 주입함으로써, 수행된다. 이온 주입하는 동안 이온 채널링 － 이는 이온 주입된 프로파일을 확대할 것임 － 을 최소화하기 위하여, 실리콘 기판은 대개 Ge 혹은 Si와 같은 중이온(heavy ion)으로써 사전비결정질화된다(preamorphize). 실리콘의 사전비결정질화(preamorphization)는, 충분한 이온 도즈(dose)를 사용하여, Si 기판의 표면을 결정 상태에서 비결정 상태로 변환하는 공정이다. 변환된 비결정 영역의 깊이는 이온 특성, 이온 에너지 및 실리콘 기판상의 입사(incident) 이온들의 도즈에 달려 있다 사전비결정질화 공정은 이온 주입된 프로파일을 예리하게 하고, 차후 열적 어닐링 동안 액피택셜 실리콘 재성장을 향상시키는데 도움이 되지만, 이는 또한, 광범위한 결정 손상과, 사전비결정질화된 이온의 EOR(the End of Range)에서 과잉 Si 격자간극(excess Si interstiatials)을 야기한다. 당업자에게 알려진 바와 같이, Si 격자간극은 결정 SI 기판에 대한 이온 충격에 의해 생성된 Si 원자로 치환된다. 열적 어닐링 동안, 이들 EOR의 존재는 해로운데, 이는 과잉 Si 격자간극이 Si 기판을 통한 도판트의 확산을 보통의 경우보다 (10 내지 1000 배 정도)을 상당히 증가시켜, 훨씬 더 깊은 소스/드레인 접합 및 보다 불량한 접합 프로파일을 야기하기 때문이다.
도판트 원자 주위에 과잉 Si 격자간극이 존재함으로 인하여 이렇게 도판트의 확산이 상당히 증강되는 현상을 흔히, 종래 기술에 있어서 과도적 증강형 확산(transient enhanced diffusion)(TED)이라고 부른다. 특히, 이온 채널링 및 과도적 확산과 함께, 작은 붕소 도판트의 상대적으로 높은 확산도는, 작은 p 타입 CMOS 디바이스의 제조를 어렵게 하고 있다. 상술한 조합(이온 채널링, 과도적 확산 및 상대적으로 높은 확산도)은 또한, CMOS 디바이스 기술을 더욱 소형화하기 전에 극복해야만 하는 주요한 장애를 나타낸다.
얕은 접합을 형성하기 위하여 과도적 증강형 접합을 줄이는데 여러 가지 종래 기술의 방안들이 시도되어 왔다. 하나의 방안에 있어서, 탄소 합동 주입물(co-implant)를 사용하여, 고속 열적 어닐링(rapid thermal anneal:RTA) 동안 붕소 도판트의 과도적 확산을 줄였다. 탄소 합동 주입물를 사용하여 얕은 접합을 형성하는데 채용된 조건은 다음과 같다: 붕소 얕은 주입물: 2 keV , 1×1015/cm2도즈 탄소 주입물:(에너지는 기록되어 있지 않음), 2×1014/cm2도즈. RTA 조건은 각각, 950℃, 30초 이거나 또는 1050℃, 30초 이다. 탄소 합동 주입물이 붕소의 과도적 확산을 줄이는데 효과적이지만, 이러한 방법은 RTA 이후에 높은 잔여 결함 밀도가 남게 되는 불이익을 겪게 된다. 이는, 심지어 높은 온도의 어닐링 조건(1050 ℃, 30 초)을 사용하더라도 그러하다. 이러한 높은 잔여 결함 밀도로 인하여, 얕은 접합에 대하여 높은 전기적 누설 현상이 발생된다.
티.에이치.후앙(T.H.Huang)등의 ("Influence of Fluorine Preamorphization on the Diffusion and Activation of Low-energy Implanted Boron during Rapid Thermal Anneal", Appl.Phys.Lett., (1994) Vol.65, No.14, p.1829)에 기록된 또다른 방안은 플루오르(fluorine) 합동 주입물를 사용하여, 고속 열적 어닐링 동안 붕소 도판트의 과도적 확산을 줄이고 있다. 얕은 접합을 형성하는데 본 참조 문헌에서 사용된 조건은 다음과 같다: 40 keV 이온 에너지 및 2×1015/cm2도즈의 플루오르 주입물, 5 keV 붕소 혹은 23 keV BF2얕은 주입물. 후앙 등에 의해 개시된 공정에 있어서, 웨이퍼는 30초 동안, 1000℃, 1050℃ 및 1100℃에서 고속으로 열적 어닐링된다. 플루오르 주입물의 존재로 RTA 동안 붕소의 과도적 증강형 확산이 줄어들긴 하지만, 본 종래 기술의 방법은 또한, 1000℃, 30초 어닐링 이후에 잔여 결함이 남게 되는 불이익을 겪게 된다. 잔여 결함은 단지 1100℃, 30초 어닐링으로써만 제거될 수 있을 뿐이다. 하지만, 실질적인 도판트 운동은 이러한 보다 높은 온도에서 발생하므로, 극히 얕은 접합은 형성될 수가 없다.
에스.사이토(S.Saito)의 "Defect Reduction by MeV Ion Implantation for Shallow Junction Formation", Appl. Phys. Lett., (1993) Vol.63, No.2, p.197 에 기록된 또다른 방안은 사전비결정질화용으로 (40 keV, 1×1015/cm2)의 플루오르 얕은 주입물와, 10 keV 및 5×1015/cm2의 붕소 주입물를 사용하고 있다. 이 다음에, 1MeV 에너지에서 플루오르 혹은 실리콘의 이온 주입이 행해지든가, 아니면 2 MeV 에너지에서 비소의 이온 주입이 행해지게 된다. MeV 주입물에 대해 사용되는 도즈는 5×1014/cm2내지 5×1015/cm2이다. 샘플은 110초 동안 1000℃ 혹은 1100℃에서 고속 열적 어닐링된다. 이러한 실험 조건하에서, 사이토는 MeV 주입물이 플루오르 사전비결정질화 있든지 없든지 간에 붕소의 과도적 확산을 줄이는데 효과적임을 보여 주고 있다. 이 문헌은 또한, 플루오르 사전비결정질화 및 MeV 플루오르 주입을 모두 사용할 때 붕소 도판트 확산을 최대로 줄일 수 있음을 보여 주고 있다. 하지만, 앞서 종래 기술에서 언급한 바와 같이, 플루오르 주입물의 사용은 잔여 결함을 생성하고, 낮은 누설 접합을 형성하는데 1100℃ 만큼의 높은 온도를 필요로 한다.
위에서 언급한 각각의 종래 기술 문헌에서는, 높은 에너지를 사용하여 붕소(2 내지 10keV) 혹은 BF2(23keV)를 반도체 재료에 이온 주입하였다. 하지만, 이러한 에너지 범위는 50nm 미만의 극히 얕은 붕소 도판트 접합을 형성하는데 적합치 않다. 종래 기술에 의해 형성된 모든 접합 깊이는 60 내지 100nm 이다. 고온(>1000℃)과 긴 어닐리 시간(10 내지 30 초)을 함께 사용하면 탄소 혹은 플루오르 합동 주입물(co-implant)로 인한 잔여 결함을 최소화할 수 있지만, 이로 인하여 극히 얕은 접합을 형성하지 못하게 된다. 게다가, 모든 종래 기술은 웨이퍼가 어닐링 온도로부터 냉각되는 하강 속도(ramp down rate)뿐만 아니라 웨이퍼가 원하는 어닐링 온도, 즉 1000℃ 내지 1100℃에 도달하는 속도의 중요성을 간과하고 있다.
마이크로전자장치에서 현재까지 이루어진 발전에도 불구하고, 상술한 모든 단점을 극복하면서 FET 디바이스에 극히 얕은 접합을 제공하는 새롭고 향상된 방법을 제공할 필요가 여전히 존재한다.
본 발명의 목적은 마이크로전자장치내에 극히 얕은 접합을 형성하는 방법을 제공하는 것이다.
본 발명의 또다른 목적은 종래 기술이 안고 있는 상술한 모든 단점을 극복할 수 있는 방법을 제공하는데 있다.
본 발명의 다른 목적은 그 결과로서 생긴 마이크로전자장치가 얕은 확장 접합 ― 그 경계에서 도판트 농도의 급격한 변화를 보임 ― 을 구비하게 하는 방법을 제공하는 것이다.
이러한 그리고 다른 목적 및 이점은 본 발명의 방법에 의해 이루어지는데, 본 방법에서는, 도판트 이온의 저 에너지 이온 주입에 이어지는 고 에너지 이온 주입 단계와 후속 어닐링을 사용함으로써 극히 얕은 접합이 반도체 재료내에 형성된다. 구체적으로는, 본 발명은 반도체 재료내에 극히 얕은 접합을 형성하는 방법에 관한 것으로서,
(a) 제 1 이온을 제 1 깊이로 이온 주입하는데 충분한 제 1 조사(照射) 에너지로 상기 제 1 이온을 반도체 표면에 조사하는 단계와,
(b) 상기 제 1 이온의 상기 제 1 깊이보다 작은 제 2 깊이로 도판트 이온을 이온 주입하는데 충분한 제 2 조사 에너지로 상기 도판트 이온을 상기 반도체 표면에 조사하는 단계와,
(c) 상기 반도체 재료내의 상기 도판트 이온을 실질적으로 어닐링하는데 효과적인 조건하에서, 그리고 상기 제 2 깊이보다 큰 깊이로 상기 도판트 이온이 실질적으로 확산하는 것을 방지하는 소정의 시간동안, 상기 반도체 재료를 가열하는 단계를 포함한다.
본 발명의 바람직한 실시에에 따르면, 단계(b)를 실행하기 이전에, 실질적으로 상기 반도체 재료를 비결정질로 만들어 버리는데 충분한 제 3 조사 에너지로, 그리고 상기 제 2 깊이보다 크고 상기 제 1 깊이보다 작은 제 3 깊이로, 제 2 이온을 상기 반도체 표면에 조사한다.
본 발명의 또다른 바람직한 실시예는, 상기 반도체 재료의 상기 표면 위에 비결정질 절연체 재료의 박막 층을 형성하는 단계를 포함한다. 본 발명의 이러한 실시예가 수행될 때, 상기 형성 단계는 전형적으로 단계(a) 혹은 (b)를 실행하기 전에 일어난다.
본 발명의 또다른 실시예에 있어서, 단계(b)는 단계(a)에 선행할 수가 있다. 다시 말해, 본 방법은 단계(a) 이전에 단계(b)를 실행함으로써, 즉 먼저 그 도판트 이온으로 조사한 다음, 제 1 이온의 고 에너지 깊은 주입물로 조사함으로써, 수행될 수 있다.
바람직하게는, 반도체 재료는 실리콘이고, 고 에너지 깊은 주입물을 위한 제 1 조사 에너지는 약 200keV 내지 2000keV이며, 얕은 도판트 이온 주입을 위한 제 2 조사 에너지는 약 100eV 내지 약 5keV이다.
본 발명의 다른 측면에 있어서, FET 혹은 CMOS 디바이스와 같은 마이크로전자 디바이스를 제조하는데 유용한 구조체가 제공된다. 본 발명의 이러한 측면에 따르면, 경사가 급한(abrupt) p-n 접합을 갖는 구조체가 개시된다. 본 구조체는 제 2 전도성 타입의 반도체 기판의 표면내에 형성된 제 1 전도성 타입의 도판트 재료에 의해 규정된 얕은 주입물 영역을 포함하며, 상기 반도체 기판은 실질적으로 제 1 깊이로 배치된 격자간(interstitial) 제 1 이온들의 고 합산 농도의 일영역을 포함하고, 상기 얕은 주입물 영역은 상기 제 1 깊이보다 작은 제 2 깊이를 가지며, 이경우 상기 반도체 기판과 상기 얕은 주입물 영역과의 경계 접합(boundary junction)에서의 상기 도판트의 농도는 상기 경계에서 이와 수직한 방향으로 측정된 60Å보다 작은 소정 거리내에서 계수 10씩(by a factor of 10) 변한다.
본 명세서에서는 마이크로전자 디바이스를 포함하는 전계 효과 트랜지스터가 제공되며, 이 마이크로전자 디바이스는 반도체 기판의 표면내에 상호 이격되어 인접하고 있는 소스 영역 및 드레인 영역을 구비하며, 상기 반도체 기판은 소스와 드레인 영역 사이에 배치되고 소스 및 드레인 영역의 이격된 확장부로서 형성된 한 쌍의 상기 얕은 주입물 영역을 구비하며, 상기 이격된 얕은 주입물 영역 사이에 채널 영역이 형성되며, 상기 채널 영역 위에는 게이트 전극이 배치된다.
도 1a는 순 도핑 농도(Nd- Na)(×1018/cm3) 대 채널에 평행한 거리(㎛)에 대한 곡선 도면.
도 1b는 임계 전압 롤 오프(V) 대 Leff(㎛)에 대한 곡선 도면.
도 2a 내지 2e는 본 발명에서 이용되는 반도체 재료의 다수의 실시예를 도시한 곡선 도면.
도 3은 본 발명에서 이용될 수 있는 능동 디바이스 영역 사이에 얕은 트렌치 산화물 격리 영역을 포함하는 대안적인 반도체 재료를 도시한 도면.
도 4는 본 발명에 따라 마련된 극히 얕은 접합을 구비한 반도체 구조체의 측단면도.
도 5는 극히 얕은 소스 및 드레인 영역을 구비한 FET 디바이스의 측단면도.
도 6은 (좌축) 붕소 농도(atoms/cc) 대 깊이(Å) 및 (우축) Ge 상대적 세기 대 깊이(Å)에 대한 곡선 도면.
도 7은 붕소 농도(atoms/cc) 대 깊이(Å)에 대한 곡선 도면.
도 8은 붕소 농도(/cm3) 대 Si 기판 표면으로부터의 거리(Å)에 대한 곡선 도면.
도면의 주요부분에 대한 부호설명
12: 반도체 기판 14,14' 14'': 격리 산화물 영역
16,16': 게이트 18: 절연 재료
20: 전도체 재료 22: 레지스트 블럭 마스크
24: 극히 얕은 접합 36,36': 얕은 주입물 영역
42: 소스 영역 44: 드레인 영역
48: 채널 영역 50: 게이트 전극
극히 얕은 접합을 구비한 마이크로전자 구조체 및 디바이스를 제조하는 방법을 제공하는 본 발명이 이제 첨부 도면 ― 동일한 참조 부호는 도면의 동일한 그리고 대응하는 엘리먼트에 대해 사용됨 ― 과 함께 상세히 기술될 것이다. 유의할 점은 "극히 얕은(ultra-shallow)" 이라는 용어가 약 50nm 이하의 깊이를 갖는 접합을 의미한다는 것이다. 보다 바람직하게는, 본 발명에 의해 형성되는 접합은 약 10 내지 약 45nm의 깊이를 갖는다.
먼저 도 2a를 보면, 반도체 재료(10)내에 제 1 깊이로 제 1 이온을 이온 주입하기에 충분한 조건하에서 상기 제 1 이온으로 조사(照射)되고 있는 반도체 재료(10)가 도시되어 있다.
도 2a에 도시한 바와 같이, 반도체 재료(10)는 반도체 기판(12) 및 산화물 격리 영역(14,14' 및 14'')을 포함한다. 반도체 기판(12)은 마이크로전자 디바이스를 형성하는데 전형적으로 사용되는 통상의 반도체 재료로 이루어져 있다. 이러한 반도체 기판의 예로는, 실리콘, 게르마늄, 갈륨 비소화물, 실리콘 게르마늄화물 또는 이들의 혼합물이 있는데, 이에 국한되는 것은 아니다. 반도체 기판(12)으로 가장 선호되는 재료는 실리콘이다.
당업자에게 잘 알려진 통상의 기술을 사용하여, 반도체 기판(12)의 표면내에 산화물 격리 영역이 형성된다. 반도체 기판(12)내에 산화물 격리 영역을 형성하는 방법의 예로는, 열 산화법 또는 화학적 기상 증착법이 있는데, 이에 국한되는 것은 아니다.
이와 달리, 반도체 재료(10)는 그 내부에 얕은 트렌치 산화물 격리 영역(14,14' 및 14'')을 구비한 반도체 기판(12)을 포함한다. 이러한 구조가 도 3에 도시된다. 구체적으로는, 이러한 구조는 예컨대, 나그(Nag) 등의 "Shallow trench isolation for sub 0.25㎛ IC technology", Solid State Technology, September 1997,PP.129-136에 기술된 통상의 수단을 사용하여 형성된다. 이는, 질화물 층을 상기 열 산화물 층에 제공하는 단계와, 상기 구조를 에칭하여 반도체 재료내에 트렌치를 제공하는 단계와, 열 산화물 라이너 층을 상기 트렌치내에 증착하는 단계와, 산화물 재료를 상기 트렌치내에 증착하는 단계와, 상기 구조를 평탄화하는 단계를 포함한다.
이하의 설명은 도 2a에 도시한 반도체 재료에 관한 것이지만, 도 3에 도시한 구조에도 똑같이 적용됨을 유의하자.
도 2b에 도시된 능동 디바이스 영역의 게이트(16 및 16')는 본 발명의 임의의 단계를 실행하기 이전에 반도체 기판의 표면 위에 존재할 수 있다. 게이트(16 및 16')은 절연 재료(18) 및 전도체 재료(20)로 이루어진다. 알맞은 절연 재료로는, SiO2,TiO2, Si3N4, Al2O3등이 있는데, 이에 국한되는 것은 아니다. 이들 절연 재료의 혼합물도 또한 본 명세서에서 고려해 볼 수 있다. 게이트(16 및 16')를 형성하는 전도체(20)는 폴리실리콘, W, Cr, Cu 등과 같은 통상의 전도체 재료를 포함한다. 극히 얕은 접합을 제조하기 이전에 반도체 재료의 표면상에 이들 게이트가 존재하지 않을 경우, 당업자에게 잘 알려진 통상의 방법을 사용하여 본 발명의 어닐링 단계후에 이들 게이트가 형성된다는 점을 유의하자.
반도체 기판(12)상에 산화물 격리 영역 혹은 트렌치 산화물 격리 영역을 제공하기 이전에, 반도체 기판의 표면을 세척하여 그 위에 존재할런지도 모르는 임의의 표면 오염물질을 제거할 수 있다. 본 발명에서는 당업자에게 잘 알려진 임의의 세척 방법이 사용될 수 있지만, 후앙(Huang) 세척법을 사용하는 것이 바람직하다.
상술한 바와 같이, 고 에너지 이온 주입을 사용하여 제 1 이온을 반도체 기판(12)의 표면에 이온 주입한다. 고 에너지 이온 주입에 의해 이온 주입될 수 있는 알맞은 제 1 이온은 Si, Ge, As, In, Ga 등이다. 제 1 이온은 반도체 기판과 동일하거나 상이할 수도 있다. 본 발명의 이러한 단계에서 사용되는 제 1 이온중 Si가 가장 선호된다. 반도체 기판에 주입된 제 1 이온이 반도체 기판에 손상된 영역, 즉 결함을 생성함을 유의하자.
고 에너지에서 작동하는 통상의 이온 주입 장치를 사용하여 제 1 이온을 반도체 기판에 주입한다. "고 에너지"라 함은, 이온 주입이 약 200 내지 약 2000keV의 에너지에서 수행된다는 것을 말한다. 보다 바람직하게는, 약 500 내지 약 1000keV의 에너지에서 제 1 이온을 이온 주입한다. 이러한 고 에너지 이온 주입 단계에 의해 주입되는 제 1 이온의 도즈, 즉 농도는 전형적으로, 약 1×1013/cm2내지 약 1×1016/cm2이다. 보다 바람직하게는, 제 1 이온 도즈는 약 1×1014/cm2내지 약 1×1015/cm2이다. 고 에너지 이온 주입 단계는 약 -200 내지 약 23℃의 온도에서 수행된다. 상기 규정된 파라메터를 사용하여, 제 1 이온을 약 0.2 내지 약 2.0㎛의 깊이로 주입한다. 보다 바람직하게는, 제 1 이온을 약 0.5 내지 약 1.0㎛의 깊이로 주입한다.
우선 반도체 재료의 표면을 중이온(heavy ion)으로 도핑한 때, 즉 사전에 비결정질화한 때, 저 에너지 도판트 이온 주입 단계 이전에 당업자에게 잘 알려진 통상의 기술을 사용하여 반도체 재료를 처리하여, 능동 디바이스 영역내의 음성 산화물(negative oxide)을 제거 혹은 차단(screen)한다. 이 산화물 제거하는 하나의 방법으로, 묽은 플루오르화 수소산으로 반도체 재료를 처리하는 방법이 있다. 본 발명의 이러한 실시예는 도면에 도시되어 있지 않다.
본 발명의 다음 단계에서, 고 에너지 이온 주입된 제 1 이온 보다 작은 깊이로 소정의 도판트 이온을 주입하는데 효과적인 조건하에서 실행되는 저 에너지 이온 주입 단계를 사용하여, 이 도판트 이온을 반도체 재료의 표면에 주입한다. 본 발명의 이러한 단계에서 사용되는 도판트 이온은 형성될 접합의 타입에 따라 다르다. 예컨대, p 타입 접합이 형성된다면, 도판트 이온은 붕소이다. n 타입 접합이 형성되는 경우에는, 도판트 이온은 As, P 혹은 Sb 이다. 도판트 이온의 소스(source)는 통상 BF3, B10H14혹은 As2기체 소스로부터 유도된 분자성 착물 이온(molecular complex ion)의 형태로 존재한다.
이러한 저 에너지 도판트 이온 주입 단계는 약 100eV 내지 약 5keV의 저 에너지에서 작동하는 이온 주입 장치를 사용하여 실행된다. 보다 바람직하게는, 저 에너지 도판트 이온 주입 단계는 약 200eV 내지 약 1keV의 에너지 범위에서 수행된다. 본 발명의 이러한 단계에서 주입되는 도판트 이온의 도즈는 약 1×1013/cm2내지 약 1×1015/cm2, 보다 바람직하게는 약 1×1014/cm2내지 약 1×1015/cm2이다. 이러한 저 에너지 이온 주입 단계는 약 -200 내지 약 23℃의 온도에서 수행된다.
상술한 파라메터를 사용하여, 제 1 주입된 이온의 깊이보다 얕은 깊이로 도판트 이온을 주입한다. 구체적으로는, 약 10 내지 약 500Å의 깊이로 도판트 이온을 주입한다. 보다 바람직하게는, 약 10 내지 약 250Å의 깊이로 도판트 이온을 주입한다.
상기한 고 에너지 이온 주입 단계와 저 에너지 이온 주입 단계는 임의의 순서로 실행될 수가 있음을 유의하자. 다시 말해, 이들 단계가 위에서 제시한 방식으로 실행될 수 있고, 또는 이와 다른 실시예에 있어서, 저 에너지 도판트 이온 주입 단계가 고 에너지 이온 주입 단계 전에 일어날 수도 있다.
게이트 영역(16 및 16')이 반도체 재료의 능동 디바이스 구역상에 존재하는 경우, 저 에너지 이온 주입 이전에, 산화물 격리 영역 사이의 능동 디바이스 구역을 통상의 레지스트 블럭 마스크(22)로 덮을 수 있다. 일정한 도판트 이온(n 타입 혹은 p 타입)을 저 에너지 이온 주입한 후, 통상의 방법을 사용하여 이 레지스트 마스크를 제거한 다음, 저 에너지 이온 주입된 도판트 이온을 포함하고 있는 구역을 이전과 같이 덮고, 덮이지 않은 영역을 제 1 이온과는 상이한 도판트 이온으로 조사한다. 이는 도 2c(1) 및 (2)에 각각 도시되어 있다.
본 발명의 또다른 측면에 있어서, 반도체 재료를 실질적으로 비결정질로 만드는데 효과적인 제 3 조사 에너지를 사용하여 반도체 기판의 표면에 제 2 이온을 이온 주입한다. 이러한 사전비결정질화 단계를 이용할 때, 전형적으로 도판트 이온을 주입하기 전에 이 단계를 실행한다. 제 2 이온은 전형적으로 Ge, Si 등과 같은 중이온이지만, 이에 국한되는 것은 아니다. 사전비결정질화를 위해 가장 선호되는 이온은 Ge이다.
이러한 사전비결정질화 단계에서 사용되는 조건은 상기 도판트 이온의 깊이보다 크지만 제 1 이온의 깊이보다 작은 깊이로 상기 제 2 이온을 주입하기에 충분하다. 구체적으로는, 사전비결정질화 단계는 약 2 내지 약 40keV의 에너지와, 약 1×1013/cm2내지 약 5×1015/cm2와 약 -200 내지 약 23℃의 온도에서 수행된다.
상기 규정된 조건을 사용하여, 제 2 이온을 약 100 내지 약 1000Å, 보다 바람직하게는 약 150 내지 500Å의 깊이로 이온 주입할 수 있다.
본 발명의 또다른 측면에 있어서, 당업자에게 잘 알려진 통상의 기술, 예컨대 열 산화법 혹은 화학적 기상 증착법을 사용하여 이온 주입 단계를 실행하기 전에 박막 비결정질 절연 층(thin,amorphous insulating layer)을 반도체 재료의 표면 위에 증착할 수 있다. 본 발명의 이러한 단계에서 사용되는 절연 재료는 게이트 영역을 형성하는데 있어 상기 언급한 재료와 동일하다. 전형적으로, 증착된 절연 재료의 두께는 약 10 내지 약 70Å이다. 보다 바람직하게는, 절연 재료의 두께는 약 15 내지 50Å이다.
상술한 다수의 이온 단계를 실행한 후, 실질적으로 도판트 이온을 어닐링하는데 효과적인 조건하에서, 그리고 그 최초 이온 주입 깊이보다 큰 깊이로 도판트 이온이 확산하는 것을 방지하는데 충분한 시간 동안, 반도체 재료를 가열한다. 이러한 결과를 얻기 위하여, 빠른 상승 및 하강 속도를 갖는 고속 열 어닐링(rapid thermal anneal:RTA)을 사용한다. 구체적으로는, 반도체 재료를 불활성 기체 환경하에서 실온으로부터 약 850 내지 약 1100℃의 온도까지 약 50 내지 약 1000℃/sec의 상승 속도로 가열한다. 보다 바람직하게는, 반도체 재료를 실온으로부터 약 950 내지 1050℃의 온도까지 약 50 내지 약 500℃/sec의 상승 속도로 가열한다.
원하는 온도를 획득한 후, 이 온도를 약 1 밀리초(millisecond) 내지 약 5 초동안, 보다 바람직하게는 약 10 밀리초 내지 약 5 초동안 유지한다. 원하는 유지 시간이 경과한 후, 반도체 재료를 약 50 내지 약 1000℃/sec 의 하강 속도로 실온까지 냉각시킨다. 보다 바람직하게는, 냉각 속도는 약 50 내지 약 500℃/sec이다.
예컨대, 할로겐 램프, 아크 램프, CO2레이저 또는 마이크로파 공동(cavity) 혹은 자이라트론(gyratron)을 포함하는 장치를 사용하여 상술한 RTA 단계를 수행한다. 지정된 가열 존(zone)을 포함하는 고정 노(stationary furnace)가 상기 가열 존을 따라 고속으로 반도체 재료를 이동시키는 수단을 포함한다면, 이 노를 또한 사용할 수 있다.
극히 얕은 접합을 포함하는 본 발명에 의해 이루어지는 최종 구조가 도 2d 및 2e에 도시되어 있다. 이들 양 도면에서, 극히 얕은 접합은 (24)로 표시되어 있다. 상기 방법으로부터 형성된 접합의 깊이가 종래 기술의 공정에 의해 형성된 접합의 깊이보다 훨씬 얕다는 점을 유의하자. 게다가, 본 발명의 접합의 경우 그 얕은 접합에서 도판트 프로파일의 기울기가 급격히 변한다.
상술한 바와 같이, 본 출원은 또한, 극히 얕은 접합을 포함하는, FET 혹은 CMOS와 같은 마이크로전자 디바이스를 제조하는데 유용한 구조를 제공한다. 이러한 구조 하나가 도 4에 도시되어 있다. 구체적으로는, 도 4에 도시한 구조는 반도체 기판의 표면에 형성된 얕은 주입물 영역(36)을 포함한다. 제 1 깊이로 배치된 격자간 제 1 이온들의 높은 합산 농도의 일영역(32)을 포함한다. 얕은 주입물 영역(36)은 상기 제 1 이온의 깊이보다 작은 제 2 깊이를 가지며, 상기 얕은 주입물 영역내 도판트 이온의 농도는 상기 반도체 기판(12)과 상기 얕은 주입물 영역(36)과의 경계 접합이 그 경계에서 수직 방향으로 측정된 60Å보다 작은 거리내에서 계수 10씩 변하도록 한다.
상기 구조에서, 제 2 깊이는 전형적으로, 500Å보다 작다. 경계 접합에서 상기 도판트 재료의 농도 변화는 약 1×1018/cm2이며, 제 1 이온 깊이는 약 10000Å이다.
본 발명에 의해 제조될 수 있는 디바이스가 도 5에 도시되어 있다. 구체적으로는, 도 5는 반도체 기판(12)의 표면내에 상호 이격되어 형성된 소스 영역(42) 및 드레인 영역(44)을 구비한 마이크로전자 디바이스를 포함하는 FET 디바이스를 도시하고 있다. 반도체 기판(12)은 또한, 제 1 깊이로 배치되어 있는 이격된 제 1 이온들의 높은 합산 농도의 영역들(32)을 포함하고 있다. 한 쌍의 얕은 주입물 영역(36 및 36')은 각각, 소스 영역(42) 및 드레인 영역(44) 간에 배치되고 소스 영역(42) 및 드레인 영역(44)의 이격된 확장부로서 형성되어, 채널 영역(48)을 형성하게 된다. 게이트 전극(50)이 채널 영역(48) 위에 놓인다. 도 5에서, 얕은 주입물 영역은 상기 제 1 이온의 깊이보다 작은 제 2 깊이에 위치하고, 상기 얕은 주입물 영역내 도판트 이온의 농도는 상기 반도체 재료(12)와 상기 얕은 주입물 영역과의 경계 접합이 그 경계에서 수직 방향으로 측정된 60Å 보다 작은 거리내에서 계수 10씩 변하도록 한다. 도 5에 도시한 FET 디바이스에 있어서, 이격된 얕은 주입물 영역간의 거리는 2500Å보다 작다.
이하의 예는 본 발명의 범주를 예시하기 위해 제시되는 것이다. 이들 예는 단지 예시 목적만을 위해 제시된 것이기 때문에, 그 예에서 구현된 본 발명은 이에 국한되는 것은 아니다.
예 1
본 예에서, 약 10 ohm-cm의 고유 저항(resistivity)을 갖는 <100> n 타입 실리콘 웨이퍼를 실험용으로 사용하고, 우선 그 웨이퍼 표면을 후앙 세척법으로 처리하여 임의의 표면 오엄물질을 제거한다. 다음에, (두께 5nm의) 열 산화물을 약 850℃의 온도에서 그 표면 위에 성장시킨다. 이 산화물 층은 흔히 차단 산화물(screen oxide)로서 알려져 있고, 주로 이온 주입 동안 오염 발생을 줄이는데 사용된다.
다음에, 몇몇 실리콘 웨이퍼에 일련의 웰 주입물을 주입하고, 몇몇 실리콘 웨이퍼에는 이를 주입하지 않는다. 웰 주입물에 대한 상세한 사항은 연속적으로 수행되는 이하의 일련의 이온 주입, 즉 「안티몬, 빔 에너지 190keV, 도즈 6×1012/cm2」,「안티몬, 빔 에너지 145keV, 도즈 1×1013/cm2」,「안티몬, 빔 에너지 120keV, 도즈 1×1013/cm2」,「인, 빔 에너지 190keV, 도즈 1×1013/cm2」,「인, 빔 에너지 120keV, 도즈 1×1012/cm2」,「인, 빔 에너지 75keV, 도즈 1×1012/cm2」,「인, 빔 에너지 50keV, 도즈 1×1012/cm2」,「인, 빔 에너지 20keV, 도즈 1×1012/cm2」으로 이루어져 있다.
웰 주입 후, 웰 주입물을 구비한 실리콘 웨이퍼와, 이를 구비하지 않은 실리콘 웨이퍼를 약 25keV의 빔 에너지, 2×1014/cm2의 도즈, 7 도의 경사(tilt)에서 게르마늄 이온 주입물로써 사전비결정질화한다. 게르마늄 비결정질화는 실리콘 기판을 불규칙한 상태로 만들고(randomize) 후속 주입시 도판트 주입물의 이온 어닐링을 방지함을 유의하자. 게다가, 게르마늄 주입물은 또한, 손상된 실리콘 표면을 결정 순서에 맞게 고속으로 복원 혹은 재성장시킬 수 있는 최상의 사전비결정질화 특성을 제공한다.
사전비결정질화 단계 후, 모든 실리콘 웨이퍼를 약 5keV의 빔 에너지, 1×1015/cm2의 도즈, 7 도의 경사(tilt)에서 BF2주입물로 주입한다. BF2는 훨씬 더 높은 BF2주입물 에너지에서 저 에너지 붕소 이온을 제공하는 분자성 이온 소스이다. 예컨대, 5keV BF2빔 에너지는 열적 어닐링 전에 얕은 주입후(as implanted) 깊이를 이루도록 1.25keV 붕소 주입물 에너지로 변환된다. 가파른 주입후 붕소 도판트 프로파일은 사용된 주입 조건에 대하여 도 6에 도시되어 있다. 도시한 바와 같이, 1×1018/cm2붕소 도판트 농도에서 측정된 주입후 접합 깊이는 22 nm이고, 동일한 도판트 농도에서의 접합 기울기는 약 6nm/decade의 도판트 농도 변화율이다. 이러한 주입후 조건하에서 명확한 붕소 이온 채널링이 전혀 관찰되지는 않는다. BF2얕은 주입 후, 모든 실리콘 웨이퍼를 670, 870 혹은 1000keV의 에너지와 1×1015/cm2의 도즈에서 고 에너지 실리콘 주입물로 주입한다. 다음에, 모든 실리콘 웨이퍼를 수정된 후앙 세척법으로 처리하여 이온 주입 동안 유입된 임의의 오염물질을 제거하게 된다.
다음에, 실리콘 웨이퍼를 AG 연합 고속 열 어닐링 장치(AG Associates Rapid thermal annealer)로 어닐링한다. 이 AG 어닐링 장치에는 웨이퍼 온도를 1000℃ 이상으로 상승시키는데 충분한 전력을 구비한 텅스텐 할로겐 램프가 장착되어 있다. 다음에, 실리콘 웨이퍼를 한번에 하나씩 어닐링한다. 고속 열 어닐링 조건은 다음과 같으며, 각 웨이퍼에 대해 동일하다. 처음에 웨이퍼는 실온하에 있고, 웨이퍼에 대한 온도 상승 속도는 125℃/sec이고, 어닐링 온도는 1000℃이고, 이 어닐링 온도에서의 유지 시간(hold time)은 1 초이며, 웨이퍼에 대한 하강 속도는 또한 125℃/sec이다. 아르곤 환경에서 웨이퍼를 어닐링한다. 어닐링 후 극히 얕은 접합이 형성된다. 도 6은 고 에너지 Si 합동 주입물을 구비한 실리콘 웨이퍼와 이를 구비하지 않은 실리콘 웨이퍼에 대하여 870keV 빔 에너지와 1×1015/cm2도즈에서 RTA 어닐링 후의 붕소 도판트 프로파일을 비교한 것을 도시하고 있다. 양 웨이퍼는 동일한 BF2얕은 주입물과 안티몬/인 웰 주입물을 구비하고 있다. 도 6으로부터 알 수 있는 바와 같이, 고 에너지 Si 합동 주입물을 구비하지 않은 어닐링된 샘플에 대한 붕소 도판트 프로파일은 1×1018도판트 농도 미만에서 실질적으로 테일(tail) 운동을 보이고 있는데, 이는 게르마늄 사전비결정질화의 범위 손상의 끝에(at the end of range damage) 존재하는 과잉 Si 격자간극으로 인한 붕소 도판트의 과도적 확산을 나타내는 것이다. 1×1018도판트 농도에서의 접합 기울기는 약 90Å/decade 이다. 반면에, 도 6에 도시한 바와 같이, 고 에너지 실리콘 합동 주입물을 구비한 실리콘 웨이퍼에 대한 붕소 도판트 프로파일은 1×1018도판트 농도 아래에서 명확한 테일 운동을 전혀 보이지 않는다. 이러한 결과는 분명히, 고 에너지 실리콘 합동 주입물에 의해 생성된 결함 격자간 루프(defect interstitial loops)가 레인지 손상 영역의 끝에서의(at the end of range damage region) 과잉 실리콘 격자간극을 감소시키고 붕소 도판트의 과도적 확산을 억제하는데 효과적임을 보여주는 것이다.
다음에, 투과 현미경 검사(transmission microscopy)가 수행되며, 이는 실리콘 기판 표면으로부터 (약 30 nm 깊이의) 극히 얕은 접합과, 실리콘 기판 표면 아래 약 1㎛ 에 위치한 고 에너지 Si 합동 주입물에 의해 생성된 결함 루프를 보여 주고 있다. RTA 어닐링 후, 극히 얕은 접합 영역내에 전혀 결함이 관찰되지 않으며, 실리콘의 결정성이 완전히 회복된다. RTA 어닐링 후 측정된 웨이퍼의 판(sheet) 저항은 500 ohm/squares이며, 이는 붕소 도판트를 양호하게 활성화시킴을 나타낸다. 도표 1은 모든 실험 조건, 즉 고 에너지 실리콘 합동 주입물을 구비한 경우와, 그렇지 않은 경우에 있어서 상이한 Si 주입물 에너지 670keV, 870keV 및 1000keV 각각에 대한 개요를 보여주고 있다. 이는 또한, 웰 주입물을 구비한 실리콘 웨이퍼와, 이를 구비하지 않은 실리콘 웨이퍼에 대한 두가지 경우를 보여주고 있다. 알 수 있는 바와 같이, 모든 경우에 있어, 고 에너지 실리콘 합동 주입물은 접합 깊이를 줄이고, 접합 기울기를 가파르게 한다. 이는 분명히, 본 발명의 방법이 극도로 얕고 가파른 접합을 형성하는데 유용함을 보여주고 있는 것이다.
극히 얕은 주입물을 구비한 고 에너지 Si 합동 주입물
Si 합동 주입물에너지(keV) 합동 주입물범위 Rp(um) 표면 농도Sc(/cm3) 1×1018에서의접합 깊이 Xj 1×1018에서의 Xj기울기(Å/decade)
웰 주입물이 없는 경우
0 - 1.5×1020 365 105
670 1.0 1.8×1020 320 65
870 1.2 1.8×1020 345 70
1000 1.29 1.8×1020 355 70
웰 주입물이 있는 경우
0 - 1.5×1020 345 90
670 1.0 1.8×1020 300 60
870 1.2 1.8×1020 320 60
1000 1.29 1.8×1020 320 65
예 2
본 예에서는, 본 발명의 방법을 사용하여, 얕고 가파른 접합을 형성한다. <100> n 타입 실리콘 웨이퍼를 후앙 세척법으로 처리하여 표면 오염물질을 제거한다. 열 산화물을 5 nm 두께로 실리콘 기판 표면 위에 성장시킨다. 다음에, 실리콘을 15keV 에너지와 1.5×1014도즈에서 게르마늄 주입물로 사전비결정질화하여 얕은 비결정질 층(20nm)을 형성하게 된다. 이에 후속하여, 저 에너지 BF2주입이 행해진다. 저 에너지 BF2주입의 범위가 낮기 때문에, 즉 산화물내 약 2nm 이기 때문에, 저 에너지 주입 전에, 묽은 플루오르화 수소산(즉, 50:1)으로 열 산화물을 제거해 낸다. 저 에너지 BF2주입물은 (250eV의 붕소 도판트 에너지에 상응하는) 1keV 에너지와, 1×1015도즈와, 7 도의 경사를 갖는다.
다음에, 670keV 에너지, 1×1015도즈 및 7 도 경사에서 고 에너지 Si 주입물을 실리콘 웨이퍼에 주입한다. 이온 주입 후, 실리콘 웨이퍼를 수정된 후앙 세척법으로 처리하여 이온 주입으로 인한 임의의 표면 오염물질을 제거하게 된다. 다음에, 다음과 같은 고속 어닐링 조건하에서 웨이퍼를 RTA 어닐링한다: 웨이퍼는 실온에서 출발하고, 온도는 125℃/초의 속도로 어닐링 온도 1000℃까지 상승하고, 1000℃에서의 어닐링 시간은 1 초이며, 어닐링 후 하강 속도는 125℃/초이다.
도 7은 얕고(1×1018/cm3에서 접합 깊이가 10nm임) 가파른(1×1018/cm3에서의 접합 기울기가 25Å/decade 임) 주입후 도판트 프로파일을 도시하고 있다. 도 8은 고 에너지 실리콘 합동 주입물을 구비한 경우와, 이를 구비하지 않은 경우에 대한 어닐링 후의 도판트 프로파일을 비교한 것을 보여주고 있다. 알 수 있는 바와 같이, 고 에너지 합동 주입물을 구비한 실리콘 웨이퍼에 대한 도판트 프로파일은 고 에너지 합동 주입물을 구비하지 않은 것보다 더 박스(box)에 유사하다. 게다가, 이러한 박스모양의(box-like) 도판트 프로파일은 1×1018도판트 농도에서 보다 가파른 접합 기울기(즉, 48Å/decade 대 고 에너지 합동 없는 경우에 대한 60Å/decade) 및 1×1018/cm3농도에서 상응하는 극히 얕은 접합 깊이, 즉 20nm를 보여주고 있다. 박스모양의 도판트 프로파일은 또한, 극히 얕은 접합에 대해 보다 낮은 저항이라는 추가적인 이점을 제공한다. 게르마늄 사전비결정질화, 극도로 낮은 에너지의 분자성 주입물, 고 에너지 합동 주입물 및 고속 RTA 어닐링은 지금까지 임의의 종래 기술에 의해 생성된 접합 중에서 가장 얕고 가파른 붕소 p+ 접합을 생성한다.
본 발명이 특히 그 바람직한 실시예의 관점에서 도시되고 기술되었지만, 당업자라면 본 발명의 사상 및 범주를 벗어나지 않고서 형태 및 세부 사항에 대한 상술한 그리고 다른 변형이 이루어질 수 있음을 이해할 것이다.
따라서, 본 발명에 의하면, 마이크로전자장치내에 극히 얕은 접합을 형성할 수 있고, 그 접합 경계에서 급격한 도판트 농도 변화를 보이는 얕은 확장 접합을 구비하는 마이크로전자장치를 제공할 수 있다.

Claims (36)

  1. 반도체 재료내에 얕은 접합을 형성하는 방법에 있어서,
    (a) 제 1 이온을 제 1 깊이로 이온 주입하는데 충분한 제 1 조사(照射) 에너지로 상기 제 1 이온을 반도체 표면에 조사하는 단계와,
    (b) 상기 제 1 이온의 상기 제 1 깊이보다 작은 제 2 깊이로 도판트 이온을 이온 주입하는데 충분한 제 2 조사 에너지로 상기 도판트 이온을 상기 반도체 표면에 조사하는 단계와,
    (c) 상기 반도체 재료내의 상기 도판트 이온을 실질적으로 어닐링하는데 효과적인 조건하에서, 그리고 상기 제 2 깊이보다 큰 깊이로 상기 도판트 이온이 실질적으로 확산하는 것을 방지하는 소정의 시간동안, 상기 반도체 재료를 가열하는 단계를 포함하는 얕은 접합 형성 방법.
  2. 제 1 항에 있어서,
    단계(b)를 실행하기 이전에, 실질적으로 상기 반도체 재료를 비결정질로 만들어 버리는데 충분한 제 3 조사 에너지로, 그리고 상기 제 2 깊이보다 크고 상기 제 1 깊이보다 작은 제 3 깊이로, 제 2 이온을 상기 반도체 표면에 조사하는 얕은 접합 형성 방법.
  3. 제 1 항에 있어서,
    단계 (a) 및 (b)를 실행하기 전에, 절연체 재료의 박막 층을 상기 반도체 채료의 상기 표면 위에 형성하는 얕은 접합 형성 방법.
  4. 제 1 항에 있어서,
    단계 (b)는 단계 (a)를 실행하기 전에 실행되는 얕은 접합 형성 방법.
  5. 제 1 항에 있어서,
    상기 반도체 재료는 실리콘 게르마늄, 갈륨 비소화물 또는 실리콘 게르마늄화물인 얕은 접합 형성 방법.
  6. 제 5 항에 있어서,
    상기 반도체 재료는 Si로 이루어진 얕은 접합 형성 방법.
  7. 제 1 항에 있어서,
    상기 반도체 재료는 산화물 격리 영역과, 선택적으로 게이트 영역을 포함하는 얕은 접합 형성 방법.
  8. 제 1 항에 있어서,
    상기 반도체 재료는 얕은 트렌치 산화물 격리 영역을 포함하는 얕은 접합 형성 방법.
  9. 제 1 항에 있어서,
    단계 (a)는 약 200 내지 약 2000keV의 에너지에서 수행되는 얕은 접합 형성 방법.
  10. 제 9 항에 있어서,
    단계 (a)는 약 500 내지 약 1000keV의 에너지에서 수행되는 얕은 접합 형성 방법.
  11. 제 1 항에 있어서,
    단계 (a)는 약 -200℃ 내지 약 23℃의 온도에서 수행되는 얕은 접합 형성 방법.
  12. 제 1 항에 있어서,
    단계 (a)는 약 1×1013/cm2내지 약 1×1016/cm2의 제 1 이온의 도즈를 사용하여 수행되는 얕은 접합 형성 방법.
  13. 제 12 항에 있어서,
    단계 (a)는 약 1×1014/cm2내지 약 1×1015/cm2의 제 1 이온의 도즈를 사용하여 수행되는 얕은 접합 형성 방법.
  14. 제 1 항에 있어서,
    상기 제 1 이온은 약 0.2 내지 약 2.0㎛의 깊이로 주입되는 얕은 접합 형성 방법.
  15. 제 14 항에 있어서,
    상기 제 1 이온은 약 0.5 내지 약 1.0㎛의 깊이로 주입되는 얕은 접합 형성 방법.
  16. 제 7 항에 있어서,
    상기 산화물 영역은 단계 (b)를 실행하기 전에 제거되는 얕은 접합 형성 방법.
  17. 제 1 항에 있어서,
    상기 도판트 이온은 붕소, 비소, 인 또는 안티몬인 얕은 접합 형성 방법.
  18. 제 1 항에 있어서,
    단계 (b)는 약 100eV 내지 약 5keV의 에너지에서 수행되는 얕은 접합 형성 방법.
  19. 제 18 항에 있어서,
    단계 (b)는 약 200eV 내지 약 2keV의 에너지에서 수행되는 얕은 접합 형성 방법.
  20. 제 1 항에 있어서,
    단계 (b)는 약 -200℃ 내지 약 23℃의 온도에서 수행되는 얕은 접합 형성 방법.
  21. 제 1 항에 있어서,
    상기 도판트 이온은 약 50 내지 약 500Å의 깊이로 주입되는 얕은 접합 형성 방법.
  22. 제 21 항에 있어서,
    상기 도판트 이온은 약 50 내지 약 250Å의 깊이로 주입되는 얕은 접합 형성 방법.
  23. 제 1 항에 있어서,
    단계 (b)를 실행하기 전에, 상기 반도체 재료를 실질적으로 비결정질로 만들어 버리는데 효과적인 제 3 조사 에너지를 사용하여 제 2 이온을 주입하는 얕은 접합 형성 방법.
  24. 제 23 항에 있어서,
    상기 제 2 이온은 실리콘, 게르마늄 및 플루오르로 이루어진 그룹으로부터 선택되는 중이온(heavy ion)인 얕은 접합 형성 방법.
  25. 제 1 항에 있어서,
    단계 (c)는 불활성 기체 환경에서 실행되는 고속 열 어닐링인 얕은 접합 형성 방법.
  26. 제 25 항에 있어서,
    상기 고속 열 어닐링은
    (i) 반도체 재료를 실온으로부터 약 850 내지 약 1100℃의 온도까지 약 50 내지 약 1000℃/sec의 속도로 가열하는 단계와,
    (ii) 상기 온도를 약 1 밀리초(millisecond) 내지 약 5 초의 시간 동안 유지하는 단계와,
    (iii)상기 가열된 반도체 재료를 약 50 내지 약 1000℃/sec 의 냉각 속도로 실온까지 냉각시키는 단계를 포함하는 얕은 접합 형성 방법.
  27. 제 26 항에 있어서,
    단계 (i)는 약 950℃ 내지 약 1050℃의 온도에서 약 50℃/초 내지 약 500℃/초의 속도로 실행되고, 단계 (ii)는 약 10 밀리초 내지 약 1 초 동안 실행되며, 단계 (iii)는 약 50℃/초 내지 약 500℃/초의 냉각 속도를 사용하여 실행되는 얕은 접합 형성 방법.
  28. 가파른 p-n 접합을 구비하고, 제 2 전도성 타입의 반도체 기판의 표면내에 형성된 제 1 전도성 타입의 도판트 재료에 의해 규정된 얕은 주입물 영역을 포함 ― 상기 반도체 기판은 실질적으로 제 1 깊이로 배치된 상기 반도체 기판의 격자간(interstitial) 이온들의 고 합산 농도의 소정 영역을 포함하고, 상기 얕은 주입물 영역은 상기 제 1 깊이보다 작은 제 2 깊이를 가지며, 이 경우 상기 반도체 기판과 상기 얕은 주입물 영역과의 경계 접합(boundary junction)에서의 상기 도판트 재료의 농도는 상기 경계에서 이와 수직한 방향으로 측정된 60Å 보다 작은 소정 거리내에서 계수 10씩(by a factor of 10) 변한다 ― 하는 구조체.
  29. 제 28 항에 있어서,
    상기 제 2 깊이는 500Å보다 작은 구조체.
  30. 제 28 항에 있어서,
    상기 경계 접합에서 상기 도판트 재료의 농도 변화는 1×1018/cm2의 도판트 농도에서 측정되는 구조체.
  31. 제 28 항에 있어서,
    상기 제 1 깊이는 약 10000Å인 구조체.
  32. 반도체 기판의 표면내에 상호 이격되어 인접하게 형성된 소스 영역 및 드레인 영역과, 상기 소스 및 드레인 영역 사이에 배치되고 상기 소스 및 드레인 영역의 이격된 확장부로서 형성되어 이격된 얕은 주입물 영역 사이에 채널 영역을 형성하게 하는 한 쌍의 얕은 주입물 영역과, 상기 채널 영역 위에 놓인 게이트 전극을 포함하는 마이크로전자 디바이스 ― 상기 반도체 기판은 실질적으로 제 1 깊이로 배치된 상기 반도체 기판의 격자간 이온들의 고 합산 농도의 소정 영역들을 포함하고, 상기 얕은 주입물 영역은 상기 제 1 깊이보다 작은 제 2 깊이를 가지며, 이 경우 상기 반도체 기판과 상기 얕은 주입물 영역과의 경계 접합에서의 상기 도판트 재료의 농도는 상기 경계에서 이와 수직한 방향으로 측정된 60Å 보다 작은 소정 거리내에서 계수 10씩(by a factor of 10) 변함 ― 을 포함하는 전계 효과 트랜지스터.
  33. 제 32 항에 있어서,
    상기 이격된 얕은 주입물 영역 간의 상기 거리는 2500Å 보다 작은 전계 효과 트랜지스터.
  34. 제 32 항에 있어서,
    상기 제 2 깊이는 500Å 보다 작은 전계 효과 트랜지스터.
  35. 제 32 항에 있어서,
    상기 경계 접합에서 상기 도판트 재료의 농도 변화는 1×1018/cm2의 도판트 농도에서 측정되는 전계 효과 트랜지스터.
  36. 제 32 항에 있어서,
    상기 제 1 깊이는 약 10000Å인 전계 효과 트랜지스터.
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