KR100498657B1 - 반도체 웨이퍼상에서 샐로우 접합을 형성하는 방법 - Google Patents

반도체 웨이퍼상에서 샐로우 접합을 형성하는 방법 Download PDF

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Abstract

반도체 웨이퍼에서 샐로우 접합을 형성하는 방법은 보론과 같은 불순물을 웨이퍼에 주입하는 단계, 1000 옹스트롱 이하의 바람직한 접합 깊이와 바람직한 시트 저항을 생성하기 위하여 상기 불순물에 상당하는 플루오르 도즈량과 에너지를 선택하는 단계, 및 플루오르를 상기 선택된 도즈량과 에너지로 상기 반도체 웨이퍼에 주입하는 단계를 포함한다. 상기 샐로우 접합을 형성하기 위하여 상기 불순물은 선택된 온도에서 선택된 시간동안 상기 반도체 웨이퍼를 열 처리하므로써 활성화된다. 잔여 플루오르와 웨이퍼 손상은 상기 불순물을 활성화시키는 단계 이후에 저온 어닐링하므로써 제거될 것이다.

Description

반도체 웨이퍼상에서 샐로우 접합을 형성하는 방법{METHODS FOR FORMING SHALLOW JUNCTIONS IN SEMICONDUCTOR WAFERS}
본 발명은 반도체 웨이퍼에서 이온 주입에 의해 샐로우(shallow) 접합을 형성하는 방법, 특히, 상기 반도체 웨이퍼에 플루오르를 주입하므로써 열 처리하는 동안 불순물의 확산을 지연시키는 방법에 관한 것이다.
이온 주입은 도전율을 변화시키는 불순물을 반도체 웨이퍼에 삽입하기 위한 기본적인 방법이다. 종래의 이온 주입 시스템에 있어서, 바람직한 불순물은 이온 소스 내에서 이온화되고, 이온들은 가속되어 규정된 에너지의 이온빔을 형성하며, 이온빔은 상기 웨이퍼의 표면에 유도된다. 빔의 에너지를 가진 이온들은 반도체 물질의 벌크를 통과하여, 반도체 물질의 결정 격자 속으로 파묻힌다. 이온 주입 후에, 반도체 웨이퍼는 상기 불순물을 활성화시키기 위하여 어닐링된다. 어닐링은 반도체 웨이퍼를 규정된 시간동안 규정된 온도에서 가열하는 것이다.
반도체 산업에 있어서 잘 알려져 있는 경향은 더욱 소형화, 고속 장치화 되고 있다. 특히, 반도체 장치들의 측면 길이와 외관의 높이는 감소한다. 반도체 장치들의 기술적 상황은 접합의 깊이가 1000 옹스트롱(angstrom) 보다 작아지길 요구하고 결과적으로 200 옹스트롱 이하의 차원의 접합 깊이를 요구한다.
상기 불순물의 주입 깊이는 상기 반도체 웨이퍼에 주입된 상기 이온들의 에너지에 의해 결정된다. 샐로우 접합은 낮은 주입 에너지로 획득된다. 그러나, 상기 주입된 불순물의 활성화를 위해 사용되는 상기 어닐링 처리는 불순물이 상기 반도체 웨이퍼의 주입영역으로부터 확산되는 원인이 된다. 그러한 확산의 결과로, 접합 깊이는 어닐링에 의해 증가된다. 어닐링에 의해 얻어진 접합의 깊이 증가를 제거하기 위하여, 상기 주입 에너지를 감소시켜서 어닐링 후에 소망하는 접합 깊이가 획득되도록 한다. 이것은 매우 얕은 접합의 경우를 제외하면 만족스러운 결과를 제공한다. 어닐링 하는 동안 발생하는 상기 불순물의 확산 때문에, 주입 에너지를 감소시키는 것에 의해 획득될 수 있는 접합의 깊이에 대해서 한계에 도달한다. 게다가, 이온 주입기들은 매우 낮은 주입 에너지에서는 일반적으로 비효율적으로 동작한다.
어닐링하는 동안 발생하는 확산을 최소화하기 위하여 급속 열 처리가 사용될 수 있다. 그러나, 어닐링 온도가 감소하는 것과 같이, 어닐링 처리에 있어 눈에 띄는 변화는, 활성화되는 불순물의 양이 감소하고 그것에 의해 상기 반도체 장치의 동작 특성에 악영향을 끼친다. 등가 에너지의 보론 주입과 비교해서 BF2 주입의 접합 깊이를 감소시킬 때 BF2 주입에서 플루오르의 긍정적인 효과는 "Advantages of Flourine Introduction in Boron Implanted Shallow p+/n-Junction Formation", Japanese Journal of Applied Physics, Vol. 29, 1990, pages 457-462에서 K. Ohyu 등; "Control of BF2 Dissociation in High Current Ion Implantation", 8th International Conference on Ion Implant Technology, July 30 - August 3, 1990에서 D.F. Downey 등; 및 "Comparison of 11B+ and 49BF2 + at Low Implantation Energy in Germanium Preamorphized Silicon", 9th International Conference on Ion Implant Technology, September 1992에서 M. Minonado 등에 의해 종래 기술에 의해 보고되어 왔다. 상기 결과들은 비교적 높은 주입 에너지, 즉, 10keV 이상의 훨씬 큰 보론 등가 에너지에 근거한다. 상기 결과들은 또한 혼합된다. 다우니(Downey) 등의 참고서에서, 11.2keV 보론 주입과 50keV BF2 주입에 비해, 급속 열처리기가 어닐링한 후에는 상기 BF2 주입에 대해서, 작은 접합 깊이가 관찰되지만, 용광로 어닐링 후에는 그 반대가 관찰된다. 오휴(Ohyu) 등의 연구에서, 플루오르는 25keV에서 10keV 보론 주입으로 별개로 주입되었고 감소된 접합 깊이가 관찰되었다.
보론 주입 웨이퍼에의 각각의 플루오르 주입들은 또한 다음의 참고문헌에서보고되어 왔다: T.H. Huang 등, "Influence of Fluorine Preamorphization on the Diffusion and Activation of Low-Energy Implanted Boron During Rapid Thermal Annealing", Appl. Phys. Lett., Vol. 65, No. 14, October 1994, pages 1829-1831; H.C. Mogul 등, "Advantages of LDD-Only Implanted Fluroine with Submicron CMOS Technologies", IEEE Trans. On Electron Devices, Vol. 44, No. 3, March 1997, pares 388-394; A. Hori 등, "High Speed 0.1 ㎛ Dual Gate CMOS with Low Energy Phosphorus/Boron Implantation and Cobalt Salicide", IEDM 96, 1996, pages 575-578; L.Y. Krasnobaev 등, "The Effect of Fluroine on the Redistribution of Boron in Ion-Implanted Silicon", J. Appl. Phys., Vol. 74, No. 10, November 1993, pages 6020-6022; 및 D. Fan 등, "Effect of Fluroine on the Diffusion of Through-Oxide Implanted Boron in Silicon", Appl. Phys. Lett., Vol. 50, No. 10, September 1991, pages 1212-1214. 이 참고문헌들에서는, 5keV만큼 낮은 보론 주입이 사용(22.3keV BF2 주입과 동일한 유효 에너지)되었으나, 40keV의 고에너지 플루오르 주입이 사용되었다. 이 참고문헌들에서, 1000 옹스트롱 이하의 접합 깊이는 보고된 바 없으며, 시트 저항값 또는 최적의 시트 저항 값도 보고된 바 없다. "Fluorine Effects in BF2 Implants at Various Energies", 11th International Conference on Ion Implant Technology, June 1996에서 S.B. Felch 등에 의해 보고된 최근의 연구는 2keV 이하의 저 에너지 BF2 주입에서, 주입 에너지, 도즈량 및 어닐링 조건의 함수로서 플루오르를 상기 실리콘의 표면 위에 남기는 것에 대해 기술하였다.
출원인에게 알려진 어떤 종래 기술도, 선택된 접합 깊이와 시트 저항의 샐로우 접합을 제작하기 위한 만족스러운 처리를 제공하지 못하며, 특히 단순히 상기 주입 에너지를 감소시키는 것에 의해서는 상기 요구된 접합 깊이는 획득될 수 없다. 따라서, 반도체 웨이퍼에서 샐로우 접합을 제작하기 위한 개선된 방법에 대한 필요성이 존재한다.
본 발명을 좀 더 잘 이해하기 위하여, 참고자료로 본 명세서에 첨부된 첨부 도면들을 참조한다.
도 1은 반도체 웨이퍼의 간략화된 부분적인 횡단면도.
도 2는 상기 발명에 따라 반도체 웨이퍼에서 샐로우 접합을 제작하는 처리예를 보이는 플로우 차트.
도 3은 주입된(어닐링되지 않음) BF2 주입에 대한 깊이의 함수로서 플루오르 농도의 그래프.
도 4는 단지 저온 어닐링이 후속하는 BF2 주입에 대한 깊이의 함수로서 플루오르 농도의 그래프.
도 5는 단지 고온 어닐링이 후속하는 BF2 주입과 플루오르 주입에 대한 깊이의 함수로서 플루오르 농도 그래프; 및
도 6은 고온 어닐링이 후속하고, 차례로 저온 어닐링이 뒤따르는 BF2 주입과 플루오르 주입에 대한 깊이의 함수로서 플루오르 농도 그래프.
상기 발명의 첫번째 관점에 따르면, 반도체 웨이퍼 내에 샐로우 접합 불순물 영역을 형성하는 방법이 제공된다. 상기 방법은 불순물을 상기 반도체 웨이퍼에 주입하는 단계와 1000 옹스트롱(angstrom) 이하의 접합 깊이와 요구된 시트 저항을 생산하기 위하여 상기 불순물 주입에 대응하는 플루오르 도즈량 및 에너지를 선택하는 단계, 및 선택된 도즈량 및 에너지로 플루오르를 상기 반도체 웨이퍼에 주입하는 단계를 포함한다. 상기 방법은 상기 샐로우 접합을 형성하기 위하여 선택된 시간동안 선택된 온도에서 상기 반도체 웨이퍼를 열 처리하는 것에 의하여 불순물을 활성화시키는 단계를 더 포함한다. 바람직한 실시예에서, 상기 불순물은 보론이다.
상기 플루오르의 에너지는 플루오르가 불순물 주입 후에 존재하는 비정질 영역 및 결정성 영역 사이의 인터페이스에 또는 그 근처에 주입되도록 선택될 수 있다. 상기 플루오르 주입의 최고치는 바람직하게 상기 불순물 주입의 최고치 보다 약간 더 깊다.
플루오르를 주입하는 단계는 상기 불순물을 주입하는 단계 이전, 단계 중에 또는 단계 이후에 수행될 수 있다. 상기 플루오르는 임의의 소망하는 형식으로도 주입될 수 있다. 상기 플루오르 및 상기 불순물은 일반적으로 샐로우 접합을 형성하기 위해 10keV 이하의 에너지로 주입된다.
상기 방법은 상기 반도체 웨이퍼의 손상을 제거하는 단계, 및 상기 불순물을 활성화시키는 단계에 후속하는 저온 어닐링에 의해 잔여 플루오르를 제거하는 단계를 선택적으로 포함한다.
본 발명은 선택된 접합 깊이와 시트 저항의 샐로우 접합을 만들어내기 위한 처리를 제공한다. 본 발명은 요구된 접합 깊이가 단순히 주입 에너지를 감소시키는 것에 의해 획득될 수 없는 경우에 특히 의미가 있다.
샐로우 접합에 대한 필요성은 반도체 장치 크기가 감소해옴에 따라 증가되었다. 특히, 1000 옹스트롱 이하이고, 어떤 경우엔 500 옹스트롱 이하이며, 미래에 200 옹스트롱 이하의 접합 깊이가 요구된다. 일반적으로, 샐로우 접합은 주입 에너지를 감소시키므로써 획득된다. 그러나, 어닐링하는 동안 발생하는 상기 불순물의 확산 때문에 주입 에너지를 감소시키므로써 획득될 수 있는 접합 깊이에는 한계가 있다. 보론에 대해서, 그 한계는 확산 저항 프로파일링(spreading resistance profiling)(SRP)에 의해 측정된 일반적으로 약 390 옹스트롱이다.
보론은 일반적으로 보론 이온(B+) 또는 보론 다이플루오라이드(difluoride) 이온(BF2 +)으로써 주입된다. BF2 + 이온들이 상기 반도체 웨이퍼에 충돌할 때, 그들은 보론과 플루오르 원자들로 분리된다. B+와 BF2 + 이온들로 등가 접합 깊이를 획득하기 위하여, 상기 BF2 + 이온들은 더 높은 에너지로 주입되어야 한다. 따라서, 예를 들어, 2.0 keV로 주입된 B+와 8.9keV로 주입된 BF2 + 이온은 등가 보론 주입에너지를 제공한다.
실리콘 반도체 웨이퍼 내에서 샐로우 접합을 제작하는 것과 관련하여 많은 관찰이 이루어졌다. B+ 이온은 2.0keV와 279㎂/cm2의 전류 밀도로 웨이퍼에 주입되며, 그리고 BF2 + 이온은 8.9keV와 101㎂/cm2의 전류 밀도로 웨이퍼에 주입된다. 상기 주입 에너지는 등가의 보론 에너지를 제공하도록 선택된다. 이 두 가지 세트의 웨이퍼들 모두는 10초동안 1050℃에서 어닐링된다. B+ 이온에 대해서는 1430 옹스트롱의 접합 깊이(Xj)가 측정되며, 그리고 BF2 + 이온에 대해서는 1170 옹스트롱의 접합 깊이가 측정된다. 엑스레이 광전자 분광학(X-ray photoelectron spectroscopy)(XPS)과 2차 이온 질량 분광학(SIMS)으로부터의 데이터는, 어닐링에 후속하는 BF2 주입 웨이퍼로부터 모든 플루오르가 확산되지 않음을 나타낸다. 940 옹스트롱의 접합 깊이는 BF2 주입에 대해 8.9keV와 10초동안 950℃에서 어닐링하므로써 측정된다.
다른 테스트에서, BF2 + 이온은 5keV에서 웨이퍼에 주입된다. 웨이퍼들이 1050℃에서 10초동안 어닐링되었을 때, 접합 깊이는 1120 옹스트롱(상기 8.9keV BF2 경우로부터 많이 감소되지는 않음)이다. 대조적으로, 웨이퍼들이 950℃에서 10초동안 어닐링되었을때, 접합 깊이는 690 옹스트롱(BF2 경우 상기 8.9keV의 동일한 어닐링에 대해 940 옹스트롱인 것과는 비교됨)이다. 결과는 아래 표 1에 요약되었다. 도즈량비와 빔 전류만으로는 이 결과를 설명하지 못한다.
이 결과들은 다음과 같이 설명될 것이다. 플루오르가 웨이퍼 밖으로 확산됨에 따라, 그것은 우선 확산 영역을 차지하고, 효율적으로 보론 확산을 차단 및 제한한다. 플루오르가 실리콘 밖으로 확산되면, 보론 확산은 다시 시작할 수 있다. 이 설명은 5keV(약 1keV 보론 주입의 등가 에너지)에서 주입된 BF2 + 이온으로 획득되는 상기 결과에 의해 뒷받침된다. 1120 옹스트롱의 접합 깊이에 의해 지시된 바와 같이, 상기 웨이퍼가 1050℃에서 10초동안 어닐링되었을때, 모든 플루오르가 상기 실리콘 웨이퍼 밖으로 확산되었고 보론 확산이 발생하였다. 대조적으로, 690 옹스트롱의 접합 깊이에 의해 나타내어진 바와 같이, 상기 웨이퍼가 950℃에서 10초동안 어닐링되었을때, 플루오르는 실리콘을 완전히 떠나지는 않았고 보론 확산은 지연되었다.
본 발명에 따라서, 열처리하는 동안 불순물의 확산을 차단하고 지연시키기위해서 실리콘 반도체 웨이퍼에 플루오르가 주입된다. 게다가 주입된 플루오르는 예를 들어 BF2 +처럼, 주입중 불순물과 화학적으로 결합된 임의의 플루오르이다. 플루오르가 웨이퍼를 비정질화하고 또는 부분적으로 비정질화함으로써 주입된 불순물의 채널링을 감소시키기 때문에, 플루오르는 바람직하게는 불순물의 주입보다 먼저 상기 반도체에 주입된다. 채널링을 감소시키므로써, 불순물의 주입 깊이는 감소된다. 그러나 플루오르는 불순물의 주입 중 또는 주입 후에 주입될 것이다. 플루오르가 열처리하는 상기 웨이퍼 밖으로 확산되기 때문에 플루오르는 보론 또는 다른 불순물의 확산을 지연시킨다. 일부 플루오르는 고온 활성 어닐링이 종료될 때까지 남아있어야 한다.
플루오르 주입은 바람직하게는 다음 기준을 만족시킨다. 플루오르의 에너지와 도즈량은 열처리하는 동안 불순물의 확산을 지연시키도록 선택된다. 따라서, 상기 플루오르 주입의 에너지와 도즈량은 부분적으로 불순물 주입의 도즈량과 에너지에 의존한다. 불순물의 에너지와 도즈량도 소망하는 접합 깊이와 시트 저항에 의존함은 물론이다. 더군다나, 상기 플루오르 주입의 에너지와 도즈량은 열처리시에 사용된 시간과 온도에 의존한다. 게다가, 상기 플루오르 주입 파라미터들은 바람직하게는 일부 플루오르가 고온 활성 어닐링이 종료될 때까지 웨이퍼에 남아있지만, 고온 활성 어닐링을 마친 후에 웨이퍼에 남아있는 잔여 플루오르의 양은 비교적 낮도록 선택된다. 결국, 플루오르 주입 파라미터들은 바람직하게는 웨이퍼의 손상을 최소화시키고 시트 저항에 대한 역효과를 최소화하도록 선택될 것이다. 열 처리의 종료 후에 웨이퍼에 남아있는 플루오르는 불순물 영역의 시트 저항을 원하는 것보다 더 높게 만들거나 또는 그 다음 제조 단계에서 역효과를 일으킬 것이다.
일반적으로, 플루오르 주입 에너지는 불순물 주입의 최고치보다 약간 더 깊은 비정질 영역과 결정성 영역사이의 인터페이스나 그 근처에 플루오르가 주입되도록 선택된다. 이 인터페이스는 불순물의 주입 후에 존재한다. 플루오르가 불순물앞에 주입될 때, 플루오르 에너지는 그 다음에 형성되는 인터페이스 또는 그 근처에 플루오르를 주입하도록 선택된다. 따라서, 플루오르 주입 에너지는 플루오르 주입의 최고치가 불순물 주입의 최고치보다 약간 더 깊도록 선택된다. 플루오르 주입 도즈량은 일반적으로 요구된 접합 깊이와 상기 불순물 주입의 시트 저항에 근거하여 선택된다. 도즈량의 범위는 바람직하게는 보론 원자당 약 1-5 플루오르 원자이지만, 상기 도즈량은 이 범위로 제한되지 않는다.
플루오르는, 플루오르를 포함하는 플루오르 이온 또는 다른 이온들의 형태로 웨이퍼에 주입될 수도 있다. 불순물은 보론일 수 있으며, B+ 이온 또는 BF2 + 이온으로 주입될 것이다. 그러나, 본 발명은 또한 열처리하는 동안 비소와 인의 확산을 지연시키기 위하여 사용될 수도 있다. 본 발명은 1000 옹스트롱 이하의 깊이를 갖는 샐로우 접합의 제작에 대해 가장 유용하다고 고려되지만, 임의의 깊이의 불순물 영역의 제작에도 응용될 수 있다.
반도체 웨이퍼(10)의 간략화된 부분 횡단면은 도 1에 도시되어 있다. 불순물의 이온 빔(12)을 웨이퍼(10)로 향하여, 주입영역(14)을 생성한다. 그리고나서 상기 웨이퍼(10)는 상기 불순물을 활성화시키기 위하여 일반적으로 급속 열처리기에서 어닐링된다. 어닐링 처리는 주입영역(14)보다 훨씬 큰 불순물 영역(20)에 불순물의 확산을 일으킨다. 불순물 영역(20)은 웨이퍼(10)의 표면에 수직하는 상기 불순물 영역(20)의 깊이인 접합 깊이(Xj)에 의해 특징지어진다. 전술된 바와 같이, 어닐링에 의해 얻어진 접합 깊이의 증가는 본 발명의 처리가 사용되는 때를 제외하고, 획득될 수 있는 상기 접합 깊이 Xj 에 대해 더 낮은 한계를 준다. 본 발명에 따라서, 플루오르 주입은 열처리하는 동안 불순물의 확산을 감소시키거나 또는 제거하기 위하여 사용되고, 이에 따라 불순물의 주입된 깊이와 상기 최종 접합 깊이 Xj 사이의 차이를 최소화한다.
본 발명과 관련된 처리 단계의 흐름도는 도 2에 도시되어 있다. 단계(100)에서, 플루오르 도즈량과 에너지가 선택된다. 플루오르 도즈량과 에너지의 선택을 위한 기준은 전술되었고, 이하에서는 실시예들이 주어진다. 단계(102)에서, 플루오르는 단계(100)에서 선택된 도즈량과 에너지로 상기 웨이퍼에 주입된다. 예로서, 플루오르는 Varian Associates, Inc.에 의해 제조 및 판매되는 MODEL VIIS 이온 80 PLUS를 이용하여 주입될 수도 있다. 샐로우 접합 깊이, 즉 약 1000 옹스트롱이하의 접합 깊이를 갖는 샐로우 접합 깊이에 대해서는, 플루오르 에너지는 일반적으로 약 1keV 내지 10keV의 범위에 있고, 플루오르 도즈량은 일반적으로 5e14keV/cm2내지 5e15keV/cm2의 범위안에 있다(5e14/cm2의 표기는 5x1014 atoms/cm2의 주입 도즈량을 나타냄). 단계(104)에서, 불순물은 반도체 웨이퍼에 주입된다. 예로서, B+ 이온 또는 BF2 + 이온들이 웨이퍼에 주입될 수도 있다. 상기 불순물의 에너지와 도즈량은 제조되고 있는 반도체 장치에서 불순물 영역의 저항성 및 요구된 접합 깊이에 의존한다. 언급한 바와 같이, 단계(102)의 플루오르 주입은 단계(104)의 불순물 주입 이전, 주입시 또는 이후에 수행될 수도 있다.
단계(106)에서, 상기 웨이퍼는 상기 불순물을 활성화시키기 위해 급속 열처리에 의해 어닐링된다. 고속 열처리기의 일예는 STEAG AST 일렉트로닉스(electroniks)에 의해 제조된 MODEl SH2800ε이다. 어닐링 시간과 온도는 제조되고 있는 상기 반도체 장치의 소망하는 특성에 의존한다. 전형적인 어닐링 처리는 약 10 내지 30초의 시간 동안 약 950℃ 내지 1050℃의 범위의 온도를 이용한다.
선택적 저온 어닐링 처리(108)는 고온 활성 어닐링 처리(106) 다음에 수행될 수 있다. 저온 어닐링 처리(108)를 이용하여, 실리콘 웨이퍼에서 남아있는 손상을 제거하고 남아있는 어떤 플루오르도 상기 웨이퍼 밖으로 유도할 수 있다. 전형적인 저온 어닐링 처리는 약 30 내지 60분의 시간동안 약 550℃ 내지 650℃의 범위의 온도를 이용할 것이다. 이 온도에서 보론 확산은 무시할 수 있다.
본 발명의 효과는, 추가의 플루오르 주입이 소망하는 시트 저항을 갖는 샐로우 접합의 형성을 가능하게 하고, 특정한 접합 파라미터들이 주입 에너지를 낮추는 것에 의해 간단히 획득될 수 없는 실시예들에 의해 가장 잘 설명된다. 다음의 테스트가 실행되었고, 그 결과는 아래 표 2에 요약된다. 추가적인 플루오르 주입 없이 AST 일렉트로닉스 SH2800 급속 열 처리기에서 1050℃로서 10초동안 어닐링된 5keV, 1e15/cm2, 0°주입각의 BF2 주입은, SRP에 의해 측정된 바와 같이, 390 옹스트롱의 접합 깊이와 356 ohms/square의 시트 저항값을 나타내었다. 동일한 어닐링 파라미터들에 의해 2.2KeV로 상기 주입 에너지를 낮추는 것은, 실제로 412 옹스트롱의 더 깊은 접합과 432 ohms/square의 더 높은 시트 저항값을 생산한다. 이 결과에 대한 이유는, 어닐링이 종료되기전에 적어도 관련 부표면의 영역에서는 2.2KeV 주입으로 상기 플루오르가 상기 웨이퍼밖으로 확산되어 보론을 플루오르없이 더 빠른 속도로 확산시키기 때문이다. 추가 플루오르 주입의 효과는, 5KeV, 1e15/cm2 의 BF2 + 주입으로, 하나는 2e15/cm2 도즈량이고, 다른 하나는 5e15/cm2 도즈량인 플루오르 주입을 뒤따르는 실시예들에 의해 설명된다. 각각의 플루오르 주입의 에너지는 2.8KeV로, 이것은 상기 5KeV, BF2 주입의 주입된 보론보다 약간 더 깊게 플루오르 최고치를 정한다. 그 결과는 2e15/cm2 플루오르 주입에 대해, 499 ohms/square 의 시트 저항값을 가지고, 상기 접합 깊이는 390 옹스트롱부터 315 옹스트롱까지 감소한다. 5e15/cm2 플루오르 주입에 대해서는 694 ohms/square의 시트 저항값을 갖고, 상기 접합 깊이는 268 옹스트롱까지 더 감소한다. 상기 샐로우 접합 특유의 낮은 홀 모빌리티(hole mobility)값 때문에 샐로우 접합이 더 큰 시트 저항값을 생산한다는 것을 유의한다.
전술한 실시예들은, 추가 플루오르 주입이, 단지 주입의 에너지를 낮추는 것만으로는 획득될 수 없는 샐로우 접합의 형성을 허용한다는 것을 명확하게 설명한다. 게다가, 이 실시예들은 임의의 소정 처리에 대해서도 소망하는 접합 깊이와 시트 저항값을 생산하는 중요한 주입 파라미터들과 조화를 이룰 수 있는 플루오르 도즈량의 효과를 설명한다.
본 발명의 효과는 고온 활성 어닐링 종료시에 실리콘에 일부 플루오르가 남아 있을 것을 필요로 한다. 남아있는 플루오르와 임의의 나머지 손상을 제거하기 위하여, 선택적인 저온 어닐링이 사용될 수 있다. 저온 어닐링은 바람직하게는 550℃ 내지 650℃에서 30 내지 60분 동안 로(furnace)에서 수행된다. 이 온도 범위에서, 보론은 감지할 수 있을만큼 확산하지 않지만, 플루오르는 상기 웨이퍼 밖으로 확산되고 손상은 복구된다. 고온 어닐링 이전의 저온 어닐링은 플루오르 양을 62% 감소시키는 것을 보이면서, 플루오르 제거 시에 저온 어닐링의 효과를 나타낸다. 도 3은 주입된(어닐링되지 않음), 1e15/cm2의 도즈량과 5KeV의 에너지의 BF2 주입에 대한 깊이의 함수로서 플루오르 농도의 그래프이다. 도 4는 550℃로 30분 동안(고온 어닐링은 없음) 저온 어닐링후에 동일한 BF2 주입 파라미터들에 대한 깊이의 함수로서 플루오르 농도 그래프이다. 저온 어닐링 후에 플루오르양은 62% 감소했다. 때문에, 플루오르는 고온 어닐링 중에 필요하고, 저온 어닐링은 고온 활성 어닐링 후에 수행되어야 한다.
고온 활성 어닐링에 후속하는 저온 어닐링의 효과는 도 5 및 도 6에 도시되어 있다. 이 도 5 및 도 6에서, 웨이퍼에는 1e15/cm2 의 도즈량과 5keV의 에너지로 BF2가 주입되며, 그리고 5e15/cm2 의 도즈량과 2.8keV의 에너지로 플루오르가 주입된다. 도 5는 1050℃에서 10초동안(저온 어닐링은 없음)에 웨이퍼가 고온 어닐링되는 경우 깊이의 함수로서 플루오르 농도 그래프이다. 도 6은 웨이퍼가 550℃에서 30분동안에 저온 어닐링을 한 후에 1050℃에서 10초 동안 고온 어닐링되는 경우 깊이의 함수로서 플루오르 농도 그래프이다. 저온 어닐링의 후에는, 플루오르 함량은 56% 감소하고 표면의 피크는 2에서 1로 감소하여, 손상량의 감소를 나타내었다. 이러한 접근은, 소망하는 BF2 주입 또는 다른 주입 종들에 적절하게 조화를 이루는 플루오르 주입으로, 비교적 손상이 없고, 플루오르가 없는 실리콘 기판을 만들 수 있게 한다. 전술한 실시예에서, 저온 어닐링의 결과, 상기 보론의 접합의 깊이는 268 옹스트롱에서 287 옹스트롱까지 증가하고 시트저항은 694에서 656 ohms/square 까지 개선된다.
샐로우 접합이 필요할 때, 본 절차는 더 낮은 에너지 주입을 위해 최적화할 수 있다. 각 경우에 있어서, 에너지에 대응하는 플루오르 도즈량과 위치는 소망하는 접합 깊이와 시트 저항에 근거하여 선택된다. 4.25, 3.5 및 2.2keV의 BF2 주입에 대해, 전형적인 플루오르 주입 에너지는 각각 2.4, 2.0 및 1.2keV이다. 본 발명의 처리를 사용하면, 400 내지 600 ohms/square의 시트 저항값으로 200 옹스트롱 이하의 SRP에 의해 측정된 접합이 획득될 수 있어야 한다. 플루오르 도즈량과 에너지를 불순물 주입과, 저온 퍼니스 어닐링 이전의 고온 활성 어닐링의 과정에 매칭하는 기법은 종래 기술 기법에 의해 획득 가능한 것보다 훨씬 더 얕고 더 낮은 시트 저항값을 갖는 거의 무손상, 무플루오르 접합을 허용한다. 주입은 더욱 높고, 더욱 경제적인 주입 에너지로 수행될 수 있으며, 빔전류가 눈에 띄게 높아진다.
본 명세서에서 본 발명의 바람직한 실시예를 참작한 것을 설명하고 나타내었지만, 첨부된 청구항에 정의된 바와 같이 상기 발명의 범위를 벗어나지 않고 다양한 변경과 변화가 이루어질 수 있다는 것은 당업자에게 있어 명백할 것이다.

Claims (24)

  1. 반도체 웨이퍼에서 샐로우(shallow) 접합을 형성하는 방법에 있어서,
    불순물을 상기 반도체 웨이퍼에 주입하는 단계;
    1000 옹스트롱(angstrom) 이하의 소망하는 접합 깊이와, 소망하는 시트 저항을 생성하기 위하여 상기 불순물 주입(implant)에 대응하는 플루오르 도즈량과 에너지를 선택하는 단계 - 상기 플루오르 도즈량과 에너지를 선택하는 단계는 약 10keV 이하의 플루오르 에너지를 선택하고 약 5e14/cm2 내지 5e15/cm2의 범위의 플루오르 도즈량을 선택하는 단계를 포함함-;
    선택된 도즈량과 에너지로 상기 반도체 웨이퍼에 플루오르를 주입하는 단계 - 상기 플루오르 주입 단계는 상기 불순물을 주입하는 단계 이전 또는 이후에 수행됨 -;
    선택된 온도에서 선택된 시간동안 상기 반도체 웨이퍼를 열처리함으로써 상기 불순물을 활성화시켜 상기 샐로우 접합을 형성하는 단계; 및
    잔여 플루오르를 제거하고 상기 반도체 웨이퍼에 대한 손상을 제거하기 위하여 상기 불순물을 활성화시키는 단계에 후속하여 상기 반도체 웨이퍼를 저온 어닐링하는 단계 - 상기 저온 어닐링하는 단계는 약 550℃ 내지 650℃의 온도에서 약 30 내지 60분동안 수행됨 -
    를 포함하는 것을 특징으로 하는 샐로우 접합 형성 방법.
  2. 제1항에 있어서,
    상기 플루오르를 주입하는 단계는 상기 불순물을 활성화시키는 단계의 완료시에 적어도 상기 플루오르의 일부가 상기 반도체 웨이퍼 내에 남아있도록 상기 플루오르의 에너지와 도즈량을 선택하는 단계를 포함하는 것을 특징으로 하는 샐로우 접합 형성 방법.
  3. 제1항에 있어서,
    상기 플루오르를 주입하는 단계는 상기 플루오르가 상기 불순물보다 약간 더 깊게 주입되도록 상기 플루오르의 에너지를 선택하는 단계를 포함하는 것을 특징으로 하는 샐로우 접합 형성 방법.
  4. 제1항에 있어서,
    상기 불순물을 주입하는 단계는 B+ 이온 또는 BF2 + 이온들을 주입하는 단계를 포함하는 것을 특징으로 하는 샐로우 접합 형성 방법.
  5. 제1항에 있어서,
    상기 플루오르를 주입하는 단계는 플루오르를 함유하는 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 샐로우 접합 형성 방법.
  6. 제1항에 있어서,
    상기 접합은 500 옹스트롱 이하의 깊이를 갖는 것을 특징으로 하는 샐로우 접합 형성 방법.
  7. 제1항에 있어서,
    상기 플루오르 도즈량 및 에너지를 선택하는 단계는 불순물의 원자당 약 1 내지 5 플루오르 원자의 플루오르 도즈량을 선택하는 단계를 포함하는 것을 특징으로 하는 샐로우 접합 형성 방법.
  8. 반도체 웨이퍼에서 샐로우 접합을 형성하는 방법에 있어서,
    보론(boron)을 상기 반도체 웨이퍼에 주입하는 단계;
    1000 옹스트롱 이하의 소망하는 접합 깊이와 소망하는 시트 저항을 생성하기 위하여 상기 보론 주입에 대응하는 플루오르 도즈량과 에너지를 선택하는 단계 - 상기 플루오르 도즈량과 에너지를 선택하는 단계는 약 10keV 이하의 플루오르 에너지를 선택하고 약 5e14/cm2 내지 5e15/cm2의 범위의 플루오르 도즈량을 선택하는 단계를 포함함 -;
    선택된 도즈량과 에너지로 상기 반도체 웨이퍼에 플루오르를 주입하는 단계 - 상기 플루오르 주입 단계는 상기 불순물을 주입하는 단계 이전 또는 이후에 수행됨 -;
    선택된 온도에서 선택된 시간 동안 상기 반도체 웨이퍼를 열처리함으로써 상기 보론을 활성화시켜 상기 샐로우 접합을 형성하는 단계; 및
    잔여 플루오르를 제거하고 상기 반도체 웨이퍼에 대한 손상을 제거하기 위하여 상기 보론을 활성화시키는 단계에 후속하여 상기 반도체 웨이퍼를 저온 어닐링 하는 단계 - 상기 저온 어닐링 하는 단계는 약 550℃ 내지 650℃의 온도에서 약 30 내지 60분동안 수행됨 -
    를 포함하는 것을 특징으로 하는 샐로우 접합 형성 방법.
  9. 제8항에 있어서,
    상기 보론을 주입하는 단계는 B+ 이온 또는 BF2 + 이온들을 주입하는 단계를 포함하는 것을 특징으로 하는 샐로우 접합 형성 방법.
  10. 제8항에 있어서,
    상기 플루오르 도즈량 및 에너지를 선택하는 단계는 보론의 원자당 약 1 내지 5 플루오르 원자의 플루오르 도즈량을 선택하는 단계를 포함하는 것을 특징으로 하는 샐로우 접합 형성 방법.
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6521496B1 (en) 1999-06-24 2003-02-18 Lucent Technologies Inc. Non-volatile memory semiconductor device including a graded, grown, high quality control gate oxide layer and associated methods
US6395610B1 (en) 1999-06-24 2002-05-28 Lucent Technologies Inc. Method of making bipolar transistor semiconductor device including graded, grown, high quality oxide layer
US6551946B1 (en) 1999-06-24 2003-04-22 Agere Systems Inc. Two-step oxidation process for oxidizing a silicon substrate wherein the first step is carried out at a temperature below the viscoelastic temperature of silicon dioxide and the second step is carried out at a temperature above the viscoelastic temperature
US6509230B1 (en) 1999-06-24 2003-01-21 Lucent Technologies Inc. Non-volatile memory semiconductor device including a graded, grown, high quality oxide layer and associated methods
US6670242B1 (en) * 1999-06-24 2003-12-30 Agere Systems Inc. Method for making an integrated circuit device including a graded, grown, high quality gate oxide layer and a nitride layer
US6204157B1 (en) * 1999-12-07 2001-03-20 Advanced Micro Devices, Inc. Method for establishing shallow junction in semiconductor device to minimize junction capacitance
US20030235957A1 (en) * 2002-06-25 2003-12-25 Samir Chaudhry Method and structure for graded gate oxides on vertical and non-planar surfaces
US20020187614A1 (en) * 2001-04-16 2002-12-12 Downey Daniel F. Methods for forming ultrashallow junctions with low sheet resistance
US6849528B2 (en) * 2001-12-12 2005-02-01 Texas Instruments Incorporated Fabrication of ultra shallow junctions from a solid source with fluorine implantation
US6555439B1 (en) * 2001-12-18 2003-04-29 Advanced Micro Devices, Inc. Partial recrystallization of source/drain region before laser thermal annealing
US6544853B1 (en) * 2002-01-18 2003-04-08 Infineon Technologies Ag Reduction of negative bias temperature instability using fluorine implantation
US6780730B2 (en) * 2002-01-31 2004-08-24 Infineon Technologies Ag Reduction of negative bias temperature instability in narrow width PMOS using F2 implantation
US20030186519A1 (en) * 2002-04-01 2003-10-02 Downey Daniel F. Dopant diffusion and activation control with athermal annealing
US7135423B2 (en) * 2002-05-09 2006-11-14 Varian Semiconductor Equipment Associates, Inc Methods for forming low resistivity, ultrashallow junctions with low damage
AU2003228925A1 (en) * 2002-05-10 2003-11-11 Varian Semiconductor Equipment Associates, Inc. Methods and systems for dopant profiling
US6699771B1 (en) * 2002-08-06 2004-03-02 Texas Instruments Incorporated Process for optimizing junctions formed by solid phase epitaxy
CN1253929C (zh) 2003-03-04 2006-04-26 松下电器产业株式会社 半导体装置及其制造方法
GB0305610D0 (en) * 2003-03-12 2003-04-16 Univ Southampton Methods for reducing dopant diffusion in semiconductor processes
US6808997B2 (en) 2003-03-21 2004-10-26 Texas Instruments Incorporated Complementary junction-narrowing implants for ultra-shallow junctions
US20040191999A1 (en) * 2003-03-24 2004-09-30 Texas Instruments Incroporated Semiconductor structure and method of fabrication
US7163867B2 (en) * 2003-07-28 2007-01-16 International Business Machines Corporation Method for slowing down dopant-enhanced diffusion in substrates and devices fabricated therefrom
US6797555B1 (en) * 2003-09-10 2004-09-28 National Semiconductor Corporation Direct implantation of fluorine into the channel region of a PMOS device
WO2005091344A1 (en) * 2004-03-15 2005-09-29 Koninklijke Philips Electronics N.V. Method of manufacturing a semiconductor device and semiconductor device obtained with such a method
EP1610371A1 (en) * 2004-06-24 2005-12-28 STMicroelectronics S.r.l. SiGe heterojunction bipolar transistors
US7163878B2 (en) * 2004-11-12 2007-01-16 Texas Instruments Incorporated Ultra-shallow arsenic junction formation in silicon germanium
US8076228B2 (en) * 2007-01-29 2011-12-13 Infineon Technologies Ag Low noise transistor and method of making same
JP2021034408A (ja) * 2019-08-15 2021-03-01 信越半導体株式会社 シリコン基板の熱処理方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4584026A (en) * 1984-07-25 1986-04-22 Rca Corporation Ion-implantation of phosphorus, arsenic or boron by pre-amorphizing with fluorine ions
US4617066A (en) * 1984-11-26 1986-10-14 Hughes Aircraft Company Process of making semiconductors having shallow, hyperabrupt doped regions by implantation and two step annealing
JPH02237024A (ja) * 1988-07-12 1990-09-19 Seiko Epson Corp 半導体装置及びその製造方法
EP0350845A3 (en) * 1988-07-12 1991-05-29 Seiko Epson Corporation Semiconductor device with doped regions and method for manufacturing it
US5654209A (en) * 1988-07-12 1997-08-05 Seiko Epson Corporation Method of making N-type semiconductor region by implantation
JPH0368134A (ja) * 1989-08-05 1991-03-25 Mitsubishi Electric Corp 半導体装置の製造方法
JP2773957B2 (ja) * 1989-09-08 1998-07-09 富士通株式会社 半導体装置の製造方法
JPH03265131A (ja) * 1990-03-15 1991-11-26 Fujitsu Ltd 半導体装置の製造方法
US5108935A (en) * 1990-11-16 1992-04-28 Texas Instruments Incorporated Reduction of hot carrier effects in semiconductor devices by controlled scattering via the intentional introduction of impurities
JPH0521448A (ja) * 1991-07-10 1993-01-29 Sharp Corp 半導体装置の製造方法
US5466612A (en) * 1992-03-11 1995-11-14 Matsushita Electronics Corp. Method of manufacturing a solid-state image pickup device
JP3464247B2 (ja) * 1993-08-24 2003-11-05 株式会社東芝 半導体装置の製造方法
JPH0950970A (ja) * 1995-08-10 1997-02-18 Sony Corp 半導体装置の製造方法
US5897363A (en) * 1996-05-29 1999-04-27 Micron Technology, Inc. Shallow junction formation using multiple implant sources

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Publication number Publication date
US6069062A (en) 2000-05-30
TW375773B (en) 1999-12-01
EP1019952A1 (en) 2000-07-19
KR20010024040A (ko) 2001-03-26
JP4065661B2 (ja) 2008-03-26
WO1999014799A1 (en) 1999-03-25
JP2001516969A (ja) 2001-10-02

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