JP4065661B2 - 半導体ウェーハに浅い接合を形成する方法 - Google Patents
半導体ウェーハに浅い接合を形成する方法 Download PDFInfo
- Publication number
- JP4065661B2 JP4065661B2 JP2000512242A JP2000512242A JP4065661B2 JP 4065661 B2 JP4065661 B2 JP 4065661B2 JP 2000512242 A JP2000512242 A JP 2000512242A JP 2000512242 A JP2000512242 A JP 2000512242A JP 4065661 B2 JP4065661 B2 JP 4065661B2
- Authority
- JP
- Japan
- Prior art keywords
- fluorine
- energy
- semiconductor wafer
- dose
- implanting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 45
- 238000000034 method Methods 0.000 title claims description 40
- 239000011737 fluorine Substances 0.000 claims description 126
- 229910052731 fluorine Inorganic materials 0.000 claims description 126
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 121
- 238000002513 implantation Methods 0.000 claims description 73
- 239000000463 material Substances 0.000 claims description 56
- 239000002019 doping agent Substances 0.000 claims description 54
- 238000000137 annealing Methods 0.000 claims description 46
- 229910052796 boron Inorganic materials 0.000 claims description 37
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 35
- 150000002500 ions Chemical class 0.000 claims description 31
- 239000007943 implant Substances 0.000 claims description 18
- 238000010438 heat treatment Methods 0.000 claims description 11
- 230000003213 activating effect Effects 0.000 claims description 7
- 125000004429 atom Chemical group 0.000 claims description 3
- 125000001153 fluoro group Chemical group F* 0.000 claims 2
- 235000012431 wafers Nutrition 0.000 description 51
- 238000009792 diffusion process Methods 0.000 description 16
- 230000008569 process Effects 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 238000012545 processing Methods 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 10
- 230000004913 activation Effects 0.000 description 9
- 239000012535 impurity Substances 0.000 description 7
- -1 boron ion Chemical class 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 4
- 230000000153 supplemental effect Effects 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 238000010884 ion-beam technique Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000005465 channeling Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 150000002221 fluorine Chemical class 0.000 description 2
- 230000036961 partial effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010494 dissociation reaction Methods 0.000 description 1
- 230000005593 dissociations Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008092 positive effect Effects 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- High Energy & Nuclear Physics (AREA)
- General Physics & Mathematics (AREA)
- Toxicology (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Health & Medical Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Recrystallisation Techniques (AREA)
Description
発明の分野
本発明はイオン注入法により半導体ウェーハに浅い接合を形成する方法、より詳細には半導体ウェーハ中にフッ素を注入することによって熱処理中のドーパント物質の拡散を阻止する方法に関する。
【0002】
発明の背景
イオン注入法は伝導率を変えるドーパント物質を半導体ウェーハ中に導入する標準的な技法である。従来のイオン注入システムにおいては、所望のドーパント物質をイオン源内でイオン化し、該イオンを加速して所定エネルギーのイオンビームを形成させ、そして該イオンビームをウェーハ表面に誘導する。ビーム中のエネルギー保有イオンは半導体物質本体を貫通して半導体物質の結晶格子内に包埋される。イオン注入に続き半導体ウェーハをアニールしてドーパント物質を活性化する。アニーリングは半導体ウェーハを所定時間の間所定温度に加熱することを含む。
【0003】
半導体業界における周知の傾向は小型で高速のデバイスに向かっている。とくに、半導体デバイス装置の側面寸法および深さのいずれもが減少しつつある。最新式の半導体デバイスは1000オングストローム未満の接合深さを必要とし、最後には200オングストローム以下の程度の接合深さを必要とするかも知れない。
【0004】
ドーパント物質の注入深さは半導体ウェーハ中に注入されるイオンのエネルギーによって決定される。注入エネルギーが小さい場合に浅い接合が得られる。しかし、注入ドーパント物質の活性化に用いられるアニーリングプロセスはドーパント物質を半導体ウェーハの注入領域から拡散させる。このような拡散の結果として、接合深さはアニーリングによって増大する。アニーリングによって生じた接合深さの増大を防止するために、注入エネルギーを減少させることができ、その結果アニーリング後に所望の接合深さが得られる。この方法は極めて狭い接合の場合を除き満足すべき結果をもたらす。注入エネルギーを減少させることによって得ることができる接合深さに関しては、アニーリング中に生じるドーパント物質の拡散によって限界に達する。さらに、イオン注入装置は極めて小さい注入エネルギーでは典型的に非能率的に動作する。
【0005】
アニーリング中に生じる拡散をできるだけ少なくするために高速熱処理法を用いることができる。しかし、アニーリング温度を低下させるようなアニーリングプロセスの顕著な変化は活性化されるドーパント物質の量を減少させるであろうし、そしてそれによって半導体デバイスの動作特性に悪影響を与えるであろう。BF2注入の接合深さを減少させる場合に、ホウ素の等価エネルギー注入と比較してBF2注入におけるフッ素のプラスの効果が先行技術において、K.Ohyuらの“Advantages of Fluorine Introduction in Boron Implanted Shallow p+/n−Junction Formation”,Japanese Journal of Applied Physics,Vol.29,1990,pages457−462;D.F.Downeyらの“Control of BF2 Dissociation in High Current Ion Implantation”,8th International Conference on Ion Implant Technology,July 30−August 3,1990;およびM.Minondoらの“Comparison of 11B+ and 49BF2 + at Low Implantation Energy in Germanium Preamorphized Silicon”,9th International Conference on Ion Implant Technology,September 1992に報告されている。これらの結果は比較的高注入エネルギー、すなわちホウ素の10keVを上回る等価エネルギーを基準とするものであった。また結果はさまざまであった。Downeyらの資料では、ホウ素の11.2keV注入およびBF2の50keV注入について、高速熱処理装置によるアニール後にBF2注入の場合には浅い接合深さが認められたが、炉によるアニールの場合にはその逆が認められた。Ohyuらの研究では、ホウ素の10keV注入中にフッ素を別個に25keVで注入すると接合深さが浅いことを認めた。
【0006】
ホウ素注入ウェーハ中への別個のフッ素注入は下記資料にも報告されている:T.H.Huangらの“Influence of Fluorine Preamorphization on the Diffusion and Activation of Low−Energy Implanted Boron During Rapid Thermal Annealing”,Appl.Phys.Lett.,Vol.65,No.14,October 1994,pages1829−1831;H.C.Mogulらの“Advantages of LDD−Only Implanted Fluorine with Submicron CMOS Technologies”,IEEE Trans.On Electron Devices,Vol.44,No.3,March 1997,pages388−394;A.Horiらの“High Speed 0.1um Dual Gate CMOS with Low Energy Phosphorus/Boron Implantation and Cobalt Salicide”IEDM 96,1996,pages575−578;L.Y.Krasnobaevらの,“The Effect of Fluorine on the Redistribution of Boron in Ion−Implanted Silicon”,J.Appl.Phys.,Vol.74,No.10,November 1993,pages6020−6022、ならびにD.Fanらの,“Effect of Fluorine on the Diffusion of Through−Oxide Implanted Boron in Silicon”,Appl.Phys.Lett.,Vol.50,No.10,September 1991,pages1212−1214。これらの資料ではわずか5keVのホウ素注入(BF2の22.3keV注入と同じ実効エネルギー)が用いられたが、40keVの高エネルギーフッ素注入が使用された。これらの資料では、1000オングストローム未満の接合深さは報告されておらず、またシート(sheet)抵抗値またはシート抵抗の最適値も報告されなかった。S.B.Felchらが“Fluorine Effects in BF2 Implants at Various Energies”,11th International Conference on Ion Implant Technology,June 1996に報告した最近の研究は、BF2の2keV未満の低エネルギー注入においてフッ素は注入エネルギー、線量及びアニール条件の関数としてシリコンの表面を離れると述べている。 本出願人の知るいずれの先行技術も、注入エネルギーを減少させるだけでは必要な接合深さを得ることができない場合にとくに、選択された接合深さおよび面積抵抗の浅い接合を加工するための満足すべき方法を提供するものはなかった。
【0007】
発明の要約
本発明の第1の態様によれば、半導体ウェーハに浅い接合不純領域を形成する方法が提供される。この方法は半導体ウェーハ中にドーパント物質を注入し、1000オングストローム未満の所望の接合深さおよび所望のシート抵抗を生じるようにドーパント物質の注入に相当するフッ素の線量及びエネルギーを選び、そして選んだ線量およびエネルギーにおいて半導体ウェーハ中にフッ素を注入する工程を含む。この方法はさらに、選んだ温度において選んだ時間の間半導体ウェーハを熱処理することによってドーパント物質を活性化して浅い接合を形成させる工程を含む。好ましい態様ではドーパント物質はホウ素である。
【0008】
フッ素のエネルギーは、ドーパント物質の注入後に現れる非晶質および結晶質領域の界面またはその近傍にフッ素を注入するように選ぶことができる。フッ素注入のピークはドーパント物質注入のピークよりも若干深いことが好ましい。
【0009】
フッ素注入の工程はドーパント物質を注入する工程前、工程中または工程後に行なうことができる。フッ素は所望の形で注入することができる。浅い接合を形成させるためにフッ素およびドーパント物質は典型的に10keV未満のエネルギーで注入する。
【0010】
該方法は、ドーパント物質を活性化する工程後に低温アニーリングによって半導体ウェーハの損傷を除きかつ残留フッ素を除去する工程を任意に含むことができる。
【0011】
本発明は選択した接合深さおよびシート抵抗の小さい接合を加工する方法を提供する。単に注入エネルギーを減少させるだけでは必要な接合深さを得ることができない場合に、本発明はとくに重要である。
【0012】
詳細な説明
半導体デバイスの大きさが小さくなるにつれて浅い接合に対する要望が増大した。とくに1000オングストローム未満、場合により500オングストローム未満、そして将来は200オングストローム未満の接合深さが必要とされる。典型的には、注入エネルギーを減少させることによって浅い接合が得られる。しかし、アニーリング中に生じるドーパント物質の拡散によって、注入エネルギーを減少させることによって得ることができる接合深さに関しては限界に達する。広がり抵抗プロファイリング(spreading resistance profiling)(SRP)により測定すると、ホウ素の場合にはこの限界は典型的に約390オングストロームである。
【0013】
ホウ素は典型的にホウ素イオン(B+)または二フッ化ホウ素イオン(BF2 +)として注入される。BF2 +イオンが半導体ウェーハに衝突すると、該イオンはホウ素イオンとフッ素イオンとに分裂する。B+イオンおよびBF2 +イオンに関して等しい接合深さを得るためには、BF2 +イオンはより高いエネルギーで注入されなければならない。したがって、たとえば、2.0keVで注入したB+イオンおよび8.9keVで注入したBF2 +イオンは等価のホウ素注入エネルギーを付与する。
【0014】
シリコン半導体ウェーハ中の浅い接合の加工に関しては多くの観察が行なわれた。2.0keVおよび279ミクロアンペア/平方センチメートルの電流密度でB+イオンをウェーハに注入し、そして8.9keV及び101ミクロアンペア/平方センチメートルの電流密度でBF2 +イオンをウェーハに注入した。注入エネルギーは等価のホウ素エネルギーを得るように選んだ。いずれの組のウェーハも1050℃で10秒間アニールした。B+イオンの場合には1430オングストロームという接合深さ、そしてBF2 +イオンの場合には1170オングストロームという接合深さが測定された。X線光電子分析法(XPS)及び二次イオン質量分析法(SIMS)によるデータは、アニーリング後にBF2注入ウェーハからはすべてのフッ素が拡散しなかったことを示した。BF2の8.9keV注入及び950℃10秒間のアニーリングの場合に940オングストロームという接合深さが測定された。
【0015】
別の試験では、BF2 +を5keVでウェーハに注入した。このウェーハを1050℃で10秒間アニールすると、接合深さは1120オングストローム(BF2の8.9keVの場合からはあまり減少していない)であった。対照的に、このウェーハを950℃で10秒間アニールすると、接合深さは690オングストローム(BF2の8.9keVを同じアニールした場合の940オングストロームと対比)であった。結果を下記表1に要約する。線量率及びビーム電流だけではこれらの結果の説明がつかない。
【0016】
【表1】
【0017】
これらの結果は次ぎのように説明できると思われる。フッ素はウェーハから拡散するにつれて優先的に拡散部位を占めて、ホウ素の拡散を効果的に阻止または制限する。フッ素がシリコンから拡散してしまうと、ホウ素の拡散が再び始まることができる。この説明は5keVで注入されたBF2 +イオン(ホウ素の約1keV注入と当価のエネルギー)について得られた結果によって支持される。ウェーハを1050℃で10秒間アニールすると、1120オングストロームという接合深さによって示されるように、すべてのフッ素はシリコンウェーハから拡散してしまって、ホウ素の拡散が現れた。対照的に、ウェーハを950℃で10秒間アニールすると、690オングストロームという接合深さで示されるように、フッ素は完全にはシリコンを離れず、そしてホウ素の拡散は阻止された。
【0018】
本発明にしたがって、熱処理中のドーパント物質の拡散を阻止または妨害するようにシリコン半導体ウェーハ中にフッ素を注入する。注入されるフッ素は、例えばBF2 +のように注入中にドーパント物質と化学的に結合するフッ素とは別である。このフッ素はウェーハを全部または一部分非晶質にし、それによって次ぎに注入されるドーパント物質のチャネリングを減少させるので、ドーパント物質の注入前に半導体中に注入することが好ましい。チャネリングを減少させることによって、ドーパント物質の注入深さは減少する。しかし、ドーパント物質の注入中または注入後にフッ素を注入することができる。このフッ素は熱処理中にウェーハから拡散するので、ホウ素または他のドーパント物質の拡散を阻止する。フッ素の一部は高温活性化アニールが完了するまでウェーハ中に残留するはずである。
【0019】
フッ素の注入は下記基準に合致することが好ましい。フッ素注入のエネルギーおよび線量は熱処理中のドーパント物質の拡散を阻止するように選ばれる。したがってフッ素注入のエネルギーおよび線量は幾分かはドーパント物質注入の線量及びエネルギーに依存する。ドーパント物質のエネルギーおよび線量が所望の接合深さ及びシート抵抗によることは理解されよう。さらに、フッ素注入の線量及びエネルギーは熱処理に用いられる時間及び温度に依存する。その上、高温活性化アニールが完了するまでフッ素の一部がウェーハに残留し、しかし高温活性化アニール完了後にはウェーハに残留するフッ素の量が比較的少量となるように、フッ素注入のパラメータを選ぶのが好ましい。最後に、フッ素注入パラメータはウェーハの損傷をできるだけ少なくし、かつシート抵抗に及ぼす悪影響をできるだけ少なくするように選ぶのが好ましい。熱処理完了後にウェーハに残留するフッ素は不純領域のシート抵抗を必要以上に大きくするか、または次の加工工程に悪影響をもたらすことがある。
【0020】
典型的にはフッ素注入エネルギーは、ドーパント物質注入のピークよりも若干深い非晶質及び結晶質領域の界面またはその近傍にフッ素を注入するように選ばれる。この界面はドーパント物質の注入後に現れる。フッ素をドーパント物質以前に注入する場合には、その後に形成される界面またはその近傍にフッ素を注入するようにフッ素エネルギーを選ぶ。したがって、フッ素注入のピークがドーパント物質注入のピークよりも若干深いようにフッ素注入エネルギーを選ぶ。フッ素注入線量は典型的にはドーパント物質注入の所望の接合深さ及びシート抵抗を基準にして選ぶ。線量の範囲はホウ素1原子当たりフッ素約1−5原子が好ましいが、線量はこの範囲に限定されない。
【0021】
フッ素はフッ素イオンまたはフッ素を含有する他のイオンの形でウェーハ中に注入することができる。ドーパント物質は、B+イオンまたはBF2 +イオンとして注入することができるホウ素であることができる。しかし、本発明は熱処理中にヒ素およびリンの拡散を阻止するために用いることもできる。本発明は1000オングストローム未満の深さを有する浅い接合の加工に関して極めて有用と考えられるが、任意の深さの不純領域の加工に適用することもできる。
【0022】
本発明の理解をさらに助けるために、参照として本明細書に組み入れられている添付図面について述べる。
【0023】
半導体ウェーハ10の略部分断面図を図1に示す。ドーパント物質のイオンビーム12をウェーハ10に誘導して注入領域14を生じさせる。ついでウェーハ10を、典型的には高速熱処理装置でアニールしてドーパント物質を活性化する。アニーリングプロセスは注入領域14よりも大きい不純領域20にドーパント物質の拡散を生じさせる。不純領域20は、ウェーハ10の表面に垂直な不純領域20の深さとなる接合深さXjを特徴とする。上記のように、アニーリングによって生じた接合深さの増大は、本発明の方法を用いる場合を除き、達成可能な接合深さXjに最小限を置く。本発明によれば、熱処理中のドーパント物質の拡散を阻止または排除し、それによってドーパント物質の注入深さと最終接合深さXjとの差をできるだけ小さくするために、フッ素注入を用いる。
【0024】
本発明に関連する処理工程の工程系統図を図2に示す。工程100において、フッ素の線量およびエネルギーを選択する。フッ素の線量およびエネルギーの選択基準はさきに述べた通りで、下記に例を示す。工程102において、工程100で選んだ線量およびエネルギーでフッ素を注入する。例として、Varian Associates,Inc.が製造し販売しているModel VIIS ion 80 PLUSを用いてフッ素を注入することができる。浅い接合深さ、すなわち約1000オングストローム未満の接合深さの場合には、フッ素のエネルギーは典型的に約1 keVから10 keVの範囲にあり、かつフッ素の線量は典型的に約5e14/cm2から5e15/cm2の範囲にある。(5e14/cm2という表示は1平方センチメートル当たり5×1014個の原子の注入線量を示す。) 工程104において、ドーパント物質を半導体ウェーハ中に注入する。例として、B+イオンまたはBF2 +イオンをウェーハ中に注入することができる。ドーパント物質のエネルギー及び線量は加工される半導体デバイス中の不純領域の所望の接合深さ及び抵抗率による。上記のように、工程102のフッ素注入は工程104のドーパント物質の注入前、注入中または注入後に行なうことができる。
【0025】
工程106において、高速熱処理によりウェーハをアニールしてドーパント物質を活性化する。高速熱処理装置の例はSTEAG AST elektroniks製造のModel SH2800eである。アニールの時間及び温度は加工される半導体デバイスの所望の特性による。典型的なアニーリングプロセスは約950℃ないし1050℃の範囲の温度および約10ないし30秒間の時間である。
【0026】
高温活性化アニーリングプロセス106に続いて任意の低温アニーリングプロセス108を行なうことができる。低温アニーリングプロセス108はシリコンウェーハの残留損傷をなくし、かつ残留するすべてのフッ素をウェーハから駆逐するために用いることができる。典型的な低温アニーリングプロセスは約30ないし60分の間に約550℃ないし650℃の範囲の温度を利用する。これらの温度におけるホウ素の拡散は無視できる。
【0027】
補足的なフッ素注入が所望のシート抵抗を有する狭い接合の形成を可能にし、そして単に注入のエネルギーを減少させるだけでは所定の接合パラメータを得ることが不可能な場合に、実施例によって本発明の有効性を説明するのが最良である。下記の試験を行ない、その結果を下表2に要約する。5keV、1e15/cm2、注入角度0゜でBF2を注入し、AST elektroniks SH2800 Rapid Thermal Processorを用いてアニールし、補足的フッ素の注入を行なわないものは、SRPで測定して、390オングストロームの接合深さおよび356オーム/スクェアのシート抵抗を生じた。同じアニールパラメータを用い注入エネルギーを2.2keVに低下させると、実際に412オングストロームというさらに深い接合および432オーム/スクェアというさらに大きなシート抵抗を生じた。この結果に対する理由は、2.2keV注入の場合には、アニールが完了する前にフッ素がウェーハから少なくとも関連する表面下に拡散して、フッ素がない場合よりも早い速度でホウ素を拡散させるということである。5keV、1e15/cm2のBF2注入に先んじて一方の線量が2e15/cm2で他方の線量が5e15/cm2のフッ素注入を行なった場合の、補足的フッ素注入の有効性を実施例で示す。各フッ素注入のエネルギーは2.8keVであって、フッ素のピークはBF2の5keV注入で注入したホウ素よりも若干深くなった。結果は、フッ素の2e15/cm2注入の場合には、接合深さは390オングストロームから315オングストロームに減少し、シート抵抗値は499オーム/スクェアであった。5e15/cm2のフッ素注入の場合には、接合深さはさらに268オングストロームに減少し、シート抵抗値は694オーム/スクェアであった。浅い接合に付随する正孔移動度値は小さいために、浅い接合は高いシート抵抗を生じることに留意する必要がある。
【0028】
【表2】
【0029】
上記の実施例は明らかに、補足的フッ素注入が、注入エネルギーを減少させるだけでは達成することができない浅い結合の形成を可能にすることを示す。さらに、これらの実施例は、任意のプロセスにおいて、主要注入パラメータと均衡して所望の接合深さおよびシート抵抗値を生じさせることができるフッ素線量の効果を示す。
【0030】
本発明の有効性は、高温活性化アニール完了時にシリコン中にフッ素の一部が残存することを必要とする。残存フッ素及び残留損傷を除くために、任意の低温アニールを用いることができる。低温アニールは炉内で550℃ないし650℃で30ないし60分間行なうのが好ましい。この温度範囲ではホウ素は顕著には拡散しないが、フッ素はウェーハから拡散し、そして損傷は修復される。高温アニルに先立つ低温アニールはフッ素含量を62%減少させることを示すが、これはフッ素除去に対する低温アニールの有効性を証明するものである。図3は1e15/cm2の線量及び5keVのエネルギーで注入したBF2注入(アニールせず)の深さの関数としてのフッ素濃度のグラフである。図4は550℃で30分間低温アニール後(高温アニールはせず)同じBF2注入パラメータの深さの関数としてのフッ素濃度のグラフである。低温アニール後のフッ素含量は62%減少した。高温アニール中にフッ素を必要とするので、低温アニールは高温活性化アニール後に行なわなければならない。
【0031】
高温活性化アニールに続く低温アニールの有効性を図5および6に示す。図5および6の両者において、ウェーハに1e15/cm2の線量および5keVのエネルギーでBF2を注入し、さらに5e15/cm2の線量および2.8keVのエネルギーでフっ素を注入した。図5はウェーハに1050℃で10秒間高温アニールを行なった(低温アニールは行なわず)場合の深さの関数としてのフッ素濃度のグラフである。図6はウェーハに1050℃で10秒間の高温アニールに続き550℃で30分間の低温アニールを行なった場合の深さの関数としてのフッ素濃度のグラフである。低温アニール後にフッ素含量は56%減少し、内層面のピークは2から1に減少して、損傷レベルの減少を示す。この方法ほ、所望のBF2注入または他の注入種と適切にバランスするフッ素注入を用いて、比較的損傷がなく、フッ素を含まないシリコン基質を得ることができる。上記実施例において、ホウ素の接合深さは268オングストロームから287オングストロームに増大し、そして低温アニール後にシート抵抗は694から656オーム/スクェアに改善された。
【0032】
さらに浅い接合が必要な場合には、該方法は低エネルギー注入を最大限に利用することができる。いずれの場合にも、所望の接合深さ及びシート抵抗に基づいてフッ素の線量および、エネルギーに該当する位置が選ばれる。BF2の4.25、3.5および2.2keV注入の場合には、典型的なフッ素注入エネルギーはそれぞれ2.4、2.0および1.2keVである。本発明の方法を用いれば、SRPにより測定して、200オングストローム未満および、400ないし600オーム/スクェアのシート抵抗値を有する接合が達成可能なはずである。フッ素の線量およびエネルギーをドーパント物質の注入に釣り合わせる技法ならびに一連の高温活性化アニールに続く低温炉アニールは、先行技術によって得ることができるよりもさらに浅く、そしてさらに低いシート抵抗値のほとんど無損傷でフッ素を含まない接合を見込んでいる。ビーム電流が著しく大きい場合には注入は大きく一層経済的な注入エネルギーで行なうことができる。
【0033】
現在本発明の好ましい態様と考えられることを提示し、記載したけれども、その中において、添付クレームによって定められる本発明の範囲を逸脱せずに種々の変更及び修正を行ない得ることは当業者には明らかであろう。
【図面の簡単な説明】
【図1】 半導体ウェーハの略部分断面図である。
【図2】 本発明により半導体ウェーハ中に浅い接合を加工する方法の例を示す工程系統図である。
【図3】 BF2注入深さの関数としての注入した(アニールせず)フッ素濃度のグラフである。
【図4】 BF2注入後に低温アニールのみを行なった場合の深さの関数としてのフッ素濃度のグラフである。
【図5】 BF2注入およびフッ素注入後に高温アニールのみを行なう場合の深さの関数としてのフッ素濃度のグラフである。
【図6】 BF2注入およびフッ素注入後に高温アニールにさらに続く低温アニールを行なう場合の深さの関数としてのフッ素濃度のグラフである。
Claims (10)
- 半導体ウェーハに浅い接合を形成する方法であって、
該半導体ウェーハ中にドーパント物質を注入し;
1000オングストローム未満の所望の接合深さおよび所望のシート抵抗を生じるように,前記ドーパント物質の注入に相当するフッ素の線量及びエネルギーを選び、ここでフッ素の線量及びエネルギーを選ぶ工程が10keV未満のフッ素エネルギーを選ぶこと及び5e14/cm2ないし5e15/cm2の範囲のフッ素線量を選ぶことを含み;
該選択された線量およびエネルギーにおいて該半導体ウェーハ中にフッ素を注入し、ここでフッ素を注入する工程が前記ドーパント物質を注入する工程前又は後に行われ;
選択した温度で選択した時間の間該半導体ウェーハを熱処理することによって前記ドーパント物質を活性化して前記浅い接合を形成し;そして
該半導体ウェーハから残留フッ素を除去しかつ該半導体ウェーハの損傷を減少させるために、前記ドーパント物質を活性化する工程後に該半導体ウェーハを低温アニーリングする、ここで低温アニーリングの工程が550℃ないし650℃の温度で30ないし60分間行なわれる
工程を含む方法。 - フッ素の線量およびエネルギーを選ぶ工程が前記ドーパント物質を活性化する工程の完了時に前記フッ素の少なくとも一部が該半導体ウェーハに残存するように前記フッ素の前記線量およびエネルギーを選ぶことを含む請求項1記載の浅い接合を形成する方法。
- フッ素を注入する工程が前記フッ素を前記ドーパント物質よりも深く注入させるように前記フッ素のエネルギーを選ぶことを含む請求項1記載の浅い接合を形成する方法。
- ドーパント物質を注入する工程がB+イオンまたはBF2 +イオンを注入することを含む請求項1記載の浅い接合を形成する方法。
- フッ素を注入する工程がフッ素含有イオンを注入することを含む請求項1記載の浅い接合を形成する方法。
- 前記接合が500オングストローム未満の深さを有する請求項1記載の浅い接合を形成する方法。
- フッ素の線量およびエネルギーを選ぶ工程がドーパント物質1原子当たりフッ素原子が1ないし5個のフッ素線量を選ぶことを含む請求項1記載の浅い接合を形成する方法。
- 半導体ウェーハに浅い接合を形成する方法であって、
該半導体ウェーハ中にホウ素を注入し;
1000オングストローム未満の所望の接合深さおよび所望のシート抵抗を生じるように該ホウ素注入に相当するフッ素の線量およびエネルギーを選び、ここでフッ素の線量及びエネルギーを選ぶ工程が10keV未満のフッ素エネルギーを選ぶこと及び5e14/cm2ないし5e15/cm2の範囲のフッ素線量を選ぶことを含み;
該選択線量およびエネルギーで該半導体ウェーハ中にフッ素を注入し、ここでフッ素を注入する工程が前記ホウ素を注入する工程前又は後に行われ;そして
選択した温度で選択した時間の間該半導体ウェーハを熱処理することによって前記ホウ素を活性化して前記浅い接合を形成させ;そして
該半導体ウェーハから残留フッ素を除去しかつ該半導体ウェーハの損傷を減少させるために、前記ホウ素を活性化する工程後に該半導体ウェーハを低温アニーリングする、ここで低温アニーリングの工程が550℃ないし650℃の温度で30ないし60分間行なわれる
工程を含む方法。 - ホウ素を注入する工程がB+イオンまたはBF2 +イオンを注入することを含む請求項8記載の浅い接合を形成する方法。
- フッ素の線量およびエネルギーを選ぶ工程がホウ素1原子当たりフッ素原子が1ないし5個のフッ素線量を選ぶことを含む請求項8記載の浅い接合を形成する方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/929,973 | 1997-09-16 | ||
US08/929,973 US6069062A (en) | 1997-09-16 | 1997-09-16 | Methods for forming shallow junctions in semiconductor wafers |
PCT/US1998/007661 WO1999014799A1 (en) | 1997-09-16 | 1998-04-15 | Methods for forming shallow junctions in semiconductor wafers |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2001516969A JP2001516969A (ja) | 2001-10-02 |
JP2001516969A5 JP2001516969A5 (ja) | 2005-12-22 |
JP4065661B2 true JP4065661B2 (ja) | 2008-03-26 |
Family
ID=25458773
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000512242A Expired - Fee Related JP4065661B2 (ja) | 1997-09-16 | 1998-04-15 | 半導体ウェーハに浅い接合を形成する方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6069062A (ja) |
EP (1) | EP1019952A1 (ja) |
JP (1) | JP4065661B2 (ja) |
KR (1) | KR100498657B1 (ja) |
TW (1) | TW375773B (ja) |
WO (1) | WO1999014799A1 (ja) |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6509230B1 (en) | 1999-06-24 | 2003-01-21 | Lucent Technologies Inc. | Non-volatile memory semiconductor device including a graded, grown, high quality oxide layer and associated methods |
US6395610B1 (en) | 1999-06-24 | 2002-05-28 | Lucent Technologies Inc. | Method of making bipolar transistor semiconductor device including graded, grown, high quality oxide layer |
US6521496B1 (en) | 1999-06-24 | 2003-02-18 | Lucent Technologies Inc. | Non-volatile memory semiconductor device including a graded, grown, high quality control gate oxide layer and associated methods |
US6551946B1 (en) | 1999-06-24 | 2003-04-22 | Agere Systems Inc. | Two-step oxidation process for oxidizing a silicon substrate wherein the first step is carried out at a temperature below the viscoelastic temperature of silicon dioxide and the second step is carried out at a temperature above the viscoelastic temperature |
US6670242B1 (en) * | 1999-06-24 | 2003-12-30 | Agere Systems Inc. | Method for making an integrated circuit device including a graded, grown, high quality gate oxide layer and a nitride layer |
US6204157B1 (en) * | 1999-12-07 | 2001-03-20 | Advanced Micro Devices, Inc. | Method for establishing shallow junction in semiconductor device to minimize junction capacitance |
US20030235957A1 (en) * | 2002-06-25 | 2003-12-25 | Samir Chaudhry | Method and structure for graded gate oxides on vertical and non-planar surfaces |
US20020187614A1 (en) * | 2001-04-16 | 2002-12-12 | Downey Daniel F. | Methods for forming ultrashallow junctions with low sheet resistance |
US6849528B2 (en) * | 2001-12-12 | 2005-02-01 | Texas Instruments Incorporated | Fabrication of ultra shallow junctions from a solid source with fluorine implantation |
US6555439B1 (en) * | 2001-12-18 | 2003-04-29 | Advanced Micro Devices, Inc. | Partial recrystallization of source/drain region before laser thermal annealing |
US6544853B1 (en) * | 2002-01-18 | 2003-04-08 | Infineon Technologies Ag | Reduction of negative bias temperature instability using fluorine implantation |
US6780730B2 (en) * | 2002-01-31 | 2004-08-24 | Infineon Technologies Ag | Reduction of negative bias temperature instability in narrow width PMOS using F2 implantation |
US20030186519A1 (en) * | 2002-04-01 | 2003-10-02 | Downey Daniel F. | Dopant diffusion and activation control with athermal annealing |
US7135423B2 (en) * | 2002-05-09 | 2006-11-14 | Varian Semiconductor Equipment Associates, Inc | Methods for forming low resistivity, ultrashallow junctions with low damage |
WO2003096397A1 (en) * | 2002-05-10 | 2003-11-20 | Varian Semiconductor Equipment Associates, Inc. | Methods and systems for dopant profiling |
US6699771B1 (en) * | 2002-08-06 | 2004-03-02 | Texas Instruments Incorporated | Process for optimizing junctions formed by solid phase epitaxy |
CN1253929C (zh) | 2003-03-04 | 2006-04-26 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
GB0305610D0 (en) * | 2003-03-12 | 2003-04-16 | Univ Southampton | Methods for reducing dopant diffusion in semiconductor processes |
US6808997B2 (en) | 2003-03-21 | 2004-10-26 | Texas Instruments Incorporated | Complementary junction-narrowing implants for ultra-shallow junctions |
US20040191999A1 (en) * | 2003-03-24 | 2004-09-30 | Texas Instruments Incroporated | Semiconductor structure and method of fabrication |
US7163867B2 (en) * | 2003-07-28 | 2007-01-16 | International Business Machines Corporation | Method for slowing down dopant-enhanced diffusion in substrates and devices fabricated therefrom |
US6797555B1 (en) * | 2003-09-10 | 2004-09-28 | National Semiconductor Corporation | Direct implantation of fluorine into the channel region of a PMOS device |
WO2005091344A1 (en) * | 2004-03-15 | 2005-09-29 | Koninklijke Philips Electronics N.V. | Method of manufacturing a semiconductor device and semiconductor device obtained with such a method |
EP1610371A1 (en) * | 2004-06-24 | 2005-12-28 | STMicroelectronics S.r.l. | SiGe heterojunction bipolar transistors |
US7163878B2 (en) * | 2004-11-12 | 2007-01-16 | Texas Instruments Incorporated | Ultra-shallow arsenic junction formation in silicon germanium |
US8076228B2 (en) * | 2007-01-29 | 2011-12-13 | Infineon Technologies Ag | Low noise transistor and method of making same |
JP2021034408A (ja) * | 2019-08-15 | 2021-03-01 | 信越半導体株式会社 | シリコン基板の熱処理方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4584026A (en) * | 1984-07-25 | 1986-04-22 | Rca Corporation | Ion-implantation of phosphorus, arsenic or boron by pre-amorphizing with fluorine ions |
US4617066A (en) * | 1984-11-26 | 1986-10-14 | Hughes Aircraft Company | Process of making semiconductors having shallow, hyperabrupt doped regions by implantation and two step annealing |
JPH02237024A (ja) * | 1988-07-12 | 1990-09-19 | Seiko Epson Corp | 半導体装置及びその製造方法 |
EP0350845A3 (en) * | 1988-07-12 | 1991-05-29 | Seiko Epson Corporation | Semiconductor device with doped regions and method for manufacturing it |
US5654209A (en) * | 1988-07-12 | 1997-08-05 | Seiko Epson Corporation | Method of making N-type semiconductor region by implantation |
JPH0368134A (ja) * | 1989-08-05 | 1991-03-25 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JP2773957B2 (ja) * | 1989-09-08 | 1998-07-09 | 富士通株式会社 | 半導体装置の製造方法 |
JPH03265131A (ja) * | 1990-03-15 | 1991-11-26 | Fujitsu Ltd | 半導体装置の製造方法 |
US5108935A (en) * | 1990-11-16 | 1992-04-28 | Texas Instruments Incorporated | Reduction of hot carrier effects in semiconductor devices by controlled scattering via the intentional introduction of impurities |
JPH0521448A (ja) * | 1991-07-10 | 1993-01-29 | Sharp Corp | 半導体装置の製造方法 |
US5466612A (en) * | 1992-03-11 | 1995-11-14 | Matsushita Electronics Corp. | Method of manufacturing a solid-state image pickup device |
JP3464247B2 (ja) * | 1993-08-24 | 2003-11-05 | 株式会社東芝 | 半導体装置の製造方法 |
JPH0950970A (ja) * | 1995-08-10 | 1997-02-18 | Sony Corp | 半導体装置の製造方法 |
US5897363A (en) * | 1996-05-29 | 1999-04-27 | Micron Technology, Inc. | Shallow junction formation using multiple implant sources |
-
1997
- 1997-09-16 US US08/929,973 patent/US6069062A/en not_active Expired - Lifetime
-
1998
- 1998-04-15 KR KR10-2000-7002778A patent/KR100498657B1/ko not_active IP Right Cessation
- 1998-04-15 WO PCT/US1998/007661 patent/WO1999014799A1/en not_active Application Discontinuation
- 1998-04-15 EP EP98915606A patent/EP1019952A1/en not_active Withdrawn
- 1998-04-15 JP JP2000512242A patent/JP4065661B2/ja not_active Expired - Fee Related
- 1998-05-12 TW TW087107315A patent/TW375773B/zh active
Also Published As
Publication number | Publication date |
---|---|
WO1999014799A1 (en) | 1999-03-25 |
KR20010024040A (ko) | 2001-03-26 |
KR100498657B1 (ko) | 2005-07-01 |
EP1019952A1 (en) | 2000-07-19 |
US6069062A (en) | 2000-05-30 |
JP2001516969A (ja) | 2001-10-02 |
TW375773B (en) | 1999-12-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4065661B2 (ja) | 半導体ウェーハに浅い接合を形成する方法 | |
TW401625B (en) | Ultra-shallow semiconductor junction formation | |
TWI384537B (zh) | 用以降低瞬時增強擴散之離子佈植法 | |
KR100926390B1 (ko) | 초 미세 접합부 형성 방법 | |
US5344787A (en) | Latid implants for increasing the effective width of transistor elements in a semiconductor device | |
CA1204370A (en) | Method of forming a shallow and high conductivity boron doped layer in silicon | |
JPH07101677B2 (ja) | 半導体装置の製造方法 | |
JP3476433B2 (ja) | アニール中制御された低レベル酸素周囲を使用して半導体ウエーハに浅部ジャンクションを形成する方法 | |
EP0097533A2 (en) | A method of manufacturing a MIS type semiconductor device | |
US7105427B1 (en) | Method for shallow dopant distribution | |
TW552648B (en) | Methods for forming ultrashallow junctions with low sheet resistance | |
JPH08181085A (ja) | 半導体装置の製造方法 | |
JPH0642465B2 (ja) | 浅い接合の形成方法 | |
US7622372B1 (en) | Method for shallow dopant distribution | |
JPH0334649B2 (ja) | ||
JPH0677247A (ja) | 半導体装置の形成方法 | |
EP0806794A2 (en) | Method of forming shallow doped regions in a semiconductor substrate, using preamorphization and ion implantation | |
Geipel et al. | Implanted source/drain junctions for polysilicon gate technologies | |
JPH05275362A (ja) | 半導体装置の製造方法 | |
JPH06151348A (ja) | 半導体装置の製造方法 | |
JPH0689869A (ja) | 半導体素子の製造方法 | |
WO2001080295A1 (en) | Methods for forming ultrashallow junctions in semiconductor wafers using nitrogen implantation | |
JPH0645270A (ja) | 半導体基板の熱処理方法 | |
JPH0729845A (ja) | 半導体装置の製造方法 | |
Kwong et al. | Rapid thermal annealing of arsenic-phosphorus (n+− n−) double-diffused shallow junctions |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050415 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050415 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070727 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070802 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071023 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071217 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080107 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120111 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130111 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130111 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |