KR101190137B1 - 층간 절연막의 드라이 에칭 방법 - Google Patents

층간 절연막의 드라이 에칭 방법 Download PDF

Info

Publication number
KR101190137B1
KR101190137B1 KR1020087028192A KR20087028192A KR101190137B1 KR 101190137 B1 KR101190137 B1 KR 101190137B1 KR 1020087028192 A KR1020087028192 A KR 1020087028192A KR 20087028192 A KR20087028192 A KR 20087028192A KR 101190137 B1 KR101190137 B1 KR 101190137B1
Authority
KR
South Korea
Prior art keywords
gas
etching
insulating film
interlayer insulating
dry etching
Prior art date
Application number
KR1020087028192A
Other languages
English (en)
Other versions
KR20090012329A (ko
Inventor
야스히로 모리가와
코우코우 스우
Original Assignee
가부시키가이샤 알박
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 알박 filed Critical 가부시키가이샤 알박
Publication of KR20090012329A publication Critical patent/KR20090012329A/ko
Application granted granted Critical
Publication of KR101190137B1 publication Critical patent/KR101190137B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Abstract

에칭 가스에 의해, 층간 절연막 상에 설치된 ArF 레지스트 또는 KrF 레지스트 상에 폴리머막을 형성하면서, 층간 절연막을 미세 가공하는 층간 절연막의 드라이 에칭 방법으로, 상기 에칭 가스를 0.5Pa 이하의 압력하에서 도입하여, 1200㎝-1 부근에 C-F 결합의 피크, 1600㎝-1 부근에 C-N 결합의 피크 및 3300㎝-1 부근에 C-H 결합의 피크(푸리에 변환 적외 분광 광도계로 측정한 스펙트럼)를 가지는 폴리머막을 형성하면서 에칭한다.

Description

층간 절연막의 드라이 에칭 방법{METHOD FOR DRY-ETCHING INTERLAYER INSULATING FILM}
본 발명은, 층간 절연막의 드라이 에칭 방법에 관한 것이다.
종래, 층간 절연막의 재료로서 SiO2를 이용하는 것이 많았지만, 90nm 노드(node) 이후, 배선 지연의 문제를 해결하기 위하여, 층간 절연막의 재료는 SiO2로부터 저유전율 재료(low-k)로 이행하고 있다. 이러한 저유전율막을 에칭하여 미세 가공한 홈이나 구멍을 형성하는 경우, 에칭에 이용되는 레지스트 재료로서, 종래 이용되어 온 KrF 레지스트 재료보다 파장이 짧고, 고정밀 가공에 적절한 ArF 레지스트 재료가 제안되고 있다(예를 들면, 특허 문헌 1 참조).
특허 문헌 1 :일본특허공개 제2005-72518호 공보(단락(0005)의 기재 등)
그렇지만, ArF 레지스트 재료는, 일반적으로 플라즈마 내성이 부족하기 때문에, 노광 패턴이 미세하게 됨에 따라 플라즈마 에칭 중에 손상을 받아 변형되기 쉽다. 이 변형이 그대로 레지스트 아래에 있는 저유전율막에 에칭에 의해 전사되므로, 저유전율막에 미세 가공된 홈이나 구멍의 가장자리에 줄무늬 등의 거침이 발생하여 문제가 생긴다.
거기서, 본 발명의 과제는 상기 종래 기술의 문제점을 해결하여 레지스트 손상이 생기지 않는 층간 절연막의 드라이 에칭 방법을 제공하는 것에 있다.
본 발명의 층간 절연막의 드라이 에칭 방법은, 에칭 가스에 의해 층간 절연막 상에 설치된 ArF 레지스트 또는 KrF 레지스트 상에 폴리머막을 형성하면서 층간 절연막을 미세 가공하는 층간 절연막의 드라이 에칭 방법으로, 상기 에칭 가스를 0.5Pa 이하의 압력하에서 도입하여, 1200㎝-1 부근에 C-F 결합의 피크, 1600㎝-1 부근에 C-N 결합의 피크 및 3300㎝-1 부근에 C-H 결합의 피크(푸리에 변환 적외 분광광도계로 측정한 스펙트럼)를 가지는 폴리머막을 형성하면서 에칭하는 것을 특징으로 한다.
에칭 가스를 0.5Pa 이하의 저압하에서 도입하는 것에 의해, 에칭 가스에 의한 반응종의 형성이 불가능해져, 레지스트의 손상을 감소시킬 수 있다. 또, 폴리머막을 형성하면서 에칭하는 것에 의해, 레지스트의 손상을 감소시킴과 함께 높은 선택비(층간 절연막의 에칭률/레지스트의 에칭률)를 실현하는 에칭을 행할 수 있다.
상기 에칭 가스는, CF계 가스와 N 함유 가스와 저급 탄화수소 가스를 혼합한 에칭 가스인 것이 바람직하다. 이러한 에칭 가스를 이용하는 것에 의해, C-F 결합의 피크, C-N 결합의 피크 및 C-H 결합의 피크를 가지는 폴리머막을 형성하는 것이 가능해져, 레지스트의 손상을 감소시킬 할 수 있고, 또, 저유전율막을 에칭 정지(etching stop) 없이 에칭하는 것이 가능하다.
또한, 상기 에칭 가스는, CxFyHz 가스와 N 함유 가스를 혼합한 에칭가스인 것이 바람직하다. 이러한 에칭 가스를 이용해도, C-F 결합의 피크, C-N 결합의 피크 및 C-H 결합의 피크를 가지는 폴리머막을 형성하는 것이 가능해져, 레지스트의 손상을 감소시킬 수 있고, 또, 저유전율막을 에칭 정지 없이 에칭하는 것이 가능하다.
상기 CF계 가스는, CF4, C3F8, C2F6, C4F8, C5F8 및 CxFyI 가스로부터 선택된 적어도 1종의 가스인 것이 바람직하다.
상기 저급 탄화수소는, CH4, C2H6, C3H8, C4H10, 또는 C2H2인 것이 바람직하다.
상기 CxFyHz 가스는, CHF3 가스인 것이 바람직하다.
상기 N 함유 가스는, 질소 가스, NOx, NH3, 메틸 아민, 디메틸 아민으로부터 선택된 적어도 1종의 가스인 것이 바람직하다.
또, 상기 CxFyI가스는, C3F7I 가스 또는 CF3I 가스인 것이 바람직하다. 상기 층간 절연막이, SiOCH계 재료로부터 된 것이 바람직하다.
본 발명에 의하면, 저압하에서 에칭하는 것에 의해, 레지스트의 손상이 적어지고, 그 결과, 줄무늬가 적은 에칭이 가능해지는 우수한 효과를 나타낸다. 또한, 폴리머막에 의해, 레지스트의 손상을 감소시킬 수 있으므로, 선택비가 높은 에칭이 가능해지는 효과를 나타낸다.
도 1은 본 발명의 드라이 에칭 방법을 실시하는 에칭 장치의 구성의 일례를 개략적으로 나타내는 구성도이다.
도 2는 본 발명의 드라이 에칭 방법에 의해 얻어진 막의 FT-IR 측정에 의한 스펙트럼을 나타내는 그래프이다.
도 3은 본 발명의 에칭 방법에 의해 얻어진 기판 상태를 나타내는 SEM 사진으로, (a)는 기판의 표면도, (b)는 그 단면도이다.
도 4는 에칭 가스의 혼합비를 변화시켰을 경우의, 에칭률(nm/min)과 선택비를 나타내는 그래프이다.
도 5 (a)~(d)는 각각 에칭 가스의 혼합비를 변화시켰을 경우의 기판의 단면 SEM 사진이다.
도 6 (a)~(e)는 각각 종래의 에칭 방법에 의해 에칭한 기판의 단면 SEM 사진이다.
도 7은 종래의 에칭 방법에 의해 에칭한 각 기판의 에칭률(nm/mi n)과 선택비를 나타내는 그래프이다.
(부호의 설명 )
1 에칭 장치 2 기판 장착부
4 가스 도입 수단 11 진공 챔버
12 진공 배기 수단 13 기판 처리실
14 플라즈마 발생실 21 기판 전극
22 절연체 23 지지대
24 블로킹 콘덴서 25 고주파 전원
31 상판 32 가변 콘덴서
33 고주파 전원 34 분기점
41 가스 도입 경로 42 가스 유량 제어 수단
43 가스원 51 자장 코일
52 안테나 코일 S 기판
도 1에 본 발명의 층간 절연막의 드라이 에칭 방법에 이용하는 에칭 장치(1)를 나타낸다. 1은 저온, 고밀도 플라스마에 의한 에칭을 가능하게 하는 진공 챔버(11)를 구비한다. 이 진공 챔버(11)는 터보 분자 펌프 등의 진공 배기 수단(12)을 구비하고 있다.
진공 챔버(11)는, 하부의 기판 처리실(13)과 상부의 플라즈마 발생실(14)로 구성되어 있다. 기판 처리실(13) 내의 저부 중앙에는, 기판 장착부(2)가 설치되어 있다. 기판 장착부(2)는, 처리 기판(S)이 놓이는 기판 전극(21)과 절연체(22)와 지지대(23)로 구성되고, 기판 전극(21)과 지지대(23)는 절연체(22)를 개입시켜 설치되어 있다. 그리고 기판 전극(21)은, 블로킹 콘덴서(24)를 개입시켜 제1 고주파 전원(25)에 접속되고, 전위상 부유 전극이 되어 음의 바이어스 전위가 된다.
이 기판 장착부(2)에 대향하여 플라즈마 발생실(14) 상부에 설치된 상판(31)은 플라즈마 발생실(14) 측벽에 고정되고 가변콘덴서(32)를 개입시켜 제2 고주파 전원(33)에 접속되어 전위상 부유 상태로 되어 대향 전극을 형성한다.
또한, 상판(31)에는, 진공 챔버(11) 내에 에칭 가스를 도입하는 가스 도입 수단(4)의 가스 도입 경로(41)가 접속되어 있다. 이 가스 도입 경로(41)는, 가스 유량 제어 수단(42)을 개입시켜 가스원(43)에 접속되어 있다. 덧붙여, 도 1중에서는 1개의 가스 도입 경로만 나타내고 있지만, 가스원(43)의 수는, 에칭에 이용되는 가스 종의 수에 대응하여 적당히 결정되고, 이 경우, 가스원(43)의 수에 맞추어 가스 도입 경로(41)를 2 이상으로 분기시켜도 괜찮다.
플라즈마 발생실(14)은 원통형의 유전체 측벽을 구비하고, 이 측벽의 외측에는 자장 발생 수단으로서의 자장 코일(51)이 설치되어 있어도 좋고, 이 경우, 자장 코일(51)에 의해, 플라즈마 발생실(14) 내에 환상 자기 중성선(circular magnetic neutral line, 도시하지 않음)이 형성된다.
자장 코일(51)과 플라즈마 발생실(14) 측벽의 외측 사이에는, 플라즈마 발생용의 고주파 안테나 코일(52)이 배치되어 있다. 이 고주파 안테나 코일(52)은 패럴렐 안테나 구조의 것이며, 앞서 설명한 가변콘덴서(32)와 제2 고주파 전원(33) 사이의 전기 공급로에 설치된 분기점(34)에 접속되어 제2 고주파 전원(33)으로부터 전압을 인가할 수 있도록 구성되어 있다. 그리고 자장 코일(51)에 의해 자기 중성선이 형성되는 경우에는, 형성된 자기 중성선에 따라 교번 전기장을 더해 이 자기중성선에 방전 플라즈마를 발생시킨다.
덧붙여, 본 실시의 형태에서는 안테나 코일(52)에는 제2 고주파 전원(33)으로부터 전압을 인가했지만, 분기로를 마련하지 않고 제3의 고주파 전원을 준비하고, 이것과 안테나 코일(52)을 접속하여 플라즈마를 발생시켜도 괜찮다. 또, 안테 나 코일에의 인가 전압 값이 소정의 값이 되도록 하는 기구가 설치되어 있어도 좋다.
이하, 도 1에 나타낸 장치를 이용해, 본 발명의 층간 절연막의 드라이 에칭 방법에 대해 설명한다.
본 발명에 있어서의 기판(S) 상에 형성된 층간 절연막은, 비유전률이 낮은 재료(low-k 재료)로 이루어진 막이다. 예를 들면, 스핀 코트 등의 도포에 의해 성막될 수 있는 HSQ나 MSQ 등의 SiOCH계 재료가 이용된다. 이 재료는 다공질 재료이어도 좋다.
상기 SiOCH계 재료로서는, 예를 들면, 상품명 LKD5109r5(JSR사제), 상품명 HSG-7000(히타치 케미컬사제), 상품명 HOSP(하니웰 일렉트릭 머티리얼즈사제), 상품명 Nanoglass(하니웰 일렉트릭 머티리얼즈사제), 상품명 OCD T-12(동경응화사제), 상품명 OCD T-32(동경응화사제), 상품명 IPS 2.4(촉매화성공업사제), 상품명 IPS 2.2(촉매화성공업사제), 상품명 ALCAP-S 5100(아사이 가세이사제), 상품명 ISM(ULVAC사제) 등을 사용할 수 있다.
상기 층간 절연막상에 레지스트 재료를 도포한 후, 포토리소그래피법에 의해 소정의 패턴을 형성한다. 이 레지스트 재료로서는, 공지의 KrF 레지스트 재료(예를 들면, KrFM78Y:JSR 주식회사제)나, 공지의 ArF 레지스트 재료(예를 들면, UV-II등)를 사용할 수 있다. 덧붙여 층간 절연막으로서 SiOCH계 재료를 이용한 경우에, 층간 절연막 상에 BARC(반사 방지막)를 형성하고, 이 위에 레지스트 재료를 도포해도 좋다.
이와 같이 하여 막이 형성된 기판(S)을 진공 챔버(11) 내의 기판 전극(21) 상에 놓고, 에칭 가스 도입 수단(4)으로부터 에칭 가스를 도입하고, 제2 고주파 전원(33)으로부터 RF 파워를 인가하여 플라즈마 발생실(14) 내에 플라즈마를 발생시키면서, 기판(S) 상에 형성된 층간 절연막을 줄무늬 없이 고선택비로 에칭한다. 이 경우, 에칭 가스를, 라디칼 반응을 억제할 수 있는 0.5Pa 이하, 보다 바람직하게는 0.1~0.5Pa의 작동 압력하에서 진공 챔버(11) 내에 도입한다.
본 발명의 에칭 방법에 이용하는 에칭 가스는, 에칭 정지(etching stop) 없이 층간 절연막을 에칭할 수 있고, 에칭 중에 소정의 폴리머막을 레지스트 상에 형성할 수가 있는 가스이다.
이러한 에칭 가스로서는, CF계 가스와 N 함유 가스와 저급 탄화수소 가스를 혼합한 에칭 가스가 있다. 이 에칭 가스 중, CF계 가스는 층간 절연막의 구성 성분 가운데, SiO의 에칭에 기여하고, N 함유 가스는, CH의 에칭에 기여하고, 또, 저급 탄화수소 가스도 CH의 에칭에 기여한다. 그리고 이들의 혼합 가스는 레지스트 손상의 억제에 기여한다.
CF계 가스로서는, CF4, C3F8, C2F6, C4F8 및 C5F8로부터 선택된 적어도 1종의 가스를 들 수 있다. 또, CF계 가스로서는, 요오드를 포함하는 CxFyI 가스를 이용해도 좋고, CxFyI 가스로서는, 예를 들면, C3F7I나 CF3I를 들 수 있다. 이 경우, I는 기상 중에 과잉으로 존재하는 불소 원자의 제거에 기여한다. 상기 저급 탄화수소로서는, 선형 사슬인 것이 바람직하고, 예를 들면, CH4, C2H6, C3H8, C4H10, 또는 C2H2를 들 수 있다. 또, N 함유 가스로서는, 질소 가스, NOx, NH3, 메틸 아민, 디메틸 아민 등을 들 수 있다.
또, 다른 에칭 가스로서 CxFyHz 가스와 N 함유 가스를 혼합한 에칭 가스가 있다. 이 경우의 각 가스의 작용도 상기 3종의 혼합 가스의 경우와 동일하다. CxFyHz 가스로서는, 예를 들면, CHF3가 있다. 또, N 함유 가스로서는, 질소 가스, NOx, NH3, 메틸 아민, 디메틸 아민 등을 들 수 있다.
상기한 에칭 가스에는, 레지스트 손상을 경감하기 위하여, 희석 가스로서의, 베릴륨, 네온, 아르곤, 크립톤, 크세논으로부터 선택된 희가스를 첨가하지 않는다.
상기와 같은 에칭 가스를 이용하여 저유전율 층간 절연막을 에칭하면, 레지스트 상에 소정의 폴리머막이 형성되는 것에 의해, 레지스트 손상을 억제하고 에칭하는 것이 가능하게 된다. 이 소정의 폴리머막의 스펙트럼을 푸리에 변환 적외 분광 광도계로 측정하면, C-F 결합의 피크를 1200㎝-1 부근, C-N 결합의 피크를 1600㎝-1 부근, C-H 결합의 피크를 3300㎝-1 부근에서 갖는 것을 확인할 수 있다. 덧붙여, 이러한 스펙트럼의 피크는, 측정 방법 등에 의해 다소 변동한다. 따라서, 이 소정의 폴리머막은, 에칭 가스 중의 구성 성분 F, N, H가 각각 에칭 가스 중의 C와 결합한 질소 함유의 CF계의 폴리머이다. 또, 요오드를 포함한 CF계 가스를 이용한 경우에는, 더욱이 요오드를 함유하는 CF계의 폴리머막이 형성된다.
상기한 몇 개의 에칭 가스를 진공 챔버(11) 내에 도입하고, 레지스트 상에 상기 폴리머막을 형성하면서, 에칭 정지 없이 에칭을 행하려면, 상기 3종의 혼합 가스의 경우에는, CF계 가스를, 에칭 가스 총 유량 기준으로 바람직하게는 20~40% 정도, 보다 바람직하게는, 20~30% 정도 도입하면 좋다. 상기 2종의 혼합 가스의 경우에는, CxFyHz 가스를, 에칭 가스 총 유량 기준으로 바람직하게는 20~40% 정도, 보다 바람직하게는, 30~40% 정도 도입하면 좋다.
이하, 실시예 및 비교예에 의해, 본 발명을 더욱 상세하게 설명한다.
(실시예 1)
본 실시예에서는, 본 발명의 드라이 에칭 방법에 이용하는 에칭 가스에 의해 형성된 폴리머막에 대해 FT-IR측정으로 그 스펙트럼을 조사했다.
우선, 도 1에 나타낸 장치에 대해, 압력 3mTorr, 안테나 파워 2200W, 바이어스 파워 0W, Tc(기판 설정 온도) 10℃로서 CF4 가스(유량 60sccm), N2 가스(유량 90sccm) 및 CH4 가스(유량 70sccm)로 이루어진 에칭 가스를 도입하여, Si기판 상에 폴리머 막을 퇴적시키고, 이 폴리머막의 FT-IR 스펙트럼을 푸리에 변환 적외 분광 광도계에 의해 측정했다.
또한, 비교를 위해서, N2 가스(유량 90sccm) 및, CH4 가스(유량 70sccm)로 이루어진 혼합가스를 이용한 이외는 같은 조건으로 형성된 폴리머막과, C3F8 가스(유량 25sccm) 및 Ar 가스(유량 200sccm)로 이루어진 혼합 가스를 이용한 이외는 같은 조건으로 형성된 폴리머막의 FT-IR 측정에 의한 스펙트럼을 측정했다. 이들의 결과를 도 2에 나타낸다.
도 2로부터 이들 3개의 스펙트럼을 비교하면, 본 발명에서 이용하는 에칭 가스에 의한 폴리머막은, N2/CH4 혼합 가스의 경우와 같이, C-N 결합의 피크(1600㎝-1 부근) 및 C-H 결합의 피크(3300㎝-1 부근)를 갖고, C3F8/Ar혼합 가스의 경우와 같이, C-F 결합의 피크(1200㎝-1 부근)를 갖고 있었다. 이것에 의해, 본 발명의 에칭에 이용하는 에칭 가스에 의해 형성된 폴리머막은, C-N 결합, C-F 결합, C-H 결합을 갖고 있는 것을 알 수 있었다.
(실시예 2)
본 실시예에서는, 실리콘으로 된 기판(S)상에 층간 절연막으로서 플라즈마 CVD법에 의해 SiOCH막을 형성하고, 그 후, BARC로서 회전 도포법에 의해 유기막을 형성했다. 그 다음에, ArF 레지스트로서 UV-II를 막 두께 430㎚가 되도록 도포하고, 포토리소그래피법으로 소정의 패턴을 형성했다. 그리고 이들 막을 형성한 기판을 도 1에 나타낸 에칭 장치(1)의 기판 전극(21) 상에 놓고, 처음에, BARC를 에칭하기 위하여, CF4 가스(유량 25sccm) 및 CHF3 가스(유량 25sccm)로 이루어진 BARC 에칭용 혼합가스를 이용하고, 에칭 장치(1)를 안테나측 고주파 전원:2200W, 기판측 고주파 전원:100W, 기판 설정 온도:10℃, 압력 10mTorr의 조건으로 설정하고, 플라즈마를 발생시켜 BARC를 에칭했다. 그 다음에, CF4 가스(유량 60sccm), N2 가스(유 량 90sccm) 및 CH4 가스(유량 70sccm)로 이루어진 에칭 가스를 이용하고, 에칭 장치(1)를 안테나측 고주파 전원:2200W, 기판측 고주파 전원:100W, 기판 설정 온도:10℃, 압력 3mTorr의 조건으로 설정하고, 플라즈마를 발생시켜 층간 절연막의 에칭을 행했다. 에칭한 기판의 표면 SEM 사진 및 이 SEM 사진 중의 점선 A로 둘러싸인 구멍의 단면 SEM 사진을 각각 도 3 (a) 및 (b)에 나타낸다.
도 3 (a)로부터, 기판을 윗면에서 보면, 표면(레지스트)의 거침(요철)이 없었다. 또한, 도 3 (b)에 나타낸 단면 SEM 사진으로부터, 에칭 정지가 생기지 않고, 게다가 폴리머막이 기판의 표면부 및 구멍의 입구 표면(사선부 B)에 형성되어 있어, 이것에 의해 층간 절연막이 줄무늬 없이 에칭되어 있었다. 이것으로부터, 본 발명의 에칭 방법에 의하면, 레지스트의 손상이 없기 때문에, 구멍 내 줄무늬가 발생하지 않는 것을 알았다.
(실시예 3)
본 실시예에서는, 에칭 가스의 유량비를 변화시켜 선택비(층간 절연막의 에칭률/레지스트의 에칭률)를 조사했다.
실시예 2와는 안테나측 고주파 전원을 2000W로 한 것 및 에칭 가스의 유량비를 변화시킨 것 이외는 동일한 조건으로 에칭을 행했다. 에칭 가스는 CH4만 70sccm으로 일정하게 하고, CF4 및 N2의 유량을 각각,
(1) CF4 = 20sccm, N2 = 30sccm
(2) CF4 = 32sccm, N2 = 48sccm
(3) CF4 = 48sccm, N2 = 72sccm
(4) CF4 = 60sccm, N2 = 90sccm
(5) CF4 = 80sccm, N2 = 120sccm
으로 설정하여 에칭 가스의 혼합비를 변화시켰다. 덧붙여, (4)의 에칭 가스 조건은 실시예 2와 동일하다. 각 에칭 가스 조건에 대해, 층간 절연막 및 레지스트의 에칭률을 측정하여 선택비를 구했다. 결과를 도 4에 나타낸다. 또한, (1), (2), (3), (5)의 각 경우에 있어서의 기판의 단면 SEM 사진을 각각 도 5 (a), (b), (c), (d)에 나타낸다.
도 4로부터, (1) CF4=20sccm, N2=30sccm(에칭 가스의 총 유량 기준으로 각각 16%, 25%)의 경우에는, 층간 절연막의 에칭률은 160㎚/min, 레지스트의 에칭률은 12㎚/min 이었으므로, 선택비는 약 13이었다. (2) CF4=32sccm, N2=48sccm(에칭 가스의 총 유량 기준으로 각각 21%, 32%)의 경우에는, 층간 절연막의 에칭률은 195㎚/min, 레지스트의 에칭률은 3㎚/min 이었으므로, 선택비는 65로 커졌다. 그리고 (3) CF4=48sccm, N2=72sccm((에칭 가스의 총 유량 기준으로 각각 25%, 37%)의 경우에는, 레지스트 상에 폴리머가 퇴적했으므로, 레지스트의 에칭률 값은 0이 되고, 선택비가 무한대로 되었다. 또한, (5) CF4=80sccm, N2=120sccm(에칭 가스의 총 유량 기준으로 각각 29%, 44%)의 경우, 층간 절연막의 에칭률은 200㎚/min, 레지스트의 에칭률은 18㎚/min였으므로, 선택비는 약 11이었다.
이것으로부터, 에칭 가스의 혼합비를 변화시키는 것에 의해 선택비의 최적화를 행할 수가 있고, 특히, 에칭 가스의 총 유량 기준으로 CF계 가스가 21~28%의 사이에 있는 경우, 레지스트의 에칭률이 낮아져 선택비가 좋은 것을 알았다.
도 5 (a)~(d)로부터, 상기(1) (2) (5)의 조건의 에칭 가스를 이용한 경우에는, 레지스트의 표면 거침이 발생했기 때문에 줄무늬가 생기고 있었다. 이것들에 대해, 에칭 가스의 유량이 최적화된 상기 (3)의 경우에는, 표면의 거침이 개선되고, 줄무늬가 생기지 않았다. 이것으로부터, 에칭 가스의 총 유량 기준으로, CF계 가스가 25~27%의 사이에 있는 경우에는, 선택비가 좋을 뿐만 아니라, 레지스트의 표면 거침도 없기 때문에, 줄무늬도 발생하지 않음을 알았다.
(비교예 1)
비교예로서 에칭 가스에 Ar가스를 첨가해 에칭을 행했다. 실시예 2와 동일한 막을 형성한 기판을 이용해, 에칭 가스를 이하의 조건으로 공급하고, 에칭 장치(1)를 안테나측 고주파 전원:2750W, 기판측 고주파 전원:450W, 기판 설정 온도:10℃, 압력 0.26Pa로 하여 에칭을 행했다.
(a) C3F8/Ar/N2/CH4 = 16/50/20/26
(b) C3F8/Ar/N2/CH4 = 30/50/20/26
(c) C3F8/Ar/N2/CH4 = 16/100/20/26
(d) C3F8/Ar/N2/CH4 = 16/50/20/40
(e) C3F8/Ar/N2/CH4 = 16/50/50/26
각 조건에 있어서의 기판의 단면 SEM 사진을 도 6에 나타낸다. 또, 각 조건에 있어서의 층간 절연막 및 레지스트의 에칭률을 측정하고, 이 결과로부터 각 조건에 있어서의 선택비를 구했다. 결과를 도 7에 나타낸다.
도 6 (a)~(e)로부터, 각 경우에 있어서, 레지스트 표면이 평탄하지 않고 요철로 된 결과, 구멍의 측면에 줄무늬가 발생하고 있고, 또, 에칭 정지도 발생했기 때문에, 실용적이지 않음이 밝혀졌다. 또한, 에칭 가스로서 상기 (a)~(e)를 이용한 각 경우에는, 레지스트 표면이 손상을 받아 에칭되어 있는 것으로부터, 도 7에 나타내듯이 선택비가 낮고, 실용적이지 않음이 밝혀졌다.
본 발명에 의하면, 플라즈마 내성이 낮은 레지스트 재료여도 레지스트 손상을 감소시켜 에칭할 수 있는 것으로부터, 특히 ArF 레지스트 재료를 레지스트로서 갖는 Low-k 재료로 된 층간 절연막의 드라이 에칭에 유효하게 적용할 수 있다. 따라서, 본 발명은 반도체 제조 분야에 있어 이용 가능하다.

Claims (10)

  1. CF계 가스와 N 함유 가스와 저급 탄화수소 가스로부터 된 에칭 가스에 의해, 층간 절연막 상에 설치된 ArF 레지스트 또는 KrF 레지스트 상에 폴리머막을 형성하면서, 층간 절연막을 미세 가공하는 층간 절연막의 드라이 에칭 방법으로, 상기 에칭 가스를 0.5Pa 이하의 압력하에서 도입하고, 상기 CF계 가스를 에칭 가스 총 유량 기준으로 20%~40% 도입하는 것에 의해, 1200㎝-1 부근에 C-F 결합의 피크, 1600㎝-1 부근에 C-N 결합의 피크 및 3300㎝-1 부근에 C-H 결합의 피크(푸리에 변환 적외 분광 광도계로 측정한 스펙트럼)를 가지는 폴리머막을 형성하면서 에칭하는 것을 특징으로 하는 층간 절연막의 드라이 에칭 방법.
  2. 청구항 1에 있어서, 상기 CF계 가스를 에칭 가스 총 유량 기준으로 21~28% 도입하는 것을 특징으로 하는 층간 절연막의 드라이 에칭 방법.
  3. 청구항 1에 있어서, 상기 CF계 가스를 에칭 가스 총 유량 기준으로 25~27% 도입하는 것을 특징으로 하는 층간 절연막의 드라이 에칭 방법.
  4. 청구항 1 내지 청구항 3의 어느 한 항에 있어서, 상기 CF계 가스가, CF4, C3F8, C2F6, C4F8, C5F8 및 CxFyI로부터 선택된 적어도 1종의 가스인 것을 특징으로 하는 층간 절연막의 드라이 에칭 방법.
  5. 청구항 1 내지 청구항 3의 어느 한 항에 있어서, 상기 저급 탄화수소가 CH4, C2H6, C3H8, C4H10, 또는 C2H2인 것을 특징으로 하는 층간 절연막의 드라이 에칭 방법.
  6. CxFyHz 가스와 N 함유 가스로부터 된 에칭 가스에 의해, 층간 절연막 상에 설치된 ArF 레지스트 또는 KrF 레지스트 상에 폴리머막을 형성하면서, 층간 절연막을 미세 가공하는 층간 절연막의 드라이 에칭 방법으로, 상기 에칭 가스를 0.5Pa 이하의 압력하에서 도입하고, 상기 CxFyHz 가스를 에칭 가스 총 유량 기준으로 20%~40% 도입하는 것에 의해, 1200㎝-1 부근에 C-F 결합의 피크, 1600㎝-1 부근에 C-N 결합의 피크 및 3300㎝-1 부근에 C-H 결합의 피크(푸리에 변환 적외 분광 광도계로 측정한 스펙트럼)를 가지는 폴리머막을 형성하면서 에칭하는 것을 특징으로 하는 층간 절연막의 드라이 에칭 방법.
  7. 청구항 6에 있어서, 상기 CxFyHz 가스가, CHF3 가스인 것을 특징으로 하는 층간 절연막의 드라이 에칭 방법.
  8. 청구항 1 내지 3, 청구항 6 및 청구항 7의 어느 한 항에 있어서, 상기 N 함유 가스가, 질소 가스, NOx, NH3, 메틸 아민, 디메틸 아민으로부터 선택된 적어도 1종의 가스인 것을 특징으로 하는 층간 절연막의 드라이 에칭 방법.
  9. 청구항 4에 있어서, 상기 CxFyI 가스가, C3F7I 가스 또는 CF3I 가스인 것을 특징으로 층간 절연막의 드라이 에칭 방법.
  10. 청구항 1 내지 3, 청구항 6 및 청구항 7의 어느 한 항에 있어서, 상기 층간 절연막이, SiOCH계 재료로부터 된 것을 특징으로 하는 층간 절연막의 드라이 에칭 방법.
KR1020087028192A 2006-05-24 2007-05-16 층간 절연막의 드라이 에칭 방법 KR101190137B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006143868 2006-05-24
JPJP-P-2006-143868 2006-05-24
PCT/JP2007/060010 WO2007135906A1 (ja) 2006-05-24 2007-05-16 層間絶縁膜のドライエッチング方法

Publications (2)

Publication Number Publication Date
KR20090012329A KR20090012329A (ko) 2009-02-03
KR101190137B1 true KR101190137B1 (ko) 2012-10-12

Family

ID=38723220

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087028192A KR101190137B1 (ko) 2006-05-24 2007-05-16 층간 절연막의 드라이 에칭 방법

Country Status (7)

Country Link
US (1) US20100219158A1 (ko)
JP (1) JP4950188B2 (ko)
KR (1) KR101190137B1 (ko)
CN (1) CN101454878B (ko)
DE (1) DE112007001243B4 (ko)
TW (1) TWI437633B (ko)
WO (1) WO2007135906A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009193988A (ja) * 2008-02-12 2009-08-27 Tokyo Electron Ltd プラズマエッチング方法及びコンピュータ記憶媒体
US7637269B1 (en) * 2009-07-29 2009-12-29 Tokyo Electron Limited Low damage method for ashing a substrate using CO2/CO-based process
JP2012096823A (ja) * 2010-11-01 2012-05-24 Takagi Seiko Corp 液体貯蔵容器
KR101102495B1 (ko) * 2011-08-11 2012-01-05 주식회사 미로 가로등
WO2020195559A1 (ja) 2019-03-22 2020-10-01 セントラル硝子株式会社 ドライエッチング方法及び半導体デバイスの製造方法
CN113544823B (zh) * 2020-02-10 2024-04-12 株式会社日立高新技术 等离子处理方法
US11798811B2 (en) 2020-06-26 2023-10-24 American Air Liquide, Inc. Iodine-containing fluorocarbon and hydrofluorocarbon compounds for etching semiconductor structures

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005251814A (ja) * 2004-03-02 2005-09-15 Ulvac Japan Ltd 層間絶縁膜のドライエッチング方法及びその装置
JP2006100628A (ja) * 2004-09-30 2006-04-13 Hitachi High-Technologies Corp プラズマ処理方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6635185B2 (en) * 1997-12-31 2003-10-21 Alliedsignal Inc. Method of etching and cleaning using fluorinated carbonyl compounds
JP4067357B2 (ja) * 2002-08-05 2008-03-26 株式会社アルバック エッチング方法
JP4538209B2 (ja) * 2003-08-28 2010-09-08 株式会社日立ハイテクノロジーズ 半導体装置の製造方法
JP2007537602A (ja) * 2004-05-11 2007-12-20 アプライド　マテリアルズ　インコーポレイテッド フルオロカーボン化学エッチングにおけるｈ２添加物を使用しての炭素ドープ酸化ケイ素エッチング
US20060051965A1 (en) * 2004-09-07 2006-03-09 Lam Research Corporation Methods of etching photoresist on substrates
US7794880B2 (en) * 2005-11-16 2010-09-14 California Institute Of Technology Fluorination of multi-layered carbon nanomaterials

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005251814A (ja) * 2004-03-02 2005-09-15 Ulvac Japan Ltd 層間絶縁膜のドライエッチング方法及びその装置
JP2006100628A (ja) * 2004-09-30 2006-04-13 Hitachi High-Technologies Corp プラズマ処理方法

Also Published As

Publication number Publication date
US20100219158A1 (en) 2010-09-02
DE112007001243B4 (de) 2015-01-22
CN101454878B (zh) 2011-03-23
JP4950188B2 (ja) 2012-06-13
KR20090012329A (ko) 2009-02-03
JPWO2007135906A1 (ja) 2009-10-01
DE112007001243T5 (de) 2009-05-28
TWI437633B (zh) 2014-05-11
WO2007135906A1 (ja) 2007-11-29
CN101454878A (zh) 2009-06-10
TW200809961A (en) 2008-02-16

Similar Documents

Publication Publication Date Title
TWI744559B (zh) 用於3d nand和dram應用的含有–nh2官能基之氫氟烴
KR101190137B1 (ko) 층간 절연막의 드라이 에칭 방법
US6919274B2 (en) LSI device etching method and apparatus thereof
KR102153246B1 (ko) 규소-함유 필름의 에칭을 위한 방법 및 에칭 가스
CN101124661A (zh) 碳氟化合物蚀刻化学剂中使用氢气添加剂的掺碳的硅氧化物蚀刻
CN100423208C (zh) 等离子体蚀刻方法和蚀刻工具以及蚀刻构件的方法
KR20180097763A (ko) 측방향 하드마스크 리세스 감소를 위한 하이브리드 탄소 하드마스크
US20100233633A1 (en) Engineering boron-rich films for lithographic mask applications
WO2012048108A2 (en) Radiation patternable cvd film
KR102464290B1 (ko) 향상된 패터닝을 위한 라인-에지-거칠기 감소를 위한 등각적 스트립퍼블 탄소 막
KR20060129412A (ko) 다양한 에칭 및 리소 집적 설계를 위한 비결정형탄소(ａｐｆ)의 사용 기술
US8049335B2 (en) System and method for plasma induced modification and improvement of critical dimension uniformity
KR20190099458A (ko) 저-k 에치 공정 동안 측벽 손상을 최소화하는 방법
US6569776B2 (en) Method of removing silicon nitride film formed on a surface of a material with a process gas containing a higher-order fluorocarbon in combination with a lower-order fluorocarbon
US20030235993A1 (en) Selective etching of low-k dielectrics
US20040161946A1 (en) Method for fluorocarbon film depositing
Smirnov et al. Impact of plasma exposure on organic low-k materials
KR100317310B1 (ko) 반도체소자의콘택홀형성방법
JPH03177022A (ja) 半導体装置の製造方法
Uhlig et al. Chemical Vapor Deposition of CF low-k materials

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150828

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160928

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170821

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190926

Year of fee payment: 8