KR101180131B1 - 별개의 판독 및 기록 경로들을 구비한 자기 터널 접합 장치 - Google Patents

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Abstract

일 실시예에서, 자기 터널 접합(MTJ) 구조를 포함하는 장치가 제시된다. 상기 장치는 MTJ 구조에 연결된 판독 경로 및 MTJ 구조에 연결된 기록 경로를 포함한다. 기록 경로는 판독 경로와 분리된다.

Description

별개의 판독 및 기록 경로들을 구비한 자기 터널 접합 장치{Magnetic Tunnel Junction Device with Separate Read and Write paths}
본 발명은 일반적으로 별개의 판독 및 기록 데이터 경로들을 갖는 자기 터널 접합(MTJ) 구조를 포함하는 장치에 관한 것이다.
기존의 스핀 전달 토크 자기 랜덤 액세스 메모리(STT-MRAM) 비트 셀들은 트랜지스터 및 자기 터널 접합(MTJ) 구조를 포함한다. 기본적인 MTJ 구조는 산화물 터널 배리어 계층을 중간에 두는 2개의 자기 전극들로 구성된다. 각 자기 전극의 자기 모멘트는 횡단으로(laterally) 연장된 엘리먼트의 장축을 따라 지향(orient)된다. 터널 배리어의 양 측면 상의 2개의 자기 계층들 사이의 평행 및 역-평행 자기 모멘트 오리엔테이션은 배리어에 걸친 상이한 2개의 저항들을 야기하여, 결과적으로 2개의 메모리 상태를 초래한다. 자유 계층으로 지칭되는 자기 전극들 중 하나는 스위칭될 수 있는 자기 모멘트 방향을 갖는다. 기준 계층으로 지칭되는 다른 자기 전극은 특정 방향으로 고정된 자화(magnetization)를 갖는다.
기존의 STT-MRAM 구조들에서, 주입된 전류는 기준 계층에서의 고정된 자화로 인해 스핀 편광되어, 자유 계층의 자화에서의 스핀 전달 토크(STT)를 초래한다. 주입된 전류의 전류 밀도가 임계치를 초과하는 경우, 자유 계층의 자화 오리엔테이션은 스핀 전달 토크에 의해 스위칭될 수 있다. 최종 메모리 상태(즉, 0 또는 1)는 전류 방향에 의해 결정된다.
기존에, 판독 처리 및 기록 처리는 전류 주입을 사용하여 동작된다. 기록 처리의 경우, STT-MRAM 비트 셀의 MTJ 장치를 통과하여 흐르는 것이 허용되는 전류 밀도는 MTJ 저항에 크게 의존하여, MTJ 저항이 낮으면 보다 많은 전류가 MTJ 장치를 통해 흐르는 것이 허용된다. 따라서, 보다 작은 MTJ 저항은 MRAM 설계자들에게 보다 큰 데이터 기록 동작 마진을 제공한다. 그러나 보다 작은 MTJ 저항은 또한 보다 작은 데이터 판독 센싱 마진을 초래한다. 유사하게, 데이터 판독 센싱 마진을 개선하는 보다 큰 MTJ 저항은 데이터 기록 동작 마진에 악영향을 미친다. 결과적으로, 기존의 MTJ 설계의 MTJ 저항은 판독 데이터 센싱 마진 개선 및 데이터 기록 동작 마진 개선 사이에서 설계 절충을 나타낸다.
또한, 듀얼 MTJ STT-MRAM 셀 설계들이 MTJ 셀의 기록 성능을 증가시키기 위해서 제안되었다. 그러나, 듀얼 MTJ 설계는 MTJ 저항에 추가적인 제한들을 초래하고 데이터 판독 센싱 마진에 대한 보다 큰 민감도를 초래한다.
특정 실시예에서, 자기 터널 접합(MTJ) 구조를 포함하는 장치가 제시된다. 이러한 장치는 또한 MTJ 구조에 연결된 판독 경로 및 MTJ 구조에 연결된 기록 경로를 포함한다. 기록 경로는 판독 경로와는 별개이다.
다른 실시예에서, 자기 터널 접합 장치로의 기록 방법이 제시된다. 상기 방법은 MTJ 장치의 자유 계층에 데이터 값을 저장하기 위해서 자기 터널 접합(MTJ) 장치에 연결된 기록 경로에 전류를 인가하는 단계를 포함한다. MTJ 장치는 별개의 판독 경로에 연결된다.
다른 실시예에서, MTJ 장치로부터 데이터를 판독하는 방법이 제시된다. 상기 방법은 데이터 값을 판독하기 위해서 MTJ 장치에 연결된 판독 경로에 전류를 인가하는 단계를 포함한다. MTJ 장치는 별개의 기록 경로에 연결된다.
다른 실시예에서, 메모리 장치가 제시된다. 상기 메모리 장치는 자기 랜덤 액세스 메모리(MRAM) 셀들의 어레이를 포함한다. 상기 메모리 장치는 또한 워드 라인을 활성화시키고 메모리 어레이의 선택된 셀들에 액세스하기 위해서 판독 비트 라인 또는 기록 비트 라인 중 하나를 선택적으로 활성화하도록 적응된 메모리 제어 로직 회로를 포함한다.
다른 실시예에서, 자기 터널 접합(MTJ) 장치를 제작하는 방법이 제시된다. 상기 방법은 제1 MTJ 구조를 형성하기 위해서 기판 위에 복수의 필름 계층들을 증착하는 단계를 포함한다. 제1 MTJ 구조는 자유 계층을 포함한다. 상기 방법은 제1 MTJ 구조의 자유 계층에 연결된 도전성 계층을 증착하는 단계를 포함한다. 상기 방법은 또한 제1 MTJ 구조 위에 제2 MTJ 구조를 형성하기 위해서 제2 복수의 필름 계층들을 증착하는 단계를 포함한다.
제시된 실시예들에 의해 제공되는 하나의 특정한 장점은 판독 및 기록 마진들 모두가 STT-MRAM 장치에서 개선될 수 있다는 것이다.
제시된 실시예들에 의해 제공되는 또 다른 장점은 STT-MRAM 장치에 데이터 값을 저장하는데 필요한 기록 전류가 감소된다는 것이다.
본 발명의 다른 양상들, 장점들 및 특징들은 아래에 제시되는 도면의 간단한 설명, 발명을 실시하기 위한 구체적인 내용 및 청구항들 포함한 전체 명세서의 검토 후에 명백해 질 것이다.
도1은 별개의 데이터 판독 및 기록 경로들을 구비한 자기 터널 접합(MTJ) 장치의 특정 실시예에 대한 다이어그램이다.
도2는 별개의 데이터 판독 및 기록 경로들을 구비한 자기 터널 접합(MTJ) 장치의 제2 실시예에 대한 다이어그램이다.
도3은 별개의 데이터 판독 및 기록 경로들을 구비한 자기 터널 접합(MTJ) 장치의 제3 실시예에 대한 다이어그램이다.
도4는 별개의 데이터 판독 및 기록 경로들을 구비한 자기 터널 접합(MTJ) 장치의 제4 실시예에 대한 다이어그램이다.
도5는 별개의 데이터 판독 및 기록 경로들을 구비한 2개의 자기 터널 접합(MTJ) 장치들을 포함하는 시스템의 특정 실시예에 대한 다이어그램이다.
도6은 별개의 데이터 판독 및 기록 경로들을 구비한 자기 터널 접합(MTJ) 장치들의 어레이를 포함하는 시스템의 제1 실시예에 대한 다이어그램이다.
도7은 별개의 데이터 판독 및 기록 경로들을 구비한 자기 터널 접합(MTJ) 장치들의 어레이를 포함하는 시스템의 제2 실시예에 대한 다이어그램이다.
도8은 공통 비트 라인들을 공유하는 별개의 데이터 판독 및 기록 경로들을 구비한 자기 터널 접합(MTJ) 장치들의 어레이를 포함하는 시스템의 제1 실시예에 대한 다이어그램이다.
도9는 공통 비트 라인들을 공유하는 별개의 데이터 판독 및 기록 경로들을 구비한 자기 터널 접합(MTJ) 장치들의 어레이를 포함하는 시스템의 제2 실시예에 대한 다이어그램이다.
도10은 공통 비트 라인들을 공유하는 별개의 데이터 판독 및 기록 경로들을 구비한 자기 터널 접합(MTJ) 장치들의 어레이를 포함하는 시스템의 제3 실시예에 대한 다이어그램이다.
도11은 자기 터널 접합(MTJ) 장치를 동작시키는 방법에 대한 특정 실시예의 흐름도이다.
도12는 자기 터널 접합(MTJ) 장치를 제조하는 방법에 대한 특정 실시예의 흐름도이다.
도13-19는 도12의 방법의 제조 단계들에 대한 특정 실시예를 보여주는 도이다.
도20은 다수의 자기 터널 접합(MTJ) 셀들을 포함하는 메모리 장치를 포함하는 통신 장치의 블록도이다.
도1을 참조하면, 별개의 데이터 판독 및 기록 경로들을 구비한 자기 터널 접합(MTJ) 장치의 특정 실시예의 다이어그램이 제시되고 일반적으로 100으로 표시된다. 특정 실시예에서, 장치(100)는 STT-MRAM 비트 셀 내에 포함될 수 있다. 데이터 판독 경로(102) 및 데이터 기록 경로(104)는 장치(100)의 MTJ 구조에 연결된 별개의 전류 경로들을 제공한다. 제1 기준 계층(110), 터널 배리어 계층(112), 및 자유 계층(114)은 제1 MTJ 컴포넌트(108)를 형성한다. 자유 계층(114), 제2 터널 배리어 계층(116), 및 제2 기준 계층(118)은 제2 MTJ 컴포넌트(106)를 형성한다. 기록 단자(130)는 자유 계층(114)에 연결된다. 판독 단자(150)는 제2 기준 계층(118)에 연결된다. 트랜지스터와 같은 스위치(142)는 제1 기준 계층(110) 및 소스 단자(140) 사이에 연결된다. 스위치(142)는 제어 신호(144)를 수신하기 위해서 연결된다. 특정 실시예에서, 장치(100)는 자기 랜덤 액세스 메모리(MRAM) 장치들의 어레이의 일부일 수 있다.
특정 실시예에서, 데이터 판독 경로(102)는 판독 단자(150), 제2 MTJ 컴포넌트(106), 제1 MTJ 컴포넌트(108), 스위치(142), 및 소스 단자(140)를 포함한다. 제1 기준 계층(110) 및 제2 기준 계층(118)의 자기 모멘트들은 동일한 방향으로 고정되고, 자유 계층(114)의 자기 모멘트는 기준 계층들(110 및 118)에 대해 평행 또는 역-평행 방향으로 설정될 수 있다.
데이터 판독 경로(102)를 따라 흐르는 전류에 대한 저항은 제2 기준 계층(118) 및 자유 계층(114) 사이의 제2 터널 배리어(116)에 걸친 저항 및 자유 계층(114) 및 제1 기준 계층(110) 사이의 제1 터널 배리어(112)에 걸친 저항으로 인해 증가한다. 장치(100)의 저장은 장치(100)에 저장된 데이터 값에 상응하기 때문에, 저장된 데이터 값은 판독 신호를 제공하고 출력을 기준 신호와 비교함으로써 결정될 수 있다. 예를 들어, 판독 신호는 판독 단자(150) 및 소스 단자(140) 사이에 인가되는 전압일 수 있고, 데이터 판독 경로(102)를 따라 흐르는 결과적인 전류는 기준 전류에 비교될 수 있다. 다른 예로서, 판독 신호는 데이터 판독 경로(102)를 따라 제공되는 전류일 수 있고, 판독 단자(150) 및 소스 단자(140) 사이의 결과적인 전압은 기준 전압과 비교될 수 있다.
데이터 기록 경로(104)를 따라 흐르는 전류는 제1 터널 배리어에 걸친 저항에 직면하지만, 제2 터널 배리어(116)에 걸친 저항은 직면하지 않는다. 따라서, 데이터 기록 경로(104)는 데이터 판독 경로(102) 보다 낮은 저항을 갖는다. 특정 실시예에서, 제2 기준 계층(118) 및 제2 터널 배리어(116)은 또한 데이터 기록 경로(104)와 비교하여 데이터 판독 경로(102)에 걸친 저항에서의 차이를 추가로 증가시키기 위해서 제1 기준 계층(110) 및 제1 터널 배리어 보다 높은 저항을 가지도록 구성될 수 있다.
따라서, 판독 및 기록 데이터 모두에 대해 하나의 경로를 사용하여 달성될 수 있는 것에 비해, 데이터 판독 경로(102)를 걸쳐 흐르는 판독 전류는 보다 높은 터널링 자기-저항 및 개선된 판독 마진에 직면하고, 데이터 기록 경로(104)를 걸쳐 흐르는 기록 전류는 보다 낮은 터널링 자기-저항 및 개선된 기록 마진을 직면한다. 또한, 데이터 기록 경로(104)에서 감소된 저항은 보다 작은 기록 바이어스 전압, 보다 작은 장치 특징, 보다 높은 밀도, 및 보다 낮은 전력 소모를 가능케 한다.
도2를 참조하면, 별개의 데이터 판독 및 기록 경로들을 구비한 자기 터널 접합(MTJ) 장치의 제2 실시예의 다이어그램이 제시되고, 일반적으로 200으로 표시된다. 특정 실시예에서, 장치(200)는 STT-MRAM 비트 셀에 포함될 수 있다. 특정 실시예에서, 장치(200)는 도1에 제시된 장치(100)와 실질적으로 유사하게 동작한다. 자유 계층(202)은 제1 기준 계층(204) 및 제2 기준 계층(206) 사이에 배치되고 이들에 자기적으로 연결된다. 기록 비트 라인 단자(208)는 자유 계층(202)에 인접한 도전성 계층(210)에 연결된다. 하부 컨덕터(212)는 제1 기준 계층(204) 및 스위치(214)에 연결된다. 스위치(214)는 워드 라인 제어 신호(216) 및 소스 라인 제어 신호(218)와 같은 하나 이상의 제어 신호를 수신하기 위해서 연결된다. 데이터 기록 경로는 기록 비트 라인 단자(208), 도전성 계층(210), 자유 계층(202), 제1 기준 계층(204), 하부 컨덕터(212), 및 스위치(214)를 포함한다. 데이터 판독 경로는 비트 라인 판독 컨덕터(240), 제2 기준 계층(206), 자유 계층(202), 제1 기준 계층(204), 하부 컨덕터(212), 및 스위치(214)를 포함한다.
자유 계층(202)은 데이터 기록 경로 및 데이터 판독 경로 모두에서 적어도 2개의 자유 계층 부분들(220 및 222)을 포함한다. 자유 계층(202)은 또한 데이터 판독 경로에서 자유 계층 부분(252)을 포함한다. 자유 계층 부분들(220,222, 및 252)의 재료들은 인접 계층들의 재료들에 의존할 수 있다. 예를 들어, 하부에서 상부로, 자유 계층 부분들(220,222, 및 252)은 CoFeB/NiFe/CoFeB 또는 CoFeB 또는 CoFe/CoFeB 또는 NiFe/CoFeB 또는 CoFe/NiFe/CoFeB를 포함할 수 있다. 특정 실시예에서, 자유 계층(202) 및 기록 비트 라인 단자(208)에 인접한 도전성 계층(210)은 Ta, Ru, Cu, Mg, Al, Ti, Au 또는 이들의 조합과 같은 도전성 재료를 포함한다. 특정 실시예에서, 자유 계층 부분들(220,222 및 252)의 형태, 크기 및 재료 조성은 서로 다를 수 있다. 다른 실시예에서, 자유 계층(202)은 자유 계층 부분들(220,222 및 252) 중 하나 또는 둘 만을 포함할 수 있다.
제1 인터레이어(interlayer)(224)는 자유 계층(202) 및 제1 기준 계층(204) 사이에 배치된다. 특정 실시예에서, 기록 전류를 증가시키기 위해서, 제1 기준 계층(204)과 인터페이싱하는 자유 계층(202)은 CPP(current-perpendicular-to-plane ) GMR(giant magnetoresistance) 이거나 매우 얇은 MgO 배리어를 갖는 TMR(tunneling magnetoresistance) 구조일 수 있다. 특정 실시예에서, 제1 인터레이어(224)는 Mg0 또는 AlOx와 같은 산화 터널링 배리어를 포함한다. 다른 실시예에서, 제1 인터레이어(224)는 Ru, Cu 또는 Cr과 같은 도전성 계층을 포함한다.
특정 실시예에서, 제1 기준 계층(204)은 CoFeB 계층(226), Ru 계층(228), 및 CoFe 계층(230)으로 형성된 SAF(synthetic antiferromagnet) 구조를 포함한다. SAF 구조의 자기장의 방향은 AFM(antiferromagnetic) 계층(232)에 의해 고정된다. AFM 계층(232)은 하부 컨덕터(212)에 연결된다. 대안적인 실시예에서, AFM 계층(232)은 시드 계층 또는 기판 계층에 연결될 수 있다.
특정 실시예에서, 비트 라인 판독 컨덕터(240)는 장치(200)의 캡핑 계층(capping layer)으로 또한 기능하는 상부 컨덕터이다. 특정 실시예에서, 비트 라인 판독 컨덕터(240)는 주로 Ru, Ta, Cu, Au, 또는 이들의 조합과 같은 도전성 재료를 포함한다. 제2 기준 계층(206)은 비트 라인 판독 컨덕터(240)에 연결된 AFM 계층(242)을 포함한다. AFM 계층(242)은 특정 실시예에서 CoFe 계층(244), Ru 계층(246), 및 CoFeB 계층(248)을 포함하는 제2 SAF 구조의 자기장 방향을 고정한다. 제1 기준 계층(204)의 고정된 자기장은 제2 기준 계층(206)의 고정된 자기장과 평행하다.
제2 인터레이어(250)는 제2 기준 계층(206) 및 자유 계층(202) 사이에 위치된다. 특정 실시예에서, 제2 인터레이어(250)는 데이터 판독 경로를 따라 TMR을 제공하는 MgO 또는 AlOx 계층이다. 제2 인터레이어(250)에 걸친 저항은 제2 인터레이어(250)의 증가된 두께로 인해 증가될 수 있다. 특정 실시예에서, 제2 인터레이어(250)는 제1 인터레이어 보다 상당히 두꺼울 수 있다.
도3을 참조하면, 별개의 데이터 판독 및 기록 경로들을 구비한 자기 터널 접합(MTJ) 장치의 제3 실시예의 다이어그램이 제시되며, 일반적으로 300으로 표시된다. 특정 실시예에서, 장치(300)는 STT-MRAM 비트 셀에 포함될 수 있다. 특정 실시예에서, 장치(300)는 도1에 제시된 장치(100)와 실질적으로 유사하게 동작한다. 자유 계층(302)은 제1 기준 계층(304) 및 제2 기준 계층(306) 사이에 배치되고 이들에 자기적으로 연결된다. 전류 경로 및 저항과 같은 장치(300)의 특성들은 제1 기준 계층(304) 및 제2 기준 계층(306)에 의해서가 아니라, 주로 자유 계층(302)의 영역에 의해 결정된다. 따라서, 제1 기준 계층(304), 제2 기준 계층(306), 및 자유 계층(302)의 형태 및 크기는 설계 및 제조 요건들에 따라 조정될 수 있다. 도3에 제시된 바와 같이, 제1 기준 계층(304)은 장치(300)의 폭에 대해 실질적으로 연장될 수 있다.
기록 비트 라인 단자(308)는 자유 계층(302)에 인접한 도전성 계층(310)에 연결된다. 하부 컨덕터(312)는 제1 기준 계층(304) 및 스위치(314)에 연결된다. 스위치(314)는 워드 라인 제어 신호(316) 및 소스 라인 제어 신호(318)와 같은 하나 이상의 제어 신호를 수신하기 위해서 연결된다. 데이터 기록 경로는 기록 비트 라인 단자(308), 도전성 계층(310), 자유 계층(302), 제1 기준 계층(304), 하부 컨덕터(312), 및 스위치(314)를 포함한다. 데이터 판독 경로는 비트 라인 판독 컨덕터(340), 제2 기준 계층(306), 자유 계층(302), 제1 기준 계층(304), 하부 컨덕터(312), 및 스위치(314)를 포함한다.
자유 계층(302)은 데이터 기록 경로 및 데이터 판독 경로 모두에서 적어도 2개의 자유 계층 부분들(320 및 322)을 포함한다. 자유 계층(302)은 또한 데이터 판독 경로에서 자유 계층 부분(352)을 포함한다. 자유 계층 부분들(320,322 및 352)의 재료들은 인접 계층들의 재료들에 의존할 수 있다. 예를 들어, 하부에서 상부로, 자유 계층 부분들(320,322, 및 352)은 CoFeB/NiFe/CoFeB 또는 CoFeB 또는 CoFe/CoFeB 또는 NiFe/CoFeB 또는 CoFe/NiFe/CoFeB를 포함할 수 있다. 특정 실시예에서, 자유 계층(302) 및 기록 비트 라인 단자(308)에 인접한 도전성 계층(310)은 Ta, Ru, Cu, Mg, Al, Ti, Au 또는 이들의 조합과 같은 도전성 재료를 사용하여 형성된다.
제1 인터레이어(interlayer)(324)는 자유 계층(302) 및 제1 기준 계층(304) 사이에 배치된다. 특정 실시예에서, 기록 전류를 증가시키기 위해서, 제1 기준 계층(304)과 인터페이싱하는 자유 계층(302)은 CPP(current-perpendicular-to-plane ) GMR(giant magnetoresistance) 이거나 매우 얇은 MgO 배리어를 갖는 TMR(tunneling magnetoresistance) 구조일 수 있다. 특정 실시예에서, 제1 인터레이어(324)는 Mg0 또는 AlOx와 같은 산화 터널링 배리어를 포함한다. 다른 실시예에서, 제1 인터레이어(324)는 Ru, Cu 또는 Cr과 같은 도전성 계층을 포함한다.
특정 실시예에서, 제1 기준 계층(304)은 CoFeB 계층(326), Ru 계층(328), 및 CoFe 계층(330)으로 형성된 SAF(synthetic antiferromagnet) 구조를 포함한다. SAF 구조의 자기장의 방향은 AFM(antiferromagnetic) 계층(332)에 의해 고정된다. AFM 계층(332)은 하부 컨덕터(312)에 연결된다. 대안적인 실시예에서, AFM 계층(332)은 시드 계층 또는 기판 계층에 연결될 수 있다.
특정 실시예에서, 비트 라인 판독 컨덕터(340)는 장치(300)의 캡핑 계층(capping layer)으로 또한 기능하는 상부 컨덕터이다. 특정 실시예에서, 비트 라인 판독 컨덕터(340)는 주로 Ru, Ta, Cu, Au, Ti 또는 이들의 조합과 같은 도전성 재료를 포함한다. 제2 기준 계층(306)은 비트 라인 판독 컨덕터(340)에 연결된 AFM 계층(342)을 포함한다. 특정 실시예에서, AFM 계층(342)은 특정 실시예에서 CoFe 계층(344), Ru 계층(346), 및 CoFeB 계층(348)을 포함하는 제2 SAF 구조의 자기장 방향을 고정한다. 제1 기준 계층(304)의 고정된 자기 모멘트는 제2 기준 계층(306)의 고정된 자기 모멘트와 평행하다.
제2 인터레이어(350)는 제2 기준 계층(306) 및 자유 계층(302) 사이에 위치된다. 특정 실시예에서, 제2 인터레이어(350)는 데이터 판독 경로를 따라 TMR을 제공하는 MgO 또는 AlOx 계층이다. 제2 인터레이어(350)에 걸친 저항은 제2 인터레이어(350)의 증가된 두께로 인해 증가될 수 있다. 특정 실시예에서, 제2 인터레이어(350)는 제1 인터레이어 보다 상당히 두꺼울 수 있다.
도4을 참조하면, 별개의 데이터 판독 및 기록 경로들을 구비한 자기 터널 접합(MTJ) 장치의 제4 실시예의 다이어그램이 제시되며, 일반적으로 400으로 표시된다. 특정 실시예에서, 장치(400)는 STT-MRAM 비트 셀에 포함될 수 있다. 특정 실시예에서, 장치(400)는 도1에 제시된 장치(100), 도2에 제시된 장치(200) 및 도3에 제시된 장치(300)와 실질적으로 유사하게 동작한다. 자유 계층(402)은 제1 기준 계층(404) 및 제2 기준 계층(406) 사이에 배치되고 이들에 자기적으로 연결된다.
기록 비트 라인 단자(408)는 자유 계층(402)에 인접한 도전성 계층(410)에 연결된다. 하부 컨덕터(412)은 제1 기준 계층(404) 및 스위치(414)에 연결된다. 스위치(414)는 워드 라인 제어 신호(416) 및 소스 라인 제어 신호(418)와 같은 하나 이상의 제어 신호를 수신하기 위해서 연결된다. 데이터 기록 경로는 기록 비트 라인 단자(408), 도전성 계층(410), 자유 계층(402), 제1 기준 계층(404), 하부 컨덕터(412), 및 스위치(414)를 포함한다. 데이터 판독 경로는 비트 라인 판독 컨덕터(440), 제2 기준 계층(406), 자유 계층(402), 제1 기준 계층(404), 하부 컨덕터(412), 및 스위치(414)를 포함한다.
제1 인터레이어(interlayer)(424)는 자유 계층(402) 및 제1 기준 계층(404) 사이에 배치된다. 제1 기준 계층(404)은 SAF(synthetic antiferromagnet) 구조(425) 및 AFM(antiferromagnetic) 계층(432)을 포함한다. AFM 계층(432)은 SAF 구조(425)의 자기 모멘트의 방향을 고정한다. AFM 계층(432)은 하부 컨덕터(412)에 연결된다.
특정 실시예에서, 비트 라인 판독 컨덕터(440)는 장치(400)의 캡핑 계층(capping layer)으로 또한 기능하는 상부 컨덕터이다. 데이터 판독 경로는 제2 기준 계층(406)에 연결된 비트 라인 판독 컨덕터(440)를 포함한다. 제2 기준 계층(406)은 SAF 계층(443)의 자기 모멘트 방향을 고정하는 제2 AFM 구조(442)를 포함한다. 제1 기준 계층(404)의 고정된 자기 모멘트는 제2 기준 계층(406)의 고정된 자기 모멘트와 평행하다. 제2 인터레이어(450)는 제2 기준 계층(406)에 연결된다.
특정 실시예에서, 씬(thin) 계층(460)이 제2 인터레이어(450) 및 자유 계층(402) 사이에 배치된다. 특정 실시예에서, 씬 계층(460)은 판독 전류 경로 내에 존재하지만, 기록 전류 경로 내에는 존재하지 않는다. 특정 실시예에서, 씬 계층(460)은 주로 Mg로 구성되는 씬 계층이다. 대안적인 실시예에서, 장치(400)는 씬 계층(460)을 포함하지 않을 수 있다.
이제 도5를 참조하면, 공통의 비트 라인을 공유하는 별개의 데이터 판독 및 기록 경로들을 구비한 2개의 자기 터널 접합(MTJ) 장치들을 포함하는 시스템의 특정 실시예의 다이어그램이 제시되고, 일반적으로 500으로 표시된다. 이러한 시스템(500)은 제1 MTJ 장치(502) 및 제2 MTJ 장치(504)를 포함한다. 제1 MTJ 장치(502)는 데이터 기록 경로(508)와는 별개인 데이터 판독 경로(506)를 포함한다. 제2 MTJ 장치(504)는 데이터 기록 경로(512)와는 별개인 데이터 판독 경로(510)를 포함한다.
제1 MTJ 장치(502)는 제1 기준 계층(516), 제1 인터레이어(518), 제1 자유 계층(520), 제2 인터레이어(522), 및 제2 기준 계층(524)을 포함한다. 스위치(526)는 제어 신호(528)에 응답하여 제2 기준 계층(524)을 소스 단자(530)에 선택적으로 연결한다. 데이터 판독 경로(506)는 제1 기준 계층에 연결된 비트 라인(514), 제1 인터레이어(518), 자유 계층(520), 제2 인터레이어(522), 제2 기준 계층(524), 스위치(526) 및 소스 단자(530)를 포함한다. 데이터 기록 경로(508)는 자유 계층(520)에 연결된 공유 비트 라인(532), 제2 인터레이어(522), 제2 기준 계층(524), 스위치(526), 및 소스 단자(530)를 포함한다.
특정 실시예에서, 기준 계층들(516 및 524) 각각은 고정된 평행 자기 모멘트들을 포함한다. 인터레이어들(518 및 522)은 터널 배리어 계층을 포함할 수 있다. 자유 계층(520)은 기준 계층들(516 및 524)의 자기 모멘트에 평행 또는 역-평행하도록 프로그래밍될 수 있는 자기 모멘트를 포함한다. 자유 계층(520)의 자기 모멘트의 방향은 제1 MTJ 장치(502)의 저항을 결정하고, 제1 MTJ 장치(502)에 저장된 데이터 값을 표시한다.
제2 MTJ 장치(504)는 제1 기준 계층(536), 제1 인터레이어(538), 제1 자유 계층(540), 제2 인터레이어(542), 및 제2 기준 계층(544)을 포함한다. 스위치는 제어 신호(548)에 응답하여 제2 기준 계층(544)을 소스 단자(550)에 선택적으로 연결한다. 데이터 판독 경로(510)는 제1 기준 계층(536)에 연결된 공유 비트 라인(532), 제1 인터레이어(538), 자유 계층(540), 제2 인터레이어(542), 제2 기준 계층(544), 스위치(546), 및 소스 단자(550)를 포함한다. 데이터 기록 경로(512)는 자유 계층(540)에 연결된 비트 라인(552), 제2 인터레이어(542), 제2 기준 계층(544), 스위치(546), 및 소스 단자(550)를 포함한다.
특정 실시예에서, 기준 계층들(536 및 544) 각각은 고정된 평행 자기 모멘트들을 포함한다. 인터레이어들(538 및 542)은 터널 배리어 계층을 포함할 수 있다. 자유 계층(540)은 기준 계층들(536 및 544)의 자기 모멘트에 평행 또는 역-평행하도록 프로그래밍될 수 있는 자기 모멘트를 포함한다. 자유 계층(540)의 자기 모멘트의 방향은 제2 MTJ 장치(504)의 저항을 결정하고, 제2 MTJ 장치(504)에 저장된 데이터 값을 표시한다.
동작 기간 동안, 공유 비트 라인(532)은 제2 MTJ 장치(504)에서의 데이터 판독 동작, 제1 MTJ 장치(502)에서의 데이터 기록 동작, 또는 이 둘 모두를 위해 사용될 수 있다. 신호가 공유 비트 라인(532) 상에 제공되는 경우, 제어 신호들(528 및 548)은 제1 MTJ 장치(502)에 대한 데이터 기록 경로(508)가 인에이블되는지, 아니면 제2 MTJ 장치(504)에 대한 데이터 판독 경로(510)가 인에이블되는지, 아니면 이 둘 모두가 인에이블되는지 여부를 결정한다. 따라서, 제1 MTJ 장치(502) 및 제2 MTJ 장치(504)가 MTJ 장치들 어레이의 일부인 경우 비트 라인들의 수가 감소될 수 있다.
도6을 참조하면, 별개의 데이터 판독 및 기록 경로들을 구비한 자기 터널 접합(MTJ) 장치들의 어레이를 포함하는 시스템의 제1 실시예에 대한 다이어그램이 도시되고, 일반적으로 600으로 표시된다. 시스템(600)은 자기 랜덤 액세스 메모리(MRAM) 메모리 셀들 어레이(604)에 연결된 메모리 제어 로직 회로(602)를 포함한다. 어레이(604)의 각 MRAM 메모리 셀(예를 들면, 대표 셀(608))은 별개의 판독 및 기록 경로들을 사용하여 동작하도록 구성된다.
메모리 제어 로직 회로(602)는 한 세트의 워드 라인들(606)을 통해 어레이(604)의 특정 로우(row)를 선택하기 위해서 연결된다. 메모리 제어 로직 회로(602)는 또한 판독 비트 라인들(610,620,630)을 통해 판독을 위한 어레이(604)의 특정 칼럼을 선택하고, 기록 비트 라인들(612,622,632)을 통해 기록을 위한 어레이(604)의 특정 칼럼을 선택하기 위해서 연결된다. 소스 라인들(614,624,634)은 어레이(604)의 선택된 셀들로부터 메모리 제어 로직 회로(602)로의 리턴 전류 경로를 제공한다. 메모리 제어 로직 회로(602)를 통해 어레이(604)에 연결되는 제1 데이터 판독 포트(650) 및 제2 데이터 판독 포트(652)와 같은 하나 이상의 데이터 판독 포트들이 어레이(604)에 연결될 수 있다.
특정 실시예에서, 어레이(604)의 MRAM 메모리 셀들은 예를 들어 도1-4에 제시된 자기 터널 접합(MTJ) 장치들을 포함할 수 있다. 각 MTJ 장치는 판독 비트 라인에 연결된 제1 기준 계층 및 기록 비트 라인에 연결된 자유 계층을 포함할 수 있다. 예를 들어, 대표 셀(608)은 판독 비트 라인(610)에 연결된 제1 기준 계층 및 기록 비트 라인(612)에 연결된 자유 계층을 갖는 MTJ 구조를 포함할 수 있다. 제2 기준 계층은 워드 라인들(606) 중 하나의 각 워드 라인에 응답하는 게이트 단자를 갖는 트랜지스터와 같은 스위치에 연결될 수 있다.
대표 셀(608)의 데이터 판독 경로는 판독 비트 라인(610), 제1 기준 계층, 제1 기준 계층 및 자유 계층 사이의 제1 터널 배리어, 자유 계층, 자유 계층 및 제2 기준 계층 사이의 제2 터널 배리어, 제2 기준 계층, 스위치 및 소스 라인(614)을 포함할 수 있다. 대조적으로, 대표 셀(608)의 데이터 기록 경로는 기록 비트 라인(612), 자유 계층, 제2 터널 배리어, 제2 기준 계층, 스위치, 및 소스 라인(614)을 포함할 수 있다. 데이터 판독 경로의 저항은 데이터 판독 경로에서의 추가적인 기준 계층 및 터널 계층에 적어도 부분적으로 기인하여 데이터 기록 경로의 저항보다 높을 수 있다.
동작 동안, 메모리 제어 로직 회로(602)는 워드 라인(606)을 활성화하고, 어레이(604)의 선택된 셀에 액세스하기 위해서 판독 비트 라인(610,620,630) 또는 기록 비트 라인(612,622,632)을 선택적으로 활성화하도록 적응될 수 있다. 신호는 선택된 비트 라인에 인가될 수 있고, 결과적인 출력은 선택된 셀에 저장된 데이터 값을 결정하기 위해서 기준치에 비교될 수 있다. 예를 들어, 메모리 제어 로직 회로(602)는 판독 라인(610) 및 소스 라인(614) 사이에 전압을 인가함으로써 대표 셀(608)에서 판독 동작을 수행할 수 있고, 판독 라인(610) 또는 소스 라인(614)을 통해 흐르는 결과적인 전류는 예를 들면 전류 센스 증폭기를 통해 기준 전류와 비교될 수 있다. 또 다른 예로서, 전류가 판독 라인(610)에 인가될 수 있고, 판독 라인(610) 및 소스 라인(614) 사이의 결과적인 전압이 예를 들면 전압 센스 증폭기를 통해 기준 전압과 비교될 수 있다. 판독 동작으로부터 결정된 데이터 값은 제1 데이터 판독 포트(650) 또는 제2 데이터 판독 포트(652)를 통해 제공될 수 있다.
도7을 참조하면, 별개의 데이터 판독 및 기록 경로들을 구비한 자기 터널 접합(MTJ) 장치들의 어레이를 포함하는 시스템의 제2 실시예에 대한 다이어그램이 도시되고, 일반적으로 700으로 표시된다. 시스템(700)은 자기 랜덤 액세스 메모리(MRAM) 메모리 셀들 어레이(704)에 연결된 메모리 제어 로직 회로(702)를 포함한다. 어레이(704)의 각 MRAM 메모리 셀(예를 들면, 대표 셀(708))은 별개의 판독 및 기록 경로들을 사용하여 동작하도록 구성된다.
메모리 제어 로직 회로(702)는 한 세트의 워드 라인들(706)을 통해 어레이(704)의 특정 로우(row)를 선택하기 위해서 연결된다. 메모리 제어 로직 회로(702)는 또한 판독 비트 라인들(710,720,730)을 통해 판독을 위한 어레이(704)의 특정 칼럼을 선택하고, 기록 비트 라인들(712,722,732)을 통해 기록을 위한 어레이(704)의 특정 칼럼을 선택하기 위해서 연결된다. 소스 라인들(714,724,734)은 어레이(704)의 선택된 셀들로부터 메모리 제어 로직 회로(702)로의 리턴 전류 경로를 제공한다. 어레이(704)의 각 로우의 메모리 셀들은 각각 소스 라인(714,724 또는 734)을 공유한다. 메모리 제어 로직 회로(702)를 통해 어레이(704)에 연결되는 제1 데이터 판독 포트(750) 및 제2 데이터 판독 포트(752)와 같은 하나 이상의 데이터 판독 포트들이 어레이(704)에 연결될 수 있다.
특정 실시예에서, 어레이(704)의 MRAM 메모리 셀들은 예를 들어 도1-4에 제시된 자기 터널 접합(MTJ) 장치들을 포함할 수 있다. 각 MTJ 장치는 판독 비트 라인에 연결된 제1 기준 계층 및 기록 비트 라인에 연결된 자유 계층을 포함할 수 있다. 예를 들어, 대표 셀(708)은 판독 비트 라인(710)에 연결된 제1 기준 계층 및 기록 비트 라인(712)에 연결된 자유 계층을 갖는 MTJ 구조를 포함할 수 있다. 제2 기준 계층은 워드 라인들(706) 중 하나의 각 워드 라인에 응답하는 게이트 단자를 갖는 트랜지스터와 같은 스위치에 연결될 수 있다.
대표 셀(708)의 데이터 판독 경로는 판독 비트 라인(710), 제1 기준 계층, 제1 기준 계층 및 자유 계층 사이의 제1 터널 배리어, 자유 계층, 자유 계층 및 제2 기준 계층 사이의 제2 터널 배리어, 제2 기준 계층, 스위치 및 소스 라인(714)을 포함할 수 있다. 대조적으로, 대표 셀(708)의 데이터 기록 경로는 기록 비트 라인(712), 자유 계층, 제2 터널 배리어, 제2 기준 계층, 스위치, 및 소스 라인(714)을 포함할 수 있다. 데이터 판독 경로의 저항은 데이터 판독 경로에서의 추가적인 기준 계층 및 터널 계층에 적어도 부분적으로 기인하여 데이터 기록 경로의 저항보다 높을 수 있다.
동작 동안, 메모리 제어 로직 회로(702)는 워드 라인(706)을 활성화하고, 어레이(704)의 선택된 셀에 액세스하기 위해서 판독 비트 라인(710,720,730) 또는 기록 비트 라인(712,722,732)을 선택적으로 활성화하도록 적응될 수 있다. 신호는 선택된 비트 라인에 인가될 수 있고, 결과적인 출력은 선택된 셀에 저장된 데이터 값을 결정하기 위해서 기준치에 비교될 수 있다. 예를 들어, 메모리 제어 로직 회로(702)는 판독 라인(710) 및 소스 라인(714) 사이에 전압을 인가함으로써 대표 셀(708)에서 판독 동작을 수행할 수 있고, 판독 라인(710) 또는 소스 라인(714)을 통해 흐르는 결과적인 전류는 예를 들면 전류 센스 증폭기를 통해 기준 전류와 비교될 수 있다. 또 다른 예로서, 전류가 판독 라인(710)에 인가될 수 있고, 판독 라인(710) 및 소스 라인(714) 사이의 결과적인 전압이 예를 들면 전압 센스 증폭기를 통해 기준 전압과 비교될 수 있다. 판독 동작으로부터 결정된 데이터 값은 제1 데이터 판독 포트(750) 또는 제2 데이터 판독 포트(752)를 통해 제공될 수 있다.
도8을 참조하면, 공통 비트 라인들을 공유하는 별개의 판독 및 기록 경로들을 포함하는 시스템의 제1 실시예에 대한 다이어그램이 제시되며, 일반적으로 800으로 표시된다. 시스템(800)은 자기 랜덤 액세스 메모리(MRAM) 메모리 셀들(804)의 어레이에 연결된 메모리 제어 로직 회로(802)를 포함한다. 어레이(804)의 각 MRAM 메모리 셀(예를 들면, 제1 대표 셀(808) 및 제2 대표 셀(809))은 별개의 판독 및 기록 경로들을 사용하여 동작하고 공통 비트 라인들을 공유하도록 구성된다.
메모리 제어 로직 회로(802)는 한 세트의 워드 라인들(806)을 통해 어레이(804)의 특정 로우를 선택하기 위해서 연결된다. 메모리 제어 로직 회로(802)는 비트 라인들(810,820,830)을 통해 판독 및 기록을 위한 어레이(804)의 특정 칼럼을 선택하기 위해서 연결된다. 소스 라인들(814,824,834)은 어레이(804)의 선택된 셀들로부터 메모리 제어 로직 회로(802)로의 리턴 전류 경로를 제공한다.
특정 실시예에서, 어레이(804)의 MRAM 메모리 셀들은 도1-5에 제시된 것과 같은 자기 터널 접합(MTJ) 장치들을 포함할 수 있다. 각 MTJ 장치는 판독 비트 라인에 연결된 제1 기준 계층 및 기록 비트 라인에 연결된 자유 계층을 포함할 수 있다. 예를 들어, 대표 셀(808)은 비트 라인(810)에 연결된 제1 기준 계층 및 비트 라인(820)에 연결된 자유 계층을 갖는 MTJ 구조를 포함할 수 있다. 제2 기준 계층은 워드 라인들(806) 중 하나의 각 워드 라인에 응답하는 게이트 단자를 갖는 트랜지스터와 같은 스위치에 연결될 수 있다.
제1 대표 셀(808)의 데이터 판독 경로는 비트 라인(810), 제1 기준 계층, 제1 기준 계층 및 자유 계층 사이의 제1 터널 배리어, 자유 계층, 자유 계층 및 제2 기준 계층 사이의 제2 터널 배리어, 제2 기준 계층, 스위치 및 소스 라인(814)을 포함할 수 있다. 대조적으로, 대표 셀(808)의 데이터 기록 경로는 비트 라인(820), 자유 계층, 제2 터널 배리어, 제2 기준 계층, 스위치, 및 소스 라인(814)을 포함할 수 있다. 데이터 판독 경로의 저항은 데이터 판독 경로에서의 추가적인 기준 계층 및 터널 계층에 적어도 부분적으로 기인하여 데이터 기록 경로의 저항보다 높을 수 있다.
제2 대표 셀(809)의 데이터 판독 경로는 제1 대표 셀(808)의 데이터 기록 경로와 공유되는 비트 라인(820)을 포함할 수 있다. 제2 대표 셀(809)의 데이터 판독 경로는 또한 제1 기준 계층, 제1 기준 계층 및 자유 계층 사이의 제1 터널 배리어, 자유 계층, 자유 계층 및 제2 기준 계층 사이의 제2 터널 배리어, 제2 기준 계층, 스위치 및 소스 라인(824)을 포함할 수 있다. 제2 대표 셀(809)의 데이터 기록 경로는 비트 라인(820), 자유 계층, 제2 터널 배리어, 제2 기준 계층, 스위치, 및 소스 라인(824)을 포함할 수 있다. 데이터 판독 경로의 저항은 데이터 판독 경로에서의 추가적인 기준 계층 및 터널 계층에 적어도 부분적으로 기인하여 데이터 기록 경로의 저항보다 높을 수 있다.
동작 동안, 메모리 제어 로직 회로(802)는 비트 라인(810,820,830)을 활성화하고, 어레이(804)의 선택된 셀에 액세스하기 위해서 판독 워드 라인 또는 기록 워드 라인을 선택적으로 활성화하도록 적응될 수 있다. 예를 들어, 메모리 제어 로직 회로(802)는 공유 비트 라인(820)을 활성화할 수 있고, 제1 대표 셀(808)에 기록하기 위해서 제1 대표 셀(808)에 연결된 제1 워드 라인(816)을 활성화할 수 있다. 또한, 메모리 제어 로직(802)은 공유 비트 라인(820)을 활성화할 수 있고, 제2 대표 셀(809)로부터 판독하기 위해서 제2 대표 셀(809)에 연결된 제2 워드 라인(818)을 활성화할 수 있다. 또한, 공통 비트 라인(820)을 공유하는 인접 셀들(808 및 809)이 별개의 소스 라인들(814 및 824)에 연결되기 때문에, 판독 및 기록 동작들이 공통 비트 라인(820)을 사용하여 셀들(808 및 809)에서 동시에 이뤄질 수 있다. 따라서, 판독 동작, 기록 동작, 또는 이 둘 모두가 인접 셀들에 의해 공유되는 동일한 비트 라인을 사용하여 수행될 수 있다.
도9을 참조하면, 공통 비트 라인들을 공유하는 별개의 판독 및 기록 경로들을 포함하는 시스템의 제2 실시예에 대한 다이어그램이 제시되며, 일반적으로 900으로 표시된다. 시스템(900)은 자기 랜덤 액세스 메모리(MRAM) 메모리 셀들(904)의 어레이에 연결된 메모리 제어 로직 회로(902)를 포함한다. 어레이(904)의 각 MRAM 메모리 셀(예를 들면, 제1 대표 셀(908) 및 제2 대표 셀(909))은 별개의 판독 및 기록 경로들을 사용하여 동작하고 공통 비트 라인들을 공유하도록 구성된다.
메모리 제어 로직 회로(902)는 한 세트의 워드 라인들(906)을 통해 어레이(904)의 특정 로우를 선택하기 위해서 연결된다. 메모리 제어 로직 회로(902)는 비트 라인들(910,920,930)을 통해 판독 및 기록을 위한 어레이(904)의 특정 칼럼을 선택하기 위해서 연결된다. 소스 라인들(914,924,934)은 어레이(904)의 선택된 셀들로부터 메모리 제어 로직 회로(902)로의 리턴 전류 경로를 제공한다.
특정 실시예에서, 어레이(904)의 MRAM 메모리 셀들은 도1-5에 제시된 것과 같은 자기 터널 접합(MTJ) 장치들을 포함할 수 있다. 각 MTJ 장치는 판독 비트 라인에 연결된 제1 기준 계층 및 기록 비트 라인에 연결된 자유 계층을 포함할 수 있다. 예를 들어, 대표 셀(908)은 비트 라인(910)에 연결된 제1 기준 계층 및 비트 라인(920)에 연결된 자유 계층을 갖는 MTJ 구조를 포함할 수 있다. 제2 기준 계층은 워드 라인들(906) 중 하나의 각 워드 라인에 응답하는 게이트 단자를 갖는 트랜지스터와 같은 스위치에 연결될 수 있다.
제1 대표 셀(908)의 데이터 판독 경로는 비트 라인(910), 제1 기준 계층, 제1 기준 계층 및 자유 계층 사이의 제1 터널 배리어, 자유 계층, 자유 계층 및 제2 기준 계층 사이의 제2 터널 배리어, 제2 기준 계층, 스위치 및 소스 라인(914)을 포함할 수 있다. 대조적으로, 대표 셀(908)의 데이터 기록 경로는 비트 라인(920), 자유 계층, 제2 터널 배리어, 제2 기준 계층, 스위치, 및 소스 라인(914)을 포함할 수 있다. 데이터 판독 경로의 저항은 데이터 판독 경로에서의 추가적인 기준 계층 및 터널 계층에 적어도 부분적으로 기인하여 데이터 기록 경로의 저항보다 높을 수 있다.
제2 대표 셀(909)의 데이터 판독 경로는 제1 대표 셀(908)의 데이터 기록 경로와 공유되는 비트 라인(920)을 포함할 수 있다. 제2 대표 셀(909)의 데이터 판독 경로는 또한 제1 기준 계층, 제1 기준 계층 및 자유 계층 사이의 제1 터널 배리어, 자유 계층, 자유 계층 및 제2 기준 계층 사이의 제2 터널 배리어, 제2 기준 계층, 스위치 및 소스 라인(924)을 포함할 수 있다. 제2 대표 셀(909)의 데이터 기록 경로는 비트 라인(920), 자유 계층, 제2 터널 배리어, 제2 기준 계층, 스위치, 및 소스 라인(924)을 포함할 수 있다. 데이터 판독 경로의 저항은 데이터 판독 경로에서의 추가적인 기준 계층 및 터널 계층에 적어도 부분적으로 기인하여 데이터 기록 경로의 저항보다 높을 수 있다.
동작 동안, 메모리 제어 로직 회로(902)는 판독 또는 기록 동작을 위해 어레이(904)의 셀을 선택적으로 활성화시키기 위해서 비트 라인(910,920,930), 워드 라인(906), 및 소스 라인(914,924,934)을 활성화하도록 적응될 수 있다. 예를 들어, 메모리 제어 로직 회로(902)는 공유 비트 라인(920)을 활성화할 수 있고, 제1 대표 셀(908) 및 제2 대표 셀(909)에 연결된 제1 워드 라인(916)을 활성화할 수 있다. 메모리 제어 로직 회로(902)는 제1 대표 셀(908)에서 기록 동작을 수행하기 위해서 소스 라인(914)을 활성화할 수 있고, 또는 제2 대표 셀(909)에서 판독 동작을 수행하기 위해서 소스 라인(924)을 활성화할 수 있다.
도10을 참조하면, 공통 비트 라인들을 공유하는 별개의 판독 및 기록 경로들을 포함하는 시스템의 제3 실시예에 대한 다이어그램이 제시되며, 일반적으로 1000으로 표시된다. 시스템(1000)은 자기 랜덤 액세스 메모리(MRAM) 메모리 셀들(1004)의 어레이에 연결된 메모리 제어 로직 회로(1002)를 포함한다. 어레이(1004)의 각 MRAM 메모리 셀(예를 들면, 제1 대표 셀(1008) 및 제2 대표 셀(1009))은 별개의 판독 및 기록 경로들을 사용하여 동작하고 공통 비트 라인들을 공유하도록 구성된다.
메모리 제어 로직 회로(1002)는 한 세트의 워드 라인들(1006)을 통해 어레이(1004)의 특정 칼럼을 선택하기 위해서 연결된다. 메모리 제어 로직 회로(1002)는 소스 라인들(1040.1042)을 통해 판독 및 기록을 위한 어레이(1004)의 특정 로우를 선택하기 위해서 연결된다. 메모리 제어 로직 회로(1002)는 어레이(1004)의 선택된 셀들에서 판독 동작 또는 기록 동작을 결정하기 위해서 선택-b비트 라인들(1010,1020,1030)에 연결된다.
특정 실시예에서, 어레이(1004)의 MRAM 메모리 셀들은 도1-5에 제시된 것과 같은 자기 터널 접합(MTJ) 장치들을 포함할 수 있다. 각 MTJ 장치는 판독 비트 라인에 연결된 제1 기준 계층 및 기록 비트 라인에 연결된 자유 계층을 포함할 수 있다. 예를 들어, 대표 셀(1008)은 비트 라인(1010)에 연결된 제1 기준 계층 및 비트 라인(1020)에 연결된 자유 계층을 갖는 MTJ 구조를 포함할 수 있다. 제2 기준 계층은 워드 라인(1006)에 응답하는 게이트 단자를 갖는 트랜지스터와 같은 스위치에 연결될 수 있다.
제1 대표 셀(1008)의 데이터 판독 경로는 비트 라인(1010), 제1 기준 계층, 제1 기준 계층 및 자유 계층 사이의 제1 터널 배리어, 자유 계층, 자유 계층 및 제2 기준 계층 사이의 제2 터널 배리어, 제2 기준 계층, 스위치 및 소스 라인(1040)을 포함할 수 있다. 대조적으로, 대표 셀(1008)의 데이터 기록 경로는 비트 라인(1020), 자유 계층, 제2 터널 배리어, 제2 기준 계층, 스위치, 및 소스 라인(1040)을 포함할 수 있다. 데이터 판독 경로의 저항은 데이터 판독 경로에서의 추가적인 기준 계층 및 터널 계층에 적어도 부분적으로 기인하여 데이터 기록 경로의 저항보다 높을 수 있다.
제2 대표 셀(1009)의 데이터 판독 경로는 제1 대표 셀(1008)의 데이터 기록 경로와 공유되는 비트 라인(1020)을 포함할 수 있다. 제2 대표 셀(1009)의 데이터 판독 경로는 또한 제1 기준 계층, 제1 기준 계층 및 자유 계층 사이의 제1 터널 배리어, 자유 계층, 자유 계층 및 제2 기준 계층 사이의 제2 터널 배리어, 제2 기준 계층, 스위치 및 소스 라인(1040)을 포함할 수 있다. 제2 대표 셀(1009)의 데이터 기록 경로는 비트 라인(1030), 자유 계층, 제2 터널 배리어, 제2 기준 계층, 스위치, 및 소스 라인(1040)을 포함할 수 있다. 데이터 판독 경로의 저항은 데이터 판독 경로에서의 추가적인 기준 계층 및 터널 계층에 적어도 부분적으로 기인하여 데이터 기록 경로의 저항보다 높을 수 있다.
동작 동안, 메모리 제어 로직 회로(1002)는 판독 또는 기록 동작을 위해 어레이(1004)의 셀을 선택적으로 활성화시키기 위해서 비트 라인(1010,1020,1030), 워드 라인(1014,1024,1034), 및 소스 라인(1040,1042)을 활성화하도록 적응될 수 있다. 예를 들어, 메모리 제어 로직 회로(1002)는 제1 대표 셀(1008)에 기록하기 위해서 공유 비트 라인(1020), 워드 라인(1014), 및 소스 라인(1020)을 활성화할 수 있다. 공유 비트 라인(1020) 및 소스 라인(1040)이 활성화되면, 메모리 제어 로직(1002)은 워드 라인(1014)을 활성해제하고 제2 대표 셀(1009)로부터 판독하기 위해서 워드 라인(1024)을 활성화할 수 있다. 비록 각 워드 라인(1014,1024,1034)이 어레이(1004)의 각 칼럼을 지시하고, 각 소스 라인(1040, 1042)가 어레이(1004)의 각 로우를 지시하지만, 여기서 사용되는 바와 같이, 다른 실시예들과의 일관성을 위해서 용어 "소스 라인"은 스위치의 스위칭 단자(예를 들면, 전계 효과 트랜지스터의 소스 단자)에 연결된 라인을 지시하기 위해서 사용되고, "워드 라인"은 스위치의 제어 단자(전계 효과 트랜지스터의 게이트)에 연결된 라인을 지시한다.
도11을 참조하면, 자기 터널 접합(MTJ) 장치를 동작시키는 방법의 특정 실시예 대한 흐름도가 제시된다. 1102에서, MTJ 장치의 자유 계층에 데이터 값을 저장하기 위해서 자기 터널 접합(MTJ) 장치에 연결된 데이터 기록 경로에 전류를 인가함으로써 기록 동작이 수행된다. MTJ 장치가 별개의 데이터 판독 경로에 연결된다. 특정 실시예에서, 데이터 기록 경로는 데이터 판독 경로에 비해 낮은 저항을 갖는다. 실시예에서, 데이터 기록 경로는 하나의 기준 계층을 포함하고, 데이터 판독 경로는 2개의 기준 계층들을 포함한다. 특정 실시예에서, MTJ 장치는 도6-10에 제시된 것과 같은 메모리 제어 로직 회로에 의해 제어되는 MTJ 장치들의 어레이에 존재할 수 있다.
1104에서 계속해서, 데이터 값을 판독하기 위해서 자기 터널 접합(MTJ) 장치에 연결된 데이터 판독 경로에 전류를 인가함으로써 판독 동작이 수행된다. MTJ 장치는 별개의 데이터 기록 경로에 연결된다. 특정 실시예에서, 판독 및 기록 동작들은 별개의 MTJ 장치들에서 동시에 수행될 수 있다. 특정 실시예에서, 판독 및 기록 동작들은 동일한 MTJ 장치에서 연속적으로 수행될 수 있다. 특정 실시예에서, MTJ 장치는 데이터 값을 저장하기 위해서 자유 계층을 포함할 수 있고, 자유 계층에 자기적으로 연결되는 기준 계층을 포함할 수 있으며, 데이터 판독 경로는 제2 기준 계층을 포함한다. 특정 실시예에서, MTJ 장치는 도1에 제시된 MTJ 컴포넌트들(106 및 108)과 같이 서로 자기적으로 연결되는 2개의 MTJ 구조들을 포함한다.
도12를 참조하면, 자기 터널 접합(MTJ) 장치를 제조하는 방법의 특정 실시예에 대한 흐름도가 제시된다. 특정 실시예에서, 상기 방법은 도1-4에 제시된 것과 같은 별개의 판독 및 기록 경로들을 갖는 MTJ 장치를 제조하는데 사용될 수 있다. 1202에서, 제1 MTJ 구조를 형성하기 위해서 필름 계층들이 기판 위에 증착된다. 제한되지 않는 일 예(1300)가 도13에 제시되고, AFM(antiferromagnetic) 계층(1302), SAF(synthetic antiferromagnet) 계층(1304), 인터레이어(1306), 및 자유 계층(1308)을 포함한다. 예를 들어, SAF 계층(1304)은 CoFe/Ru/CoFeB 서브 계층들을 포함할 수 있다. 인터레이어(1306)는 MgO 또는 AlOx와 같은 터널 배리어, 또는 Cu 또는 Ru와 같은 도전성 계층일 수 있다. 자유 계층(1308)은 제한되지 않은 예로서 CoFeB/NiFe/CoFeB 또는 CoFeB 또는 CoFe/CoFeB 또는 NiFe/CoFeB 또는 CoFe/NiFe/CoFeB 서브 계층들을 포함할 수 있다.
1204에서 계속하여, 특정 실시예에서, 하부 기준 전극이 패턴화될 수 있다. 패턴화된 하부 전극의 제한되지 않는 예(1400)가 도14에 제시된다. 패턴화된 하부 전극(1400)은 패턴화된 AFM 계층(1402), 패턴화된 SAF 계층(1404), 패턴화된 터널 배리어 계층(1406), 및 패턴화된 자유 계층(1408)을 포함한다.
1206으로 이동하여, 특정 실시예에서, 하부 기준 전극을 패턴화하는 동안 제1 MTJ 구조에서 생성되는 빈 공간(void)들이 질화 규소(silicon nitride)와 같은 유전 재료로 채워진다. 하부 전극의 패턴화 동안 생성된 빈 공간을 채우는 SiNx 또는 다른 유전 재료(1510 및 1512)를 보여주는 제한되지 않은 일 예(1500)가 도15에 도시된다.
1208로 진행하여, 특정 실시예에서, 제1 MTJ 구조의 자유 계층이 패턴화된다. 포토리지스트(1616) 및 에칭 처리를 적용한 후의 패턴화된 자유 계층(1614)을 보여주는 제한되지 않은 일 예(1600)가 도16에 제시된다.
1210으로 진행하여, 제1 MTJ 구조의 자유 계층에 연결된 도전성 계층이 증착된다. 특정 실시예에서, 도전성 계층은 자유 계층의 적어도 하나의 벽(wall)과 인접한다. MTJ 구조의 패턴화된 자유 계층과 인접하는 도전성 계층(1718)의 증착을 보여주는 제한되지 않은 예(1700)가 도17에 제시된다. 일 예로서, 도전성 계층은 Cu, Ru, Ta, Mg, Al, 다른 도전성 재료, 또는 이들의 조합일 수 있다.
1212에서 계속하여, 특정 실시예에서, 실질적으로 평평한 상부가 형성된다. 예를 들어, 실질적으로 평평한 상부를 형성하는 것은 자유 계층을 패턴화하는 동안 증착된 포토리지스트를 제거하는 것을 포함한다. 실질적으로 평평한 상부(1802)를 보여주는 제한되지 않은 예(1800)가 도18에 제시된다.
1214로 이동하여, 제1 MJT 구조 위에 제2 MTJ 구조를 형성하기 위해서 필름 계층들의 제2 세트가 증착된다. 자유 계층 부분(1920), 터널 배리어 계층(1922), SAF 계층(1924), AFM 계층(1926), 및 상부 도전성 계층(1928)을 보여주는 제한되지 않는 예(1900)가 도19에 제시된다. 일 예로서, 자유 계층 부분(1920)은 도13에 제시된 서브-계층들(1308) 중 하나 이상을 포함할 수 있다. 대안적인 예로서, 필름 계층들의 세트는 자유 계층 부분(1920)을 포함하지 않을 수 있다. 터널 배리어 계층(1922)은 장치의 판독 저항을 증가시키기 위해서 두꺼운 MgO 또는 AlOx 계층을 포함할 수 있다. SAF 계층(1924)은 CoFe/Ru/CoFeB 서브 계층들을 포함할 수 있다. 상부 도전성 계층(1928)은 Cu, Ru, Ta, Al, 다른 도전성 재료, 또는 이들의 임의의 조합을 포함할 수 있다. 특정 실시예에서, 판독 라인이 제2 MTJ 구조에 연결되고, 기록 라인이 도전성 계층에 연결된다.
도20은 다수의 자기 터널 접합(MTJ) 셀들을 포함하는 메모리 장치를 구비한 통신 장치(2000)의 블록도이다. 통신 장치(2000)는 MTJ 셀들의 메모리(2032) 및 MTJ 셀들의 캐시 메모리(2064)를 포함하며, 이들은 디지털 신호 프로세서(DSP)(2010)와 같은 프로세서에 연결된다. 통신 장치(2000)는 또한 DSP에 연결된 자기-저항성 랜덤 액세스 메모리(MRAM) 장치(2066)를 포함한다. 특정 예에서, MTJ 셀들의 메모리 어레이(2032), MTJ 셀들의 캐시 메모리(2064), 및 MRAM 장치(2066)는 다수의 MTJ 셀들을 포함하고, 각각의 MTJ 셀은 도1-16에 제시된 바와 같이 별개의 판독 및 기록 경로들을 포함한다.
도20은 디지털 신호 프로세서(2010) 및 디스플레이(2028)에 연결된 디스플레이 제어기(2026)를 또한 보여준다. 코더/디코더(CODEC)(2034)는 또한 디지털 신호 프로세서(2010)에 연결될 수 있다. 스피커(2036) 및 마이크로폰(2038)은 CODEC(2034)에 연결될 수 있다.
도20은 무선 제어기(2040)가 디지털 신호 프로세서(2010) 및 무선 안테나(2042)에 연결될 수 있음을 보여준다. 특정 실시예에서, 입력 장치(2030) 및 전원(2044)은 온-칩 시스템(2022)에 연결된다. 또한, 도20에 제시된 바와 같이 특정 실시예에서, 디스플레이(2028), 입력 장치(2030), 스피커(2036), 마이크로폰(2038), 무선 안테나(2042), 및 전원(2044)은 온-칩 시스템(2022) 외부에 존재한다. 그러나, 각각은 인터페이스 또는 제어기와 같이 온-칩 시스템(2022)의 컴포넌트에 연결될 수 있다.
당업자는 상술한 다양한 예시적인 논리블록, 모듈, 회로, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합으로서 구현될 수 있음을 잘 이해할 것이다. 하드웨어 및 소프트웨어의 상호 호환성을 명확히 하기 위해, 다양한 예시적인 소자들, 블록, 모듈, 회로, 및 단계들이 그들의 기능적 관점에서 기술되었다. 이러한 기능이 하드웨어로 구현되는지, 또는 소프트웨어로 구현되는지는 특정 애플리케이션 및 전체 시스템에 대해 부가된 설계 제한들에 의존한다. 당업자는 이러한 기능들을 각각의 특정 애플리케이션에 대해 다양한 방식으로 구현할 수 있지만, 이러한 구현 결정이 본 발명의 영역을 벗어나는 것은 아니다.
상술한 방법의 단계들 및 알고리즘은 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 이들의 조합에 의해 직접 구현될 수 있다. 소프트웨어 모듈들은 랜덤 액세스 메모리(RAM); 플래쉬 메모리; 판독 전용 메모리(ROM); 전기적 프로그램어블 ROM(EPROM); 전기적 삭제가능한 프로그램어블 ROM(EEPROM); 레지스터; 하드디스크; 휴대용 디스크; 콤팩트 디스크 ROM(CD-ROM); 또는 공지된 저장 매체의 임의의 형태로서 존재한다. 예시적인 저장매체는 프로세서와 결합되어, 프로세서는 저장매체로부터 정보를 판독하여 저장매체에 정보를 기록한다. 대안적으로, 저장 매체는 프로세서의 구성요소일 수 있다. 이러한 프로세서 및 저장매체는 ASIC 에 위치한다. ASIC 는 컴퓨팅 장치 또는 사용자 단말에 위치할 수 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 장치 또는 사용자 단말에서 이산 컴포넌트로서 존재할 수 있다.
제시된 실시예들에 대한 설명은 임의의 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 이용하거나 또는 실시할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 그리하여, 본 발명은 여기에 제시된 실시예들로 한정되는 것이 아니라, 여기에 제시된 원리들 및 신규한 특징들과 일관되는 최광의의 범위에서 해석되어야 할 것이다.

Claims (24)

  1. 장치로서,
    자기 터널 접합(MTJ) 구조 ?상기 MTJ 구조는 단일 자유 계층, 제1 터널 배리어, 제2 터널 배리어, 제1 기준 계층 및 제2 기준 계층을 포함함?;
    상기 MTJ 구조에 연결된 판독 경로 ?상기 판독 경로는 상기 제1 기준 계층, 상기 제2 기준 계층, 상기 제1 터널 배리어, 상기 제2 터널 배리어 및 상기 단일 자유 계층을 포함함?; 및
    상기 MTJ 구조에 연결된 기록 경로 ?상기 기록 경로는 상기 판독 경로와는 분리(separate)되고, 상기 기록 경로는 상기 제1 기준 계층, 상기 제1 터널 배리어 및 상기 단일 자유 계층을 포함하고, 상기 기록 경로는 상기 단일 자유 계층의 한쪽 측면에서 상기 단일 자유 계층과 인접함?를 포함하는, 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 판독 경로는 상기 기록 경로 보다 높은 저항을 갖는, 장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 터널 배리어는 상기 제2 터널 배리어에 비해 낮은 저항을 가지는, 장치.
  6. 제1항에 있어서,
    상기 MTJ 구조는 제2 MTJ 컴포넌트에 연결된 제1 MTJ 컴포넌트를 포함하며,
    상기 판독 경로는 상기 제1 MTJ 컴포넌트 및 상기 제2 MTJ 컴포넌트를 포함하며,
    상기 기록 경로는 상기 제2 MTJ 컴포넌트를 포함하지만, 상기 제1 MTJ 컴포넌트는 포함하지 않는, 장치.
  7. 제6항에 있어서,
    상기 제2 MTJ 컴포넌트는 상기 제1 MTJ 컴포넌트에 연결되는, 장치.
  8. 삭제
  9. 제1항에 있어서,
    상기 판독 경로 및 상기 기록 경로는 인터레이어(interlayer), 제1 SAF(synthetic antiferromagnet) 계층, 및 제1 AFM(antiferromagnetic) 계층을 더 포함하는, 장치.
  10. 제9항에 있어서,
    상기 판독 경로는 제2 SAF 계층 및 제2 AFM 계층을 포함하는, 장치.
  11. 제10항에 있어서,
    상기 제1 SAF 계층 및 상기 제2 SAF 계층은 CoFeB(cobalt iron boron) 계층, Ru(rhodium) 계층, 및 CoFe(cobalt iron) 계층을 포함하며,
    상기 기록 경로는 상기 단일 자유 계층에 인접하는 도전성 계층을 포함하는, 장치.
  12. 자기 터널 접합 장치에 데이터를 기록하는 방법으로서,
    자기 터널 접합(MTJ) 장치의 단일 자유 계층에 데이터 값을 저장하기 위해서 상기 MTJ 장치에 연결된 기록 데이터 경로에 전류를 인가하는 단계를 포함하며,
    상기 MTJ 장치는 별개의 판독 데이터 경로에 연결되며,
    상기 MTJ 장치의 MTJ 구조는 상기 단일 자유 계층, 제1 터널 배리어, 제2 터널 배리어, 제1 기준 계층 및 제2 기준 계층을 포함하고,
    상기 판독 데이터 경로는 상기 제1 기준 계층, 상기 제2 기준 계층, 상기 제1 터널 배리어, 상기 제2 터널 배리어 및 상기 단일 자유 계층을 포함하고, 그리고
    상기 기록 데이터 경로는 상기 판독 데이터 경로와는 분리되고, 상기 기록 데이터 경로는 상기 제1 기준 계층, 상기 제1 터널 배리어 및 상기 단일 자유 계층을 포함하고, 상기 기록 데이터 경로는 상기 단일 자유 계층의 한쪽 측면에서 상기 단일 자유 계층과 인접하는,
    자기 터널 접합 장치에 데이터를 기록하는 방법.
  13. 삭제
  14. 제12항에 있어서,
    상기 기록 데이터 경로는 상기 판독 데이터 경로에 비해 낮은 저항을 가지는, 자기 터널 접합 장치에 데이터를 기록하는 방법.
  15. 자기 터널 접합 장치로부터 데이터를 판독하는 방법으로서,
    데이터 값을 판독하기 위해서 자기 터널 접합(MTJ) 장치에 연결된 판독 데이터 경로에 전류를 인가하는 단계를 포함하며,
    상기 MTJ 장치는 별개의 기록 데이터 경로에 연결되며,
    상기 MTJ 장치의 MTJ 구조는 단일 자유 계층, 제1 터널 배리어, 제2 터널 배리어, 제1 기준 계층 및 제2 기준 계층을 포함하고,
    상기 판독 데이터 경로는 상기 제1 기준 계층, 상기 제2 기준 계층, 상기 제1 터널 배리어, 상기 제2 터널 배리어 및 상기 단일 자유 계층을 포함하고, 그리고
    상기 기록 데이터 경로는 상기 판독 데이터 경로와는 분리되고, 상기 기록 데이터 경로는 상기 제1 기준 계층, 상기 제1 터널 배리어 및 상기 단일 자유 계층을 포함하고, 상기 기록 데이터 경로는 상기 단일 자유 계층의 한쪽 측면에서 상기 단일 자유 계층과 인접하는, 자기 터널 접합 장치로부터 데이터를 판독하는 방법.
  16. 삭제
  17. 제15항에 있어서,
    상기 MTJ 장치는 서로 자기적으로 연결되는 2개의 MTJ 구조들을 포함하는, 자기 터널 접합 장치로부터 데이터를 판독하는 방법.
  18. 메모리 장치로서,
    자기 랜덤 액세스 메모리(MRAM) 셀들의 어레이 ?상기 MRAM 셀들 각각은 자기 터널 접합(MTJ) 장치를 포함하고, 상기 MTJ 장치의 MTJ 구조는 단일 자유 계층, 제1 터널 배리어, 제2 터널 배리어, 제1 기준 계층 및 제2 기준 계층을 포함함?;
    판독 데이터 경로 ?상기 판독 데이터 경로는 판독 비트 라인, 상기 제1 기준 계층, 상기 제2 기준 계층, 상기 제1 터널 배리어, 상기 제2 터널 배리어 및 상기 단일 자유 계층을 포함함?;
    기록 데이터 경로 ?상기 기록 데이터 경로는 상기 판독 데이터 경로와는 분리되고, 상기 기록 데이터 경로는 기록 비트 라인, 상기 제1 기준 계층, 상기 제1 터널 배리어, 상기 단일 자유 계층을 포함하고, 상기 기록 데이터 경로는 상기 단일 자유 계층의 한쪽 측면에서 상기 단일 자유 계층과 인접함?;
    워드 라인을 활성화하고 상기 어레이의 선택된 셀에 액세스하기 위해서 상기 판독 비트 라인 및 상기 기록 비트 라인 중 하나를 선택적으로 활성화하도록 적응되는 메모리 제어 로직 회로를 포함하는, 메모리 장치.
  19. 제18항에 있어서,
    상기 MRAM 셀들의 어레이에 연결되는 제1 데이터 판독 포트 및 상기 MRAM 셀들의 어레이에 연결되는 제2 데이터 판독 포트를 더 포함하는, 메모리 장치.
  20. 제19항에 있어서,
    상기 제1 데이터 판독 포트 및 상기 제2 데이터 판독 포트 중 적어도 하나는 상기 메모리 제어 로직에 연결되는, 메모리 장치.
  21. 제1항의 상기 장치를 제조하는 방법으로서,
    단일 자유 계층을 포함하는 제1 MTJ 구조를 형성하기 위해서 복수의 필름 계층들을 기판 위에 증착(deposit)하는 단계;
    상기 제1 MTJ 구조의 상기 단일 자유 계층에 연결되는 도전성 계층을 증착하는 단계; 및
    제2 MTJ 구조를 상기 제1 MTJ 구조 위에 형성하기 위해서 제2 복수의 필름 계층들을 증착하는 단계를 포함하는, 방법.
  22. 제21항에 있어서,
    상기 제2 MTJ 구조에 판독 라인을 연결(couple)하는 단계; 및
    상기 도전성 계층에 기록 라인을 연결하는 단계를 더 포함하는, 방법.
  23. 제1항에 있어서,
    상기 MTJ 구조는 스위치에 연결되고, 상기 판독 경로 및 상기 기록 경로 각각은 상기 스위치를 더 포함하는, 장치.
  24. 제23항에 있어서,
    상기 스위치는 워드 라인 제어 신호, 소스 라인 제어 신호 또는 이들의 조합을 수신하는, 장치.
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Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9040178B2 (en) * 2008-09-22 2015-05-26 Headway Technologies, Inc. TMR device with novel free layer structure
US8363460B2 (en) * 2010-04-07 2013-01-29 Avalanche Technology, Inc. Method and apparatus for programming a magnetic tunnel junction (MTJ)
US8344433B2 (en) 2009-04-14 2013-01-01 Qualcomm Incorporated Magnetic tunnel junction (MTJ) and methods, and magnetic random access memory (MRAM) employing same
US8270208B2 (en) * 2010-02-08 2012-09-18 International Business Machines Corporation Spin-torque based memory device with read and write current paths modulated with a non-linear shunt resistor
US8981502B2 (en) * 2010-03-29 2015-03-17 Qualcomm Incorporated Fabricating a magnetic tunnel junction storage element
US8564080B2 (en) * 2010-07-16 2013-10-22 Qualcomm Incorporated Magnetic storage element utilizing improved pinned layer stack
US8446757B2 (en) * 2010-08-18 2013-05-21 International Business Machines Corporation Spin-torque transfer magneto-resistive memory architecture
US8422287B2 (en) * 2010-09-09 2013-04-16 Magic Technologies, Inc. Pulse field assisted spin momentum transfer MRAM design
US9300301B2 (en) * 2010-10-05 2016-03-29 Carnegie Mellon University Nonvolatile magnetic logic device
JP5695451B2 (ja) * 2011-03-04 2015-04-08 株式会社東芝 磁気メモリ及び磁気メモリ装置
US8456895B2 (en) * 2011-05-03 2013-06-04 International Business Machines Corporation Magnonic magnetic random access memory device
US8456894B2 (en) 2011-05-03 2013-06-04 International Business Machines Corporation Noncontact writing of nanometer scale magnetic bits using heat flow induced spin torque effect
US8754491B2 (en) 2011-05-03 2014-06-17 International Business Machines Corporation Spin torque MRAM using bidirectional magnonic writing
US8785966B2 (en) 2011-05-25 2014-07-22 International Business Machines Corporation Magnetic tunnel junction transistor devices
US20140037991A1 (en) 2012-07-31 2014-02-06 International Business Machines Corporation Magnetic random access memory with synthetic antiferromagnetic storage layers
US8852762B2 (en) 2012-07-31 2014-10-07 International Business Machines Corporation Magnetic random access memory with synthetic antiferromagnetic storage layers and non-pinned reference layers
KR102017623B1 (ko) 2012-08-30 2019-09-03 삼성전자주식회사 자기 메모리 소자
US8750033B2 (en) 2012-11-06 2014-06-10 International Business Machines Corporation Reading a cross point cell array
US20140124880A1 (en) 2012-11-06 2014-05-08 International Business Machines Corporation Magnetoresistive random access memory
US9275713B2 (en) * 2013-01-17 2016-03-01 Yimin Guo Magnetoresistive element and method of manufacturing the same
US10608170B2 (en) * 2013-01-21 2020-03-31 Shanghai CiYu Information Technologies Co., LTD Electric field assisted perpendicular STT-MRAM
US10953319B2 (en) * 2013-01-28 2021-03-23 Yimin Guo Spin transfer MRAM element having a voltage bias control
US8908428B2 (en) * 2013-01-29 2014-12-09 Samsung Electronics Co., Ltd. Voltage assisted STT-MRAM writing scheme
KR102107557B1 (ko) * 2013-03-15 2020-05-07 인텔 코포레이션 임베딩된 자기 터널 접합들을 포함하는 로직 칩
US9203017B2 (en) 2013-08-02 2015-12-01 Samsung Electronics Co., Ltd. Method and system for providing magnetic junctions including a package structure usable in spin transfer torque memories
US9240547B2 (en) 2013-09-10 2016-01-19 Micron Technology, Inc. Magnetic tunnel junctions and methods of forming magnetic tunnel junctions
CN105493189B (zh) 2013-09-27 2018-12-11 英特尔公司 用于优化stt-mram尺寸和写入误差率的装置和方法
KR102137815B1 (ko) * 2013-10-10 2020-07-24 한양대학교 산학협력단 강자성 다층박막 및 이를 포함하는 mtj 구조
US9478273B2 (en) * 2013-10-31 2016-10-25 Intel Corporation Low resistance bitline and sourceline apparatus for improving read and write operations of a nonvolatile memory
CN103794715B (zh) * 2014-02-28 2016-09-28 北京航空航天大学 一种基于电压控制的磁存储器
KR20150103527A (ko) * 2014-03-03 2015-09-11 에스케이하이닉스 주식회사 전자 장치
US9431600B2 (en) 2014-10-06 2016-08-30 International Business Machines Corporation Magnetic domain wall shift register memory devices with high magnetoresistance ratio structures
US9324768B1 (en) * 2014-12-03 2016-04-26 Qualcomm Incorporated System and method of shared bit line MRAM
US9502642B2 (en) 2015-04-10 2016-11-22 Micron Technology, Inc. Magnetic tunnel junctions, methods used while forming magnetic tunnel junctions, and methods of forming magnetic tunnel junctions
US9960346B2 (en) 2015-05-07 2018-05-01 Micron Technology, Inc. Magnetic tunnel junctions
US10490247B2 (en) * 2015-07-24 2019-11-26 The University Of Tokyo Memory element
KR102358564B1 (ko) * 2015-09-02 2022-02-04 삼성전자주식회사 단락된 메모리 셀의 가변 저항 소자를 갖는 반도체 메모리 장치
CN106558333B (zh) * 2015-09-29 2018-11-09 中国科学院物理研究所 包括环形磁性隧道结的自旋转移力矩磁随机存取存储器
US9680089B1 (en) * 2016-05-13 2017-06-13 Micron Technology, Inc. Magnetic tunnel junctions
US9786343B1 (en) * 2016-08-30 2017-10-10 International Business Machines Corporation STT MRAM common source line array bias scheme
US10224368B2 (en) * 2017-06-30 2019-03-05 Qualcomm Incorporated Voltage-switched magneto-resistive random access memory (MRAM) employing separate read operation circuit paths from a shared spin torque write operation circuit path
US10564229B2 (en) 2017-10-16 2020-02-18 Tdk Corporation Tunnel magnetoresistive effect element, magnetic memory, and built-in memory
US11398596B2 (en) * 2018-06-28 2022-07-26 Intel Corporation Magnetic tunnel junction (MTJ) integration on backside of silicon
CN110277490B (zh) * 2019-06-24 2023-06-09 中国科学院微电子研究所 Stt-mram参考单元及其制备方法及包含该参考单元的芯片
CN110349609B (zh) * 2019-07-04 2021-09-07 西安交通大学 一种三维磁性器件及磁存储器
CN113380287B (zh) * 2020-02-25 2022-06-07 北京航空航天大学 磁性存储单元结构及其数据写入方法
US11127459B1 (en) * 2020-03-16 2021-09-21 Globalfoundries Singapore Pte. Ltd. Memory devices and methods of forming the same
US11164610B1 (en) 2020-06-05 2021-11-02 Qualcomm Incorporated Memory device with built-in flexible double redundancy
US11177010B1 (en) 2020-07-13 2021-11-16 Qualcomm Incorporated Bitcell for data redundancy
JP2022044399A (ja) * 2020-09-07 2022-03-17 キオクシア株式会社 磁気メモリ
US11222678B1 (en) * 2020-10-02 2022-01-11 Sandisk Technologies Llc MRAM cross-point memory with reversed MRAM element vertical orientation
US11514962B2 (en) * 2020-11-12 2022-11-29 International Business Machines Corporation Two-bit magnetoresistive random-access memory cell
US11963462B2 (en) * 2022-03-18 2024-04-16 Honeywell International Inc. Magneto-resistive random access memory magnetic tunnel junction and cell with voltage-controlled writing

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040130936A1 (en) * 2003-01-07 2004-07-08 Grandis Inc. Spin-transfer multilayer stack containing magnetic layers with resettable magnetization

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6072718A (en) 1998-02-10 2000-06-06 International Business Machines Corporation Magnetic memory devices having multiple magnetic tunnel junctions therein
KR100366702B1 (ko) * 2000-02-03 2003-01-08 삼성전자 주식회사 쓰기 및 읽기 회로를 갖는 자기 터널 접합 소자를 이용한자기 랜덤 액세스 메모리
KR100399436B1 (ko) * 2001-03-28 2003-09-29 주식회사 하이닉스반도체 마그네틱 램 및 그 형성방법
US6714444B2 (en) 2002-08-06 2004-03-30 Grandis, Inc. Magnetic element utilizing spin transfer and an MRAM device using the magnetic element
EP1559106A2 (en) 2002-10-22 2005-08-03 Btg International Limited Magnetic memory device
JP4400037B2 (ja) * 2002-10-31 2010-01-20 日本電気株式会社 磁気ランダムアクセスメモリ，及びその製造方法
JP3863484B2 (ja) * 2002-11-22 2006-12-27 株式会社東芝 磁気抵抗効果素子および磁気メモリ
US6870759B2 (en) * 2002-12-09 2005-03-22 Applied Spintronics Technology, Inc. MRAM array with segmented magnetic write lines
US6865109B2 (en) * 2003-06-06 2005-03-08 Seagate Technology Llc Magnetic random access memory having flux closure for the free layer and spin transfer write mechanism
JP4080982B2 (ja) * 2003-10-09 2008-04-23 株式会社東芝 磁気メモリ
US7009877B1 (en) * 2003-11-14 2006-03-07 Grandis, Inc. Three-terminal magnetostatically coupled spin transfer-based MRAM cell
US7366009B2 (en) * 2004-01-10 2008-04-29 Honeywell International Inc. Separate write and read access architecture for a magnetic tunnel junction
US7109539B2 (en) 2004-03-09 2006-09-19 International Business Machines Corporation Multiple-bit magnetic random access memory cell employing adiabatic switching
JP3863536B2 (ja) * 2004-05-17 2006-12-27 株式会社東芝 磁気ランダムアクセスメモリ及びその磁気ランダムアクセスメモリのデータ書き込み方法
JP2006093432A (ja) * 2004-09-24 2006-04-06 Sony Corp 記憶素子及びメモリ
RU2310928C2 (ru) * 2004-10-27 2007-11-20 Самсунг Электроникс Ко., Лтд. Усовершенствованное многоразрядное магнитное запоминающее устройство с произвольной выборкой и способы его функционирования и производства
JP4670326B2 (ja) * 2004-11-25 2011-04-13 ソニー株式会社 メモリ
US7285836B2 (en) 2005-03-09 2007-10-23 Maglabs, Inc. Magnetic random access memory with stacked memory cells having oppositely-directed hard-axis biasing
JP2007081280A (ja) * 2005-09-16 2007-03-29 Fujitsu Ltd 磁気抵抗効果素子及び磁気メモリ装置
US7973349B2 (en) * 2005-09-20 2011-07-05 Grandis Inc. Magnetic device having multilayered free ferromagnetic layer
JP4797795B2 (ja) 2006-05-24 2011-10-19 Ｔｄｋ株式会社 磁気メモリ
JP2007324171A (ja) * 2006-05-30 2007-12-13 Fujitsu Ltd 磁気メモリ装置及びその製造方法
US7851840B2 (en) * 2006-09-13 2010-12-14 Grandis Inc. Devices and circuits based on magnetic tunnel junctions utilizing a multilayer barrier
US7480173B2 (en) * 2007-03-13 2009-01-20 Magic Technologies, Inc. Spin transfer MRAM device with novel magnetic free layer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040130936A1 (en) * 2003-01-07 2004-07-08 Grandis Inc. Spin-transfer multilayer stack containing magnetic layers with resettable magnetization

Also Published As

Publication number Publication date
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CA2808570A1 (en) 2009-06-25

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