KR101154915B1 - Ｆｉｎｆｅｔ의 제조 방법 및 그 방법으로 제조된 ｆｉｎｆｅｔ - Google Patents

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Abstract

본 발명의 일 실시예에 따르면, 본 방법은 좁은 트렌치 격리(shallow trench isolation:STI) 영역을 가지며, 그 상부 표면들과 STI 영역의 상부 표면 사이에 거리를 가지는, 반도체 기판상에 확장된 finFET의 제1 및 제2 핀을 형성하는 단계를 포함한다. 제1 및 제2 핀 확장부는 STI 영역의 상부 표면 상에서 제1 및 제2 핀의 상부 및 사이드 표면에 마련된다. 물질은 STI 영역의 상부 표면과 제1 및 제2 핀의 상부 표면 사이에 거리를 증가시키기 위해, STI 영역으로부터 제거된다. 컨포멀 스트레서 유전 물질은 핀들과 STI 영역 상에 증착된다. 컨포멀 유전 스트레서 물질은 finFET의 채널에 스트레스를 가하기 위해, STI 영역의 상부 표면 상에 제1 및 제2 핀의 사이 공간으로 유입되도록 리플로우(reflow)된다.

Description

ＦＩＮＦＥＴ의 제조 방법 및 그 방법으로 제조된 ＦＩＮＦＥＴ {METHOD OF MAKING A FINFET, AND FINFET FORMED BY THE METHOD}
본 발명은 반도체 제조에 관한 발명으로, 더욱 상세하게는 FinFET(fin field effect transistors) 및 그의 제조 방법에 관한 발명이다.
급격히 발전하는 반도체 제조 산업에서, CMOS(complemetary metal oxide semiconductor), finFET 장치는 많은 로직 및 다른 어플리케이션을 촉진시키고 다양한 다른 종류의 반도체 장치에 통합되었다. finFET 장치는 높은 종횡비(aspect ratio)를 가진 반도체 핀을 포함하고 반도체 트렌지스터 장치의 채널 및 소스/드레인 영역이 형성된다. 게이트는 빠른 생산, 높은 신뢰성 및 잘 제어되는 반도체 트렌지스터 장치를 위해 채널 및 소스/드레인 영역의 증가된 표면적의 이점을 이용하여 핀 장치의 사이드 면의 위를 따라 형성된다.
FinFET과 종래의 평면 트렌지스터 장치에서는, 정공 이동도(hole mobility)를 향상시키기 위해, 압축 스트레스가 PMOS 장치에 인가된다. 이와 유사하게, NMOS 장치에서 전자 이동도(electron mobility)를 향상시키기 위해, 인장 스트레스가 NMOS 장치에 인가된다. 평면 CMOS 장치를 위해 선택적인 SiGe 소스/드레인 구조로써 복합 스트레서(complex stressor)는 PMOS 장치, 인장 접촉 에치 정지층(tensile contact etch stop layer) 및 접촉 에치 정지층(contact etch stop layer: CESL) 에서의 정공 이동도를 향상시키는데 사용되거나, 또는 다른 유전막 스트레서(stressor)는 모든 장치의 동작 향상을 위한 NMOS 장치에 전자 이동도를 향상시키는데 사용된다. 정공 및 전자 이동도를 향상시키기 위한 기술과 연관된 추가적인 추가 공정과 비용은 FinFET 처리 구조에서 이러한 기술을 통합하기 위한 시도와 관련된 도전 중 하나이다.
도 1a는 종래의 FinFET(100)의 등각 투영도이다. 핀(106)은 (도 1c 및 도 1d에 도시된) 반도체 기판(101) 위에 부양된 산화 특징(oxide defined) 영역(106)을 포함한다. 핀(106)은 좁은 트렌치 격리(shallow trench isolation:STI) 영역(102)에 의해 각각 격리되어 있고, 한 쌍의 STI 영역(102) 사이에 위치하고 있다. 핀(106)은 STI 영역(102) 상부 표면 위에 단차 영역(107)을 가진다. 다결정(polycrystalline) 실리콘 게이트 전극(108)은 핀(106) 위에 형성되고, 그 사이에 얇은 게이트 유전층(미도시)를 가진다. 측벽 스페이서(110)는 약 도핑 드레인(lightly doped drain:LDD) 주입 영역(미도시)를 형성하기 위해 각각의 게이트 전극(110) 양 사이드에 형성된다.
도 1b는 핀(106)의 포면(106e)를 부양시키는 에피텍셜(epitaxial) 성장 단계이후의 핀(106)의 하나를 도시한다. 핀(106)의 상부 영역(106e)은 기판(101)의 상부 표면 방향과 평행하게 거리(109)를 확장한 수평 확장부(106L)와 함께 대략적으로 오각형 모양을 이룬다.
도 1c 및 도 1d는 실리콘 옥사이드 하드 마스크(112)와 더미 측벽 스페이서(110)의 형성 후, 에피텍셜 SiGe 형성 전에, 도 1a의 finFET(100)의 X 방향과 Y 방향의 입면도를 도시한다.
도 1e 및 도 1f는 에피텍셜 공정 수행 후, 도 1a의 finFET(100)의 X 방향과 Y 방향의 입면도를 도시한다. 에피텍셜 공정은 핀(106)상에서 수행되어 finFET의 핀(106) 위에 SiGe 층(106e)을 형성한다.
도 1e에 도시된 바와 같이, SiGe층(106e)의 에피텍셜 SiGe 수평 확장부(106L)는 인접한 핀 사이드 확장부(106L) 사이에 윈도우(106w)를 줄임으로써, 각각을 향해 수평적으로 확장된다.
본 발명의 일 실시예에 따르면, 본 방법은 좁은 트렌치 격리(shallow trench isolation:STI) 영역을 가지며, 그 상부 표면들과 STI 영역의 상부 표면 사이에 거리를 가지는, 반도체 기판상에 확장된 finFET의 제1 및 제2 핀을 형성하는 단계를 포함한다. 제1 및 제2 핀 확장부는 STI 영역의 상부 표면 상에서 제1 및 제2 핀의 상부 및 사이드 표면에 마련된다. 물질은 STI 영역의 상부 표면과 제1 및 제2 핀의 상부 표면 사이에 거리를 증가시키기 위해, STI 영역으로부터 제거된다. 컨포멀 스트레서 유전 물질은 핀들과 STI 영역 상에 증착된다. 컨포멀 유전 스트레서 물질은 finFET의 채널에 스트레스를 가하기 위해, STI 영역의 상부 표면 상에 제1 및 제2 핀의 사이 공간으로 유입되도록 리플로우(reflow)된다.
본 발명의 일부 실시예에 따르는, 본 방법은 좁은 트렌치 격리(STI) 영역을 가지며, 그 상부 표면들과 STI 영역의 상부 표면 사이에 거리를 가지는, 반도체 기판상에 확장된 finFET의 제1 및 제2 핀을 제공하는 단계를 포함한다. 게이트 전극은 제1 및 제2 핀 상에 형성된다. 제1 및 제2 SiGe 핀 확장부는 STI 영역의 상부 표면 상에 제1 및 제2 핀의 상부 및 사이드 표면에 형성된다. 물질은 STI 영역의 상부 표면과 제1 및 제2 핀의 상부 표면 사이에 거리를 증가시키기 위해, STI 영역으로부터 제거된다. 컨포멀 스트레서 유전 물질은 핀들, 게이트 전극 및 STI 영역에 증착된다. 컨포멀 유전 스트레서 물질은 측벽 스페이서를 형성하기 위해 게이트 전극에 인접한 스트레서 물질의 막을 남겨두는 동안, finFET의 채널에 압력을 가하기 위해, STI 영역의 상부 표면 상에 제1 및 제2 핀의 사이 공간에 흘러들어갈 수 있도록 리플로우(reflow)된다. 소스와 드레인 영역은 리프로우 후에 통합된다.
본 발명의 일 실시예에서, finFET은 STI 유전 물질을 포함하는 좁은 트렌치 분리(STI) 영역을 가지고, 그 상부 표면들과 STI 영역의 상부 표면사이에 거리를 가지는, 반도체 기판상에 확장된 제1 및 제2 핀을 포함한다. 게이트 전극은 제1 및 제2 핀 상에 제공된다. 제1 및 제2 SiGe 핀 확장부는 STI 영역의 상부 표면 상에 제1 및 제2 핀의 상부 및 사이드 표면에 형성된다. 유전 스트레서 물질은 finFET의 채널 영역에 스트레스를 가하기 위해, STI 영역의 상부 표면 상에 제1 및 제2 핀의 사이 공간에 흘러들어갈 수 있도록 제공된다. 유전 스트레서 물질의 막은 측벽 스페이서를 형성하기 위해 게이트 전극 인접한 곳에 제공된다.
도 1a는 종래의 finFET의 등각 투영도,
도 1b는 도 1a의 에피텍셜(epitaxial) SiGe 성장 후, 장치의 핀들 중 하나를 도시한 도면,
도 1c 내지 도 1f는 핀 상에 에피텍셜 SiGe 형성 전후의 finFET을 도시한 도면,
도 2a 및 도 2b는 핀과 게이트 전극 형성 후 기판을 도시한 도면,
도 3a 및 도 3b는 LDD 주입 후 기판을 도시한 도면,
도 4a 및 도 4b는 더미 측벽 스페이서 정의 후 기판을 도시한 도면,
도 5a 및 도 5b는 에피텍셜 SiGe 핀 확장 증착 후 기판을 도시한 도면,
도 6a 및 도 6b는 STI 유전체의 높이를 감소시킨 후 기판을 도시한 도면,
도 7a 및 도 7b는 스트레서 물질 막 적층 후 기판을 도시한 도면,
도 8a 및 도 8b는 스트레서 물질을 리플로우한 후 기판을 도시한 도면,
도 9a 및 도 9b는 소스/드레인 주입 공정을 도시한 도면,
도 10은 도 9a 및 도 9b의 finFET의 예를 보여주는 사진,
도 11은 다양한 파라미터의 함수로써 채널 스트레스의 그래프, 그리고,
도 12는 도 11에 도시된 경우에 따른 포화전류(Idsat) 게인의 그래프이다.
대표적인 실시예에 대한 설명은 전체적으로 쓰여진 설명의 부분에 고려되어지는, 수반하는 도면과 연결하여 읽혀지려고 의도된다. 설명에서, "낮은", "높은", "수평의", "수직의", "~상에", "밑에", "위에", "아래에","상부" 및 "바닥" 뿐만 아니라 이에 파생적으로 나온 단어(예를 들어, 수평적으로, 아래방향으로, 윗방향으로 등)와 같이 상대적인 용어는 설명과 관련된 도면에 도시되거나, 묘사되어지는 판단에 의해 해석될 수 있다. 이러한 상대적인 용어들은 설명의 편의를 위한 것이고, 장치가 특정 판단에 의해 조립되거나 작동되는 것을 요구하지 않는다. "연결된" 및 "상호연결된"과 같이, 부착, 결합과 관련된 용어는 명백한 다른 표현이 없다면, 이동할 수 있거나 단단한 부착물 또는 관계뿐 아니라 구조물이 중개 구조물을 통해 직접적이거나 간접적으로 다른 하나와 고정되거나 연결되는 관계를 언급한다.
도면은 스케일(scale)을 도시하지 않는다.
발명자는 향상된 테크놀리지 노드(예를 들어, 22nm 또는 미만)를 위해, finFET의 핀 상에 에피텍셜 SiGe 형성이 NMOS 및 PMOS 트렌지스터의 이웃하는 핀들의 수평적 확장 사이의 윈도우를 과도하게 좁게하는 브릿징(bridging)이 발생할 수 음을 발견했다. 이러한 브릿징은 다이(die)를 싱귤레이트(singulate)하기 위한 능력을 간섭한다. 완벽한 브릿징 없이, 이웃하는 핀의 확장 사이에 윈도우를 좁게하는 것은 능동소자 공정의 완료 후에 증착되는 제1 IMD(inter metal dielectric) 층에 보이드(void)를 야기시킨다. 이러한 보이드는 이웃하는 PMOS 및 NMOS 핀 확장 부사이와 밑에 공간을 발생시킨다.
발명자가 향상된 테크놀리지 구조를 이루기 위해 알아낸 다른 주제는 매우 좁은 핀 폭(작은 부피)을 가지는 finFET 상에 선택적인 에피텍셜 성장 기술의 낮은 효율성이다. 이러한 구조(예를 들어, 독본(dogbone)을 가지는 finFET)에서는 게이트 더미 측벽 스페이서 처리가 매우 어려워진다.
이하에서 설명하는 예는 STI 유전 물질의 표면이 핀의 상부 근처 제1 높이에 있는 반면, SiGe 에피텍셜 층이 핀의 상부에 형성되는 것이다. 핀의 상부와 STI 물질의 상부 사이의 감소된 거리로 인해, 결과적인 SiGe 막은 보다 짧은 수평적 확장을 가진다. 그 결과, 이웃하는 핀 확장부 사이에 윈도우는 보다 작게 감소하고, 이웃하는 핀의 수평적 확장은 서로 합류하지 않게 된다. 에피텐셜 SiGe 증착 후에, STI 유전물질의 높이는 제2 높이로 낮아지고, 스트레서 물질은 컨포멀 막의 형태로 장치에 인가된다. 스트레서 물질은 핀들 사이 및 STI 유전 물질 상에 적어도 부분적으로 채워진 공간에 리플로우된다. 일 실시예에서, 컨포멀 막의 일정 부분들은 측벽 스페이서를 형성하기 위해 finFET의 게이트 전극 근처에 남게 된다.
도 2a 내지 도 9b는 finFET(200)을 제조하기 위한 대표적인 집적 방법을 보여준다. 이러한 공정은 요구되는 추가적인 마스크나 포토 단계 없이 채널 스트레스가 증가될 수 있도록 허용한다. 이웃하는 도면의 각 쌍(2a 및 2b, 3a 및 3b, 4a 및 4b, 5a 및 5b, 6a 및 6b, 7a 및 7b, 8a 및 8b, 9a 및 9b)은 각각의 공정 단계에서 finFET의 X 방향 및 Y 방향의 도시를 제공한다. X 및 Y 방향은 도 1a에 붙혀진 방향과 같다.
도 2a 및 도 2b에 대하여, 구성은 반도체 기판(201) 상에 확장되는 finFET(200)의 제1 및 제2 핀(206) 형성 이후를 도시한다. 게이트 유전막(미도시)과 게이트 전극(208)은 핀(206) 상에 형성되어 있다. 하드 마스크 층(212)은 게이트 전극 상에 형성된다. STI 영역(202)은 핀(206)들 사이에 형성된다. 제1 거리(207a)는 STI 영역(202)의 상부 표면과 제1 및 제2 핀(206)의 상부 표면 사이로 정의된다. 제1 거리(207a)는 도 1c에 도시된 높이(107)에 비해 약 15~20nm 짧다. 즉, STI 영역(202)의 상부 표면의 높이는 STI 영역(102)의 높이(핀(106)의 상부에 상대적인 값) 보다 약 15~20nm(핀(206)들의 높이에 상대적인 값) 높다. 예를 들어, 일 실시예에서, 제1 거리(207a)는 대략 80nm가 될 수 있다(도 1c에서 대응되는 거리(107)는 약 100nm이다).
반도체 기판(201)은 벌크 실리콘, 벌크 실리콘, 벌크 실리콘 게르마늄(SiGe) 또는 다른 8족의 화합물 기판일 수 있다. 비록 하나의 STI 영역(202)이 도면에 도시되더라도, 기판은 각각의 핀들(206) 쌍 사이에 복수의 STI 영역(202)을 가지는 몇몇의 핀(206)을 포함한다.
STI 형성은 일반적으로 실리콘 기판 상에 리세스(recess) 형성과 LPCVD(Low Pressure Chemical Vapor Deposition) 또는 PECVD(plasma-enhanced chemical vapor deposition)과 같은 화학 증착(CVD) 공정을 이용하고 나서, 여분의 STI 유전막을 제거하기 위한 CMP(Chemical Mechanical Polishing)를 이용한 유전 막 형성을 포함한다. STI 영역은 TEOS,SiO,SiN 또는 이와 같은 것으로 채워진다. STI 영역은 다양한 공정에 의해 형성될 수 있다. 하나의 실시예로, STI 유전체는 500℃ 이상 온도의 LPCVD 공정에 의해 증착된다.
도 3a 및 도 3b는 채널 영역과 인접한 소스 드레인 영역에 작은 양의 도판트(dopant)를 주입하는 약 도핑 드레인(lightly doped drain:LDD)/포켓 주입 단계(203)을 도시한다. 인, 붕소과 같은 도판트가 사용될 수 있다. LDD 주입에 따라, 기판은 애닐링(anneal)된다.
도 4a 및 도 4b는 더미 측벽(dummy side walls)(DSW)(210,211) 형성을 도시한다.(ANS: DSW 층(213)은 SiGe 증착 공정 후 제거된다; 그러므로, 도 5a 및 5b에 도시되지 않는다.) 더미 측벽 스페이서(210,211)은 산화물과 질화물의 연속적인 컨포멀 층을 증착하고, 게이트 전극의 인접한 수평적인 평면의 양 층을 모두 유지하는 동안, 모든 수평적인 표면으로부터 산화물과 질화물을 제거하기 위한 이방성(anisotropic) 식각(예를 들어, 건식 식각)을 이용함으로써 형성된다.
도 5a 및 도 5b는 STI 영역(202)의 꼭대시 표면 상에 제1 핀과 제2 핀(206)의 상부 및 사이드 표면 상에 에피텍셜 SiGe 핀 확장 층(206e)의 적층을 도시한다. STI 영역(202)의 상부 표면과 제1 및 제2 핀(206)의 상부 표면 사이에 상대적으로 작은 제2 높이(207a)의 결과로써, 핀 확장부(206e)의 수평적 확장(206L)은 도 1d의 핀 확장부(106e)의 수평적 확장보다 서로를 향해 수평적으로 확장하지 않는다. 그러므로, 핀 확장부(206e) 사이의 윈도우(206w)는 핀 확장부(106e) 사이의 윈도우(106w)보다 크다. 그리고나서, DSW 층(211)은 제거되므로, 도 5a 및 도 5b에 도시되지 않는다.
도 6a 및 도 6b는 제1 및 제2 핀(206)의 상부 표면과 STI 영역(202)의 상부 표면 사이의 거리를 제1 거리(207a)에서 제1 거리(207a)보다 약 15~20nm 큰 제2 거리(207b)까지로 증가시키기 위해, STI 영역(202)으로부터 물질을 제거하는 공정을 도시한다. 일 실시예에서, STI 유전 물질은 불화 수소 용액(Hydrogen flouride solution)에 기판을 담금으로써 제거된다. 다른 대체적인 에천트(etchant)는 게이트 구조 또는 SiGe 확장(206e)의 식각없이 STI 유전의 특정 부분을 선택적으로 제거하기 위해 사용될 수 있다. STI 영역(202)으로부터 물질을 제거하는 단계는 핀 확장부(206e)의 바닥 밑의 거리(H1-H2)만큼 STI 영역의 상부 표면을 낮추는 것을 포함한다.
도 7a 및 도 7b는 핀(206)들과 STI 영역(202) 상에, 그리고 finFET(200)의 게이트 전극에 컨포멀 스트레서 유전 물질(214)을 적층하기 위한 공정을 도시한다. 스트레서 유전 물질(214)은 채널 상에 내압 또는 인장 강도를 야기하기 위해 언더라잉된(underlying) STI 유전 물질(202)과 충분히 다른 격자 공간(lattice spacing)을 가지고 있다. 예를 들어, PMOS 트렌지스터의 예에서는, 압축 스트레스를 야기하기 위해 SiNx와 같은 스트레서 물질을 사용하는 것이 바람직하다고, 다른 실시예인 NMOS 트렌지스터에서, 스트레서 물질은 채널을 인장 스트레스 하에 두도록 사용될 수 있다. SiOx의 층은 NMOS에서 인장 스트레스를 일으키기 위해 삽입될 수 있다. 스트레서 막은 원자층 증착법(atomic layer deposition, ALD), 화학적 기상 증착법(chemical vapor deposition, CVD), low pressure CVD(LPCVD), plasma enhanced CVD(PECVD) 또는 이와 같은 다양한 등방성 방법에 의해 증착된다. 도 7a 및 도 7b의 예에서, 스트레서 물질(214)은 PECVD에 의해 적층된 실리콘 질화막이다. 적층 당시 스트레서 물질 막(214)의 두께(T1)는 도 8a 및 도 8b에 도시된 리플로우 단계 후에 STI 영역(202) 상에 스트레스 물질(214r)이 바람직한 양의 스트레스를 전하기 위한 바람직한 두께(T2)를 가지기 위해 선택될 수 있다. 예를 들어, 증착되는 컨포멀 막(214)의 두께(T1)는 아래의 식과 같다.
T1 = T2 * (A2 / A1)
여기서 T1은 적층된 컨포멀 막의 두께이고,
T2는 스트레서 물질의 바람직한 마지막 두께이고,
A2는 STI 영역의 표면 영역이고,
A1은 초기 적층된 컨포멀 막(214) 상의 수평적 표면 영역이다.
도 8A 및 도 8B는 finFET의 채널에 스트레스를 인가하기 위한 스트레서 층(214r)을 형성하기 위해, STI 영역(202)의 상부 표면상에 제1 및 제2 핀 사이에 공간에 흘러들어가기 위한 컨포멀 유전 스트레서 물질(214)의 리플로우 공정을 도시한다. 일 실시예에서, 리플로우 단계는 측벽 스페이서를 형성하기 위해 게이트 전극(208) 인접하게 스트레서 물질의 수직 막(214s)을 남겨 둔다. STI 유전체(202)(예를 들어, SiOx)의 상부 표면상에 리플로우된 스트레서 물질(214r)(예를 들어, SiNx) 층과 함께, 식각 방지막(contact etch stop layer, CESL)에 약 1GPa~3GPa까지의 압축 스트레스가 성취된다. 일 실시예에서, CESL에 대한 압축 스트레스는 1.5GPa~약 3Gpa 범위 안에 있도록 조율된다. 일 실시예에서는, 스트레스가 약 2.3GPa이다. 도 8a에 도시된 거리 T3 및 T4(리세스 깊이)는 후술할 도 11 및 도 12의 설명에서 논의된 바와 같이 변할 수 있다.
일 실시예에서, PECVD에 의해 증착된 스트레서 물질(214)은 기판에 약 330℃의 열을 가함으로써 리플로우될 수 있다. 다른 실시예에서는, 리플로우 단계가 등방 플라즈마 식각 단계에 의해 이뤄질 수 있다. 리플로우 단계는 핀OD(206)의 상부로부터 유전 물질(214)의 충분한 양이 흘러가는 것과 핀 확장부(206e)의 바닥 상에 높이(T2)에 공간에 적어도 부분적으로 채우기 위해 핀들(206) 사이 및 STI 영역(202) 상의 공간에 하드 마스크(212)를 포함할 수 있다.
도 9a 및 도 9b는 측벽 스페이서(214s) 형성 후에 소스 및 드레인 도판트 주입(217)을 수행하는 과정을 도시한다.
도 10은 상술한 방법에 따라 형성된 finFET의 예를 보여주는 사진이다. 식각 방지막(CESL)(220) 및 층간 절연막(interlayer dielectric, ILD)(230) 또한 도시된다. STI 유전 영역(202)의 상부 표면으로부터 약100nm 폭으로, 핀 SiGe 확장(206e)은 확장들의 사이 및 아래에 오버레이된 층간 절연막(230)에 보이드가 생기는 것을 막기 위해 인접한 핀 확장부 사이에 충분한 윈도우를 가진다. 핀들 사이의 윈도우는 싱귤레이션(singulation)을 촉진하기에 또한 충분하다.
도 11 및 도 12는 상술한 수치를 이용하는 시뮬레이션 데이터를 기반으로 한다. 도 11은 SiGe 확장의 바닥 밑의 스트레서 물질 두께(T4)(도 6a 및 도 6b에서 제거된 STI 유전체의 두께에 대응됨) 및 SiGe 핀 확장부의 바닥 상에 스트레서 막 두께(T3)의 함수로 채널 스트레스를 도시한다. 곡선(1101)은 1.5GPa의 스트레스를 가지고 T3=15nm인 스트레스 막의 레세스 깊이(T4)(도 8a 및 도 9a)의 함수로써 finFET의 채널 스트레스를 보여준다. 곡선(1102)은 3GPa의 스트레스를 가지고, T3=15nm인 스트레스 막의 레세스 깊이(T4)의 함수로써 finFET의 채널 스트레스를 보여준다. 곡선(1103)은 1.5GPa의 스트레스를 가지고 T3=7nm인 스트레스 막의 레세스 깊이(T4)의 함수로써 finFET의 채널 스트레스를 보여준다. 곡선(1104)는 1.5GPa의 스트레스를 가지고 T3=5nm인 스트레스 막의 레세스 깊이(T4)의 함수로써 finFET의 채널 스트레스를 보여준다. 곡선(1105)는 3GPa의 스트레스를 가지고 T3=7nm인 스트레스 막의 레세스 깊이(T4)의 함수로써 finFET의 채널 스트레스를 보여준다. 곡선(1106)은 3GPa의 스트레스를 가지고 T3=5nm인 스트레스 막의 레세스 깊이(T4)의 함수로써 finFET의 채널 스트레스를 보여준다.
도 12는 도 11에 도시된 6가지 케이스에 대하여 PMOS 포화전류의 향상을 도시한다. 곡선(1201~1206)의 기호는 곡선(1101~1106)에 사용된 기호와 각각 같다. 곡선(1201)은 T3=15nm인 스트레서 및 1.5GPa의 CESL 스트레스를 가지는 레세스 깊이(T4)의 함수로써 finFET에 대한 포화전류 변화를 도시한다. 곡선(1202)은 T3=15nm인 스트레서 및 3GPa의 CESL 스트레스를 가지는 레세스 깊이(T4)의 함수로써 finFET에 대한 포화전류 변화를 도시한다. 곡선(1203)은 T3=7nm인 스트레서 및 1.5GPa의 CESL 스트레스를 가지는 레세스 깊이(T4)의 함수로써 finFET에 대한 포화전류 변화를 도시한다. 곡선(1204)은 T3=5nm인 스트레서 및 1.5GPa의 CESL 스트레스를 가지는 레세스 깊이(T4)의 함수로써 finFET에 대한 포화전류 변화를 도시한다. 곡선(1205)은 T3=7nm인 스트레서 및 3GPa의 CESL 스트레스를 가지는 레세스 깊이(T4)의 함수로써 finFET에 대한 포화전류 변화를 도시한다. 곡선(1206)은 T3=5nm인 스트레서 및 3GPa의 CESL 스트레스를 가지는 레세스 깊이(T4)의 함수로써 finFET에 대한 포화전류 변화를 도시한다. 곡선(1202,1205,1206)은 3GPa의 CESL 내압 강도와 레세스 두께(T4)가 약 20nm인 경우, 8%의 포화전류 향상을 이룰 수 있다는 것을 보여준다.
발명은 대표적인 실시예의 용어로 서술되었지만, 이에 한정되지 않는다. 오히려, 쓰여진 청구항은 본 발명의 기술적 사상의 범위로부터 떨어지지 않고 해당 기술 분야의 업자에 의해 도출될 수 있는 본 발명의 실시예 및 다른 실시예를 포함하기 위해 넓게 해석될 수 있다.

Claims (10)

  1. 좁은 트렌치 격(shallow trench isolation:STI) 영역 사이와, 상기 STI 영역의 상부 표면과 제1 및 제2 핀의 상부 표면 사이에 거리를 가지는 반도체 기판상에 확장된 finFET(fin field effect transistors)의 상기 제1 및 제2 핀을 형성하는 단계;
    상기 STI 영역의 상부 표면상에 상기 제1 및 제2 핀의 상부 및 사이드 표면에 제1 및 제2 핀 확장부를 마련하는 단계;
    상기 STI 영역의 상부 표면과 상기 제1 및 제2 핀의 상부 표면 사이에 거리를 증가시키기 위해, 상기 STI 영역으로부터 STI 유전 물질을 제거하는 단계;
    상기 핀들 및 상기 STI 영역 상에 컨포멀(conformal) 스트레서 유전 물질을 적층하는 단계; 및
    상기 finFET의 채널에 스트레스를 인가하기 위해, 상기 STI 영역의 상부 표면상에 상기 제1 및 제2 핀들 사이에 공간에 흘러들어가기 위한 상기 컨포멀 스트레서 유전 물질을 리플로우하는 단계;를 포함하는 finFET의 제조 방법.
  2. 제1항에 있어서,
    상기 적층하는 단계는,
    상기 finFET의 게이트 전극 상에 상기 컨포멀 스트레서 유전 물질을 적층하는 단계를 포함하는, finFET의 제조 방법.
  3. 제2항에 있어서,
    상기 리플로우하는 단계는,
    측벽 스페이서를 형성하기 위한 상기 게이트 전극에 인접한 상기 컨포멀 스트레서 유전 물질의 막을 남겨두는, finFET의 제조 방법.
  4. 제3항에 있어서,
    상기 측벽 스페이서를 형성한 후 소스 및 드레인 도판트(dopant) 주입을 수행하는 단계를 더 포함하는, finFET의 제조 방법.
  5. 제1항에 있어서,
    상기 핀 확장부를 마련하는 단계는,
    상기 제1 및 제2 핀의 상부 및 사이드 표면상에 SiGe 막을 적층하는 단계를 포함하는, finFET의 제조 방법.
  6. 제1항에 있어서,
    상기 STI 유전 물질을 제거하는 단계는,
    상기 핀 확장부의 바닥 밑의 거리만큼 상기 STI 영역의 상부 표면을 낮추는 단계;를 포함하는, finFET의 제조 방법.
  7. 제6항에 있어서,
    상기 리플로우하는 단계는,
    상기 핀 확장부의 바닥 상에 높이에 공간을 적어도 부분적으로 채우기 위해, 상기 STI 영역 상에 공간에 충분한 양의 상기 컨포멀 스트레서 유전 물질을 흘러보내는 단계;를 포함하는, finFET의 제조 방법.
  8. 제1항에 있어서,
    상기 컨포멀 스트레서 유전 물질은, 상기 핀 확장부 상의 식각 방지막에 1GPa에서 3GPa의 압축 스트레스를 인가하는, finFET의 제조 방법.
  9. 제1 및 제2 핀 사이에 STI 유전 물질을 포함하는 STI 영역을 포함하며, 반도체 기판상에 확장된 제1 및 제2 핀;
    상기 제1 및 제2 핀 상의 게이트 전극;
    상기 STI 유전 물질의 상부 표면상에 제1 및 제2 핀의 상부 및 사이드 표면의 제1 및 제2 SiGe 핀 확장부;
    finFET의 채널에 스트레스를 인가하기 위해, 상기 STI 유전 물질의 상부 표면상에 상기 제1 및 제2 핀들 사이에 공간에 흘러들어가기 위한 유전 스트레서 물질;및
    측벽 스페이서를 형성하기 위한 상기 게이트 전극에 인접한 상기 유전 스트레서 물질 막;을 포함하고,
    상기 STI 유전 물질의 상부 표면과 상기 제1 및 제2 핀의 상부 표면 사이에 거리가 존재하는 것을 특징으로 하는 finFET.
  10. 제9항에 있어서,
    상기 유전 스트레서 물질의 상부 표면은 상기 SiGe 핀 확장부의 밑바닥 상에 있는, finFET.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9391172B2 (en) 2014-03-21 2016-07-12 Samsung Electronics Co., Ltd. Methods of shaping a channel region in a semiconductor fin using doping
US9793381B2 (en) 2015-06-04 2017-10-17 Samsung Electronics Co., Ltd. Method for manufacturing a semiconductor device

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9312179B2 (en) * 2010-03-17 2016-04-12 Taiwan-Semiconductor Manufacturing Co., Ltd. Method of making a finFET, and finFET formed by the method
US9006069B2 (en) * 2011-12-19 2015-04-14 Intel Corporation Pulsed laser anneal process for transistors with partial melt of a raised source-drain
US9607987B2 (en) * 2011-12-21 2017-03-28 Intel Corporation Methods for forming fins for metal oxide semiconductor device structures
CN103177965B (zh) * 2011-12-22 2015-11-25 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
US8664060B2 (en) * 2012-02-07 2014-03-04 United Microelectronics Corp. Semiconductor structure and method of fabricating the same
CN103296083A (zh) * 2012-02-27 2013-09-11 中国科学院微电子研究所 半导体场效应晶体管及其制作方法
JP5580355B2 (ja) 2012-03-12 2014-08-27 株式会社東芝 半導体装置
CN103367253B (zh) * 2012-03-29 2015-03-11 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
CN103367160B (zh) * 2012-03-31 2015-09-02 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
US8946782B2 (en) 2012-04-19 2015-02-03 International Business Machines Corporation Method for keyhole repair in replacement metal gate integration through the use of a printable dielectric
US9023715B2 (en) 2012-04-24 2015-05-05 Globalfoundries Inc. Methods of forming bulk FinFET devices so as to reduce punch through leakage currents
US8586455B1 (en) * 2012-05-15 2013-11-19 International Business Machines Corporation Preventing shorting of adjacent devices
US8669147B2 (en) 2012-06-11 2014-03-11 Globalfoundries Inc. Methods of forming high mobility fin channels on three dimensional semiconductor devices
KR101909204B1 (ko) 2012-06-25 2018-10-17 삼성전자 주식회사 내장된 스트레인-유도 패턴을 갖는 반도체 소자 및 그 형성 방법
CN103594512B (zh) * 2012-08-16 2017-09-05 中国科学院微电子研究所 半导体器件及其制造方法
US20140131777A1 (en) * 2012-11-15 2014-05-15 GlobalFoundries, Inc. Integrated circuits and methods for fabricating integrated circuits with salicide contacts on non-planar source/drain regions
US8987790B2 (en) 2012-11-26 2015-03-24 International Business Machines Corporation Fin isolation in multi-gate field effect transistors
US8956942B2 (en) 2012-12-21 2015-02-17 Stmicroelectronics, Inc. Method of forming a fully substrate-isolated FinFET transistor
CN104078466B (zh) * 2013-03-26 2017-02-08 中国科学院微电子研究所 Flash器件及其制造方法
KR102038486B1 (ko) * 2013-04-09 2019-10-30 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN104124157B (zh) * 2013-04-23 2016-12-28 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN104241289B (zh) * 2013-06-20 2018-11-13 中国科学院微电子研究所 存储器件及其制造方法
CN104347508B (zh) * 2013-07-24 2017-05-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN104347709B (zh) * 2013-08-09 2018-09-04 联华电子股份有限公司 半导体装置
US9141745B2 (en) 2013-10-31 2015-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for designing Fin-FET semiconductor device
US9112030B2 (en) * 2013-11-04 2015-08-18 United Microelectronics Corp. Epitaxial structure and process thereof for non-planar transistor
US9312273B2 (en) 2013-12-02 2016-04-12 International Business Machines Corporation Structure and method to reduce crystal defects in epitaxial fin merge using nitride deposition
US9496282B2 (en) 2013-12-02 2016-11-15 International Business Machines Corporation Structure and method to reduce crystal defects in epitaxial fin merge using nitride deposition
US9502504B2 (en) 2013-12-19 2016-11-22 International Business Machines Corporation SOI lateral bipolar transistors having surrounding extrinsic base portions
KR102157839B1 (ko) 2014-01-21 2020-09-18 삼성전자주식회사 핀-전계효과 트랜지스터의 소오스/드레인 영역들을 선택적으로 성장시키는 방법
CN105336587B (zh) * 2014-06-17 2018-05-15 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US9184290B2 (en) 2014-04-02 2015-11-10 International Business Machines Corporation Method of forming well-controlled extension profile in MOSFET by silicon germanium based sacrificial layer
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
CN105470286B (zh) * 2014-09-12 2018-09-18 中国科学院微电子研究所 半导体器件及其制造方法
US9793356B2 (en) 2014-09-12 2017-10-17 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
KR102255174B1 (ko) 2014-10-10 2021-05-24 삼성전자주식회사 활성 영역을 갖는 반도체 소자 및 그 형성 방법
US20160111514A1 (en) * 2014-10-15 2016-04-21 Globalfoundries Inc. Ultra-low resistance gate structure for non-planar device via minimized work function material
US10164108B2 (en) * 2014-10-17 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US9577099B2 (en) * 2015-03-09 2017-02-21 Globalfoundries Inc. Diamond shaped source drain epitaxy with underlying buffer layer
KR102340329B1 (ko) 2015-03-25 2021-12-21 삼성전자주식회사 반도체 소자
KR102365305B1 (ko) * 2015-03-27 2022-02-22 삼성전자주식회사 반도체 소자
CN106158748B (zh) * 2015-04-07 2022-01-18 联华电子股份有限公司 半导体元件及其制作方法
US10833175B2 (en) * 2015-06-04 2020-11-10 International Business Machines Corporation Formation of dislocation-free SiGe finFET using porous silicon
US10374088B2 (en) 2015-06-16 2019-08-06 International Business Machines Corporation Low parasitic capacitance and resistance finFET device
US9685553B2 (en) * 2015-06-22 2017-06-20 Globalfoundries Inc. Generating tensile strain in bulk finFET channel
US9953881B2 (en) 2015-07-20 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a FinFET device
US9431521B1 (en) * 2015-09-18 2016-08-30 International Business Machines Corporation Stress memorization technique for strain coupling enhancement in bulk finFET device
KR102427326B1 (ko) 2015-10-26 2022-08-01 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US11018259B2 (en) * 2015-12-17 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device comprising gate structure and doped gate spacer
US10157856B2 (en) * 2016-05-31 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure and fabrication method therefor
US10326020B2 (en) * 2016-08-09 2019-06-18 International Business Machines Corporation Structure and method for forming strained FinFET by cladding stressors
CN107785315B (zh) * 2016-08-26 2020-05-08 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9935102B1 (en) 2016-10-05 2018-04-03 International Business Machines Corporation Method and structure for improving vertical transistor
US9773922B1 (en) * 2016-10-28 2017-09-26 United Microelectronics Corp. Memory device
US10269647B2 (en) * 2017-01-20 2019-04-23 Applied Materials, Inc. Self-aligned EPI contact flow
US10685880B2 (en) * 2017-08-30 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for reducing contact depth variation in semiconductor fabrication
US10522409B2 (en) 2017-08-31 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with dummy fin structure and method for forming the same
DE102018122654A1 (de) * 2017-09-29 2019-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Finnenfeldeffekttransistorvorrichtung und verfahren zum bilden derselben
US10504782B2 (en) 2017-09-29 2019-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Fin Field-Effect Transistor device and method of forming the same
US10403551B2 (en) * 2017-11-08 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain features with an etch stop layer
CN110047926B (zh) * 2018-01-15 2023-08-29 联华电子股份有限公司 半导体装置以及其制作方法
DE102019121270B4 (de) * 2018-09-28 2024-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Bildungsverfahren einer Halbleitervorrichtung mit Finnenstrukturen
CN113764348B (zh) * 2021-09-07 2023-06-16 上海集成电路装备材料产业创新中心有限公司 鳍式半导体器件的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050093067A1 (en) * 2003-04-30 2005-05-05 Yee-Chia Yeo Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
US20050242395A1 (en) * 2004-04-30 2005-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET transistor device on SOI and method of fabrication
US20070241399A1 (en) * 2006-02-15 2007-10-18 Toshifumi Irisawa Semiconductor device and method of fabricating the same
US20080142891A1 (en) * 2006-06-29 2008-06-19 Roger Allen Booth BULK finFET DEVICE

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030230778A1 (en) 2002-01-30 2003-12-18 Sumitomo Mitsubishi Silicon Corporation SOI structure having a SiGe Layer interposed between the silicon and the insulator
US7358121B2 (en) 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US6706571B1 (en) 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
CN100378901C (zh) 2002-11-25 2008-04-02 国际商业机器公司 应变鳍型场效应晶体管互补金属氧化物半导体器件结构
US6815738B2 (en) 2003-02-28 2004-11-09 International Business Machines Corporation Multiple gate MOSFET structure with strained Si Fin body
TWI231994B (en) 2003-04-04 2005-05-01 Univ Nat Taiwan Strained Si FinFET
US7045401B2 (en) 2003-06-23 2006-05-16 Sharp Laboratories Of America, Inc. Strained silicon finFET device
KR100513405B1 (ko) 2003-12-16 2005-09-09 삼성전자주식회사 핀 트랜지스터의 형성 방법
JP4441488B2 (ja) * 2003-12-25 2010-03-31 富士通マイクロエレクトロニクス株式会社 半導体装置および半導体集積回路装置
US7122412B2 (en) 2004-04-30 2006-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a necked FINFET device
US7355233B2 (en) 2004-05-12 2008-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for multiple-gate semiconductor device with angled sidewalls
US6969659B1 (en) 2004-08-12 2005-11-29 International Business Machines Corporation FinFETs (Fin Field Effect Transistors)
US7244640B2 (en) 2004-10-19 2007-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a body contact in a Finfet structure and a device including the same
US7224033B2 (en) * 2005-02-15 2007-05-29 International Business Machines Corporation Structure and method for manufacturing strained FINFET
JP2006351975A (ja) * 2005-06-20 2006-12-28 Renesas Technology Corp 半導体装置およびその製造方法
US7508031B2 (en) 2005-07-01 2009-03-24 Synopsys, Inc. Enhanced segmented channel MOS transistor with narrowed base regions
US7247887B2 (en) 2005-07-01 2007-07-24 Synopsys, Inc. Segmented channel MOS transistor
US7807523B2 (en) 2005-07-01 2010-10-05 Synopsys, Inc. Sequential selective epitaxial growth
US8466490B2 (en) 2005-07-01 2013-06-18 Synopsys, Inc. Enhanced segmented channel MOS transistor with multi layer regions
US7605449B2 (en) 2005-07-01 2009-10-20 Synopsys, Inc. Enhanced segmented channel MOS transistor with high-permittivity dielectric isolation material
US7265008B2 (en) 2005-07-01 2007-09-04 Synopsys, Inc. Method of IC production using corrugated substrate
US7190050B2 (en) 2005-07-01 2007-03-13 Synopsys, Inc. Integrated circuit on corrugated substrate
US20070060326A1 (en) 2005-08-31 2007-03-15 Idx, Inc. Method of cashless gaming and player tracking
US7589387B2 (en) 2005-10-05 2009-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. SONOS type two-bit FinFET flash memory cell
US7425740B2 (en) 2005-10-07 2008-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for a 1T-RAM bit cell and macro
US7564081B2 (en) 2005-11-30 2009-07-21 International Business Machines Corporation finFET structure with multiply stressed gate electrode
JP2007207837A (ja) 2006-01-31 2007-08-16 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2007242737A (ja) * 2006-03-06 2007-09-20 Toshiba Corp 半導体装置
US8946811B2 (en) 2006-07-10 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Body-tied, strained-channel multi-gate device and methods of manufacturing same
KR100858882B1 (ko) * 2007-03-19 2008-09-17 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 제조 방법
US8174073B2 (en) 2007-05-30 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structures with multiple FinFETs
US7939862B2 (en) * 2007-05-30 2011-05-10 Synopsys, Inc. Stress-enhanced performance of a FinFet using surface/channel orientations and strained capping layers
JP2009032955A (ja) * 2007-07-27 2009-02-12 Toshiba Corp 半導体装置、およびその製造方法
JP2009054705A (ja) 2007-08-24 2009-03-12 Toshiba Corp 半導体基板、半導体装置およびその製造方法
US7939889B2 (en) * 2007-10-16 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistance in source and drain regions of FinFETs
US7833889B2 (en) 2008-03-14 2010-11-16 Intel Corporation Apparatus and methods for improving multi-gate device performance
JP5159413B2 (ja) * 2008-04-24 2013-03-06 株式会社東芝 半導体装置及びその製造方法
US7700449B2 (en) * 2008-06-20 2010-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Forming ESD diodes and BJTs using FinFET compatible processes
US9312179B2 (en) * 2010-03-17 2016-04-12 Taiwan-Semiconductor Manufacturing Co., Ltd. Method of making a finFET, and finFET formed by the method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050093067A1 (en) * 2003-04-30 2005-05-05 Yee-Chia Yeo Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
US20050242395A1 (en) * 2004-04-30 2005-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET transistor device on SOI and method of fabrication
US20070241399A1 (en) * 2006-02-15 2007-10-18 Toshifumi Irisawa Semiconductor device and method of fabricating the same
US20080142891A1 (en) * 2006-06-29 2008-06-19 Roger Allen Booth BULK finFET DEVICE

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9391172B2 (en) 2014-03-21 2016-07-12 Samsung Electronics Co., Ltd. Methods of shaping a channel region in a semiconductor fin using doping
US9793381B2 (en) 2015-06-04 2017-10-17 Samsung Electronics Co., Ltd. Method for manufacturing a semiconductor device

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Publication number Publication date
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