KR101139050B1 - 범프 형성 방법 및 땜납 범프 - Google Patents

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세이지 가라시마
요시히사 야마시타
사토루 도메카와
다카시 기타에
세이이치 나카타니
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파나소닉 주식회사
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    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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    • H01L2224/838Bonding techniques
    • H01L2224/83886Involving a self-assembly process, e.g. self-agglomeration of a material dispersed in a fluid
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    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92122Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L2924/01056Barium [Ba]
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    • H01L2924/01078Platinum [Pt]
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    • H01L2924/01079Gold [Au]
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    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
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    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • HELECTRICITY
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    • H01L2924/013Alloys
    • H01L2924/0133Ternary Alloys
    • HELECTRICITY
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    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
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    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/0665Epoxy resin
    • HELECTRICITY
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    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
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    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/1579Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954Other details of electrical connections
    • H05K2201/10977Encapsulated connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/0278Flat pressure, e.g. for connecting terminals with anisotropic conductive adhesive
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04Soldering or other types of metallurgic bonding
    • H05K2203/043Reflowing of solder coated conductors, not during connection of components, e.g. reflowing solder paste
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/08Treatments involving gases
    • H05K2203/083Evaporation or sublimation of a compound, e.g. gas bubble generating agent
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
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Abstract

복수의 미세 범프를 균일성 좋게 형성할 수 있고, 또한 생산성이 높은 범프 형성 방법은, 복수의 전극(11)이 형성된 기판(10) 상에, 땜납 분말 및 대류 첨가제(12)를 함유하는 수지(13)를 공급한 후, 기판(10) 상에 공급된 수지(13)의 표면을 평판(14)에 맞닿게 하면서, 기판(10)을 땜납 분말이 용융되는 온도로 가열한다. 이 가열 공정에서, 용융된 땜납 분말을 자기 집합시킴과 더불어, 자기 집합에 의해서 성장한 땜납 볼(15)을, 복수의 전극(11) 상에 자기 정합적으로 일괄 형성한다. 그 후, 평판(14)을 수지(13)의 표면으로부터 분리하여, 수지(13)를 제거하면, 복수의 전극 상에 범프(16)가 형성된 기판(10)을 취득할 수 있다.

Description

범프 형성 방법 및 땜납 범프{PROCESS FOR FORMING BUMPS AND SOLDER BUMP}
본 발명은, 기판에 형성된 전극 상에의 범프의 형성 방법에 관한 것이고, 특히, 좁은 피치로 배열된 전극 상에, 균일성이 향상된 미세 범프를 형성하는 방법에 관한 것이다.
최근, 전자기기에 사용되는 반도체 집적회로(LSI)의 고밀도, 고집적화에 따라서, LSI 칩의 전극 단자의 다(多) 핀화, 협(狹) 피치화가 급속히 진행되고 있다. 이러한 LSI 칩의 배선 기판에의 실장에는, 배선 지연(遲延)을 적게 하기 위하여, 플립 칩(flip chip) 실장이 널리 이용되고 있다. 그리고, 이 플립 칩 실장에 있어서는, LSI 칩의 전극 단자 상에 땜납 범프를 형성하고, 이 땜납 범프를 사이에 두고, 배선 기판 상에 형성된 전극에 일괄 접합되는 것이 일반적이다.
그러나, 전극 단자 수가 5000을 초과하는 차세대 LSI를 배선 기판에 실장하기 위해서는, 100㎛ 이하의 협 피치에 대응하는 범프를 배선 기판 상에 형성할 필요가 있지만, 현재의 땜납 범프 형성 기술에서는, 그것에 적응하는 것이 어렵다. 또한, 전극 단자 수에 대응하는 다수의 범프를 형성할 필요가 있으므로, 저코스트화를 도모하기 위해서는, 칩(chip)당 탑재 택트(tact)의 단축에 의한 높은 생산성도 요구된다.
종래, 범프의 형성 기술로서는, 도금법이나 스크린 인쇄법 등이 개발되어 있다. 도금법은 협 피치에는 적합하지만, 공정이 복잡하게 되는 점과, 생산성에 문제가 있고, 또한, 스크린 인쇄법은, 생산성은 우수하지만, 마스크를 이용하는 점에서, 협 피치화에는 적합하지 않다.
이러한 상황에서, 최근에는, LSI 칩이나 배선 기판의 전극 상에, 땜납 범프를 선택적으로 형성하는 기술이 몇 가지 개발되어 있다. 이러한 기술은, 미세 범프의 형성에 적합할 뿐만 아니라, 범프의 일괄 형성이 가능하므로, 생산성도 우수하고, 차세대 LSI의 배선 기판에의 실장에 적응 가능한 기술로서 주목받고 있다.
그 하나로, 땜납 분말과 플럭스(flux)의 혼합물에 의한 솔더 페이스트를, 표면에 전극이 형성된 기판 상에 도포하고, 기판을 가열함으로써, 땜납 분말을 용융하여, 인접 전극 간에 단락(短絡)을 일으키지 않고, 습윤성(濕潤性)이 높은 전극 상에 선택적으로 땜납 범프를 형성하는 기술이 있다(예로서, 특개2000-94179호 공보(이하 "특허문헌 1"이라고도 한다) 참조).
또한, 유기산 납염과 금속 주석을 주요 성분으로 하는 페이스트 상(狀)의 조성물(소위 화학 반응 석출형 땜납)을, 전극이 형성된 기판 상에 도포하고, 기판을 가열함으로써, Pb와 Sn의 치환 반응을 일으키게 하여, Pb/Sn의 합금을 기판의 전극 상에 선택적으로 석출시키는 기술이 있다(예로서, 특개평1-157796호 공보(이하 "특허문헌 2"라고도 한다) 및 일렉트로닉스 실장 기술, 2000년 9월호, pp.38-45(이하 "비특허문헌 1"이라고도 한다) 참조).
또한, 표면에 전극이 형성된 기판을 약제에 침지(浸漬)하여, 전극의 표면에 만 점착성 피막을 형성한 후, 이 점착성 피막에 땜납 분말을 접촉시켜서 전극 상에 땜납 분말을 부착시키고, 그 후, 기판을 가열함으로써, 용융된 땜납을 전극 상에 선택적으로 형성하는 기술이 있다(예로서, 특개평7-74459호 공보(이하, "특허문헌 3"이라고도 한다) 및 신학 기법 EMD96-15(이하 "비특허문헌 2"라고도 한다) 참조).
그런데, 수지를 함유하는 플럭스와 땜납 분말을 혼련(混練)하여 땜납 페이스트로서 사용하는 재료가 특개2001-219294호 공보(이하 "특허문헌 4"라고도 한다)에 개시되어 있다. 또한, 저융점 금속 충전제(充塡劑)를 함유한 수지를 사용하여, 기판 상에 반도체 칩을 실장하는 기술이 제안되어 있다(예로서, 특개2004-260131호 공보(이하 "특허문헌 5"라고도 한다), 10th Symposium on "Microjoining and Assembly Technology in Electronics" February 5-6, 2004, pp.183-188(이하 "비특허문헌 3"이라고도 한다) 및 9th Symposium on "Microjoining and Assembly Technology in Electronics" February 6-7, 2003, pp.115-120(이하 "비특허문헌 4"라고도 한다) 참조). 이 기술은, 수지 중의 금속 충전제(도전성 입자(粒子))를 용융하여, 기판 및 반도체 칩의 전극 간에 금속 접합을 자기(自己) 정합적(整合的)으로 형성하는 것이고, 특히 비특허문헌 3 및 비특허문헌 4에서는, 주로 금속 접합의 자기 정합적 형성의 메커니즘이 탐구되었다.
또한, 상기 비특허문헌 3, 비특허문헌 4 및 특허문헌 5에는 수지로서 환원성 수지를 사용하는 것도 개시되어 있다. 개시되어 있는 수지 조성물은, 소위 노플로(no-flow) 타입의 언더필 재료(underfill material)라고 부르는 것이고(예로서 특개2001-329048호 공보 참조), 수지 조성물에 산무수물(酸無水物)의 경화제를 첨 가하고, 이 산무수물을 가수 분해하여 발생하는 카르본산으로써 플럭스 활성을 일으킨다.
(발명이 해결하려고 하는 과제)
특허문헌 1 및 특허문헌 2의 기술은, 원래, 기판에 형성된 전극 상에 땜납을 선택적으로 프리코팅(pre-coating)하는 기술로서 개발된 것으로서, 플립 칩 실장에 필요한 범프 형성에 적용하기 위해서는, 이하와 같은 과제가 있다.
특허문헌 1 및 특허문헌 2의 기술은,모두, 국소적인 두께나 농도의 편차가 발생하고, 그 때문에, 전극마다 땜납 석출량이 상이하여, 균일한 높이의 범프를 얻을 수 없다. 또한, 이러한 방법에서는, 표면에 전극이 형성된, 요철이 있는 배선 기판 상에, 페이스트상 조성물을 도포에 의해서 공급하므로, 볼록부가 되는 전극에 대해서는, 공급할 수 있는 땜납 양에 한계가 있어서, 충분한 땜납 양을 공급할 수 없고, 플립 칩 실장에 필요한 원하는 범프 높이를 얻는 것이 어렵다.
특허문헌 1의 기술은, 땜납 분말의 표면 산화를 제어함으로써, 금속에 대한 습윤성을 가지면서, 인접 단자 간에 단락을 일으키기 어렵게 하는 것을 목적으로 하고 있다. 그러나, 산화량, 산화 방법을 제어함으로써, 원래 상반되는 습윤성과 단락을 일으키기 어려운 것의 모두를 만족시킨 상태로, 소정의 범프 높이를 얻는 것은 어렵다.
또한, 특허문헌 2에서 사용되는 화학 반응 석출형 땜납 재료는, 특정한 화학 반응을 이용하므로, 땜납 조성의 선택의 자유도가 낮고, 땜납의 무연화(無鉛化)에의 대응에도 문제가 있다.
한편, 특허문헌 3에서는, 땜납 분말을 균일하게 전극 상에 부착시키므로, 균일한 땜납 범프를 얻을 수 있고, 또한, 땜납 조성의 선택의 자유도가 크므로, 땜납의 무연화에의 대응도 용이한 점에서 우수하다. 그러나, 범프의 높이는, 부착시키는 땜납 분말 입자의 입경(粒徑)에 의해서 결정되고, 땜납 분말 입자의 입경을 크게 하면, 땜납 분말을 전극 상에 균일하게 부착시키는 것이 어렵게 된다. 따라서, 플립 칩 실장에 필요한 범프 높이를 얻으려고 하면, 범프 높이의 균일성이 저하되는 문제가 남겨져 있다.
또한, 특허문헌 3의 기술에서 필수적인, 전극 표면에 점착성 피막을 선택적으로 형성하는 공정은, 화학 반응을 이용한 특수한 약제 처리를 실행할 필요가 있으므로, 공정이 복잡하게 됨과 더불어, 비용 상승으로도 연결되어서, 양산 공정에의 적용에는 문제가 남겨져 있다.
특허문헌 4에 개시된 기술에 의해서 땜납 범프를 형성하려고 하는 경우, 일반적인 메탈 마스크를 이용한 인쇄 공법이 되므로, 협 피치에는 적합하지 않은 문제가 남겨져 있다.
또한, 특허문헌 5, 비특허문헌 3 및 비특허문헌 4에 개시된 기술에서는, 전극 간에 존재하는 땜납 분말의 이동 거리가 작으므로, 잔존할 가능성이 있다.
본 발명은 이러한 점을 감안하여 이루어진 것으로서, 차세대 LSI의 플립 칩 실장에 적용 가능한, 다수의 미세 범프를 더욱 균일하게 형성할 수 있고, 또한 생산성이 높은 범프 형성 방법을 제공하는 것을 목적으로 한다.
(과제를 해결하기 위한 수단)
본 발명의 범프 형성 방법은,
복수의 전극이 형성된 기판을 준비하는 공정,
상기 기판 상에, 땜납 분말 및 대류(對流) 첨가제를 함유하는 수지를 공급하는 공정, 및
상기 기판을 상기 땜납 분말이 용융되는 온도로 가열하는 공정을 포함한다. 상기 가열 공정에서는, 상기 용융된 땜납 분말이 상기 전극 상에 자기 집합(自己 集合)하고, 이에 따라서, 상기 전극 상에 범프가 형성된다. 또한, 기판에 공급하는 수지는, 땜납 분말 및 대류 첨가제를 포함하는 수지 조성물이고, 수지 조성물을 기판 상에 도포하여 수지 조성물을 박막(薄膜)의 형태로 기판 상에 공급하는 것이 바람직하다.
본 발명의 방법에 있어서, 땜납 분말이 용융될 정도로 기판을 가열하는 경우, 땜납 분말은 수지 조성물 중에서 용이하게 이동할 수 있고, 그 결과, 땜납 분말이 전극 상에 용이하게 자기 집합할 수 있다. 따라서, 상기 기판의 가열 공정은, 상기 수지의 점도가 저하하는 온도로 실행하는 것이 바람직하다.
본 발명의 하나의 실시형태에서는, 상기 기판의 가열 공정은, 상기 대류 첨가제의 비점(沸點)보다도 높은 온도로 실행되는 것이 바람직하고, 또한, 다른 실시형태에서는, 상기 비등(沸騰)한 대류 첨가제는, 상기 수지 중에서 대류하는 것이 바람직하고, 또 다른 실시형태에서는, 상기 기판의 가열 공정에서, 상기 땜납 분말은, 상기 수지 중에서 대류하는 것이 바람직하다. 이러한 실시형태의 특징은, 단독으로 이용해도 좋고, 또는 이러한 특징을 어떠한 조합으로 이용해도 좋고, 또는 모든 특징을 함께 이용해도 좋다.
상기의 경우, 가열에 의해서 비등한 대류 첨가제가, 수지 중에서 대류함으로써, 및/또는 수지 중에서 땜납 분말이 대류함으로써, 땜납 분말의 이동이 촉진되므로, 용융 땜납 분말의 결합을 균일하게 할 수 있다. 그 결과, 균일하게 성장한 땜납 분말이 전극 상에 자기 집합함으로써, 균일성이 더욱 높은 미세 범프를 일괄적으로 형성할 수 있게 된다. 따라서, 상기 대류 첨가제가 비등했을 때에, 땜납 분말이 용융되어 있지 않은 것은 그다지 바람직하지 않으므로, 상기 대류 첨가제의 비점은, 상기 땜납 분말의 융점보다도 낮은 것이 바람직하다. 그러나, 땜납 분말이 용융되는 동시에 또는 그 직후에, 대류 첨가제가 비등해도 좋고, 이 경우도, 대류 첨가제의 상기의 효과가 나타난다. 요컨대, 땜납의 용융과 대류 첨가제의 비등의 현상의 어느 하나가 먼저 발생해도, 쌍방의 현상이 발생한 상태에서 본 발명의 효과를 이용할 수 있다.
어느 바람직한 실시형태에 있어서, 상기 대류 첨가제는, 용제, 글리세린, 왁스(예로서 일렉트론 왁스 등의 왁스), 이소프로필알코올, 아세트산부틸, 부틸카르비톨 및 에틸렌글리콜로 이루어지는 군(群)으로부터 선택되는 적어도 1종의 재료로 이루어진다. 또한, 본 발명에서, 용제는 플럭스를 구성하는 액체 성분(실온에서 액체인 성분)이다. 또한, 플럭스는 납땜 시에 통상적으로 이용되는 소위 "플럭스"이다. 예로서, 이소프로필알코올 등의 알코올, 부틸카르비톨아세테이트 등의 유기 용제 등을 용제로서 예시할 수 있다.
또한, 상기 용제는 플럭스 중에 포함되어 있어도 대류 첨가제로서의 효과를 얻을 수 있다. 환원성 재료 및 용제를 포함하는 플럭스 등을 사용하는 경우는, 용제로부터 뿐만 아니라, 도체 패턴, 도전 입자 등의 금속 산화물의 환원 반응에 의해서 산소의 기포가 발생하는 경우가 있다. 이 경우, 그 기포도 대류 첨가제의 효과를 발휘할 수 있으므로 더욱 바람직하다. 또한, 기판에 포함되어 있는 수분도 대류 첨가제로서 작용할 수 있다.
또한, 플럭스를 사용하는 경우에는, 그 중에 일반적으로 포함되어 있는 수지, 활성제, 광택 제거제 등을, 본 발명의 방법에 사용하는 수지가 포함해도 좋다. 따라서, 본 발명에 있어서, 수지는, 용제 및 플럭스에 포함되어 있는 용제 이외의 다른 성분을 포함해도 좋다. 즉, 수지는 플럭스를 포함해도 좋다.
다른 실시형태에 있어서, 상기 대류 첨가제로서, 가열 공정에서 비등할 수 있는 성분을 유리(遊離) 또는 생성하는 재료라도 좋다. 즉, 가열 공정에서의 열 환경하에서 그러한 성분을 새롭게 발생하는 대류 화합물을 첨가제로서 사용할 수 있다. 구체적으로는, 그러한 화합물로서, 가열에 의해서 분해되고, 그 결과, 대류 첨가제와 동등한 기능을 갖는 성분을 발생하는 것, 예로서, 수화물, 특히 결정수를 함유하는 화합물(예로서, 수산화알루미늄, 도소나이트, 메타붕산암모늄, 메타붕산바륨, 아조디카르본아미드, 탄산수소나트륨) 등을 예시할 수 있다.
어느 바람직한 실시형태에 있어서, 기판에 공급하는 수지, 즉, 상기 범프 형성용 수지 조성물을 구성하는 수지는, 열경화성 수지(예로서, 에폭시 수지), 열가소성 수지(예로서, 폴리카보네이트 수지), 또는 광경화성(예로서, 자외선 경화성) 수지(예로서, 광경화성 에폭시 수지)의 어느 1종이고, 본 발명에 악영향을 주지 않는 한, 어느 1종을 주성분으로 하고, 다른 수지(예로서, 페놀 수지)를 포함해도 좋다. 본 명세서의 내용으로부터 용이하게 이해할 수 있는 바와 같이, 경화성 수지의 경우, 가열 공정에서 경화 반응이 완료되어서는 안 되고, 바람직하게는 경화 반응이 시작된다고 해도 그다지 진행되지 않는 것이 바람직하며, 실질적으로 경화 반응이 시작되지 않는 것이 바람직하다. 범프가 형성된 후는, 경화 반응이 진행되어도, 또는 완료되어도 좋고, 따라서, 기판을 더욱 가열해도 좋다.
어느 바람직한 실시형태에 있어서, 상기 기판의 가열 공정에서, 상기 기판 상에 공급된 상기 수지의 표면에 평판을 맞닿게 하면서, 상기 기판을 가열한다. 이 경우, 상기 기판 상에 형성된 전극에 대하여(따라서, 기판에 대하여), 상기 평판과의 사이를 모두 같은 거리로 유지하고, 이에 따라서 일정한 간극이 형성되어 있는 것이 바람직하다. 즉, 가열 공정 중에, 전극과 평판의 사이의 거리가 변동하지 않도록 실시하는 것이 바람직하다.
어느 바람직한 실시형태에 있어서, 상기 기판의 가열 공정에서, 상기 평판에 일정한 압력을 가함으로써, 공급된 상기 수지를 압압(押壓)하면서, 상기 기판을 가열해도 좋다. 또한, 상기와 같이, 가열 공정 시에, 전극과 평판의 사이의 거리가 변동하지 않도록 실시한 결과, 가열 공정의 적어도 일부분의 사이에 걸쳐서, 수지를 압압하는 것으로 되어도 좋다. 상기 평판은, 상기 땜납 분말을 구성하는 재료에 대하여, 습윤성이 낮은 재료(예로서 유리)로 되어 있거나, 그러한 재료의 층을 수지와의 접촉면에 형성하는 것이 바람직하다.
상기 땜납 분말은, 그 입경 분포가 샤프(sharp)한 것이 바람직하고, 대략 동일한 입경의 입자로 구성되는 것이 특히 바람직하다. 어느 바람직한 실시형태에 있어서, 상기 기판의 가열 공정에서, 상기 기판 상에 형성된 전극과 상기 평판의 사이에 형성된 일정한 간극의 폭(또는 두께)은, 상기 땜납 분말의 입경보다도 넓은 것이 바람직하고, 상당히 넓은 것이 바람직하다. 예로서, 땜납 분말의 최대 입경은, 간극의 100% 이하인 것이 바람직하고, 더욱 바람직하게는 90% 이하이다.
어느 바람직한 실시형태에 있어서, 상기 기판의 가열 공정에서, 상기 비등한 대류 첨가제는, 상기 기판과 상기 평판의 사이에 존재하는 간극의 주변부로부터, 외부에 배출된다.
어느 바람직한 실시형태에 있어서, 상기 평판의, 상기 기판에 대향하는 평면상의, 상기 기판에 형성된 복수의 전극과 대향하는 위치에, 상기 전극과 대략 동일한 형상의 금속 패턴이 형성되어 있다. 이 경우, 상기 평판은 LSI 칩이라도 좋다. 또한, 기판도 LSI 칩이라도 좋다.
어느 바람직한 실시형태에 있어서, 상기 기판의 가열 공정에서, 평판을 사용하는 경우, 상기 전극 상에 범프가 형성된 후, 평판을, 상기 수지 표면으로부터 분리한다. 이 경우, 상기 평판을 상기 수지 표면으로부터 분리하였을 때에, 상기 전극 상에, 상기 전극과 상기 평판의 사이에 형성된 간극의 간격보다도 높은 범프가 형성되는 것이 바람직하다. 이러한 범프가 형성된 후에, 기판을 냉각한다.
어느 바람직한 실시형태에 있어서, 상기 기판의 가열 공정 후에, 상기 기판을 냉각하는 공정을 포함하고, 상기 기판의 냉각 후, 상기 수지 표면에 맞닿아 있는 평판을, 상기 수지 표면으로부터 분리한다.
어느 바람직한 실시형태에 있어서, 상기 기판의 가열 공정 후에, 상기 기판을 냉각하는 공정을 포함하고, 상기 기판의 냉각 후, 상기 수지를 제거하는 공정을 포함해도 좋다. 본 발명의 방법에서는, 통상, 형성된 범프를 포위하도록 수지가 존재하고, 이 수지를 예로서 용제로 초음파 세정함으로써 제거한다.
어느 바람직한 실시형태에 있어서, 상기 기판 상에의 수지 공급 공정에서, 상기 수지는, 최소한 상기 기판에 형성된 복수의 전극을 피복하도록 공급되고, 상기 가열 공정에서, 상기 용융된 땜납 분말을 상기 전극 상에 자기 집합시킴으로써, 실질적으로 상기 전극 상에만 범프가 형성된다. 수지의 공급은 어떠한 적당한 방법으로 실시해도 좋고, 예로서 디스펜서 도포와 같은 방법으로 공급할 수 있다.
어느 바람직한 실시형태에 있어서, 기판의 상기 복수의 전극의 표면에, 상기 땜납 분말에 대하여, 습윤성이 큰 금속막이 형성되어 있는 것이 바람직하다. 그러한 금속막은, Cu, Au 등과 같은 금속 또는 그러한 금속을 포함하는 합금의 박막인 것이 바람직하다. 그러한 금속막은, 예로서 스퍼터링으로써 형성할 수 있다.
상기 복수의 전극이 형성되어 있지 않은 상기 기판의 표면은, 상기 땜납 분말에 대하여, 습윤성이 낮은 막이 형성되어 있어도 좋다. 예로서, 솔더 레지스트의 막을 형성해도 좋다.
땜납 분말을 구성하는 땜납은, 어떠한 적당한 땜납 재료라도 좋지만, 어느 바람직한 실시형태에 있어서, 상기 땜납 분말은, 소위 납이 없는 땜납 재료로 구성되어 있다.
어느 바람직한 실시형태에 있어서, 기판에 공급하는 수지(즉, 수지 조성물)는, 그 전체 기준으로, 상기 땜납 분말을 바람직하게는 0.5~30 체적%, 더욱 바람직하게는 0.5~20 체적%의 비율로 함유하고 있다. 또한, 공급하는 수지(즉, 수지 조성물)는, 하나의 실시형태에 있어서, 그 전체 기준으로, 상기 대류 첨가제를, 예로서 0.1~20 체적%, 바람직하게는 1~10 체적%의 비율로 함유하고 있다. 또한, 체적%는, 실온(25℃)에서의 체적을 기준으로 한다. 또한, 수지는, 필요에 따라서, 다른 성분, 예로서 상기의 플럭스에 포함되어 있는 성분 등을 필요량 함유해도 좋다.
본 발명은, 상기한 바와 같은 여러 가지 실시형태의 범프 형성 방법에서 사용하는 수지, 즉, 땜납 분말 및 대류 첨가제를 함유하는 수지 조성물도 제공한다. 이 범프 형성용 수지 조성물은, 기판 상에 반도체 칩을 플립 칩 실장할 때에, 상기 기판 또는 반도체 칩의 전극 상에의 범프 형성에 이용할 수 있는 수지 조성물이다.
(발명의 효과)
본 발명에 의한 범프 형성 방법에서는, 가열 공정에서 용융된 땜납 분말이 수지 중에서 이동하고, 특히 바람직한 실시형태에서는, 수지 중에 존재하는 대류 첨가제가 가열에 의하여 비등하고, 비등한 대류 첨가제가 수지 중에서 대류함으로써, 땜납 분말의 수지 중의 이동이 촉진되어서, 용융 땜납 분말끼리의 결합이 수지 중에서 균일하게 진행된다. 그 결과, 균일하게 성장한 용융 땜납 분말 결합물이, 습윤성이 높은 전극 상에 형성됨으로써, 다수의 전극 상에 범프를 균일성 좋게 형성할 수 있다.
또한, 기판 상에 공급된 수지의 표면에 평판을 맞닿게 함으로써, 비등한 대류 첨가제가 수지의 노출 표면(즉, 상측 표면)으로부터 외부에 배출되는 것을 방지하고, 대류 첨가제가 수지 중에서 대류하는 것을 효과적으로 유지할 수 있으므로, 균일성이 더욱 높은 범프를 형성할 수 있다.
또한, 본 발명의 방법에서는, 비등함으로써 대류하는 대류 첨가제의 운동 에너지를, 수지 중에 분산되어 있는 땜납 분말에 부여함으로써, 효율적으로 땜납 분말을 전극 상에 자기 집합시킬 수 있으므로, 수지 중에 포함되는 땜납 분말의 양을 적게 할 수 있다.
도 1(a)~(e)는 본 발명의 실시형태에 의한 범프 형성 방법을 나타내는 공정 단면도.
도 2(a)~(c)는 본 발명에서의 플립 칩 실장의 방법을 나타내는 공정 단면도.
도 3(a)~(c)는 본 발명의 범프 형성의 메커니즘을 설명하는 도면.
도 4는 본 발명에서의 전극의 주변 배치를 나타내는 평면도.
도 5는 본 발명에서의 전극의 영역 어레이(array)의 배치를 나타내는 평면도.
도 6(a)~(d)는 도전 패턴이 형성된 평판을 이용하여 범프 형성을 실행하는 방법을 나타내는 공정 단면도.
도 7(a) 및 도 7(b)는 범프 높이를 제어하는 방법을 나타내는 도면.
도 8(a) 및 도 8(b)는 범프 높이를 제어하는 다른 방법을 나타내는 도면.
도 9(a)는 영역 어레이의 전극 배열을 갖는 기판에 수지가 공급된 상태를 나타내는 기판의 평면도이고, 도 9(b)는 그 단면도.
도 10(a)는 주변에 전극 배열을 갖는 기판에 수지가 공급된 상태를 나타내는 기판의 평면도이고, 도 10(b)는 그 단면도.
도 11은 범프 형성 후, 표면에 잔사(殘渣)가 발생한 상태를 나타내는 기판의 평면도.
도 12는 본 발명의 기판 상에의 수지의 도포 방법을 나타내는 도면.
도 13은 본 발명의 전극 표면에 금속막이 형성된 상태를 나타내는 도면.
도 14는 본 발명의 기판 표면에 막이 형성된 상태를 나타내는 도면.
도 15(a)~(c)는 본 발명에서의 플립 칩 실장의 방법을 나타내는 공정 단면도.
도 16은 땜납 분말을 함유하는 수지를 원형 전극 상에 도포하여 가열한 후의 모양을 나타내는 사진.
도 17은 땜납 분말 및 대류 첨가제를 함유하는 수지를 원형 전극 상에 도포하여 가열한 후의 모양을 나타내는 사진.
(부호의 설명)
10: 기판 11, 21: 전극
12: 대류 첨가제 13: 수지
14: 평판 15, 32, 72: 땜납 볼
16: 범프 20, 70: 반도체 칩
21: 전극 22: 언더필 재료
30: 금속 패턴 31: 증기(蒸氣)
35: 대류의 모양 40: 땜납 볼
50: 전극이 형성되어 있지 않은 기판 중앙의 영역
60: 금속막 61: 막
71: 전극 단자 73: 자외선
본 출원의 발명자는, 프린트 기판에 땜납을 프리코팅하는 기술로서 실적이 있는 땜납 레벨러법의 우수한 양산성에 착안하여, 이것을 땜납 범프 형성에 적용하려고 할 때에, 범프 높이의 편차가 발생하는 원인이나, 원하는 높이의 범프가 실현되지 않는 이유에 대하여 여러 가지를 검토한 결과, 이하와 같은 생각에 도달하였다. 또한, 이 생각은, 어디까지나 발명자들의 추측이고, 본 발명은 이 생각에 의해서 하등 구속되는 것은 아니다.
땜납 분말과 플럭스로 이루어지는 솔더 페이스트를 이용하여 범프를 형성하는 프로세스에 있어서, 용융된 땜납에 의해서 범프가 전극 상에 선택적으로 형성되는 과정을 생각해 본다. 우선, 기판 상에 도포된 솔더 페이스트가 가열되면, 땜납 분말이 용융되고, 플럭스 중에서 부유한다. 그리고, 용융된 땜납 분말은, 근방에 있는 다른 용융 땜납과 접촉하면, 서로 결합하여 땜납 볼의 성장이 일어난다. 성장한 땜납 볼은 침강하여, 전극에 부착되면, 땜납의 습윤성에 의해서 전극 표면에 퍼 지고, 전극 표면에 땜납 범프가 형성된다.
이러한 범프 형성 과정은, 극히 단시간(몇 초부터 십몇 초)에 종료되므로, 상기 범프 형성 프로세스가 극히 국소적인 영역에서 진행되는 것으로 추측할 수 있다. 솔더 페이스트는, 땜납 분말과 플럭스의 혼합물이고, 용융된 땜납 분말이 플럭스 중에서 부유한다고 해도, 용융 땜납 분말이 이동할 수 있는 공간적 스페이스는 원래 작다. 따라서, 전극 상에 부착되는 땜납 볼은, 그 대부분이, 그 전극 근방에 존재하고 있던 땜납 분말이 용융되어서 그것이 결합함으로써 생긴 것으로 생각된다.
또한, 솔더 페이스트 중에서, 땜납 분말의 입경의 분포는 반드시 일정하다고는 할 수 없고, 또한, 땜납 분말 표면에 불가피하게 형성된 산화막의 두께도 반드시 일정하다고는 할 수 없는 것으로 생각되므로, 국소적인 영역에 형성되는 땜납 볼의 크기에는, 편차가 발생하기 쉽다. 더욱이, 기판 상에 도포에 의해서 공급되는 솔더 페이스트 자체도, 국소적인 두께나 땜납 분말 농도의 편차가 생길 수 있으므로, 범프를 형성하는 땜납 볼의 크기의 편차는 더욱 조장될 가능성이 있다.
한편, 땜납 범프를 높게 하기 위해서는, 솔더 페이스트를 두껍게 도포하면 좋지만, 상기와 같이, 땜납 범프의 크기의 편차의 한가지 원인으로서, 솔더 페이스트 중에서의 용융 땜납 분말의 결합 프로세스가 생각되는 이상, 예로서 원하는 높이의 범프가 실현되었다고 해도, 높이 편차의 문제는, 여전히 해소되지 않고 남는다.
그래서, 본 출원의 발명자는, 상기한 국소적인 범프 형성 과정에 비하여, 더욱 광범위한 영역에서 범프 형성 과정을 진행시킬 수 있는 방법에 대하여 검토를 거듭하여, 본원발명을 생각하기에 이르렀다.
우선, 땜납 분말을 수지에 함유시키면, 땜납 분말이 이동할 수 있는 공간적 스페이스를 충분히 확보할 수 있는 것으로 생각하였다. 여기서, 수지로서, 땜납 분말이 용융되는 온도에서, 수지의 점성(粘性)이 저하하는 것, 바람직하게는 액체가 되는 것을 사용하면, 수지 중에 용융 땜납 분말을 부유시켜서 이동시키는 것이 용이하게 된다.
그러나, 상기한 바와 같이, 범프 형성 과정은, 극히 단시간에 종료되므로, 땜납 분말이 이동할 수 있는 공간적 스페이스를 간단히 형성하는 것만으로는, 반드시 충분하지는 않은 것으로 생각된다. 또한, 용융된 땜납 분말은, 그 습윤성만으로 전극 상에 자기 집합하는 경우, 국소적으로 결합한 땜납 분말이, 습윤성이 높은 전극 상에 자기 집합하는 현상에 편차가 발생하고, 그 결과, 균일한 범프를 실현할 수 없는 것도 생각할 수 있다. 그래서, 용융된 땜납 분말을 강제적으로 이동시키는 수단을 부가함으로써, 더욱 광범위한 영역에서, 범프 형성 과정을 더욱 확실하게 진행시킬 수 있다는 생각에 이르렀다.
그리고, 땜납 분말을 함유한 수지에 대하여, 땜납 분말이 용융 상태에 있는 온도에서 비등 상태에 있는 성분을 첨가제로서 수지에 추가로 함유시켜 두는 생각에 이르렀다. 즉, 비등하는 첨가제는, 수지 중에서 대류하고, 이에 따라서, 땜납 분말의 수지 중에서의 이동이 촉진되어서, 용융 땜납 분말끼리의 결합이 수지 중의 광범위한 영역에 걸쳐서 진행될 것으로 생각하였다. 이러한 성분은, 땜납 분말이 용융되는 온도 또는 그것보다 낮은 온도(바람직하게는 조금 낮은 온도)에서 비등하는 성분이라도 좋고, 또는 땜납 분말이 용융되는 온도보다 높은 온도(바람직하게는 조금 높은 온도)에서 비등하는 성분이라도 좋지만, 전자(前者)의 것이 바람직하다.
따라서, 본 출원의 발명자는, 땜납 분말만을 함유시킨 수지와, 땜납 분말에 추가로 첨가제(예로서, 땜납 분말이 용융되는 온도 또는 그것보다 낮은 온도에서 비등하는 성분)를 함유시킨 수지를 사용하여, 범프 형성의 비교 실험을 실행하였다. 원형 전극이 어레이(array) 형상으로 배치된 프린트 기판 상에, 땜납 분말만을 함유한 수지와, 땜납 분말과 첨가제를 함유한 수지를 도포한 후, 그 위에 평판을 맞닿게 하면서 가열하였다.
그 결과, 땜납 분말만을 함유시킨 수지를 사용한 경우에는, 도 16에 나타내는 바와 같이 땜납 층이 양호하게 형성되지 않고, 전극과 전극의 사이의 영역에 땜납 분말이 분산된 상태인 채로 있는 것에 반해, 땜납 분말과 첨가제를 함유시킨 수지를 사용한 경우는, 도 17에 나타내는 바와 같이 모든 전극 상에 땜납 범프가 양호하게 형성되고, 또한 전극 이외(즉, 전극과 전극의 사이의 영역)에 땜납 분말이 잔존하지 않아, 첨가제를 함유시키지 않은 경우와의 차이를 분명히 확인할 수 있었다.
또한, 상기의 비교 실험 시에 다음의 재료 및 조건을 사용하였다:
도 16의 경우
수지: 에폭시 수지
땜납 분말: SnAgCu(융점: 220℃)
수지와 땜납 분말의 비율: 50 중량%:50 중량%
프린트 기판: 마츠시타전자부품(주)제 ALIVH
(전극의 직경 및 피치: 직경 300㎛, 피치 500㎛)
기판의 가열 온도: 250℃
도 17의 경우
대류 첨가제: 플럭스로서 첨가(비점: 170℃)
수지와 땜납 분말과 플럭스의 비율: 45 중량%:50 중량%:5 중량%
기타 조건은, 도 16의 경우와 동일.
도 17의 경우에는, 땜납 분말이 용융된 온도에서, 수지 중에 함유시킨 첨가제(이하, 대류 첨가제라고도 한다)가 비등하고, 비등한 대류 첨가제가 수지 중에서 대류함에 따라서, 전극 상에 범프가 양호하게 형성되어 가는 것이 관찰되었으므로, 대류 첨가제의 대류가, 용융된 땜납 분말의 이동을 촉진하는 효과가 있고, 이에 따라서, 용융 땜납 분말의 균일한 결합이 촉진되는 것으로 추측된다. 도 16의 경우에는, 대류 첨가제가 존재하지 않으므로, 그 효과를 기대할 수 없기 때문인 것으로 생각된다.
이하에, 본 발명의 실시형태에 대하여서, 도면을 참조하여 설명한다. 이하의 도면에서는, 설명의 간략화를 위하여, 실질적으로 동일한 기능을 갖는 구성 요소를 동일한 참조 부호로 나타낸다. 또한, 본 발명은 이하의 실시형태에 한정되는 것은 아니다.
(실시형태 1)
도 1(a)~(e)는 본 발명의 실시형태 1에 있어서의 범프 형성 방법의 기본적인 공정을 나타낸 도면이다.
우선, 복수의 전극(11)이 형성된 기판(10)을 준비한다(도 1(a)). 이어서, 도 1(b)에 나타내는 바와 같이, 기판(10) 상에, 땜납 분말(도시되어 있지 않음) 및 대류 첨가제(12)를 함유하는 수지(13)를 공급한다. 이러한 수지의 제조는, 이러한 성분을 어떠한 적당한 방법으로 혼합하여 실시해도 좋고, 또한 수지의 공급은 어떠한 적당한 방법으로 실시해도 좋다. 예로서, 기판(10) 상에 이러한 수지의 박층을 형성함으로써 실시해도 좋다. 그리고, 도 1(c)에 나타내는 바와 같이, 기판(10) 상에 공급된 수지(13)의 표면에 평판(14)을 올려 놓은 상태에서, 기판(10)을 땜납 분말이 용융되는 온도로 가열한다. 다른 실시형태에서는, 도 1(c)의 상태의 것을 가열 분위기(예로서 오븐)에 넣어서 가열해도 좋다.
이 가열 공정에서, 용융된 땜납 분말을 자기 집합시킴과 더불어, 자기 집합에 의해서 성장한 땜납 볼(15)을, 복수의 전극(11) 상에 자기 정합적으로 일괄 형성한다(도 1(d)). 그 후, 도 1(e)에 나타내는 바와 같이, 평판(14)을 수지(13)의 표면으로부터 분리하고, 수지(13)를 제거하면, 복수의 전극 상에 범프(16)가 형성된 기판(10)이 취득된다. 또한, 도 1(e)에서는, 용제로 세정함으로써 범프(16)의 주위의 수지를 제거한다.
도 2(a)~(c)는 범프(16)가 형성된 기판(10)을 사용하여, 반도체 칩(20)을 기판(10)에 플립 칩 실장하는 공정을 나타낸 도면이다.
도 1(a)~(e)의 공정에 의해서 취득된 범프(16)가 형성된 기판(10)을 준비한 후(도 2(a)), 도 2(b)에 나타내는 바와 같이, 기판(10)의 전극(11)과 반도체 칩(20)의 전극(21)이, 범프(16)를 사이에 두고 접촉하도록, 반도체 칩(20)을 기판(10)에 실장한다. 이 상태에서, 이것들을 가열함으로써, 범프(16)를 용융시켜서 전극 간을 접합시킨다. 그리고, 도 2(c)에 나타내는 바와 같이, 기판과 반도체 칩의 사이에 언더필 재료(22)를 주입한 후, 기판(10)을 가열함으로써, 언더필 재료(22)를 열경화시켜서, 플립 칩 실장을 완성한다.
여기서, 도 3(a)~(c)를 참조하여, 본 발명에서, 균일한 범프가 양호하게 형성되는 메커니즘에 대하여 설명한다.
도 3(a)는 기판(10) 상에, 땜납 분말 및 대류 첨가제를 함유하는 수지(13)를 공급한 후, 수지(13)의 표면에 평판(14)을 맞닿게 하고, 기판(10)을 땜납 분말이 용융되는 온도까지 가열한 상태를 나타낸다. 또한, 도면에서는, 수지 중에 함유되어 있는 땜납 분말 및 대류 첨가제는 생략하였다.
기판의 가열 온도를, 대류 첨가제의 비점보다도 높게 설정해 두면, 기판을 가열함으로써, 땜납 분말이 용융됨과 더불어, 대류 첨가제도 비등하고, 도 3(a)에 나타낸 화살표와 같이, 비등한 대류 첨가제가 기체로 되어서 수지(13) 중에서 대류한다. 이 비등한 대류 첨가제의 대류에 의해서, 용융된 땜납 분말이 수지 중에서 이동하는 것이 촉진되어서, 땜납 분말끼리의 결합이 균일하게 진행된다.
도 3(b)에 나타내는 바와 같이, 용융된 땜납 분말끼리 결합하여, 균일한 크기의 땜납 볼(32)로 성장한다. 용융된 땜납 분말은, 전극(11)에 대해서는 습윤성이 높고, 기판(10)의 전극이 존재하지 않는 부분에 대해서는 습윤성이 낮으므로, 성장 한 땜납 볼(32)은 전극(11) 상에 선택적으로 자기 집합한다. 그리고, 자기 집합이 진행되면, 전극(11) 상에 형성된 땜납 볼(32)은, 도 3(c)에 나타내는 바와 같이, 평판(14)에 접할 때까지의 크기로 성장하고, 균일한 크기의 땜납 볼(범프)(15)이 전극(11) 상에 형성된다.
또한, 도 3(a) 및 도 3(b)의 화살표로 나타낸 대류 첨가제의 대류의 방향은, 용이하게 이해하기 위하여 모식적으로 나타낸 것이고, 대류 첨가제의 실제의 이동 방향을 나타내는 것은 아니다. 도 3(a) 및 도 3(b)에 나타낸 바와 같이, 비등한 대류 첨가제는, 기판(10)과 평판(14)의 사이에 형성된 간극을 대류하여, 즉, 이동하여 간극의 주변부로부터, 배출 증기(31)로 되어서 외부로 나가는 것이 관찰되었다. 따라서, 대류 첨가제의 대류는 더욱 광범위한 영역에서 발생하고, 이러한 대류 첨가제의 대류에 의하여, 용융된 땜납 분말이, 어느 정도의 거리에 걸쳐서 이동하는 것이 촉진되는 것으로 생각된다.
상기의 대류 첨가제의 설명으로부터 용이하게 이해할 수 있는 바와 같이, 본 명세서에서, 대류 첨가제에 관하여 사용하는 "대류"라는 것은, 엄밀한 의미의 대류만을 의미하는 것이 아니고, 운동의 형태로서의 첨가제의 여러 가지의 이동을 의미한다. 이러한 이동의 하나의 형태로서 대류도 포함될 수 있으므로, 편의적으로 "대류"라는 용어를 사용한다. 따라서, 본 발명에 있어서, 수지(13) 중에서 비등한 대류 첨가제가 이동함으로써, 수지(13) 중에 분산되는 땜납 분말에 운동 에너지를 부여하고, 땜납 분말의 이동을 촉진시키는 작용을 부여하는 것인 한, 이러한 이동은, 어떠한 형태라도, 본 명세서에서 편의상 사용하는 "대류"에 포함된다.
또한, 땜납 분말에 관하여 "대류"라는 용어를 사용하는 경우도, 상기와 마찬가지로, 엄밀한 의미의 대류만을 유지하는 것이 아니고, 운동의 형태로서의 여러 가지의 이동을 의미한다. 이러한 이동의 하나의 형태로서 대류도 포함될 수 있으므로, 편의적으로 "대류"라는 용어를 사용한다.
수지 중에 함유되는 땜납 분말은, 반드시 일정하게 분산되어 있다고는 할 수 없으므로, 본 발명에서와 같이 땜납 분말의 이동이 촉진되지 않으면, 근방에 존재하는 땜납 분말끼리밖에 결합에 기여하지 않고, 그 결과, 성장한 땜납 볼의 크기에 편차가 발생하게 된다. 이러한 현상이 발생하면, 기판에 형성된 다수의 전극 상에 범프를 형성하는 경우, 균일한 높이의 범프를 형성하는 것이 곤란하여, 양산 공정에 적용할 수는 없다.
본 발명에 있어서는, 비등한 대류 첨가제의 대류에 의해서, 용융된 땜납 분말의 이동이 충분히 촉진되므로, 국소적인 땜납 분말의 성장이 억제되고, 수지 중에 더욱 광범위한 영역에서, 땜납 분말의 성장이 진행됨으로써, 기판 전체에 걸쳐서 균일한 높이의 범프를 전극 상에 형성할 수 있게 된다.
또한, 수지 중에 함유되는 대류 첨가제는, 수지 중에 분산되어 있는 땜납 분말을 강제적으로 이동시키는 작용을 하므로, 간단히 습윤성만을 이용하여 전극 상에 자기 집합시키는 것에 비하여, 더욱 효율적으로 땜납 분말을 전극 상에 자기 집합시킬 수 있다. 그러므로, 과잉의 땜납 분말을 수지 중에 함유시키지 않고, 적량의 땜납 분말로써, 전극 상에 필요로 하는 범프를 형성할 수 있게 된다.
도 1(a)~(e)를 다시 참조하여, 본 발명의 실시형태를 더욱 상세하게 설명한 다. 도 1(a)에 나타내는 바와 같이, 표면에 전극(11)이 형성된 기판(10)을 준비한다. 여기서, 기판(10)으로서는, 회로기판으로서 사용되는 수지 기판, 반도체 칩 등을 사용할 수 있지만, 표면에 전극이 형성되어 있으면, 다른 기판이라도 좋다. 또한, 전극(11)의 피치에 제한은 없지만, 본 발명의 방법은, 500㎛ 이하의 피치의 경우에 바람직하고, 250㎛ 이하의 피치에 더욱 바람직하다. 전극(11)의 재료는, Cu, Au 등이 사용된다.
이어서, 도 1(b)에 나타내는 바와 같이, 전극(11)이 형성된 기판(10)의 표면을 용제 등으로 충분히 세정한 후, 기판(10)의 표면에, 땜납 분말(도시되어 있지 않음)과 대류 첨가제(12)를 함유시킨 수지(13)를 도포한다. 여기서는, 땜납 분말로서는, 예로서, Sn-Ag계 땜납 분말(Cu 등을 첨가한 것도 포함한다)을 사용할 수 있지만, 다른 땜납 분말이라도 관계없다. 예로서, 다른 땜납 분말로서, 용융 후, Sn-Zn계, Sn-Bi계 합금이 되는, Pb가 없는 땜납, Pb-Sn 땜납, 또는 용융 후, Cu-Ag계 합금이 되는 저융점 땜납 재료의 분말을 사용할 수 있다. 또한, 땜납 분말은, 융점이 100~300℃의 범위인 것이 바람직하고, 융점이 130~280℃의 범위인 것이 더욱 바람직하다.
또한, 대류 첨가제(12)로서는, 기판(10)을 가열하여 땜납 분말을 용해시키는 온도, 예로서 100~300℃ 또는 그것보다 낮은 온도에서 비등하는 재료인 것이 바람직하다. 예로서, 유기산을 활성 성분으로 하는 수지계 플럭스에 사용하는 용제를 대류 첨가제로서 사용할 수 있다. 이외에, 예로서, 왁스(더욱 구체적으로는 일렉트론 왁스 등), 글리세린, 이소프로필알코올, 아세트산부틸, 부틸카르비톨, 에틸렌글리콜 등을 사용해도 좋다. 또한, 대류 첨가제는, 땜납 분말의 융점보다 조금 낮은 온도, 바람직하게는 10~100℃ 낮은 온도, 더욱 바람직하게는 10~60℃ 낮은 온도, 또는 대류 첨가제의 비점과 땜납 분말의 융점이 실질적으로 동일해도, 또는 땜납 분말의 융점보다 조금 높은 온도, 바람직하게는 10~100℃ 높은 온도, 더욱 바람직하게는 10~20℃ 높은 온도에서 비등해도 좋다.
이 비점이 융점보다 낮은 경우에는, 대류 첨가제가 먼저 비등하여, 그 후에 용융되는 땜납의 이동이 촉진된다. 이 비점이 융점보다 높은 경우에는, 땜납이 먼저 용융하고 대류 첨가제가 그 후에 비등하여, 용융된 땜납의 이동이 촉진된다. 이 경우, 가열 공정에서의 가열 온도는, 땜납의 융점보다 높은 온도이지만, 이 경우에도, 땜납이 용융되는 온도로 가열되고 있는 것에는 차이가 없다.
본 발명에 있어서, 수지로서는, 예로서 에폭시 수지를 사용할 수 있지만, 예로서, 다른 열경화성 수지, 열가소성 수지, 자외선 경화형 등의 광경화 수지 등이라도 좋다. 본 발명의 가열 공정에서 고체 또는 용융 땜납 분말의 이동이 용이하게 되도록, 가열 온도에서 점도가 낮은 것이 바람직하다. 경화성 수지의 경우, 가열 공정에서 경화가 시작되어도 좋지만, 대류 첨가제의 상기의 효과가 저해될 정도로 경화가 진행되어서는 안 된다. 가열 공정에서 경화가 실질적으로 진행되지 않는 것이 바람직하다.
이어서, 도 1(c)에 나타내는 바와 같이, 기판(10)의 표면에 도포한 수지(13)의 표면에 평판(14)을 맞닿게 하면서, 기판(10)을 땜납 분말이 용융되는 온도(예로서, Sn-Ag계 땜납 분말의 경우, 약 220℃보다 높은 온도)까지 가열한다. 이때, 수 지의 점성은 실온 시의 통상 1/2 이하로 감소하므로, 용융된 땜납 분말은 수지 중에서 부유하는 상태가 된다.
이 가열 공정에서, 수지에 함유된 대류 첨가제(12)는 비등하고 있어서, 수지 중에서 이동한다. 그리고, 용융된 땜납 분말은, 이 대류하는 첨가제(12)에 의하여 이동이 촉진되고, 용융된 땜납 분말끼리의 결합이 균일하게 진행되어서, 도 1(d)에 나타내는 바와 같이, 균일하게 성장한 땜납 볼(15)이, 전극(11) 상에 자기 정합적으로 형성된다.
여기서, 평판(14)을 수지 표면에 맞닿게 하는 것은, 비등한 대류 첨가제(12)가 수지의 상측의 표면으로부터 외부로 나가는 것을 억제하기 위한 것이다. 이렇게 함으로써, 비등한 첨가제는, 수지 조성물 중에서 기판에 대하여 평행한 방향으로 이동하여 기판의 주변부로부터 나오는 것을 확보할 수 있으므로, 용융된 땜납 분말의 더욱 광범위한 이동이 촉진된다.
또한, 평판(14)으로서는, 땜납 분말에 대하여 습윤성이 낮은 재료로 된 것, 예로서, 유리판 등을 사용하는 것이 바람직하다. 습윤성이 낮으면, 기판(10)의 전극(11) 상에의 땜납 볼 성장의 선택성이 상대적으로 커지기 때문이다. 또한, 평판(14)의 표면에, 땜납 분말에 대하여 습윤성이 낮은 재료(예로서 솔더 레지스트)의 막을 형성해 두어도 동일한 효과를 얻을 수 있다.
용융 땜납 분말끼리 결합하여, 균일한 크기의 땜납 볼(15)로 성장하기 위해서는, 수지 중에 분산되는 땜납 분말은, 그 입경이 대략 동일한 것이 바람직하다. 또한, 비등한 대류 첨가제(12)가 수지 중에서 어느 정도 광범위하게 이동하기 위하여, 또는 용융된 땜납 분말이 수지 중에서 어느 정도 자유롭게 이동할 수 있기 위하여, 기판(10) 상에 형성된 전극(11)과 평판(14)의 사이에 형성되는 간극은, 가열 공정 동안, 일정한 거리가 유지되는 것이 바람직하다. 이때, 일정한 간극은, 땜납 분말의 입경보다도 넓게 해 두는 것이 바람직하다. 예로서, 가열 공정에서, 전극(11) 상에 형성된 땜납 볼(15)에 형상 찌그러짐이 생기지 않게 하기 위하여, 평판(14)이 어긋나지 않도록 평판(14)을 고정해 두는 것이 바람직하다.
다른 실시형태에서는, 예로서, 평판(14)에 일정한 압력을 가함으로써, 수지(13)를 압압하면서 기판(10)을 가열하면, 형상 찌그러짐이 없는 균일한 땜납 볼(15)을 형성할 수 있다.
마지막으로, 도 1(e)에 나타내는 바와 같이, 평판(14)을 분리하고, 그 후, 수지(13)를 제거하면, 복수의 전극(11) 상에 균일한 크기의 범프(16)가 형성된 기판(10)이 취득된다. 여기서, 평판(14)을 분리한 후, 수지(13)를 남겨 두어도 관계없지만, 범프 형성 후, 미소한 땜납 분말이 수지(13) 중에 잔사로서 남는 경우도 있으므로, 접속 신뢰성의 면을 고려하면, 땜납 분말의 잔사와 함께 수지(13)를 제거하는 것이 바람직하다.
상기한 바와 같이, 비등한 대류 첨가제는, 수지(13) 중에 분산되는 땜납 분말을 강제적으로 이동시키는 작용을 함으로써, 간단히 습윤성만을 이용하여 전극(11) 상에 자기 집합시키는 것에 비하여, 더욱 효율적으로 땜납 분말을 전극(11) 상에 자기 집합시킬 수 있고, 그 때문에, 과잉의 땜납 분말을 수지(13) 중에 함유시키지 않고, 적량의 땜납 분말로써, 전극(11) 상에 필요로 하는 범프(16)를 형성 할 수 있게 된다. 또한, 땜납 분말의 최적의 함유량은, 예로서, 이하에 설명하는 바와 같이 설정할 수 있다.
기판(10) 상에 공급되는 수지 조성물(13)(즉, 땜납 분말 및 대류 첨가제를 포함한다)의 체적(VB) 중에 함유되는 땜납 분말 모두가, 기판(10)의 전극(11) 상의 범프(16)의 형성에 기여하는 것으로 생각하면, 범프(16)의 총 체적(VA)과 수지(13)의 체적(VB)의 사이에 이하와 같은 관계식 (1)이 성립하는 것으로 간주할 수 있다:
VA:VB≒SA:SB ...(1)
식 (1) 중에서, SA는 기판(10) 상의 전극(11)의 총 면적, SB는 기판(10)의 면적을 각각 나타낸다.
이에 따라서, 수지 조성물(13) 중에 포함되는 땜납 분말의 함유량은, 이하와 같은 식 (2)로 표시된다:
(땜납 분말의 함유량, 체적%)=VA/VB=SA/SB×100 ...(2)
따라서, 수지 조성물(13) 중에 포함되는 땜납 분말의 함유량은, 대략 이하와 같은 식 (3)에 따라서 설정할 수 있다.
(땜납 분말의 함유량, 체적%)=(SA/SB×100)+α ...(3)
식 (3) 중에서, α는 땜납 분말이 기판(10)의 전극(11) 상에 자기 집합할 때의 과부족분을 조정하기 위한 파라미터로서, 여러 가지의 조건에 따라서 결정할 수 있고, 최적의 경우, α는 제로이다.
예로서, 가열 공정에서, 사용하는 수지(13)의 유동성이 낮은(점도가 높은) 경우에는, 땜납 분말의 수지(13) 중에서의 자유스러운 이동이 억제되므로, 땜납 분말의 자기 집합률(땜납 분말이 전극 상에 자기 집합하는 비율)이 저하한다. 따라서, 이 경우에는, 그 부족분을 보충하는 양(α는 정(正)의 값)을 포함하는 땜납 분말을 수지(13) 중에 함유시켜 두는 것이 바람직하다. 또한, 땜납 분말의 자기 집합률에 영향을 주는 것으로서는, 이외에, 대류 첨가제에 의한 이동 촉진 효과나, 전극의 습윤성 등을 고려할 수 있다. 용이하게 이해할 수 있도록, 범프 형성 조건을 결정한 후에, 예로서 시행 착오법으로써 α의 값을 실험적으로 구할 수 있다. 이와 같이, 땜납 분말이 단자 간에 자기 집합할 때의 과부족분을 조정하는 파라미터(α)는, 여러 가지 조건에 따라서 결정되지만, 범프의 절연 내압의 열화(劣化) 등을 방지하는 목적을 따르기 위해서는, α는, ±10 체적%의 범위, 더욱 바람직하게는 ±5 체적%의 범위로 설정하는 것이 바람직하다.
기판(10)의 전극(11)의 배치는, 여러 가지 형태를 취할 수 있지만, 예로서, 도 4 및 도 5에 나타낸 바와 같은 전형적인 전극(11)의 배치에 대하여, 식 (3)에 따라서 최적의 땜납 분말의 함유량을 구하면, 대략 이하와 같은 값이 된다.
도 4에 나타낸 배치(주변 배치)...0.5~5 체적%
도 5에 나타낸 배치(영역 어레이 배치)...15~30 체적%
이로부터, 전극(11) 상에 필요로 하는 범프를 형성하기 위해서는, 수지(13) 중에 분산되는 땜납 분말은, 보통 0.5~30 체적%, 바람직하게는 0.5~20 체적%의 비율로 조성물로서의 수지(즉, 땜납 분말 및 대류 첨가제를 함유하는 수지 조성물)(13) 중에 함유되어 있으면 충분하다.
이와 같이, 땜납 분말의 함유량을 적은 양으로 억제할 수 있는 것은, 수지(13) 중에 분산되는 대류 첨가제의 수지(13) 중에서의 대류에 의하여 달성되는 작용 효과에 의한 것이다. 또한, 일반적으로, 땜납 분말과 수지 또는 대류 첨가제의 중량비는 약 7 정도이므로, 상기 0.5~30 체적%의 비율은, 대략 3~75 중량%의 비율에 상당한다.
본 발명의 실시형태에 있어서, 수지는 플럭스를 포함해도 좋다. 이 경우, 수지가 함유하는 대류 첨가제(12)는 플럭스용의 용제이다. 플럭스를 사용하면, 비등하는 플럭스용 용제의 대류에 의해서, 용융 땜납 분말의 이동을 촉진하는 효과와 함께, 플럭스의 수지 및/또는 활성화 성분이 땜납 분말 표면에 불가피하게 형성된 산화막의 제거도 실행하는 효과를 동시에 발휘시킬 수 있다. 땜납 분말을 수지(13)에 함유시키기 전에, 땜납 분말 표면의 산화막을 미리 제거해 두는 것이 바람직하지만, 이러한 관리를 할 수 없는 경우에도, 플럭스에 의한 상승 효과에 의해서, 균일성이 더욱 높은 범프를 형성할 수 있다.
본 발명의 범프 형성 방법은, 상기한 바와 같이, 복수의 전극 상에 범프를 균일성 좋게 형성할 수 있을 뿐만 아니라, 매우 단시간에 복수의 범프를 일괄적으로 형성할 수 있다고 하는 우수한 특징이 있다. 이것은, 비등한 대류 첨가제의 대류 속도가 빠른 것이 그 이유인 것으로 생각되지만, 양산화에 적용하는 경우, 코스트 면에서의 메리트는 크다.
또한, 상기의 땜납 분말과 대류 첨가제를 함유하는 수지는, 기판 상에 반도체 칩을 플립 칩 실장할 때에, 기판 또는 반도체 칩의 전극 상에 범프를 형성하기 위한 범프 형성용 수지 조성물로서 사용할 수 있다. 이때, 대류 첨가제의 비점은, 땜납 분말의 융점보다도 낮은 것이 바람직하고, 또한 수지로서는, 열경화성 수지, 열가소성 수지, 또는 자외선 경화 등 광경화성 수지를, 그 주성분으로 하는 것이 바람직하다.
(실시형태 2)
이하에, 상기한 실시형태 1에 대한 여러 가지의 변형예에 의한 실시형태 2에 대하여, 도면을 참조하여 설명한다.
도 6(a)~(d)는 수지에 맞닿는 평판으로서, 그 표면에 금속 패턴을 형성한 것을 사용한 경우의 범프 형성 방법을 나타내는 도면이다.
우선, 도 6(a)에 나타내는 바와 같이, 표면에 복수의 전극(11)이 형성된 기판(10)의 표면에, 땜납 분말(도시되어 있지 않음) 및 대류 첨가제(12)를 함유하는 수지(13)(땜납 분말 및 대류 첨가제를 함유한다)를 도포한다.
이어서, 도 6(b)에 나타내는 바와 같이, 기판(10)의 표면에 도포된 수지(13)의 표면에 평판(14)을 맞닿게 하면서, 기판(10)을 땜납 분말이 용융되는 온도까지 가열한다. 이때, 평판(14)의 평면 상에는, 기판(10) 상에 형성된 복수의 전극(11)과 대향하는 위치에, 전극(11)과 대략 동일한 형상의 금속 패턴(30)이 형성되어 있다.
이 가열 공정에서, 용융된 땜납 분말은, 비등한 대류 첨가제(12)의 대류에 의하여 자기 집합이 촉진되어서, 도 6(c)에 나타내는 바와 같이, 성장한 땜납 볼(15)은, 복수의 전극(11) 상에 자기 정합적으로 일괄 형성된다. 이때, 용융된 땜납 분말의 습윤성이, 기판(10)의 표면보다도 전극(11)의 표면 쪽이 크므로, 성장한 땜납 볼(15)은, 전극(11) 상에 자기 정합적으로 형성되는 것이지만, 전극(11)에 대향하는 위치에도, 평판(14)에 형성된 금속 패턴(30)이 있으므로, 성장한 땜납 볼(15)은, 습윤성이 큰 금속 패턴(30)에 대해서도 자기 정합적으로 형성되어서, 전극(11) 상에의 범프 형성의 선택성을 더욱 높일 수 있다.
마지막으로, 도 6(d)에 나타내는 바와 같이, 평판(14)을 분리하고, 수지(13)를 제거하면, 복수의 전극(11) 상에 범프(16)가 확실하게 형성된 기판(10)이 취득된다.
이어서, 전극 상에 형성되는 범프 높이를 제어하는 방법에 대하여, 도 7 및 도 8을 참조하여 설명한다.
본 발명의 범프 형성 방법은, 복수의 전극 상에 범프의 높이를 더욱 균일하게 형성할 수 있는 것이 특징이지만, 범프가 형성된 기판에, 다른 기판(예로서, 반도체 칩)을 실장할 때, 전극 간의 접합을 확실하게 하기 위하여, 어느 정도의 범프 높이를 필요로 한다. 그러나, 전극의 면적이 작아지면, 전극 상에 충분한 양의 범프를 형성하는 것이 어렵게 된다.
도 7(a) 및 도 7(b)에 나타내는 방법은, 이러한 문제에 대처하는 방법으로서 효과적이다. 기판(10)을 가열하여, 전극(11) 상에 땜납 볼(15)을 형성했을 때, 도 7(a)에 나타내는 바와 같이, 땜납 볼(15)은, 높이 d1의 찌그러진 형상으로 되어 있다. 이어서, 땜납 볼(15)이 용융되어 있는 상태에서, 평판(14)을 분리하면, 도 7(b)에 나타내는 바와 같이, 찌그러진 형상의 땜납 볼(15)은, 자기의 표면장력에 의해서, 높이 d2(d2>d1)인 구상(球狀)의 범프(16)로 변형된다. 이렇게 하여, 충분한 높이의 범프를 형성할 수 있다. 또한, 찌그러진 형상의 땜납 볼(15)의 용적은 균일하게 형성되어 있으므로, 범프(16)의 높이 d2도 균일하게 형성된다.
한편, 범프 높이를 더욱 균일하게 하는 방법으로서, 도 8(a) 및 도 8(b)에 나타내는 바와 같은 방법이 효과적이다. 즉, 도 8(a)에 나타내는 바와 같이, 기판(10)을 가열하여, 전극(11) 상에 땜납 볼(15)을 형성한 후, 기판(10)을 냉각하고, 평판(14)을 분리한다. 이때, 땜납 볼(15)은, 높이 d1의 찌그러진 형상으로 되어 있지만, 이미 냉각 상태로 되어 있으므로, 평판(14)을 분리해도, 그 형상은 변화되지 않고, 높이 d1인 찌그러진 형상의 범프(16)가 전극(11)에 형성되게 된다. 이 방법에 의하면, 범프 높이는, 기판과 평판의 간격으로써 제어할 수 있으므로, 더욱 균일한 높이의 범프를 형성할 수 있다.
이어서, 기판 상에 수지를 공급하는 방법에 대하여, 도 9~도 12를 참조하여 설명한다.
우선, 도 9(a) 및 도 9(b)는 전극(11)이 형성된 기판(10) 상에, 수지(13)가 공급된 상태를 나타내는 평면도, 및 그 단면도이다. 도 9(a)에서, 전극(11)은 원래 보이지 않지만, 이해를 위하여 실선으로 나타내었다. 전극(11)은 기판(10) 상에 어레이 형상으로 형성되어 있다. 이 상태에서, 본 발명의 방법에 따라서, 기판(10)을 가열하면, 전극(11) 상에 균일하고 양호한 범프가 형성된다.
그러나, 도 10(a) 및 도 10(b)에 나타내는 바와 같이, 전극(11)이, 기판(10) 을 주변에 따라서 배열되어 형성되어 있는 경우(즉, 주변 배치의 경우), 기판(10) 상에 수지(13)를 공급하고, 기판(10)을 가열하여, 전극(11) 상에 범프를 형성하면, 도 11에 나타내는 바와 같이, 기판(10)의 중앙 부근에, 땜납 볼(40)이 잔사로서 남아 있는 경우가 있다.
이것은, 기판(10)의 주변에만 전극(11)이 형성되어 있으므로, 수지(13) 중에 분산된 땜납 분말이 용융되어 땜납 볼로 성장한 경우, 기판(10)의 중앙 부근에서 성장한 땜납 볼은, 기판(10)의 주변에 있는 전극(11)으로 이동할 수 없기 때문인 것으로 생각된다.
이 잔사는, 범프 형성 후, 수지(13)를 기판으로부터 제거함으로써, 동시에 제거할 수도 있지만, 수지(13)를 그대로 남긴 상태에서, 기판 실장 프로세스에 투입하는 경우도 있어서, 신뢰성의 면을 고려할 경우에는, 잔사를 생기지 않게 하는 것이 바람직하다.
따라서, 도 12에 나타내는 바와 같이, 수지(13)를, 기판(10)에 형성된 복수의 전극(11)을 피복하도록 공급하고, 전극(11)이 형성되어 있지 않은 기판 중앙의 영역(50)에는, 수지(13)를 공급하지 않도록 함으로써, 상기와 같은 잔사를 생기지 않게 할 수 있다.
이어서, 전극 상에의 범프 형성의 선택성을 향상시키는 방법에 대하여, 도 13 및 도 14를 참조하여 설명한다.
수지(13) 중에 함유되어 있는 용융 땜납 분말을, 선택적으로 전극 상에 형성하는 방법은, 땜납 분말의 습윤성의 차이를 이용한다. 즉, 전극에 대해서는 습윤성 이 크고, 기판에 대해서는 습윤성이 작은 경우에, 전극 상에 선택적으로 땜납 범프가 형성된다.
따라서, 이 습윤성의 상대적인 차를 더욱 크게 할 수 있으면, 전극 상에의 범프 형성의 선택성을 더욱 향상시킬 수 있다. 그 결과, 범프의 균일성을 더욱 향상시킬 수 있다.
도 13은 기판(10) 상에 형성된 전극(11)의 표면에, 땜납 분말에 대하여 습윤성이 큰 금속막(60)이 형성되어 있는 예를 나타낸다. 통상, 전극 재료에는, Cu나 Au가 사용되지만, 다른 땜납 분말에 대한 습윤성이 큰(예로서, Sn계 합금) 금속막(60)을 형성함으로써, 전극 상에의 범프 형성의 선택성을 향상시킬 수 있다.
또한, 도 14는 기판(10)의 표면에, 땜납 분말에 대하여 습윤성이 작은 막(61)이 형성되어 있는 예를 나타낸다. 예로서, 프린트 기판 등에 사용되고 있는 솔더 레지스트는, 땜납 분말에 대한 습윤성이 작으므로, 이러한 막을 형성함으로써, 전극 상에의 범프 형성의 선택성을 향상시킬 수 있다.
이어서, 도 15(a)~(c)를 참조하여, 본 발명의 방법을, 배선 기판 상에의 반도체 칩의 플립 칩 실장에 적용한 예를 설명한다.
우선, 도 15(a)에 나타내는 바와 같이, 표면에 전극(11)이 형성된 배선 기판(10) 상에, 땜납 분말(도시되어 있지 않음)과 대류 첨가제(12)를 함유하는 수지(13)를 도포한다. 여기서는, 예로서 플럭스를 이용하여 대류 첨가제(12)를 함유시키고, 수지(13)에는, 예로서 자외선 경화형 수지를 사용하고 있다.
이어서, 도 15(b)에 나타내는 바와 같이, 표면에 전극 단자(71)가 형성된 반 도체 칩(70)을, 배선 기판(10) 상에 형성된 수지(13) 위에 놓는다. 반도체 칩(70)의 전극 단자(71)는 배선 기판(10)의 전극(11)과 대향하는 위치에 배치된다. 또한, 이 반도체 칩(70)이, 도 1에서 설명한 평판(14)과 동일한 역할을 실행한다.
그리고, 도 15(c)에 나타내는 바와 같이, 배선 기판(10)을 가열함으로써, 땜납 분말을 용융하여, 전극(11)과 전극 단자(71)의 사이에, 땜납 볼(72)이 자기 집합적으로 형성된다. 이에 따라서, 반도체 칩(70)의 전극 단자(71)는, 땜납 볼(72)을 사이에 두고, 배선 기판(10)의 전극(11)과 접속 상태가 된다. 이 상태에서, 자외선 경화형 수지(13)에 자외선(73)을 조사하여, 수지(13)를 경화시킴으로써, 반도체 칩(70)의 플립 칩 실장이 완료된다. 이 경우, 수지(13)가 언더필로서의 기능을 실행하므로, 언더필을 공급하는 것을 생략할 수 있다.
통상의 금속 접합을 사용하는 플립 칩 실장에서는,
1) 배선 기판의 전극 상에 땜납 범프를 형성하는 공정,
2) 반도체 칩을 배선 기판 상에 탑재하고, 땜납 리플로(reflow)에 의해서 범프를 통하여 전극 간의 접합을 실행하는 공정,
3) 배선 기판과 반도체 칩 간에 언더필 재료를 주입하여, 반도체 칩을 고정하는 공정의 3개의 상이한 공정을 필요로 한다.
이것에 대하여, 도 15(a)~(c)에 나타낸 플립 칩 실장에서는, 땜납 범프의 형성과 동시에 전극 간의 접속이 실행되고, 또한 수지(13)가 언더필로서의 기능을 할 수 있으므로, 이 3개의 공정을 땜납 범프의 형성 공정만으로 실행할 수 있어서, 공정 수를 대폭으로 단축할 수 있고, 양산 비용의 절감에 매우 효과적이다.
이상, 본 발명을 바람직한 실시형태로써 설명하였지만, 이러한 기술은 한정 사항이 아니고, 물론, 여러 가지의 변형이 가능하다.
상기한 바와 같은 본 발명은, 이하의 형태를 포함한다:
제1형태: 범프를 형성하는 방법으로서,
(1) 복수의 전극이 형성된 기판을 준비하는 것,
(2) 상기 기판 상에, 땜납 분말 및 대류 첨가제를 함유하는 수지를 공급하는 것, 및
(3) 상기 기판을 상기 땜납 분말이 용융되는 온도로 가열하는 것을 포함하는, 상기 전극 상에 범프를 형성하는 방법.
제2형태: 상기 제1형태에 있어서, 상기 기판의 가열(3)은, 상기 대류 첨가제의 비점보다도 높은 온도로 실행되는 것을 특징으로 하는 범프 형성 방법.
제3형태: 상기 제2형태에 있어서, 상기 기판이 가열될 때(3)에, 상기 비등한 대류 첨가제는, 상기 수지 중에서 대류하는 것을 특징으로 하는 범프 형성 방법.
제4형태: 상기 제1~3형태 중 어느 하나의 형태에 있어서, 상기 기판이 가열될 때(3)에, 상기 땜납 분말은, 용융 상태로 상기 수지 중에서 대류하는 것을 특징으로 하는 범프 형성 방법.
제5형태: 상기 제1~4형태 중 어느 하나의 형태에 있어서, 상기 대류 첨가제는, 용제, 글리세린, 왁스, 이소프로필알코올, 아세트산부틸, 부틸카르비톨 및 에틸렌글리콜로 이루어지는 군(群)으로부터 선택되는 1종 또는 2종 이상의 재료로 구성된 것을 특징으로 하는 범프 형성 방법.
제6형태: 상기 제1~5형태 중 어느 하나의 형태에 있어서, 상기 땜납 분말은, 대략 동일한 입경의 입자로 이루어지는 것을 특징으로 하는 범프 형성 방법.
제7형태: 상기 제1~6형태 중 어느 하나의 형태에 있어서, 상기 기판이 가열될 때(3)에, 상기 기판 상에 공급된 상기 수지 표면에 평판을 맞닿게 하면서, 상기 기판을 가열하는 것을 특징으로 하는 범프 형성 방법.
제8형태: 상기 제7형태에 있어서, 상기 기판 상에 형성된 전극과 상기 평판의 사이에, 일정한 폭의 간극이 형성되도록 평판을 유지하는 것을 특징으로 하는 범프 형성 방법.
제9형태: 상기 제8형태에 있어서, 상기 기판이 가열될 때(3)에, 상기 기판 상에 형성된 전극과 상기 평판의 사이에 형성된 일정한 간극은, 상기 땜납 분말의 입경보다도 넓은 것을 특징으로 하는 범프 형성 방법.
제10형태: 상기 제7형태에 있어서, 상기 기판이 가열될 때(3)에, 상기 평판에 일정한 압력을 가함으로써, 상기 수지를 압압하면서, 상기 기판을 가열하는 것을 특징으로 하는 범프 형성 방법.
제11형태: 상기 제7~10형태 중 어느 하나의 형태에 있어서, 상기 기판이 가열될 때(3)에, 상기 비등한 대류 첨가제는, 상기 기판과 상기 평판의 사이에 형성된 간극의 주변부로부터, 외부로 증발하는 것을 특징으로 하는 범프 형성 방법.
제12형태: 상기 제1~11형태 중 어느 하나의 형태에 있어서, 상기 평판의 상기 기판에 대향하는 평면 상의, 상기 기판에 형성된 복수의 전극과 대향하는 위치에, 상기 전극과 대략 동일한 형상의 금속 패턴이 형성되어 있는 것을 특징으로 하는 범프 형성 방법.
제13형태: 상기 제7~12형태 중 어느 하나의 형태에 있어서, 상기 기판이 가열될 때(3)에, 상기 전극 상에 범프가 형성된 후, 평판을 제거하는 것을 특징으로 하는 범프 형성 방법.
제14형태: 상기 제13형태에 있어서, 상기 기판을 냉각하지 않고 상기 평판을 제거하고, 상기 전극 상에, 상기 전극과 상기 평판의 사이에 형성된 간극의 간격보다도 높은 범프를 형성하는 것을 특징으로 하는 범프 형성 방법.
제15형태: 상기 제7~13형태 중 어느 하나의 형태에 있어서, 상기 기판이 가열될 때(3)에, 상기 기판을 냉각하는 공정을 추가로 포함하고,
상기 기판의 냉각 후, 상기 수지 표면에 맞닿아 있는 평판을, 상기 수지 표면으로부터 분리하는 것을 특징으로 하는 범프 형성 방법.
제16형태: 상기 제1~15형태 중 어느 하나의 형태에 있어서, 상기 기판이 가열될 때(3)에, 상기 기판을 냉각하는 공정을 포함하고,
상기 기판의 냉각 후, 상기 수지를 제거하는 공정을 포함하는 것을 특징으로 하는 범프 형성 방법.
제17형태: 상기 제1~16형태 중 어느 하나의 형태에 있어서, 상기 기판이 가열될 때(3)에, 상기 수지의 점도가 저하하는 온도로 실행되는 것을 특징으로 하는 범프 형성 방법.
제18형태: 상기 제1~17형태 중 어느 하나의 형태에 있어서, 상기 기판 상에 수지가 공급될 때(1)에, 상기 수지는, 적어도 상기 기판에 형성된 복수의 전극을 피복하도록 공급되고,
상기 기판이 가열될 때(3)에, 상기 용융된 땜납 분말을 상기 전극 상에 자기 집합시킴으로써, 상기 전극 상에만 범프가 형성되는 것을 특징으로 하는 범프 형성 방법.
제19형태: 상기 제1~18형태 중 어느 하나의 형태에 있어서, 상기 복수의 전극의 표면에, 상기 땜납 분말에 대하여, 습윤성이 큰 금속막이 형성되어 있는 것을 특징으로 하는 범프 형성 방법.
제20형태: 상기 제1~19형태 중 어느 하나의 형태에 있어서, 상기 복수의 전극이 형성되어 있지 않은 상기 기판의 표면에는, 상기 땜납 분말에 대하여, 습윤성이 낮은 막이 형성되어 있는 것을 특징으로 하는 범프 형성 방법.
제21형태: 상기 제7~15형태 중 어느 하나의 형태에 있어서, 상기 평판은, 상기 땜납 분말에 대하여, 습윤성이 낮은 재료로 되어 있는 것을 특징으로 하는 범프 형성 방법.
제22형태: 상기 제1~21형태 중 어느 하나의 형태에 있어서, 상기 땜납 분말은, 납이 없는 땜납 재료로 구성된 것을 특징으로 하는 범프 형성 방법.
제23형태: 상기 제1~22형태 중 어느 하나의 형태에 있어서, 상기 땜납 분말은, 0.5~30 체적%의 비율로, 상기 수지 중에 함유되어 있는 것을 특징으로 하는 범프 형성 방법.
제24형태: 기판 표면에 형성된 복수의 전극 상에 형성된 땜납 범프로서,
상기 땜납 범프는, 상기 기판 상에 공급된, 땜납 분말 및 대류 첨가제를 함 유하는 수지 중의 땜납 분말이 용융되어서, 상기 전극 상에 자기 집합하여 형성된 것을 특징으로 하는 땜납 범프.
제25형태: 상기 제24형태에 있어서, 상기 기판이, 배선 기판 또는 반도체 칩인 것을 특징으로 하는 땜납 범프.
제26형태: 상기 제24 또는 25형태에 있어서, 상기 땜납 분말은, 납이 없는 땜납 재료로 구성된 것을 특징으로 하는 땜납 범프.
제27형태: 기판 또는 반도체 칩의 전극 상에의 범프 형성에 사용하는 범프 형성용 수지 조성물로서,
땜납 분말과 대류 첨가제를 함유하고 있는 수지로 구성된 것을 특징으로 하는 범프 형성용 수지 조성물.
제28형태: 상기 제27형태에 있어서, 상기 대류 첨가제의 비점은, 상기 땜납 분말의 융점보다도 낮은 것을 특징으로 하는 범프 형성용 수지 조성물.
제29형태: 상기 제27 또는 28형태에 있어서, 상기 대류 첨가제는, 용제, 글리세린, 왁스, 이소프로필알코올, 아세트산부틸, 부틸카르비톨 및 에틸렌글리콜로 이루어지는 군으로부터 선택되는 1종 또는 2종 이상의 재료로 구성된 것을 특징으로 하는 범프 형성용 수지 조성물.
제30형태: 상기 제27~29형태 중 어느 하나의 형태에 있어서, 수지는, 열경화성 수지, 열가소성 수지, 또는 광경화성 수지의 어느 하나를 주성분으로 하는 것을 특징으로 하는 범프 형성용 수지 조성물.
본 발명에 의하면, 다수의 미세 범프를 균일성 좋게 형성할 수 있고, 또한 생산성이 높은 범프 형성 방법을 제공할 수 있다.
(관련 출원의 상호 참조)
본 출원은, 일본국 특허출원 제2004-257206호(출원일: 2004년 9월 3일, 발명의 명칭: "범프 형성 방법 및 땜납 범프") 및 일본국 특허출원 제2005-091336호(출원일: 2005년 3월 28일, 발명의 명칭: "범프 형성 방법 및 땜납 범프")에 근거하여 파리 조약상의 우선권을 주장한다. 이 출원에 개시된 내용은 모두, 이 인용에 의해서, 본 명세서에 포함되는 것으로 한다.

Claims (30)

  1. 전극 상에 범프를 형성하는 방법으로서,
    (1) 복수의 전극이 형성된 기판을 준비하는 공정,
    (2) 상기 기판 상에, 땜납 분말 및 대류 첨가제를 함유하는 수지를 공급하는 공정, 및
    (3) 상기 기판을 상기 땜납 분말이 용융되는 온도로 가열하는 공정을 포함하며,
    상기 기판을 가열하는 공정(3)은, 상기 대류 첨가제의 비점보다도 높은 온도로 실행되는 것을 특징으로 하는 범프 형성 방법.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 기판을 가열하는 공정(3)에서, 상기 대류 첨가제는 비등(沸騰)해서, 상기 수지 중에서 대류하는 것을 특징으로 하는 범프 형성 방법.
  4. 청구항 1에 있어서,
    상기 기판을 가열하는 공정(3)에서, 상기 땜납 분말은, 용융 상태로 상기 수지 중에서 대류하는 것을 특징으로 하는 범프 형성 방법.
  5. 청구항 1에 있어서,
    상기 대류 첨가제는, 용제, 글리세린, 왁스, 이소프로필알코올, 아세트산부틸, 부틸카르비톨 및 에틸렌글리콜로 이루어지는 군(群)으로부터 선택되는 1종 또는 2종 이상의 재료로 구성된 것을 특징으로 하는 범프 형성 방법.
  6. 청구항 1에 있어서,
    상기 땜납 분말은, 동일한 입경의 입자로 이루어지는 것을 특징으로 하는 범프 형성 방법.
  7. 청구항 1에 있어서,
    상기 기판을 가열하는 공정(3)에서, 상기 기판 상에 공급된 상기 수지 표면에 평판을 맞닿게 하면서, 상기 기판을 가열하는 것을 특징으로 하는 범프 형성 방법.
  8. 청구항 7에 있어서,
    상기 기판 상에 형성된 전극과 상기 평판의 사이에, 일정한 폭의 간극이 형성되도록 평판을 유지하는 것을 특징으로 하는 범프 형성 방법.
  9. 청구항 8에 있어서,
    상기 기판을 가열하는 공정(3)에서, 상기 기판 상에 형성된 전극과 상기 평판의 사이에 형성된 일정한 간극은, 상기 땜납 분말의 입경보다도 넓은 것을 특징으로 하는 범프 형성 방법.
  10. 청구항 7에 있어서,
    상기 기판을 가열하는 공정(3)에서, 상기 평판에 일정한 압력을 가함으로써, 상기 수지를 압압(押壓)하면서, 상기 기판을 가열하는 것을 특징으로 하는 범프 형성 방법.
  11. 청구항 7에 있어서,
    상기 기판을 가열하는 공정(3)에서, 상기 대류 첨가제는 비등해서, 상기 기판과 상기 평판의 사이에 형성된 간극의 주변부로부터 외부로 증발하는 것을 특징으로 하는 범프 형성 방법.
  12. 청구항 7에 있어서,
    상기 평판의 상기 기판에 대향하는 평면 상의, 상기 기판에 형성된 복수의 전극과 대향하는 위치에, 상기 전극과 동일한 형상의 금속 패턴이 형성되어 있는 것을 특징으로 하는 범프 형성 방법.
  13. 청구항 7에 있어서,
    상기 기판을 가열하는 공정(3)에서, 상기 전극 상에 범프가 형성된 후, 평판을 제거하는 것을 특징으로 하는 범프 형성 방법.
  14. 청구항 13에 있어서,
    상기 기판을 냉각하지 않고 상기 평판을 제거하고, 상기 전극 상에, 상기 전극과 상기 평판의 사이에 형성된 간극의 간격보다도 높은 범프를 형성하는 것을 특징으로 하는 범프 형성 방법.
  15. 청구항 7에 있어서,
    상기 기판을 가열하는 공정(3)의 다음에, 상기 기판을 냉각하는 공정을 추가로 포함하고,
    상기 기판의 냉각 후, 상기 수지 표면에 맞닿아 있는 평판을, 상기 수지 표면으로부터 분리하는 것을 특징으로 하는 범프 형성 방법.
  16. 청구항 1에 있어서,
    상기 기판을 가열하는 공정(3)의 다음에, 상기 기판을 냉각하는 공정을 포함하고,
    상기 기판의 냉각 후, 상기 수지를 제거하는 공정을 포함하는 것을 특징으로 하는 범프 형성 방법.
  17. 청구항 1에 있어서,
    상기 기판을 가열하는 공정(3)은, 상기 수지의 점도(粘度)가 저하하는 온도로 실행되는 것을 특징으로 하는 범프 형성 방법.
  18. 청구항 1에 있어서,
    상기 기판 상에의 수지의 공급 공정(1)에서, 상기 수지는, 적어도 상기 기판에 형성된 복수의 전극을 피복하도록 공급되고,
    상기 기판을 가열하는 공정(3)에서, 상기 용융된 땜납 분말을 상기 전극 상에 자기 집합시킴으로써, 상기 전극 상에만 범프가 형성되는 것을 특징으로 하는 범프 형성 방법.
  19. 청구항 1에 있어서,
    상기 복수의 전극의 표면에, 상기 땜납 분말에 대하여, 습윤성이 큰 금속막이 형성되어 있는 것을 특징으로 하는 범프 형성 방법.
  20. 청구항 1에 있어서,
    상기 복수의 전극이 형성되어 있지 않은 상기 기판의 표면에는, 상기 땜납 분말에 대하여, 습윤성이 낮은 막이 형성되어 있는 것을 특징으로 하는 범프 형성 방법.
  21. 청구항 7에 있어서,
    상기 평판은, 상기 땜납 분말에 대하여, 습윤성이 낮은 재료로 되어 있는 것을 특징으로 하는 범프 형성 방법.
  22. 청구항 1에 있어서,
    상기 땜납 분말은, 납이 없는 땜납 재료로 구성된 것을 특징으로 하는 범프 형성 방법.
  23. 청구항 1에 있어서,
    상기 땜납 분말은, 0.5~30 체적%의 비율로, 상기 수지 중에 함유되어 있는 것을 특징으로 하는 범프 형성 방법.
  24. 기판 표면에 형성된 복수의 전극 상에 형성된 땜납 범프로서,
    상기 땜납 범프는, 상기 기판 상에 공급된, 땜납 분말 및 대류 첨가제를 함유하는 수지 중의 땜납 분말이 용융되어서, 상기 전극 상에 자기 집합하여 형성되며,
    상기 땜납 분말은 납이 없는 땜납 재료로 구성된 것을 특징으로 하는 땜납 범프.
  25. 청구항 24에 있어서,
    상기 기판은 배선 기판 또는 반도체 칩인 것을 특징으로 하는 땜납 범프.
  26. 삭제
  27. 기판 또는 반도체 칩의 전극 상에의 범프 형성에 사용하는 범프 형성용 수지 조성물로서,
    땜납 분말과 대류 첨가제를 함유하고 있는 수지로 구성되며,
    상기 대류 첨가제의 비점은 상기 땜납 분말의 융점보다도 낮은 것을 특징으로 하는 범프 형성용 수지 조성물.
  28. 삭제
  29. 청구항 27에 있어서,
    상기 대류 첨가제는, 용제, 글리세린, 왁스, 이소프로필알코올, 아세트산부틸, 부틸카르비톨 및 에틸렌글리콜로 이루어지는 군으로부터 선택되는 1종 또는 2종 이상의 재료로 구성된 것을 특징으로 하는 범프 형성용 수지 조성물.
  30. 청구항 27에 있어서,
    수지는, 열경화성 수지, 열가소성 수지, 또는 광경화성 수지의 어느 하나로 하는 것을 특징으로 하는 범프 형성용 수지 조성물.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170084826A (ko) * 2016-01-13 2017-07-21 삼원액트 주식회사 회로 기판

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3955302B2 (ja) * 2004-09-15 2007-08-08 松下電器産業株式会社 フリップチップ実装体の製造方法
KR101215243B1 (ko) 2004-12-17 2012-12-24 파나소닉 주식회사 플립 칩 실장용 수지 조성물 및 범프 형성용 수지 조성물
WO2006103949A1 (ja) * 2005-03-29 2006-10-05 Matsushita Electric Industrial Co., Ltd. フリップチップ実装方法および基板間接続方法
WO2006103948A1 (ja) * 2005-03-29 2006-10-05 Matsushita Electric Industrial Co., Ltd. フリップチップ実装方法およびバンプ形成方法
KR101175482B1 (ko) 2005-04-06 2012-08-20 파나소닉 주식회사 플립 칩 실장 방법 및 범프 형성 방법
JP4402718B2 (ja) * 2005-05-17 2010-01-20 パナソニック株式会社 フリップチップ実装方法
JP4536603B2 (ja) * 2005-06-09 2010-09-01 新光電気工業株式会社 半導体装置の製造方法及び半導体装置用実装基板及び半導体装置
JP2008544512A (ja) * 2005-06-16 2008-12-04 イムベラ エレクトロニクス オサケユキチュア 回路基板構造体およびその製造方法
JP4522939B2 (ja) * 2005-10-31 2010-08-11 アルプス電気株式会社 基板と部品間の接合構造及びその製造方法
WO2007108290A1 (ja) * 2006-03-16 2007-09-27 Matsushita Electric Industrial Co., Ltd. バンプ形成方法およびバンプ形成装置
JP5173214B2 (ja) * 2006-03-17 2013-04-03 パナソニック株式会社 導電性樹脂組成物とこれを用いた電極間の接続方法及び電子部品と回路基板の電気接続方法
US8297488B2 (en) 2006-03-28 2012-10-30 Panasonic Corporation Bump forming method using self-assembling resin and a wall surface
DE102006016276B3 (de) * 2006-03-31 2007-07-12 Siemens Ag Verfahren zum Aufbringen von Lotpartikeln auf Kontaktflächen sowie hierfür geeignete Lotpartikel und Bauteile mit Kontaktflächen
JP4902867B2 (ja) * 2006-04-19 2012-03-21 パナソニック株式会社 電子部品の接続方法及び突起電極の形成方法、並びに電子部品実装体及び突起電極の製造装置
JP4848941B2 (ja) * 2006-11-28 2011-12-28 パナソニック株式会社 電子部品実装構造体とその製造方法
JP4702271B2 (ja) * 2006-11-30 2011-06-15 パナソニック株式会社 導電性バンプの形成方法
US8120188B2 (en) 2006-11-28 2012-02-21 Panasonic Corporation Electronic component mounting structure and method for manufacturing the same
JP2008198745A (ja) * 2007-02-09 2008-08-28 Sumitomo Bakelite Co Ltd 半田バンプの形成方法、半田バンプ、半導体装置および半導体装置の製造方法
US9426899B2 (en) 2007-04-27 2016-08-23 Panasonic Intellectual Property Management Co., Ltd. Electronic component assembly
US20090057378A1 (en) * 2007-08-27 2009-03-05 Chi-Won Hwang In-situ chip attachment using self-organizing solder
JP2009186707A (ja) * 2008-02-06 2009-08-20 Seiko Epson Corp 電気光学装置の製造方法、電気光学装置
JP5363789B2 (ja) * 2008-11-18 2013-12-11 スタンレー電気株式会社 光半導体装置
JP5106457B2 (ja) * 2009-03-24 2012-12-26 パナソニック株式会社 電子部品接合方法とバンプ形成方法およびその装置
KR101234597B1 (ko) 2009-10-15 2013-02-22 한국전자통신연구원 플립 칩 본딩 방법 및 그의 구조
JP5604957B2 (ja) * 2010-04-23 2014-10-15 日立化成株式会社 リフローフィルム、及びそれを用いた半田バンプの形成方法、電極間の接合方法
KR101678749B1 (ko) 2011-10-26 2016-12-06 히타치가세이가부시끼가이샤 리플로우 필름, 땜납 범프 형성 방법, 땜납 접합의 형성 방법 및 반도체 장치
JP2013224362A (ja) * 2012-04-20 2013-10-31 Nitto Denko Corp 接合シート、電子部品およびそれらの製造方法
KR101940237B1 (ko) 2012-06-14 2019-01-18 한국전자통신연구원 미세 피치 pcb 기판에 솔더 범프 형성 방법 및 이를 이용한 반도체 소자의 플립 칩 본딩 방법
KR101988890B1 (ko) * 2012-10-30 2019-10-01 한국전자통신연구원 솔더 온 패드의 제조방법 및 그를 이용한 플립 칩 본딩 방법
US9793198B2 (en) 2014-05-12 2017-10-17 Invensas Corporation Conductive connections, structures with such connections, and methods of manufacture
US9437566B2 (en) 2014-05-12 2016-09-06 Invensas Corporation Conductive connections, structures with such connections, and methods of manufacture
US20170216947A1 (en) * 2014-07-28 2017-08-03 Xin Yang Systems and methods for reinforced adhesive bonding
JP2016143741A (ja) * 2015-01-30 2016-08-08 国立大学法人大阪大学 電子部品の実装方法、電子部品付き基板およびその接合層、ならびに接合用材料層付き基板およびシート状接合用部材
US9331043B1 (en) 2015-01-30 2016-05-03 Invensas Corporation Localized sealing of interconnect structures in small gaps
JP2017108046A (ja) * 2015-12-11 2017-06-15 ルネサスエレクトロニクス株式会社 半導体装置
JP6945276B2 (ja) * 2016-03-31 2021-10-06 デクセリアルズ株式会社 異方性導電接続構造体
AT518666B1 (de) * 2016-09-21 2017-12-15 Zkw Group Gmbh Kraftfahrzeug-Scheinwerfer
US10777483B1 (en) * 2020-02-28 2020-09-15 Arieca Inc. Method, apparatus, and assembly for thermally connecting layers

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06125169A (ja) * 1992-10-13 1994-05-06 Fujitsu Ltd 予備はんだ法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0747233B2 (ja) * 1987-09-14 1995-05-24 古河電気工業株式会社 半田析出用組成物および半田析出方法
JPH02251145A (ja) 1989-03-24 1990-10-08 Citizen Watch Co Ltd 突起電極形成方法
JP3214995B2 (ja) * 1993-12-28 2001-10-02 株式会社日立製作所 電子回路の製造方法
US5062896A (en) * 1990-03-30 1991-11-05 International Business Machines Corporation Solder/polymer composite paste and method
US5346558A (en) * 1993-06-28 1994-09-13 W. R. Grace & Co.-Conn. Solderable anisotropically conductive composition and method of using same
JP3537871B2 (ja) 1993-07-05 2004-06-14 昭和電工株式会社 はんだコートおよびその形成方法
EP1050888B1 (en) * 1998-08-28 2010-10-06 Panasonic Corporation Conductive paste, conductive structure using the same, electronic part, module, circuit board, method for electrical connection, method for manufacturing circuit board, and method for manufacturing ceramic electronic part
JP3996276B2 (ja) * 1998-09-22 2007-10-24 ハリマ化成株式会社 ソルダペースト及びその製造方法並びにはんだプリコート方法
JP2001219294A (ja) 1999-12-03 2001-08-14 Tdk Corp 熱硬化性はんだ付け用フラックスおよびはんだ付け方法
US6402013B2 (en) * 1999-12-03 2002-06-11 Senju Metal Industry Co., Ltd Thermosetting soldering flux and soldering process
JP3423930B2 (ja) * 1999-12-27 2003-07-07 富士通株式会社 バンプ形成方法、電子部品、および半田ペースト
JP2001329048A (ja) 2000-03-15 2001-11-27 Harima Chem Inc 封止充填剤用液状エポキシ樹脂組成物
JP3615206B2 (ja) * 2001-11-15 2005-02-02 富士通株式会社 半導体装置の製造方法
JP3769688B2 (ja) 2003-02-05 2006-04-26 独立行政法人科学技術振興機構 端子間の接続方法及び半導体装置の実装方法
WO2004070827A1 (ja) * 2003-02-05 2004-08-19 Senju Metal Industry Co., Ltd. 端子間の接続方法及び半導体装置の実装方法
US20060027936A1 (en) * 2004-08-05 2006-02-09 Fujitsu Limited Method for processing base
JP4130668B2 (ja) * 2004-08-05 2008-08-06 富士通株式会社 基体の加工方法
WO2006103948A1 (ja) * 2005-03-29 2006-10-05 Matsushita Electric Industrial Co., Ltd. フリップチップ実装方法およびバンプ形成方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06125169A (ja) * 1992-10-13 1994-05-06 Fujitsu Ltd 予備はんだ法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170084826A (ko) * 2016-01-13 2017-07-21 삼원액트 주식회사 회로 기판
WO2017122974A3 (ko) * 2016-01-13 2018-08-02 삼원액트 주식회사 회로 기판
KR102315634B1 (ko) * 2016-01-13 2021-10-22 삼원액트 주식회사 회로 기판
US11291123B2 (en) 2016-01-13 2022-03-29 Samwon Act Co., Ltd. Circuit board

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