KR20170084826A

KR20170084826A - 회로 기판

Info

Publication number: KR20170084826A
Application number: KR1020160004150A
Authority: KR
Inventors: 이경열; 이경욱; 정준상; 이양석; 김만; 이주열; 이상열
Original assignee: 삼원액트 주식회사; 한국기계연구원; (주)이모트
Priority date: 2016-01-13
Filing date: 2016-01-13
Publication date: 2017-07-21
Also published as: US20190029124A1; WO2017122974A2; WO2017122974A3; KR102315634B1; US11291123B2

Abstract

본 발명은 회로부 영역과 단자부 영역을 포함하는 베이스 기판; 상기 베이스 기판의 상부에 형성되는 회로 패턴; 및 상기 회로 패턴의 상부에 형성되는 저융점 금속층을 포함하는 회로 기판에 관한 것으로, 포토레지스트 공정을 배제하여 제조시간과 제조단가를 낮출 수 있는 회로기판을 제조할 수 있다.

Description

회로 기판{A Circuit Board}

본 발명은 회로 기판에 관한 것으로서, 더욱 상세하게는 외부 연결단자부 영역 및/또는 내부 연결단자부 영역을 포함하는 회로 기판에 관한 것이다.

일반적으로 회로 기판은 현재 제조되고 있는 많은 분야의 전기, 전자제품에서 가장 기초가 되는 부품으로서, 생활 가전제품인 LCD TV, DVD, 데스크용 컴퓨터, 노트북 PC, 디지털 카메라 및 Mobile phone, PDA, MP3 등에 광범위하게 적용되고 있다.

또한, 전기, 전자기기에서 디지털 방식의 급속한 발전과 반도체 개발의 첨단화로 인해서, 소형화, 고밀도 및 고기능의 인쇄회로기판이 디지털 위성 수신장치, DVR 감시장치, 팜탑 컴퓨터, 반도체용 모듈, 반도체 검사장치, 자동차 전장품에 적용은 물론이고, 방위산업 첨단무기인 미사일 탄두, 전투기 및 인공위성 등에 이르기까지 인쇄회로기판의 활용이 점차 확대되어 가고 있다.

이러한 회로 기판은 상기 회로 기판에 인쇄된 회로와 그외 장치를 연결시키기 위하여, 단자부를 필수적으로 포함하게 된다.

즉, 상기 회로 기판은 회로부와 단자부로 구분되어, 상기 단자부는 상기 회로기판의 회로부와 상기 회로기판의 외부에 위치하는 그외 장치를 연결하게 된다.

도 1a 내지 도 1e는 일반적인 회로 기판의 단자부를 제조하는 방법을 설명하기 위한 개략적인 단면도이다.

먼저, 도 1a를 참조하면, 일반적인 회로 기판의 단자부를 제조하는 방법은 기판(110)의 상부에 회로 패턴(120)을 형성한다.

상기 회로 기판은 회로부와 단자부를 포함할 수 있으며, 상기 회로 패턴은 회로부와 단자부에 연속적으로 형성될 수 있다.

이때, 상기 회로 패턴(120)은 구리 또는 구리 합금으로 이루어질 수 있으며, 상기 회로 패턴의 재질을 제한하는 것은 아니다.

한편, 도면에는 도시하지 않았으나, 상기 회로 패턴을 형성하는 것은 공지된 포토레지스트와 식각 공정을 통해 제조할 수 있다.

예를 들면, 상기 기판(110)의 전면에 금속박막층(미도시)을 형성한다.

다음으로, 상기 금속박막층의 상부에 포토레지스트층(미도시)을 형성한 후, 상기 포토레지스트층을 노광 및 현상함으로써 원하는 형상의 포토레지스트 패턴(미도시)을 형성하고, 형성된 포토레지스트 패턴을 마스킹 레지스트로 하여, 상기 금속박막층을 식각함으로써, 상기 회로 패턴(120)을 형성할 수 있다.

다음으로, 도 1b를 참조하면, 상기 회로 패턴(120)의 상부에 포토레지스트막 패턴(130)을 형성한다.

이때, 상기 포토레지스트막 패턴(130)은 상기 회로 기판의 단자부를 제외한 모든 영역을 커버하고 있다.

즉, 상기 포토레지스트막 패턴(130)은 상기 단자부를 노출시키기 위한 개구 영역(131)을 포함하고 있다.

다음으로, 도 1c를 참조하면, 상기 포토레지스트막 패턴(130)의 개구 영역(131)에 솔더 도금층(140)을 형성한다.

상기 솔더 도금층은 Sn 또는 Sn 합금으로 이루어질 수 있으며, 이때, 상기 Sn 합금은 Sn-Cu, Sn-Ag 또는 Sn-Bi일 수 있고 다만, 상기 솔더 도금층의 재질을 제한하는 것은 아니다.

한편, 상기 솔더 도금층은 공지된 전기 도금방법에 의해 형성될 수 있으며, 다만, 본 발명에서 상기 솔더 도금층의 형성방법을 제한하는 것은 아니다.

계속해서, 도 1d를 참조하면, 상기 솔더 도금층(140)을 열처리 하여, 솔더링부(140')를 형성한다.

즉, 상기 솔더 도금층(140)을 열처리함에 의하여, 상기 솔더 도금층은 용융되며, 상기 용융된 솔더 도금층은 다시 냉각되면서 표면장력에 의하여, 도 1d에 도시된 바와 같은 구형은 솔더링부(140')가 형성될 수 있다.

이후, 도 1e에 도시된 바와 같이, 상기 기판 상에 형성된 상기 포토레지스트막을 제거함으로써, 회로부와 단자부를 포함하는 회로 기판을 제조할 수 있다.

하지만, 이러한 일반적인 구조의 회로 기판은 상기 단자부를 제조함에 있어서, 별도의 포토레지스트 공정을 진행해야 하는 문제점이 있다.

즉, 상술한 바와 같이, 단자부를 형성하기 위하여, 상기 단자부를 노출시키는 개구 영역을 포함하는 포토레지스트 막을 제조하고, 상기 포토레지스트막을 마스크로 하여 상기 단자부에 솔더 도금층을 형성하는 공정을 진행해야 하므로, 따라서, 별도의 포토레지스트 공정이 필수적에 해당한다.

따라서, 이러한 포토레지스트 공정은 제조시간과 제조단가의 상승요인이 되는 문제점이 있다.

한편, 이와 같은 일반적인 회로기판은 다수의 기판이 적층된 적층형 회로기판으로 구성할 수 있다.

이때, 적층형 회로기판을 구성하기 위해서는 예를 들어, 제1회로기판과 제2회로기판을 전기적으로 연결하기 위한 내부 연결단자가 필요하다.

하지만, 일반적인 적층형 회로기판에서 내부 연결단자를 구성하기 위해서는 내부 연결단자부에 별도의 도금층을 구성해야 하며, 이는 제조공정의 증가로 인하여, 제조시간과 제조단가의 상승요인이 되는 문제점이 있다.

한국등록특허 10-0957418

본 발명이 해결하고자 하는 과제는 포토레지스트 공정을 배제하여 제조시간과 제조단가를 낮출 수 있는 회로기판의 제조 방법을 제공하는데 그 목적이 있다.

또한, 본 발명은 내부 연결단자부를 형성하기 위한 추가적인 도금층 형성 공정을 배제하여, 제조시간과 제조단가를 낮출 수 있는 회로기판의 제조 방법을 제공하는데 그 목적이 있다.

본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 지적된 문제점을 해결하기 위해서 본 발명은 회로부 영역과 단자부 영역을 포함하는 베이스 기판; 상기 베이스 기판의 상부에 형성되는 회로 패턴; 및 상기 회로 패턴의 상부에 형성되는 저융점 금속층을 포함하는 회로 기판을 제공한다.

또한, 본 발명은 상기 저융점 금속층은, 상기 회로부 영역에 위치하는 제1저융점 금속층; 상기 단자부 영역에 위치하는 제2저융점 금속층; 및 상기 회로부 영역에 위치하고, 상기 단자부 영역에 인접하여 위치하는 제3저융점 금속층을 포함하는 회로 기판을 제공한다.

또한, 본 발명은 상기 저융점 금속층은 100 ~ 250℃의 온도 범위에서 용융되는 금속으로 이루어지는 회로 기판을 제공한다.

또한, 본 발명은 상기 제2저융점 금속층을 열처리함에 의하여, 상기 제2저융점 금속층은 솔더링부를 형성하고, 상기 제3저융점 금속층을 열처리함에 의하여, 용융된 상기 제3저융점 금속층의 일부가 상기 제2저융점 금속층(240)으로 이동하여 상기 솔더링부를 형성하는 회로 기판을 제공한다.

또한, 본 발명은 상기 제3저융점 금속층은 경사면을 포함하는 회로 기판을 제공한다.

또한, 본 발명은 회로부 영역과 단자부 영역을 포함하는 베이스 기판을 제공하는 단계; 베이스 기판의 상부에 회로 패턴을 형성하는 단계; 상기 회로부 영역에 위치하는 제1저융점 금속층, 상기 단자부 영역에 위치하는 제2저융점 금속층 및 상기 회로부 영역에 위치하고, 상기 단자부 영역에 인접하여 위치하는 제3저융점 금속층을 포함하는 저융점 금속층을 형성하는 단계; 및 상기 제2저융점 금속층을 열처리하여 솔더링부를 형성하는 단계를 포함하는 회로 기판의 제조방법을 제공한다.

또한, 본 발명은 상기 제2저융점 금속층을 열처리함에 의하여, 상기 제2저융점 금속층은 용융되며, 상기 용융된 제2저융점 금속층은 다시 냉각되면서 표면장력에 의하여, 상기 솔더링부가 형성되는 회로 기판의 제조방법을 제공한다.

또한, 본 발명은 상기 제2저융점 금속층을 열처리함에 의하여, 상기 제2저융점 금속층 제공된 열은 상기 제3저융점 금속층에 전달되고, 상기 제3저융점 금속층의 일부가 용융되어, 용융된 상기 제3저융점 금속층의 일부가 상기 제2저융점 금속층으로 이동하여 상기 솔더링부를 형성하는 회로 기판의 제조방법을 제공한다.

또한, 본 발명은 제1회로기판 및 상기 제1회로기판과 적층되는 제2회로기판을 포함하는 적층형 회로기판에 있어서, 상기 제1회로기판은, 제1회로부 영역과 제1내부 연결단자부 영역을 포함하는 제1베이스 기판; 상기 제1베이스 기판의 상부에 형성되는 제1회로 패턴; 상기 제1회로 패턴의 상부에 위치하는 제1저융점 금속층을 포함하고, 상기 제1내부 연결단자부 영역은 제1쓰루홀 영역을 포함하며, 상기 제1쓰루홀 영역은 측면 제1저융점 금속층을 포함하고, 상기 제2회로기판은 제2회로부 영역과 제2내부 연결단자부 영역을 포함하는 제2베이스 기판; 상기 제2베이스 기판의 상부에 형성되는 제2회로 패턴; 상기 제2회로 패턴의 상부에 위치하는 제2저융점 금속층을 포함하고, 상기 제2내부 연결단자부 영역은 제2쓰루홀 영역을 포함하며, 상기 제2쓰루홀 영역은 측면 제2저융점 금속층을 포함하는 적층형 회로기판을 제공한다.

또한, 본 발명은 상기 측면 제1저융점 금속층과 상기 측면 제2저융점 금속층이 상호 연결되는 연결부를 포함하는 적층형 회로기판을 제공한다.

또한, 본 발명은 회로부 영역과 내부 연결단자부 영역을 포함하는 베이스 기판; 상기 베이스 기판의 제1면에 형성되는 제1회로 패턴; 상기 제1회로 패턴의 상부에 위치하는 제1저융점 금속층; 상기 베이스 기판의 제2면에 형성되는 제2회로 패턴; 및 상기 제2회로 패턴의 상부에 위치하는 제2저융점 금속층을 포함하고, 상기 제1저융점 금속층은 상기 제1회로 패턴의 상면에 위치하는 상면 제1저융점 금속층 및 상기 제1회로패턴의 측면에 위치하는 측면 제1저융점 금속층을 포함하며, 상기 제2저융점 금속층은 상기 제2회로 패턴의 상면에 위치하는 상면 제2저융점 금속층 및 상기 제2회로패턴의 측면에 위치하는 측면 제2저융점 금속층을 포함하고, 상기 내부 연결단자부 영역은 쓰루홀 영역을 포함하며, 상기 쓰루홀 영역은 상기 측면 제1저융점 금속층 및 상기 측면 제2저융점 금속층을 포함하는 양면형 회로기판을 제공한다.

또한, 본 발명은 상기 측면 제1저융점 금속층과 상기 측면 제2저융점 금속층이 상호 연결되는 연결부를 포함하는 양면형 회로기판을 제공한다.

상기한 바와 같은 본 발명에 따르면, 포토레지스트 공정을 배제하여 제조시간과 제조단가를 낮출 수 있는 회로기판을 제조할 수 있다.

또한, 본 발명은 내부 연결단자부를 형성하기 위한 추가적인 도금층 형성 공정을 배제하여, 제조시간과 제조단가를 낮출 수 있는 회로기판을 제조할 수 있다.

또한, 본 발명은 단자부 영역에 쓰루홀 영역을 포함함으로써, 매우 용이한 방법에 의하여 적층형 회로기판을 구성할 수 있다.

도 1a 내지 도 1e는 일반적인 회로 기판의 단자부를 제조하는 방법을 설명하기 위한 개략적인 단면도이다.
도 2a 내지 도 2c는 본 발명에 따른 회로 기판의 단자부를 제조하는 방법을 설명하기 위한 개략적인 단면도이다.
도 3a는 본 발명에 따른 제1회로기판을 도시하는 개략적인 평면도이고, 도 3b는 본 발명에 따른 제1회로기판을 도시하는 개략적인 평면도로써, 도 3a의 I-I 선에 따른 단면도이다.
도 4a는 본 발명에 따른 제2회로기판을 도시하는 개략적인 평면도이고, 도 4b는 본 발명에 따른 제2회로기판을 도시하는 개략적인 평면도로써, 도 4a의 II-II 선에 따른 단면도이다.
도 5a 및 도 5b는 본 발명에 따른 적층된 회로기판을 구성하는 방법을 설명하기 위한 개략적인 단면도이다.
도 6a는 본 발명에 따른 변형예의 회로기판을 도시하는 개략적인 단면도이고, 도 6b는 본 발명에 따른 변형예의 회로기판에서의 상면과 하면을 전기적으로 연결하는 방법을 도시한 개략적인 단면도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

아래 첨부된 도면을 참조하여 본 발명의 실시를 위한 구체적인 내용을 상세히 설명한다. 도면에 관계없이 동일한 부재번호는 동일한 구성요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 구성 요소와 다른 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 구성요소들의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 구성요소를 뒤집을 경우, 다른 구성요소의 "아래(below)" 또는 "아래(beneath)"로 기술된 구성요소는 다른 구성요소의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 구성요소는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 2a 내지 도 2c는 본 발명에 따른 회로 기판의 단자부를 제조하는 방법을 설명하기 위한 개략적인 단면도이다.

이때, 본 발명에 따른 회로 기판의 단자부는 후술하는 도 3a의 Z1 영역 또는 도 3b의 Z2 영역에 해당할 수 있다.

먼저, 도 2a를 참조하면, 본 발명에 따른 회로 기판의 단자부를 제조하는 방법은 베이스 기판(210)을 제공한다.

상기 베이스 기판은 본 발명에 따른 회로 기판의 회로 형성 및 부품을 실장하는 베이스에 해당하는 것으로, 상기 베이스 기판은 폴리에스테르(Polyester, PET) 또는 폴리이미드(Polyimide, PI) 재질일 수 있으며, 다만, 본 발명에서 상기 베이스 기판의 재질을 제한하는 것은 아니다.

또한, 상기 베이스 기판은 회로부 영역(X)과 단자부 영역(Y)을 포함할 수 있다.

상기 회로부 영역(X)은 회로 기판의 회로가 인쇄 또는 형성되는 영역이고, 상기 단자부 영역(Y)은 상기 회로기판의 회로부와 상기 회로기판의 외부에 위치하는 그외 장치를 연결하는 영역에 해당한다.

계속해서, 도 2a를 참조하면, 상기 베이스 기판의 상부에 회로 패턴(220)을 형성한다.

상기 회로 패턴(220)은 상기 회로부 영역(X)에 위치하는 제1회로 패턴과 상기 단자부 영역(Y)에 위치하는 제2회로 패턴으로 구분될 수 있으며, 즉, 상기 회로 패턴은 상기 회로부 영역과 상기 단자부 영역에 연속적으로 형성될 수 있다.

이때, 상기 회로 패턴(220)은 구리 또는 구리 합금으로 이루어질 수 있으며, 다만, 본 발명에서 상기 회로 패턴의 재질을 제한하는 것은 아니다.

한편, 도면에는 도시하지 않았으나, 상기 회로 패턴을 형성하는 것은 공지된 포토레지스트 공정을 통해 제조할 수 있다.

예를 들면, 상기 기판(210)의 전면에 금속박막층(미도시)을 형성한다.

다음으로, 상기 금속박막층의 상부에 포토레지스트층(미도시)을 형성한 후, 상기 포토레지스트층을 노광 및 현상함으로써 원하는 형상의 포토레지스트 패턴(미도시)을 형성한다.

이때, 상기 포토레지스트 패턴은 형성하고자 하는 회로 패턴의 형상과 대응되어 형성되어 있다.

다음으로, 형성된 포토레지스트 패턴을 마스킹 레지스트로 하여, 상기 금속박막층을 식각함으로써, 상기 회로 패턴(220)을 형성하고, 이후, 상기 포토레지스트 패턴을 제거함으로써, 상기 회로 패턴(220)을 형성할 수 있다.

이와 같은 포토레지스트 공정에 의하여 회로 패턴을 형성하는 것은 당업계에서 자명한 사항이므로, 이하, 구체적인 설명은 생략하기로 한다.

또한, 상기 회로 패턴을 형성하는 것은 공지된 전사공정을 통해 형성할 수 있다.

예를 들어, 상기 회로 패턴에 대응하여 일정 패턴이 형성된 몰드를 형성하고, 상기 몰드에 형성된 일정 패턴의 상부에, 공지된 전해도금법을 통해 회로 패턴을 형성함으로써, 상기 회로패턴을 제조할 수 있다.

이러한 몰드를 통해 회로 패턴을 형성하는 것은 당업계에서 자명한 사항이므로, 이하, 구체적인 설명은 생략하기로 한다.

한편, 본 발명에서 상기 회로 패턴의 제조방법을 제한하는 것은 아니다.

다음으로, 도 2b를 참조하면, 상기 회로 패턴(220)의 상부에 저융점 금속층(240)을 형성한다.

상기 저융점 금속층은 Sn 또는 Sn 합금으로 이루어질 수 있으며, 이때, 상기 Sn 합금은 Sn-Cu, Sn-Ag 또는 Sn-Bi일 수 있고 다만, 상기 저융점 금속층의 재질을 제한하는 것은 아니다.

다만, 상기 저융점 금속은 100 ~ 250℃의 온도 범위에서 용융되는 금속으로 정의할 수 있으며, 따라서, 상기 온도 범위에서 용융되는 금속은 본 발명에 따른 저융점 금속으로 분류될 수 있다.

*이때, 상기 저융점 금속층(240)은 상기 회로부 영역(X)에 위치하는 제1저융점 금속층(240a), 상기 단자부 영역(Y)에 위치하는 제2저융점 금속층(240c)을 포함하며, 상기 회로부 영역에 위치하고, 상기 단자부 영역에 인접하여 위치하는 제3저융점 금속층(240b)을 포함할 수 있다.

본 발명에서 상기 제1저융점 금속층 내지 제3저융점 금속층은 연속적으로 형성되는 것이나, 설명의 편의를 위하여, 이하에서는 회로부 영역에 위치하는 제1저융점 금속층(240a), 상기 단자부 영역에 위치하는 제2저융점 금속층(240c) 및 상기 회로부 영역에 위치하고, 상기 단자부 영역에 인접하여 위치하는 제3저융점 금속층(240b)으로 구분하여 설명하기로 한다.

상기 저융점 금속층(240)은 Pb-Sn 또는 Pb로 이루어질 수 있으며, 다만, 본 발명에서 상기 저융점 금속층의 재질을 제한하는 것은 아니다.

한편, 상기 저융점 금속층(240)은 공지된 전기 도금방법에 의해 형성될 수 있으며, 상기 전기 도금법에 의해 상기 저융점 금속층을 형성함에 있어서, 상기 회로 패턴(220)은 전계를 인가하기 위한 전극으로 사용될 수 있다.

예를 들어, 상술한 바와 같이, 상기 회로 패턴을 형성하는 것은 공지된 전사공정을 통해 형성할 수 있다.

즉, 상기 회로 패턴에 대응하여 일정 패턴이 형성된 몰드를 형성하고, 상기 몰드에 형성된 일정 패턴의 상부에, 공지된 전해도금법을 통해 회로 패턴을 형성함으로써, 상기 회로패턴을 제조할 수 있다.

이후, 상기 회로패턴이 형성된 몰드를 전해도금조에 침지시키고, 상기 회로 패턴에 전계를 인가함으로써, 상기 회로 패턴의 상부에 상기 저융점 금속층을 형성할 수 있다.

다만, 본 발명에서 상기 저융점 금속층의 형성방법을 제한하는 것은 아니다.

다음으로, 도 2c를 참조하면, 상기 제2저융점 금속층(240c)을 열처리하여, 솔더링부(240c')를 형성한다.

즉, 상기 제2저융점 금속층(240c)을 열처리함에 의하여, 상기 제2저융점 금속층(240c)은 용융되며, 상기 용융된 제2저융점 금속층(240c)은 다시 냉각되면서 표면장력에 의하여, 도 2c에 도시된 바와 같은 구형은 솔더링부(240c')가 형성될 수 있다.

이때, 상기 제2저융점 금속층(240c)을 열처리함에 있어서, 상기 제2저융점 금속층(240c)에 제공된 열은 상기 제3저융점 금속층(240b)에도 전달되게 된다.

즉, 상기 제2저융점 금속층(240c)과 인접한 영역에 위치하는 제3솔더 도금(240b)의 경우, 상기 전달된 열에 의하여, 상기 제3저융점 금속층(240b)도 일부 용융되게 된다.

따라서, 도 2c에 도시된 바와 같이, 용융된 상기 제3저융점 금속층(240b)의 일부가 상기 제2저융점 금속층(240)으로 이동하여 솔더링부(240c')를 형성하게 된다.

이에 따라, 상기 제2저융점 금속층은 솔더링부(240c')를 형성하게 되고, 상기 제3저융점 금속층은 경사면을 포함하는 저융점 금속층(240c')을 형성하게 되며, 상기 제1저융점 금속층은 최초의 형상을 유지하게 된다.

상술한 바와 같이, 일반적인 구조의 회로 기판은 상기 단자부를 제조함에 있어서, 별도의 포토레지스트 공정을 진행해야 하는 문제점이 있다.

즉, 일반적인 구조에서는 단자부를 형성하기 위하여, 상기 단자부를 노출시키는 개구 영역을 포함하는 포토레지스트 막을 제조하고, 상기 포토레지스트막을 마스크로 하여 상기 단자부에 솔더 도금층을 형성하는 공정을 진행해야 하므로, 따라서, 별도의 포토레지스트 공정이 필수적에 해당한다.

하지만, 본 발명에서는 이러한 포토레지스트 공정을 배제함으로써, 제조시간과 제조단가를 낮출 수 있는 회로 기판을 제공할 수 있다.

또한, 종래의 경우, 솔더링부를 형성함에 있어서, 상기 솔더링부의 일정 두께를 확보하기 위하여, 솔더 도금층의 두께를 일정 두께 이상으로 확보하는 것이 필요하였다.

예를 들어, 상기 솔더 도금층의 두께를 15 내지 20㎛로 도금하여야만, 이후 공정에서 형성되는 솔더링부의 두께가 확보되었다.

하지만, 본 발명에서는 솔더링부를 형성함에 있어서, 상술한 바와 같은 상기 단자부 영역(Y)에 위치하는 제2저융점 금속층(240c)이 솔더링부로 형성될 뿐만 아니라, 제3저융점 금속층(240b)의 일부가 상기 제2저융점 금속층(240)으로 이동하여 솔더링부(240c')를 형성하게 되므로, 따라서, 상기 저융점 금속층의 두께를 종래보다 얇게 형성하더라도 솔더링부의 두께를 확보할 수 있다.

예를 들어, 본 발명에서는 상기 저융점 금속층의 두께를 5 내지 10㎛로 도금하더라도, 솔더링부의 두께를 확보하는 것이 가능하다.

상기 저융점 금속층의 두께가 5㎛ 미만인 경우는 솔더링부를 형성함에 있어서, 솔더링 특성이 저하될 수 있으며, 상기 저융점 금속층의 두께가 10㎛를 초과하는 경우, 종래의 방법에 비하여 두께면에서의 이점이 없을 수 있으므로, 따라서, 상기 저융점 금속층의 두께는 5 내지 10㎛인 것이 바람직하다.

이때, 본 발명에서, 상기 회로패턴과 상기 저융점 금속층의 두께비는 1:1 내지 3:1인 것이 바람직하다.

이하에서는 본 발명에 따른 회로기판의 적용예를 설명하기로 한다.

이때, 하기에서 서술하는 본 발명에 따른 회로기판의 적용예는 복수의 회로기판을 적층하는 경우의 적용예에 관한 것으로, 보다 구체적으로 쓰루홀 영역을 포함하는 회로기판에 관한 것이다.

즉, 하기에서는 본 발명에 따른 회로기판이 단일 기판이 아닌, 복수의 회로기판의 적층구조를 설명하고자 하는 것이며, 따라서, 상술한 도 2a 내지 도 2c, 이와 관련된 설명에서는 상기 회로기판의 외부에 위치하는 그외 장치를 연결하는 영역인 단자부 영역을 설명하였으며, 하기에서는 적층형 회로기판을 구성하기 위하여, 복수의 회로기판 상호 간을 전기적으로 연결하기 위한 내부 연결단자에 대해 설명하기로 한다.

도 3a는 본 발명에 따른 제1회로기판을 도시하는 개략적인 평면도이고, 도 3b는 본 발명에 따른 제1회로기판을 도시하는 개략적인 평면도로써, 도 3a의 I-I 선에 따른 단면도이다.

상술한 바와 같이, 도 3a의 Z1 영역은 도 2a 내지 도 2c에 도시하는 단자부 영역에 해당하며, 도 3a의 I-I 선에 따른 단면도 영역은 복수의 회로기판을 연결하기 위한 내부 연결단자영역에 해당한다.도 3a 및 도 3b를 참조하면, 본 발명에 따른 제1회로기판(300)은 제1베이스 기판(310)을 포함하며, 상기 제1베이스 기판(310)은 제1회로부 영역(A1)과 제1내부 연결단자부 영역(B1)을 포함할 수 있다.

이때, 상기 제1회로부 영역(A1)의 일측 끝단에는 외부 구성과 연결될 수 있는 제1외부 연결단자부(Z1)를 포함할 수 있다.

*계속해서, 도 3a 및 도 3b를 참조하면, 본 발명에 따른 제1회로기판의 상기 제1내부 연결단자부 영역(B1)은 제1쓰루홀 영역(312)을 포함한다.

일반적으로 쓰루홀이라 함은, 그 하부에 위치하는 다른 구성이 없는 상태의 홀을 의미한다.

예를 들어, 상기 제1내부 연결단자부 영역(B1)이 일정 홀을 포함한다고 가정시, 상기 제1내부 연결단자부 영역(B1)의 하부가 다른 구성에 의해 차단되어 있는 경우에는 비아홀로 정의할 수 있고, 본 발명에서와 같은 쓰루홀의 경우, 제1내부 연결단자부 영역(B1)의 하부가 다른 구성에 의해 차단되어 있지 않는 것을 의미한다.

따라서, 본 발명에서 상기 제1내부 연결단자부 영역(B1)이 제1쓰루홀 영역(312)을 포함한다의 의미는, 도 3b에 도시된 바와 같이, 상기 제1쓰루홀 영역(312)과 대응하는 영역의 상기 제1베이스 기판(310)의 영역도 컷팅되어, 상기 제1쓰루홀 영역의 하부에 위치하는 다른 구성이 존재하지 않음을 의미한다.

계속해서, 도 3b를 참조하면, 상술한 바와 같이, 본 발명에 따른 제1회로기판(300)은 제1회로부 영역(A1)과 제1내부 연결단자부 영역(B1)을 포함하는 제1베이스 기판(310); 상기 제1베이스 기판(310)의 상부에 형성되는 제1회로 패턴(320); 상기 제1회로 패턴(320)의 상부에 위치하는 제1저융점 금속층(330)을 포함한다.

상기 회로패턴과 상기 저융점 금속층에 대해서는 상술한 도 2a 내지 도 2c에서 설명한 바와 같으므로, 이하 구체적인 설명은 생략하기로 한다.

이때, 도 3b에 도시된 바와 같이, 상기 제1저융점 금속층(330)은 상기 제1회로 패턴(320)의 상면에 위치하는 상면 제1저융점 금속층(330a) 및 상기 제1회로패턴(320)의 측면에 위치하는 측면 제1저융점 금속층(330b)으로 구분될 수 있다.

상술한 바와 같이, 상기 제1저융점 금속층(330)은 공지된 전기 도금방법에 의해 형성될 수 있으며, 상기 전기 도금법에 의해 상기 제1저융점 금속층을 형성함에 있어서, 상기 제1회로 패턴(320)은 전계를 인가하기 위한 전극으로 사용될 수 있다.

따라서, 전기 도금법에 의해 형성되는 상기 제1저융점 금속층은 상기 제1회로 패턴의 상면에 형성되는 동시에, 상기 제1회로패턴의 측면에도 형성될 수 있으며, 즉, 상기 제1저융점 금속층(330)은 상기 제1회로 패턴(320)의 상면에 위치하는 상면 제1저융점 금속층(330a) 및 상기 제1회로패턴(320)의 측면에 위치하는 측면 제1저융점 금속층(330b)으로 구분될 수 있다.

이때, 상기 제1회로패턴(320)의 측면에, 측면 제1저융점 금속층(330b)이 형성되는 것은 상기 제1쓰루홀 영역(312)에 저융점 금속층이 위치하는 것을 의미한다.

이는, 본 발명에 따른 회로기판의 적용예에서 가장 기본적인 기술적 내용에 해당하는 것으로, 본 발명에 따른 회로기판의 적용예는, 제1회로기판(300)은 제1회로부 영역(A1)과 제1내부 연결단자부 영역(B1)을 포함하는 제1베이스 기판(310); 상기 제1베이스 기판(310)의 상부에 형성되는 제1회로 패턴(320); 상기 제1회로 패턴(320)의 상부에 위치하는 제1저융점 금속층(330)을 포함하고, 상기 제1내부 연결단자부 영역(B1)은 제1쓰루홀 영역(312)을 포함하며, 상기 제1쓰루홀 영역(312)은 측면 제1저융점 금속층(330b)을 포함하는 것을 특징으로 한다.

이러한 측면 제1저융점 금속층(330b)의 역할에 대해서는 후술하기로 한다.

이하에서는 상술한 제1회로기판과 적층되기 위한 제2회로기판에 대해 설명하기로 한다.

도 4a는 본 발명에 따른 제2회로기판을 도시하는 개략적인 평면도이고, 도 4b는 본 발명에 따른 제2회로기판을 도시하는 개략적인 평면도로써, 도 4a의 II-II 선에 따른 단면도이다.

상술한 바와 같이, 도 4a의 Z2 영역은 도 2a 내지 도 2c에 도시하는 단자부 영역에 해당하며, 도 4a의 II-II 선에 따른 단면도 영역은 복수의 회로기판을 연결하기 위한 내부 연결단자영역에 해당한다.

도 4a 및 도 4b를 참조하면, 본 발명에 따른 제2회로기판(400)은 제2베이스 기판(410)을 포함하며, 상기 제2베이스 기판(410)은 제2회로부 영역(A2)과 제2내부 연결단자부 영역(B2)을 포함할 수 있다.

이때, 상기 제2회로부 영역(A2)의 일측 끝단에는 외부 구성과 연결될 수 있는 제2외부 연결단자부(Z2)을 포함할 수 있다.

계속해서, 도 4a 및 도 4b를 참조하면, 본 발명에 따른 제2회로기판의 상기 제2내부 연결단자부 영역(B2)은 제2쓰루홀 영역(412)을 포함한다.

쓰루홀의 개념에 대해서는 상술한 바와 같으므로, 이하 구체적인 설명은 생략하기로 하며, 따라서, 본 발명에서 상기 제2내부 연결단자부 영역(B2)이 제2쓰루홀 영역(412)을 포함한다의 의미는, 도 4b에 도시된 바와 같이, 상기 제2쓰루홀 영역(412)과 대응하는 영역의 상기 제2베이스 기판(410)의 영역도 컷팅되어, 상기 제2쓰루홀 영역의 하부에 위치하는 다른 구성이 존재하지 않음을 의미한다.

계속해서, 도 4b를 참조하면, 상술한 바와 같이, 본 발명에 따른 제2회로기판(400)은 제2회로부 영역(A2)과 제2내부 연결단자부 영역(B2)을 포함하는 제2베이스 기판(410); 상기 제2베이스 기판(410)의 상부에 형성되는 제2회로 패턴(420); 상기 제2회로 패턴(420)의 상부에 위치하는 제2저융점 금속층(430)을 포함한다.

이때, 도 4b에 도시된 바와 같이, 상기 제2저융점 금속층(430)은 상기 제2회로 패턴(420)의 상면에 위치하는 상면 제2저융점 금속층(430a) 및 상기 제2회로패턴(420)의 측면에 위치하는 측면 제2저융점 금속층(430b)으로 구분될 수 있다.

상술한 바와 같이, 상기 제2저융점 금속층(430)은 공지된 전기 도금방법에 의해 형성될 수 있으며, 상기 전기 도금법에 의해 상기 제2저융점 금속층을 형성함에 있어서, 상기 제2회로 패턴(420)은 전계를 인가하기 위한 전극으로 사용될 수 있다.

따라서, 전기 도금법에 의해 형성되는 상기 제2저융점 금속층은 상기 제2회로 패턴의 상면에 형성되는 동시에, 상기 제2회로패턴의 측면에도 형성될 수 있으며, 즉, 상기 제2저융점 금속층(430)은 상기 제2회로 패턴(420)의 상면에 위치하는 상면 제2저융점 금속층(430a) 및 상기 제2회로패턴(420)의 측면에 위치하는 측면 제2저융점 금속층(430b)으로 구분될 수 있다.

이때, 상기 제2회로패턴(420)의 측면에, 측면 제2저융점 금속층(430b)이 형성되는 것은 상기 제2쓰루홀 영역(412)에 저융점 금속층이 위치하는 것을 의미한다.

이는, 상술한 바와 같이, 본 발명에 따른 회로기판의 적용예에서 가장 기본적인 기술적 내용에 해당하는 것으로, 본 발명에 따른 회로기판의 적용예는, 제2회로기판(300)은 제2회로부 영역(A2)과 제2내부 연결단자부 영역(B2)을 포함하는 제2베이스 기판(410); 상기 제2베이스 기판(410)의 상부에 형성되는 제2회로 패턴(420); 상기 제2회로 패턴(420)의 상부에 위치하는 제2저융점 금속층(430)을 포함하고, 상기 제2내부 연결단자부 영역(B2)은 제2쓰루홀 영역(412)을 포함하며, 상기 제2쓰루홀 영역(412)은 측면 제2저융점 금속층(430b)을 포함하는 것을 특징으로 한다.

상술한 바와 같이, 본 발명에 따른 회로기판의 적용예는 복수의 회로기판을 적층하는 경우의 적용예에 관한 것이다.

즉, 본 발명에서는 상기 제1회로기판(300)과 상기 제2회로기판(400)을 적층하여 적층된 회로기판을 구성할 수 있으며, 이는 상기 제1내부 연결단자부 영역(B1)에 포함되는 상기 제1쓰루홀 영역(312)과 상기 제2내부 연결단자부 영역(B2)에 포함되는 상기 제2쓰루홀 영역(412)을 통해 상기 제1회로기판과 상기 제2회로기판을 전기적으로 연결함으로써, 본 발명에 따른 적층된 회로기판을 구성할 수 있다.

이하에서는 제1회로기판과 제2회로기판을 적층하여 적층된 회로기판을 구성하는 방법에 대해 설명하기로 한다.

도 5a 및 도 5b는 본 발명에 따른 적층된 회로기판을 구성하는 방법을 설명하기 위한 개략적인 단면도이다.

도 5a 및 도 5b에서는 설명의 편의를 위하여, 도 3b 및 도 4b에 도시된 단면도의 적층구조를 도시하고 있다.

먼저, 도 5a에 도시된 바와 같이, 상기 제1회로기판(300)의 상기 제1내부 연결단자부 영역(B1)에 포함되는 상기 제1쓰루홀 영역(312)과 상기 제2회로기판(400)의 상기 제2내부 연결단자부 영역(B2)에 포함되는 상기 제2쓰루홀 영역(412)이 상호 대응될 수 있도록 상기 제1회로기판(300)과 상기 제2회로기판(400)을 적층한다.

이때, 상기 제1쓰루홀 영역(312)은 측면 제1저융점 금속층(330b)을 포함하고, 상기 제2쓰루홀 영역(412)은 측면 제2저융점 금속층(430b)을 포함하며, 따라서, 상기 제1쓰루홀 영역(312)과 상기 제2쓰루홀 영역(412)이 상호 대응되도록 적층됨에 따라, 상기 측면 제1저융점 금속층(330b)과 상기 측면 제2저융점 금속층(430b)도 상호 대응되도록 적층될 수 있다.

또한, 본 발명에 따른 적층형 회로기판에서는 상기 제1쓰루홀 영역(312)과 상기 제2쓰루홀 영역(412)이 상호 대응되도록 적층되기 때문에, 상기 제1쓰루홀 영역(312)과 상기 제2쓰루홀 영역(412)이 연결됨에 따라, 상기 적층형 회로기판은 단자부 영역에서 연속적인 쓰루홀 영역(312, 412)을 포함하게 된다.

이때, 상기 연속적인 쓰루홀 영역(312, 412)에 별도의 열원(Heat)을 가해 주게 되면, 도 5b에 도시된 바와 같이, 상기 측면 제1저융점 금속층(330b)과 상기 측면 제2저융점 금속층(430b)은 리플로우되어, 상기 측면 제1저융점 금속층(330b)과 상기 측면 제2저융점 금속층(430b)이 상호 연결되는 연결부(C)를 제공하게 된다.

이때, 상기 열원(Heat)은 가열장치, 레이저 장치, 펄스 장치 등의 다양한 수단을 사용할 수 있으며, 다만, 본 발명에서 상기 열원의 종류를 제한하는 것은 아니다.

즉, 본 발명에서는 상기 연결부(A)를 통해, 제1회로기판과 제2회로기판이 전기적으로 연결되므로, 복수의 회로기판이 연결되는 적층형 회로기판을 구성할 수 있다.

한편, 도면에서는 2개의 회로기판이 적층되는 적층형 회로기판을 설명하고 있으나, 이와는 달리, 2개 이상의 회로기판을 적층하는 적층형 회로기판을 구성할 수 있다.

예를 들어, 복수의 회로기판은 각각 쓰루홀 영역을 포함하고 있고, 이들 쓰루홀 영역이 모두 상호 대응되도록 적층하여 복수개의 회로기판이 적층된 적층형 회로기판을 구성할 수 있다. 따라서, 본 발명에서 적층된 회로기판의 종류를 제한하는 것은 아니다.

상술한 바와 같이, 일반적인 회로기판은 적층형 회로기판을 구성하기 위해서는 예를 들어, 제1회로기판과 제2회로기판을 전기적으로 연결하기 위한 내부 연결단자가 필요하다.

하지만, 본 발명에서는 회로 패턴의 상부에 저융점 금속층을 형성하기 때문에, 상기 저융점 금속층, 보다 구체적으로, 상기 쓰루홀 영역에 위치하는 측면 저융점 금속층을 통해, 내부 연결단자를 구성하기 때문에, 일반적인 공정에서와 같은 별도의 도금층을 형성하는 공정을 배제할 수 있다.

이하에서는 본 발명에 따른 회로기판의 변형예를 설명하기로 한다.

이때, 하기에서 서술하는 본 발명에 따른 회로기판의 변형예는 베이스 기판의 상면과 하면에 각각 회로패턴이 형성되는, 양면형 회로기판에 관한 것으로, 즉, 양면형 회로기판의 상면과 하면의 회로패턴을 전기적으로 연결하는 쓰루홀 영역을 포함하는 회로기판에 관한 것이다.

도 6a는 본 발명에 따른 변형예의 회로기판을 도시하는 개략적인 단면도이고, 도 6b는 본 발명에 따른 변형예의 회로기판에서의 상면과 하면을 전기적으로 연결하는 방법을 도시한 개략적인 단면도이다.

이때, 도 6a는 도 3a의 I-I 선에 따른 영역으로 이해될 수 있다.

도 6a를 참조하면, 본 발명에 따른 회로기판의 변형예는 양면형 회로기판(500)에 관한 것으로, 제3베이스 기판(510)을 포함하며, 상기 제3베이스 기판(510)은 제3회로부 영역(A3)과 제3내부 연결단자부 영역(B3)을 포함할 수 있다.

또한, 본 발명에 따른 양면형 회로기판의 상기 제3내부 연결단자부 영역(B3)은 제3쓰루홀 영역(512)을 포함한다.

일반적으로 쓰루홀이라 함은, 그 하부에 위치하는 다른 구성이 없는 상태의 홀을 의미한다. 즉, 본 발명에서 상기 제3내부 연결단자부 영역(B3)이 제3쓰루홀 영역(512)을 포함한다의 의미는, 상기 제3쓰루홀 영역(512)과 대응하는 영역의 상기 제3베이스 기판(510)의 영역도 컷팅되어, 상기 제3쓰루홀 영역의 하부에 위치하는 다른 구성이 존재하지 않음을 의미한다.

계속해서, 도 6a를 참조하면, 상술한 바와 같이, 본 발명에 따른 양면형 회로기판(500)은 제3회로부 영역(A3)과 제3내부 연결단자부 영역(B3)을 포함하는 제3베이스 기판(510); 상기 제3베이스 기판(510)의 제1면에 형성되는 제1회로 패턴(520); 상기 제1회로 패턴(520)의 상부에 위치하는 제1저융점 금속층(530); 상기 제3베이스 기판(510)의 제2면에 형성되는 제2회로 패턴(540); 상기 제2회로 패턴(540)의 상부에 위치하는 제2저융점 금속층(550)을 포함한다.

이때, 도 6a에 도시된 바와 같이, 상기 제1저융점 금속층(530)은 상기 제1회로 패턴(520)의 상면에 위치하는 상면 제1저융점 금속층(530a) 및 상기 제1회로패턴(520)의 측면에 위치하는 측면 제1저융점 금속층(530b)으로 구분될 수 있다.

이때, 상기 제1회로패턴(520)의 측면에, 측면 제1저융점 금속층(530b)이 형성되는 것은 상기 제3쓰루홀 영역(512)에 저융점 금속층이 위치하는 것을 의미한다.

또한, 상기 제2저융점 금속층(550)은 상기 제2회로 패턴(540)의 상면에 위치하는 상면 제2저융점 금속층(550a) 및 상기 제2회로패턴(540)의 측면에 위치하는 측면 제2저융점 금속층(550b)으로 구분될 수 있다.

이때, 상기 제1회로패턴(520)의 측면에, 측면 제2저융점 금속층(550b)이 형성되는 것은 상기 제3쓰루홀 영역(512)에 저융점 금속층이 위치하는 것을 의미한다.

다음으로, 도 6b를 참조하면, 상기 제3쓰루홀 영역(512)에 별도의 열원(Heat)을 가해 주게 되면, 상기 측면 제1저융점 금속층(530b)과 상기 측면 제2저융점 금속층(550b)은 리플로우되어, 상기 측면 제1저융점 금속층(530b)과 상기 측면 제2저융점 금속층(550b)이 상호 연결되는 연결부(D)를 제공하게 된다.

즉, 본 발명에서는 상기 연결부(D)를 통해, 베이스 기판의 제1면에 위치하는 제1회로패턴과 베이스 기판의 제2면에 위치하는 제2회로패턴이 전기적으로 연결될 수 있다.

이상과 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims

회로부 영역과 단자부 영역을 포함하는 베이스 기판;
상기 베이스 기판의 상부에 형성되는 회로 패턴; 및
상기 회로 패턴의 상부에 형성되는 저융점 금속층을 포함하는 회로 기판.
제 1 항에 있어서,
상기 저융점 금속층은, 상기 회로부 영역에 위치하는 제1저융점 금속층; 상기 단자부 영역에 위치하는 제2저융점 금속층; 및 상기 회로부 영역에 위치하고, 상기 단자부 영역에 인접하여 위치하는 제3저융점 금속층을 포함하는 회로 기판.
제 1 항에 있어서,
상기 저융점 금속층은 100 ~ 250℃의 온도 범위에서 용융되는 금속으로 이루어지는 회로 기판.
제 1 항에 있어서,
상기 제2저융점 금속층을 열처리함에 의하여, 상기 제2저융점 금속층은 솔더링부를 형성하고,
상기 제3저융점 금속층을 열처리함에 의하여, 용융된 상기 제3저융점 금속층의 일부가 상기 제2저융점 금속층(240)으로 이동하여 상기 솔더링부를 형성하는 회로 기판.
제 4 항에 있어서,
상기 제3저융점 금속층은 경사면을 포함하는 회로 기판.
회로부 영역과 단자부 영역을 포함하는 베이스 기판을 제공하는 단계;
베이스 기판의 상부에 회로 패턴을 형성하는 단계;
상기 회로부 영역에 위치하는 제1저융점 금속층, 상기 단자부 영역에 위치하는 제2저융점 금속층 및 상기 회로부 영역에 위치하고, 상기 단자부 영역에 인접하여 위치하는 제3저융점 금속층을 포함하는 저융점 금속층을 형성하는 단계; 및
상기 제2저융점 금속층을 열처리하여 솔더링부를 형성하는 단계를 포함하는 회로 기판의 제조방법.
제 6 항에 있어서,
상기 제2저융점 금속층을 열처리함에 의하여, 상기 제2저융점 금속층은 용융되며, 상기 용융된 제2저융점 금속층은 다시 냉각되면서 표면장력에 의하여, 상기 솔더링부가 형성되는 회로 기판의 제조방법.
제 7 항에 있어서,
상기 제2저융점 금속층을 열처리함에 의하여, 상기 제2저융점 금속층 제공된 열은 상기 제3저융점 금속층에 전달되고,
상기 제3저융점 금속층의 일부가 용융되어, 용융된 상기 제3저융점 금속층의 일부가 상기 제2저융점 금속층으로 이동하여 상기 솔더링부를 형성하는 회로 기판의 제조방법.
제1회로기판 및 상기 제1회로기판과 적층되는 제2회로기판을 포함하는 적층형 회로기판에 있어서,
상기 제1회로기판은, 제1회로부 영역과 제1내부 연결단자부 영역을 포함하는 제1베이스 기판; 상기 제1베이스 기판의 상부에 형성되는 제1회로 패턴; 상기 제1회로 패턴의 상부에 위치하는 제1저융점 금속층을 포함하고, 상기 제1내부 연결단자부 영역은 제1쓰루홀 영역을 포함하며, 상기 제1쓰루홀 영역은 측면 제1저융점 금속층을 포함하고,
상기 제2회로기판은 제2회로부 영역과 제2내부 연결단자부 영역을 포함하는 제2베이스 기판; 상기 제2베이스 기판의 상부에 형성되는 제2회로 패턴; 상기 제2회로 패턴의 상부에 위치하는 제2저융점 금속층을 포함하고, 상기 제2내부 연결단자부 영역은 제2쓰루홀 영역을 포함하며, 상기 제2쓰루홀 영역은 측면 제2저융점 금속층을 포함하는 적층형 회로기판.
제 9 항에 있어서,
상기 측면 제1저융점 금속층과 상기 측면 제2저융점 금속층이 상호 연결되는 연결부를 포함하는 적층형 회로기판.
회로부 영역과 내부 연결단자부 영역을 포함하는 베이스 기판;
상기 베이스 기판의 제1면에 형성되는 제1회로 패턴;
상기 제1회로 패턴의 상부에 위치하는 제1저융점 금속층;
상기 베이스 기판의 제2면에 형성되는 제2회로 패턴; 및
상기 제2회로 패턴의 상부에 위치하는 제2저융점 금속층을 포함하고,
상기 제1저융점 금속층은 상기 제1회로 패턴의 상면에 위치하는 상면 제1저융점 금속층 및 상기 제1회로패턴의 측면에 위치하는 측면 제1저융점 금속층을 포함하며,
상기 제2저융점 금속층은 상기 제2회로 패턴의 상면에 위치하는 상면 제2저융점 금속층 및 상기 제2회로패턴의 측면에 위치하는 측면 제2저융점 금속층을 포함하고,
상기 내부 연결단자부 영역은 쓰루홀 영역을 포함하며, 상기 쓰루홀 영역은 상기 측면 제1저융점 금속층 및 상기 측면 제2저융점 금속층을 포함하는 양면형 회로기판.
제 11 항에 있어서,
상기 측면 제1저융점 금속층과 상기 측면 제2저융점 금속층이 상호 연결되는 연결부를 포함하는 양면형 회로기판.