KR101076671B1 - 프린트 배선판 - Google Patents

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세이지 하야시
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캐논 가부시끼가이샤
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Abstract

제1의 전원 배선과 제2의 전원 배선을 접속하는 복수의 비아 홀을, 전류가 흐르는 방향으로 평행하게 일직선으로 얼라인한 다층의 프린트 배선판이 제공된다. 비아 홀 중에서, 전원 배선의 최단부에 접속되는 비아 홀에 전류가 집중하는 것을 방지하기 위해서, 비아 홀과 비아 홀 사이의 세선부를 가늘게 해서 저항을 증가시킨다. 제2의 도체층의 전원 배선의 최단부에도 마찬가지로 가는 세선부를 배치한다.
프린트 배선판, 전원배선, 비아 홀, 도체층, 세선부

Description

프린트 배선판{PRINTED WIRING BOARD}
본 발명은, 전자기기 등에 탑재되는 프린트 배선판에 관한 것이다.
전자기기에 탑재되는 프린트 배선판은, 기기의 사이즈에 기인하는 한정된 면적으로 설계된다. 한정된 면적의 프린트 배선판에 많은 배선을 탑재하기 위해서, 다층 구조를 갖는 다층 프린트 배선판이 일반적으로 이용되고 있다. 다층 프린트 배선판에 있어서, 다른 층 위에 각각 형성된 배선은, 프린트 배선판의 표면에 수직한 방향으로 형성된 비아 홀(via hole)(또는 스루홀(through-hole)를 통해서 서로 접속된다.
최근, 프린트 배선판에 탑재되는 반도체 장치의 소비 전력이 증대하고 있고, 그것에 의해 프린트 배선판의 전원 배선에 흐르는 전류가 증가하는 경향이 있다. 그 결과, 종래에는 전원 회로가 탑재되는 전원 전용의 프린트 배선판에만 흘렀던 대전류가, CPU용의 프린트 배선판이나 화상처리용의 프린트 배선판과 같은, 고속 신호가 내부에 흘러서 고밀도로 실장된 다층 프린트 배선판에도 흐르고 있다.
일반적으로, 처리 속도가 빠르고 고밀도인 다층 프린트 배선판은, 전원 회로 가 탑재되는 전원 전용의 프린트 배선판에 비해서 직경이 작은 비아 홀을 포함하고, 비아 홀마다 소량의 전류가 흐른다. 그 때문에, 대전류가 내부에 흐르면, 비아 홀은 비교적 용이하게 컷(cut)된다.
이러한 문제에 대한 대책으로서, "Design Wave Magazine" February 2007에는, 도 5a에 나타낸 바와 같이, 상이한 배선층의 전원 배선의 접속 부위에 있어서, 배선 방향에 대해서 수직으로 비아 홀을 일직선으로 얼라인(align)하는 접속방법이 기재되어 있다. 도 5a는, 다층의 프린트 배선판(201)을 나타내는데, 여기에서는 2개의 배선층만이 도시되어 있다. 제1의 전원 배선(202)은 제1의 배선층 위에 배치되고, 제2의 전원 배선(203)은 제2의 배선층 위에 배치된다. 제1의 전원 배선(202) 및 제2의 전원 배선(203)은 일직선으로 얼라인되는 복수의 비아 홀 210, 211, 212, 213를 통해서 서로 접속되어 있다. 비아 홀을 복수로 제공하면, 1개의 비아 홀에 흐르는 단위시간당의 전류량을 줄일 수가 있기 때문에, 비아 홀의 신뢰성을 향상시킬 수가 있다.
그렇지만, 상술한 것처럼, 비아 홀을 복수 배치하면, 종래기술보다, 비아 홀을 통해서 서로 접속되는 제1의 전원 배선과 제2의 전원 배선이 겹치는 영역이 많이 필요하게 된다. 또, 다층 프린트 배선판에서, 관통 비아 홀(through via hole)을 사용하는 경우, 모든 배선층에 구멍이 뚫려서(pierce), 제1의 전원 배선과 제2의 전원 배선 이외의 배선층의 배선 영역이 좁아진다. 이것은, 프린트 배선판의 고밀도화의 큰 장해가 된다.
신뢰성의 관점에서 봤을 때, 1개의 비아 홀에 흐르는 단위시간당의 전류량은 적은 것이 바람직하고, 비아 홀의 수는 많은 것이 바람직하다. 반대로, 고밀도 배선의 관점에서 봤을 경우에는, 비아 홀의 수는 적은 것이 바람직하다. 따라서, 최적의 비아 홀의 수는, 적어도 전원 배선에 흘리고 싶은 전류값을 비아 홀 1개에 흘릴 수 있는 전류값으로 분할해서 얻은 값이상의 최소의 자연수이다.
비아 홀 210, 211, 212, 및 213은, 전원 배선 202 및 203과 부하를 견디는 능력(load-bearing capability)에 있어서 등가이다. 그렇지만, 본 발명의 발명자에 의해 행해진 실험에 의하면, 도 5a에 나타낸 프린트 배선판의 경우에 있어서는, 실제로는, 항상 비아 홀 210이나 213이 파손되어서 전류 부하(current load)를 감당할 수 없다. 실제의 프린트 배선판의 경우에 있어서는, 개념상의 회로도와 달리, 각각의 인접한 비아 홀 사이에는 전원 배선 202a~202c 및 전원 배선 203a~203c가 설치되어 있다. 따라서, 각각의 인접한 비아 홀 사이에는 전원 배선 202a~202c 및 203a~203c의 영향으로, 각 비아 홀이 서로 전기적으로는 등가가 아니며, 그 결과 흐르는 전류값이 다르다.
도 5a에 나타낸 프린트 배선판에 있어서, 각 비아 홀 사이에 흐르는 전류의 전류값을, 도 5a의 개략도와 등가인 회로도인 도 5b를 참조해서 설명한다. 전원 배선 202에 흘러드는 전류의 전류값을 I라고 하고, 비아 홀 210, 211, 212, 213의 저항값을 rv라고 하며, 각각의 인접한 비아 홀 사이의 전원 배선 202a~202c의 저항값을 각각, rx, ry, rz로 한다. 마찬가지로, 전원 배선 203a~203c의 저항값도 각각, rx, ry, rz로 한다. 전원 배선 202a~202c에 흐르는 전류의 전류값을 각각, ia, ib, ic로 한다. 비아 홀 210~212에 흐르는 전류의 전류값을 각각 id, ie, if로 한다. 덧붙여, 비아 홀 213에 흐르는 전류의 전류값은, 전원 배선 202c에 흐르는 전류의 전류값 ic와 동일하다(왜냐하면, 이들 배선의 2개의 부분, 202c 및 213은 전류값을 증가시키거나 감소시키기 위해 와이어(wire)와 연결하거나 연결하지 않는 경로없이 직렬로 있기 때문에). 전원 배선 203a에 흐르는 전류의 전류값은, 상기와 같은 이유 때문에 비아 홀 210에 흐르는 전류의 전류값 id와 동일하다. 전원 배선 203b 및 203c에 흐르는 전류의 전류값을 각각, ig 및 ih로 한다.
도 5b의 등가 회로의 경우에 있어서는, 비아 홀 210에 흐르는 전류의 전류값을 이하의 식(1)으로 취득할 수가 있다.
Figure 112009047619819-pat00001
(식 1)
전원 배선 202a~202c에 흐르는 전류의 전류값 ia, ib, ic는, 이하의 식(2)~식(4)으로 취득할 수가 있다.
ia = I - id 　　(식 2)
Figure 112009047619819-pat00002
　　(식 3)
Figure 112009047619819-pat00003
　　(식 4)
비아 홀 211~212에 흐르는 전류의 전류값 ie 및 if는, 이하의 식(5) 및 식(6)으로 각각 취득할 수 있다.
Figure 112009047619819-pat00004
　(식 5)
Figure 112009047619819-pat00005
　(식 6)
전원 배선 203b 및 203c에 흐르는 전류의 전류값 ig 및 ih는, 이하의 식(7) 및 식(8)으로 각각 취득할 수 있다.
Figure 112009047619819-pat00006
　(식 7)
Figure 112009047619819-pat00007
　(식 8)
상기의 구체적인 예를 설명한다. 도 5c에 나타낸 바와 같이, 전원 배선 202에 흐르는 전류의 전류값을 I=4A이라고 하고, 비아 홀 210, 211, 212, 213의 내경을 Φ=0.3mm이라고 하며, 그 비아 홀 210, 211, 212, 213의 저항값을 rv=0.36mΩ이라고 한다. 전원 배선 202a 및 203a의 저항값을 rx=0.6mΩ이라고 하고, 전원 배선 202b 및 203b의 저항값을 ry=0.6mΩ이라고 하며, 전원 배선 202c 및 203c의 저항값을 rz=0.6mΩ라고 한다. 덧붙여, 각각의 인접한 비아 홀 사이의 제1의 전원 배선 202 및 제2의 전원 배선 203의 저항값을 2.0mΩ이라고 한다.
상기의 식(1) 내지 식(8)을 이용해서 연산하면, 비아 홀 210~213에 흐르는 전류의 전류값은, 각각 id=1.58A, ie=0.42A, if=0.42A, ic=1.58A가 된다.
비아 홀 1개에 흘릴 수 있는 전류량을 1A로 하면, 비아 홀 210 및 213에는 허용된 양이상의 전류량이 흘러서, 비아 홀이 단선되게 된다(즉, 비아 홀이 타버리거나 파손된다).
본 발명의 목적은, 상이한 배선층의 전원 배선을 복수의 비아 홀을 통해서 서로 접속하는 경우, 비아 홀의 수를 증가시키는 일없이 많은 양의 전류를 흘리는 것으로, 프린트 배선판의 신뢰성을 향상시키는 동시에, 프린트 배선판의 고밀도 실장을 가능하게 하는 것에 있다.
본 발명에 따른 적층된 프린트 배선판은, 제1의 전원 배선이 형성된 제1의 도체층; 제2의 전원 배선이 형성된 제2의 도체층; 및 상기 제1의 전원 배선의 단부 영역을 상기 제2의 전원 배선의 단부 영역에 접속하고, 상기 제1의 전원 배선과 상기 제2의 전원 배선의 길이(longitudianal)방향으로 배치된 일련의 적어도 3개의 비아 홀을 구비하고, 상기 제1의 전원 배선의 단부 영역은, 상기 일련의 비아 홀 중에서 상기 제1의 전원 배선의 단부로부터 가장 가까운 제1의 비아 홀과 상기 제1의 비아 홀의 다음 비아 홀과의 사이에 획정(define)된 제1의 부분; 및 상기 제2의 전원 배선의 단부로부터 가장 가까운 마지막 비아 홀과 상기 제1의 비아 홀의 다음 비아 홀과의 사이에 획정된 제2의 부분을 포함하고, 상기 제2의 전원 배선의 단부 영역은, 상기 일련의 비아 홀 중에서 상기 마지막 비아 홀과 상기 마지막 비아 홀 의 다음 비아 홀과의 사이에 획정된 제1의 부분; 및 상기 제1의 비아 홀과 상기 마지막 비아 홀의 다음 비아 홀과의 사이에 획정된 제2의 부분을 포함하도록 배치되고, 상기 제1의 전원 배선의 단부 영역의 제1의 부분은 상기 제1의 전원 배선의 단부 영역의 제2의 부분보다 큰 저항값을 갖고, 상기 제2의 전원 배선의 단부 영역의 제1의 부분은 상기 제2의 전원 배선의 단부 영역의 제2의 부분보다 큰 저항값을 갖는다.
본 발명에 의하면, 상이한 배선층의 전원 배선을 복수의 비아 홀을 통해서 접속하는 경우에, 각각의 비아 홀에 흐르는 전류의 양을 평균화함으로써, 사용하는 비아 홀 등의 수를 최소화할 수 있다. 이것에 의해, 전원 배선에 있어서의 비아 홀 영역을 줄일 수 있고, 프린트 배선판을 고밀도로 실장할 수 있다. 또, 특정의 비아 홀에의 전류 집중을 방지함으로써, 프린트 배선판을 탑재한 제품의 신뢰성을 향상시킬 수가 있다.
본 발명의 그 외의 특징들은 첨부도면을 참조하면서 이하의 예시적인 실시예의 설명으로부터 밝혀질 것이다.
본 발명의 바람직한 실시예를 도면에 근거해서 설명한다.
도 1a은 본 발명의 일 실시예에 따른 다층 프린트 배선판(1)의 단면도이다. 도 1a에서는, 2개의 배선층만을 골라서 나타내고 있다. 제1의 배선층에는 제1의 전원 배선 2가 설치되고, 제2의 배선층에는 제2의 전원 배선 3이 설치된다. 제1의 전 원 배선 2와 제2의 전원 배선 3은, 일직선으로 얼라인된 복수의 비아 홀 4, 5, 6, 7를 통해서 서로 접속되어 있다. 전원 배선 2의 비아 홀 7과 비아 홀 6 사이에는 전원 배선 2a가 설치되고, 그것의 비아 홀 6과 비아 홀 5 사이에는 전원 배선 2b가 배치되며, 비아 홀 5와 비아 홀 4 사이에는 전원 배선 2c가 설치되어 있다. 또, 전원 배선 3의 비아 홀 7과 비아 홀 6 사이에는 전원 배선 3a가 설치되고, 그것의 비아 홀 6과 비아 홀 5 사이에는 전원 배선 3b가 설치되며, 그것의 비아 홀 5와 비아 홀 4 사이에는 전원 배선 3c가 설치되어 있다.
도 1b는 도 1a의 라인 1B－B선에 따른 평면도이다. 도 1b는 본 발명의 실시예에 따른 다층 프린트 배선판(1)의 상면도이다. 도 1b에 있어서, 제1의 전원 배선 2의 단부와 제2의 전원 배선 3의 단부는 서로 겹쳐져 있다.
전원 배선 2의 비아 홀 5와 비아 홀 4 사이의 전원 배선 2c에는, 전원 배선 2의 다른 영역과 비교해서 배선폭이 좁은 세선부(narrow portion) 8이 설치되어 있다. 마찬가지로, 전원 배선 3의 비아 홀 7과 비아 홀 6 사이의 전원 배선 3a는, 전원 배선 3의 다른 영역과 비교해서 배선폭이 좁은 세선부 9가 설치되어 있다.
세선부 8 및 9는, 전원 배선 2c 및 3a의 저항값을 증가시키는 고저항 배선 영역이며, 제1의 전원 배선 2의 최단부(farthest end)의 비아 홀 4 및 제2의 전원 배선 3의 최단부의 비아 홀 7에 전류가 집중하는 것을 방지할 수가 있다. 전원 배선 2c 및 3a의 저항값을 조정하는 것으로, 비아 홀 4~7에 흐르는 단위시간당의 전류량을 평균화할 수가 있다. 전류량을 평균화함으로써, 각 비아 홀의 신뢰성을 향상시킬 수 있고, 또 전원 배선 2 및 3에 흘릴 수 있는 전류량을 증가시키는 것도 가능하다.
덧붙여, 프린트 배선판에 이용되는 절연체는 FR4(내열성 유리직물 베이스 에폭시 수지(glass cloth base epoxy resin))가 비용, 안정성 등의 관면에서 최적이다. 그렇지만, 이 절연체는 FR－1(내열성 페이퍼 베이스 페놀 수지(paper base phenolic resion))나 세라믹으로 이루어져도 된다. 전원 배선을 갖는 도체층은, 프린트 배선판의 내층(inner layer)이나 외층(outer layer)이어도 된다. 비아 홀은, 드릴(drill)로 관통 홀을 가공해서, 관통 홀의 내측 주위 표면을 도금함으로써 형성될 수 있다.
또, 본 발명은, 전술의 다층 프린트 배선판 이외에, 반도체 패키지의 전원 배선과 프린트 배선판의 전원 배선을, 땜납 볼(solder ball) 등에 의해 접속하는 경우에 적용 가능하다. 땜납 볼의 직경을 작게 하는 것도 진행되고 있기 때문에, 이 경우에 본 발명의 구성이 매우 효과적이다.
또, 본 발명은, 상술한 제1의 전원 배선 및 제2의 전원 배선 대신에, 신호 배선에 많은 양의 전류가 흐르는 경우에도 적용 가능하다.
덧붙여, 본 발명에 있어서의 전원 배선은, 선형 배선뿐만 아니라, 면적이 큰 패턴 형상의 전원 배선도 포함한다.
(실시예 1)
도 1a 및 1b에 나타낸 프린트 배선판을 사용해서, 각 비아 홀 4, 5, 6, 7에 흐르는 전류량을 얻었다. 이 실시예에서는, 비아 홀을 컷오프(cut off)하는 일없이 흘릴 수 있는 전류의 한계값인 허용가능한 전류량을 1a로 설정하고 있다.
전원 배선 2 및 3의 배선폭을 0.5 mm로 설정했고, 세선부 8 및 9의 배선폭을 0.15mm로 설정해서 고저항 배선 영역을 제공했다. 전원 배선 2에 흐르는 전류의 전류값을 I=3A로 설정했고, 비아 홀 4, 5, 6, 7의 저항값을 rv=0.36mΩ로 설정했다. 전원 배선 2a 및 3a의 저항값을 rx=0.6mΩ으로 설정했고, 전원 배선 2b 및 3b의 저항값을 ry=0.6mΩ으로 설정했으며, 전원 배선 2c 및 3c의 저항값을 rz=0.6mΩ로 설정했다. 각각의 인접한 비아 홀 사이의 제1의 전원 배선 202 및 제2의 전원 배선 203의 저항값을 2.0mΩ로 설정했다.
(비교예 1)
비교예 1은, 실시예 1의 세선부 8 및 9가 없는 구성을 갖고, 전원 배선 2c 및 3a의 배선폭도 0.5mm이다.
실시예 1과 비교예 1에 있어서의, 비아 홀 4, 5, 6, 7에 흐르는 전류량을 표 1에 나타낸다.
[표 1]
비아 홀 4 비아 홀 5 비아 홀 6 비아 홀 7
비교예 1 1.20A 0.30A 0.30A 1.20A
실시예 1 0.77A 0.73A 0.73A 0.77A
표 1로부터 분명한 것처럼, 비교예 1의 경우, 비아 홀 4 및 7에는 1.20A의 전류가 흐르고 있어서, 비아 홀 4 및 7이 컷오프(cut off)될 가능성이 매우 높다(1A의 최대 전류 부하 용량을 갖는 경우). 이것에 대해서, 본 실시예 1에서는, 세선부 8 및 9를 제공하는 것으로, 비아 홀 4, 5, 6, 7에 흐르는 전류의 양을, 1A이하의 값이며 비아 홀의 컷오프를 방지하는, 0.73~0.77A로 평균화할 수가 있었다.
이상적으로는, 3A의 전류를 흘리는 경우, 4개의 비아 홀에 같은 전류량이 흐르면, 각 비아 홀에 0.75A의 전류가 흐르게 된다. 실시예 1로부터 분명한 것처럼, 세선부 8 및 9에 의해 전원 배선 2c 및 3a의 저항값을 조정함으로써, 거의 이상적인 전류의 평균화를 실현할 수가 있다.
(실시예 2)
도 2a는, 본 발명의 실시예 2에 따른 프린트 배선판을 나타내는 단면도이다. 도 2b는 도 2a의 2B－B선에 따른 평면도이다. 도 2a 및 2b에 있어서, 실시예 1과 같은 부재에는 같은 부호를 붙이고 그 설명은 생략한다.
다층 프린트 배선판(1)에는, 전원 배선 2와 전원 배선 3이 설치되어 있다. 전원 배선 2에는, 전원 배선 3과 접속된 복수의 비아 홀이 형성되어 있다. 실시예 1과 달리, 본 실시예에 있어서의 비아 홀은, 3개의 비아 홀로 이루어진 비아 홀군이, 전원 배선 2 및 3의 배선 방향을 따라 4줄로 배치되도록 구성되어 있다. 전원 배선 2의 최단부로부터 비아 홀군 14, 15, 16, 17이 순서대로 설치되어 있다. "최단부"에 의해, 이해되는 것은, 그 엔트리 포인트(entry point)에서 프린트 배선판(1)까지 가장 먼 전원 배선(2)의 단부라는 것이다.
전원 배선 2의 비아 홀군 14과 그것에 인접한 비아 홀군 15 사이에는 슬릿 18이 설치되고, 전원 배선 3의 비아 홀군 17과 그것에 인접한 비아 홀군 16 사이에는 슬릿 19가 설치되어 있다. 이 슬릿 18 및 19는, 비아 홀군 14과 비아 홀군 15 간의 저항값과, 비아 홀군 17과 비아 홀군 16 간의 저항값이, 전원 배선 2 및 3의 다른 부분의 배선 저항값보다 커지게 한다. 그 결과, 비아 홀군 14 및 비아 홀군 17에 흐르는 전류가 감소된다. 비아 홀군 14, 15, 16, 17에 흐르는 전류량을, 상기의 실시예1의 비아 홀의 1차원 어레이와 같은 방식으로 비아 홀의 2차원 어레이로 평균화할 수가 있다.
(실시예 3)
도 3a는, 본 발명의 실시예 3에 따른 프린트 배선판을 나타내는 단면도이다. 도 3b는 도 3a의 3B-3B선에 따른 평면도이다. 도 3a 및 3b에 있어서, 실시예 1과 같은 부재에는 같은 부호를 붙이고 그 설명은 생략한다.
본 실시예에 있어서, 전원 배선 2의 비아 홀 4과 이것에 인접한 비아 홀 5 사이에는, 전원 배선 2의 다른 부분보다 도체 두께가 얇은 박선부(thin portion) 28가 형성되어 있다. 마찬가지로, 전원 배선 3의 비아 홀 7과 이것에 인접한 비아 홀 6 사이에는, 전원 배선 3의 다른 부분보다 도체 두께가 얇은 박선부 29가 형성되어 있다. 이 박선부 28 및 박선부 29는, 전원 배선 2 및 3의 다른 부분보다 저항값이 높다. 그 결과, 박선부 28과 비아 홀 4로 이루어진 경로와, 박선부 29와 비아 홀 7로 이루어진 경로에 전류가 흐르기 어려워져서, 상대적으로 비아 홀 5 및 6에 전류가 흐르기 쉬워진다. 이러한 구성에 의해, 비아 홀 4, 5, 6, 7에 흐르는 전류량을, 상기의 실시예 1의 1차원 해법(solution)과 같은 방식으로 평균화할 수가 있다.
(실시예 4)
도 4a는, 본 발명의 실시예 4에 따른 프린트 배선판의 실장 구조를 나타내는 단면도이다. 도 4b는, 도 4a의 4B－4B선에 따른 평면도이다.
본 실시예에서는, 프린트 배선판(101)에, 회로 부품의 패키지 기판(102)이, 복수의 도전 부재의 2차원 어레이인 땜납 볼군 104를 통해서 실장되어 있다. 패키지 기판(102)에는 반도체 집적회로가 탑재되어 있고, 전류는 도 4a 및 4b의 좌측에서 우측으로 흐른다. 땜납 볼군 103은 임의의 신호용 또는 전원 공급용이다. 땜납 볼군 104는 땜납 볼군 103과는 다른 전원 계열에 속하는 회로의 단자이다. 그 회로(즉, 땜납 볼군 104)에의 전원 공급은, 패스(path)로서 기능하는, 프린트 배선판 101의 전원 배선 105, 땜납 볼군 104, 및 패키지 기판 102의 전원 배선 107을 통해서 행해진다. 프린트 배선판(101)상의 전원 배선 105의 단부에는, 슬릿 108이 획정(define)되어 있고, 패키지 기판(102)상의 전원 배선 107의 단부에도, 슬릿 109가 마찬가지로 획정되어 있다. 각 슬릿 108 및 109는, 전류가 흐르는 방향의 최단부에 위치된 땜납 볼 104a 및 104b에 전류가 집중하는 것을 방지할 목적으로, 각각, 땜납 볼 104a 및 104b에의 전류 공급 패스의 저항을 크게 하기 위해서 설치된다.
상술한 구성에 의해, 전원용의 땜납 볼군의 전류량을 평준화해서, 땜납 볼의 수를 최소화할 수 있고, 또 프린트 배선판의 실장 구조를 소형화할 수가 있다.
본 발명에 의하면, 상이한 배선층의 전원 배선을 복수의 비아 홀을 통해서 접속하는 경우에, 각각의 비아 홀에 흐르는 전류의 양을 평균화함으로써, 사용하는 비아 홀 등의 수를 최소화할 수 있다. 이것에 의해, 전원 배선에 있어서의 비아 홀 영역을 줄일 수 있고, 프린트 배선판을 고밀도로 실장할 수 있다. 또, 특정의 비아 홀에의 전류 집중을 방지함으로써, 프린트 배선판을 탑재한 제품의 신뢰성을 향상 시킬 수가 있다.
이상, 본 발명을 예시적인 실시예를 참조하면서 설명했지만, 본 발명은 상기 예시적인 실시예에 한정되는 것은 아니다. 이하의 특허청구범위는 모든 변형과 균등 구조 및 기능을 포함하도록 가장 넓게 해석될 것이다.
도 1a 및 1b는 각각 실시예 1에 따른 프린트 배선판의 단면도 및 평면도이다.
도 2a 및 2b는 각각 실시예 2에 따른 프린트 배선판의 단면도 및 평면도이다.
도 3a 및 3b는 각각 실시예 3에 따른 프린트 배선판의 단면도 및 평면도이다.
도 4a 및 4b는 각각 실시예 4에 따른 프린트 배선판의 단면도 및 평면도이다.
도 5a, 5b, 및 5c는 각각 프린트 배선판을 나타내는 도면 및 그 프린트 배선판의 회로도이다.

Claims (9)

  1. 제1의 전원 배선이 형성된 제1의 도체층;
    제2의 전원 배선이 형성된 제2의 도체층; 및
    상기 제1의 전원 배선의 단부 영역을 상기 제2의 전원 배선의 단부 영역에 접속하고, 상기 제1의 전원 배선과 상기 제2의 전원 배선의 길이(longitudianal)방향으로 배치된 일련의 적어도 3개의 비아 홀(a series of at least three via holes)을 구비하고,
    상기 제1의 전원 배선의 단부 영역은,
    상기 일련의 비아 홀 중에서 상기 제1의 전원 배선의 단부로부터 가장 가까운 제1의 비아 홀과 상기 제1의 비아 홀의 다음 비아 홀과의 사이에 획정(define)된 제1의 부분; 및,
    상기 제2의 전원 배선의 단부로부터 가장 가까운 마지막 비아 홀과 상기 마지막 비아 홀의 다음 비아 홀과의 사이에 획정된 제2의 부분을 포함하고,
    상기 제2의 전원 배선의 단부 영역은,
    상기 일련의 비아 홀 중에서 상기 마지막 비아 홀과 상기 마지막 비아 홀의 다음 비아 홀과의 사이에 획정된 제1의 부분; 및
    상기 제1의 비아 홀과 상기 제1의 비아 홀의 다음 비아 홀과의 사이에 획정된 제2의 부분을 포함하도록 배치되고,
    상기 제1의 전원 배선의 단부 영역의 제1의 부분은 상기 제1의 전원 배선의 단부 영역의 제2의 부분보다 큰 저항값을 갖고,
    상기 제2의 전원 배선의 단부 영역의 제1의 부분은 상기 제2의 전원 배선의 단부 영역의 제2의 부분보다 큰 저항값을 갖는, 적층된 프린트 배선판.
  2. 제 1 항에 있어서,
    상기 각각의 전원 배선의 단부 영역의 제1의 부분은, 상기 각각의 전원 배선의 단부 영역의 제2의 부분의 배선 폭보다 좁은 배선으로 이루어진 적층된 프린트 배선판.
    `
  3. 제 1 항에 있어서,
    상기 각각의 전원 배선의 단부 영역의 제1의 부분은, 상기 각각의 전원 배선의 단부 영역의 제2의 부분의 배선폭보다 얇은 두께를 갖는 배선으로 이루어진 적층된 프린트 배선판.
  4. 제 1 항에 있어서,
    상기 각각의 전원 배선의 단부 영역의 제1의 부분은, 컷아웃(cutout)부를 갖는 적층된 프린트 배선판.
  5. 제 1 항에 있어서,
    상기 일련의 비아 홀을 상기 각각의 전원 배선의 폭방향으로 반복해서 비아 홀의 2차원 어레이를 형성하는 적층된 프린트 배선판.
  6. 제1의 전원 배선이 형성된 프린트 배선판;
    상기 프린트 배선판 위에 실장되고 제2의 전원 배선이 형성된 도체층을 갖는 반도체 패키지; 및
    상기 제1의 전원 배선의 단부 영역을 상기 제2의 전원 배선의 단부 영역에 접속하는 일련의 적어도 3개의 접속부(a series of at least three connections)를 구비하고,
    상기 제1의 전원 배선의 단부 영역은,
    상기 일련의 접속부 중에서 상기 제1의 전원 배선의 단부로부터 가장 가까운 제1의 접속부와 제1의 접속부의 다음 접속부와의 사이에 획정된 제1의 부분; 및
    상기 제2의 전원 배선의 단부로부터 가장 가까운 마지막 접속부와 상기 마지막 접속부의 다음 접속부와의 사이에 획정된 제2의 부분을 포함하고,
    상기 제2의 전원 배선의 단부 영역은,
    상기 마지막 접속부와 상기 마지막 접속부의 다음 접속부와의 사이에 획정된 제1의 부분; 및
    상기 제1의 접속부와 상기 제1의 접속부의 다음 접속부와의 사이에 획정된 제2의 부분을 포함하도록 배치되고,
    상기 제1의 전원 배선의 단부 영역의 제1의 부분은 상기 제1의 전원 배선의 단부 영역의 제2의 단부보다 큰 저항값을 갖고,
    상기 제2의 전원 배선의 단부 영역의 제1의 부분은, 상기 제2의 전원 배선의 단부 영역의 제2의 단부보다 큰 저항값을 갖는 프린트 회로판.
  7. 제 6 항에 있어서,
    상기 각각의 전원 배선의 단부 영역의 제1의 부분은, 상기 각각의 전원 배선의 단부 영역의 제2의 부분의 배선폭보다 좁은 배선으로 이루어진 프린트 회로판.
  8. 제 6 항에 있어서,
    상기 각각의 전원배선의 단부 영역의 제1의 부분은, 상기 각각의 전원 배선의 단부 영역의 제2의 부분의 배선 두께보다 얇은 두께를 갖는 배선으로 이루어진 프린트 회로판.
  9. 제 6 항에 있어서,
    상기 적어도 3개의 접속부는 납땜(soldering)에 의해 형성되는 프린트 회로판.
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